JPH09181315A - 半導体デバイス - Google Patents
半導体デバイスInfo
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- JPH09181315A JPH09181315A JP8306290A JP30629096A JPH09181315A JP H09181315 A JPH09181315 A JP H09181315A JP 8306290 A JP8306290 A JP 8306290A JP 30629096 A JP30629096 A JP 30629096A JP H09181315 A JPH09181315 A JP H09181315A
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
- H10D12/411—Insulated-gate bipolar transistors [IGBT]
- H10D12/441—Vertical IGBTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
- H10D30/66—Vertical DMOS [VDMOS] FETs
- H10D30/665—Vertical DMOS [VDMOS] FETs having edge termination structures
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
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- H10D30/66—Vertical DMOS [VDMOS] FETs
- H10D30/668—Vertical DMOS [VDMOS] FETs having trench gate electrodes, e.g. UMOS transistors
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
- H10D62/393—Body regions of DMOS transistors or IGBTs
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/111—Field plates
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/40—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00 with at least one component covered by groups H10D10/00 or H10D18/00, e.g. integration of IGFETs with BJTs
- H10D84/401—Combinations of FETs or IGBTs with BJTs
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- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Bipolar Transistors (AREA)
Abstract
(57)【要約】
【課題】 少数キャリアの注入によって惹起する課題を
上記チップの本体からの制御回路の静電分離を用いるこ
とで解決しようとする制御部を備えたＩＧＢＴを提供す
る。 【解決手段】 Ｐ型シリコン基板に形成されている低濃
度Ｎ+領域及びＰ+領域と、低濃度の第１領域と、上記第
１領域から横方向に間隔がとられていて、Ｐウェル拡散
層及び制御回路部拡散層を含んでいる第２領域と、上記
第１領域上のＩＧＢＴを上記制御部拡散層に接続する接
続手段と、上記第１領域と上記第２領域との間に配置さ
れた手段とを含んでいる半導体デバイス。
上記チップの本体からの制御回路の静電分離を用いるこ
とで解決しようとする制御部を備えたＩＧＢＴを提供す
る。 【解決手段】 Ｐ型シリコン基板に形成されている低濃
度Ｎ+領域及びＰ+領域と、低濃度の第１領域と、上記第
１領域から横方向に間隔がとられていて、Ｐウェル拡散
層及び制御回路部拡散層を含んでいる第２領域と、上記
第１領域上のＩＧＢＴを上記制御部拡散層に接続する接
続手段と、上記第１領域と上記第２領域との間に配置さ
れた手段とを含んでいる半導体デバイス。
Description
【０００１】
【発明の属する技術分野】本発明は、絶縁ゲートバイポ
ーラトランジスタ（ＩＧＢＴs）に関するものであり、
特に共通のモノリシックチップ（又はダイ）に集積され
ているＩＧＢＴ及び制御回路を備えた新規な半導体のモ
ノリシックのチップ構造に関する。
ーラトランジスタ（ＩＧＢＴs）に関するものであり、
特に共通のモノリシックチップ（又はダイ）に集積され
ているＩＧＢＴ及び制御回路を備えた新規な半導体のモ
ノリシックのチップ構造に関する。
【０００２】
【従来の技術】一般に、制御回路は、分離されたパワー
ＭＯＳＦＥＴ部と同じチップに集積されてよいことが知
られている。上記のデバイスは、本発明を継承した、イ
ンターナショナル レクテファー コーポレーション(I
nternational Rectifier Corporation）から、スマート
ＦＥＴ（SMART FET）の登録商標で発売されている。上
記デバイスの構造は、米国特許出願08/121,288(IR-106
1)及び08/293,383(IR-1070)に開示されている。
ＭＯＳＦＥＴ部と同じチップに集積されてよいことが知
られている。上記のデバイスは、本発明を継承した、イ
ンターナショナル レクテファー コーポレーション(I
nternational Rectifier Corporation）から、スマート
ＦＥＴ（SMART FET）の登録商標で発売されている。上
記デバイスの構造は、米国特許出願08/121,288(IR-106
1)及び08/293,383(IR-1070)に開示されている。
【０００３】
【発明が解決しようとする課題】パワーＩＧＢＴ（１ワ
ット又はそれ以上の電力を扱うもの）を備え，制御回路
を形成するモノリシックの上記概念を拡張せんとする試
みは、現在実現していない。このことは、上記集積回路
が、上記ＩＧＢＴが形成されている接合部を備えている
同じＮ-エピタキシャル形成層（エピ層）のＰウェル又
はＰ型拡散層に含まれていることが原因である。従っ
て、上記ＩＧＢＴの導通が順方向の場合、上記Ｐ+基板
は、上記Ｎ-エピ層に対して、順方向バイアスが印加さ
れ、このことによって、多くの少数キャリア（示されて
いるＮチャンネルデバイスの場合はホール）が上記Ｎ-
エピ層に注入される。このことは、制御接合部を含んで
いる上記Ｐウェルが上記ＩＧＢＴパワー接合に接近し、
ホールも、下層の上記Ｐウェルに注入されることによる
ものである。以上のことで、以下の結果が導かれる。
ット又はそれ以上の電力を扱うもの）を備え，制御回路
を形成するモノリシックの上記概念を拡張せんとする試
みは、現在実現していない。このことは、上記集積回路
が、上記ＩＧＢＴが形成されている接合部を備えている
同じＮ-エピタキシャル形成層（エピ層）のＰウェル又
はＰ型拡散層に含まれていることが原因である。従っ
て、上記ＩＧＢＴの導通が順方向の場合、上記Ｐ+基板
は、上記Ｎ-エピ層に対して、順方向バイアスが印加さ
れ、このことによって、多くの少数キャリア（示されて
いるＮチャンネルデバイスの場合はホール）が上記Ｎ-
エピ層に注入される。このことは、制御接合部を含んで
いる上記Ｐウェルが上記ＩＧＢＴパワー接合に接近し、
ホールも、下層の上記Ｐウェルに注入されることによる
ものである。以上のことで、以下の結果が導かれる。
【０００４】１． 上記Ｐウェルは、縦方向ＰＮＰトラ
ンジスタ（上記Ｎ-エピ層及びＰ+層で形成される）のコ
ネクターのように動作する。結果として、高寄生電流が
上記Ｐウェル及びグランドに流れる（通常上記Ｐウェル
がグランド化するまで流れる）。
ンジスタ（上記Ｎ-エピ層及びＰ+層で形成される）のコ
ネクターのように動作する。結果として、高寄生電流が
上記Ｐウェル及びグランドに流れる（通常上記Ｐウェル
がグランド化するまで流れる）。
【０００５】２． 上記Ｐウェルの上記Ｎ+ソース及び
ドレイン拡散層は、縦方向寄生サイリスタのように動作
する。上記寄生サイリスタの作動によって、上記チップ
を破壊することもある。
ドレイン拡散層は、縦方向寄生サイリスタのように動作
する。上記寄生サイリスタの作動によって、上記チップ
を破壊することもある。
【０００６】３． 上記Ｐウェルへの少数キャリアの注
入によって、低電力アナログ回路の繊細な動作が妨げら
れることもある。
入によって、低電力アナログ回路の繊細な動作が妨げら
れることもある。
【０００７】従って、接合分離を備えているスマートＩ
ＧＢＴは実用的でない。
ＧＢＴは実用的でない。
【０００８】本発明の目的は、少数キャリアの注入によ
って惹起する課題を上記チップの本体からの制御回路の
絶縁分離を用いることで解決しようとするものである。
しかしながら、係る構造は、非常に高価で、かつ非常に
複雑なプロセスを要求する。
って惹起する課題を上記チップの本体からの制御回路の
絶縁分離を用いることで解決しようとするものである。
しかしながら、係る構造は、非常に高価で、かつ非常に
複雑なプロセスを要求する。
【０００９】本発明に係るパワーＩＧＢＴ部及び制御部
が集積されている新規なモノリシックは接合−分離され
ているにも関わらず、上記ＩＧＢＴ部から下層のへの少
数キャリアの注入が、実質的に低減されている。
が集積されている新規なモノリシックは接合−分離され
ているにも関わらず、上記ＩＧＢＴ部から下層のへの少
数キャリアの注入が、実質的に低減されている。
【００１０】以下の本発明に係る記載において、Ｎ+縦
方向バッフアー層を備えたＮチャンネルＩＧＢＴが記載
される。従って、便宜上、上記Ｐ+基板の順方向バイア
ス、Ｎ-エピ層接合の順方向バイアスが参照として形成
されるであろう。Ｎ+バッフアーが用いられている場合
において、上記専門用語、Ｎ-エピ接合は、上記Ｎ+バッ
フアーに対する接合を包有する意味である。さらに、本
発明は、Ｐチャンネルデバイス、及び通常ＭＯＳゲート
バイポーラートランジスタに対して、等価に適用され
る。
方向バッフアー層を備えたＮチャンネルＩＧＢＴが記載
される。従って、便宜上、上記Ｐ+基板の順方向バイア
ス、Ｎ-エピ層接合の順方向バイアスが参照として形成
されるであろう。Ｎ+バッフアーが用いられている場合
において、上記専門用語、Ｎ-エピ接合は、上記Ｎ+バッ
フアーに対する接合を包有する意味である。さらに、本
発明は、Ｐチャンネルデバイス、及び通常ＭＯＳゲート
バイポーラートランジスタに対して、等価に適用され
る。
【００１１】
【課題を解決するための手段】本発明に係る第１実施形
態において、制御部及びＰウェルと活性ＩＧＢＴ領域周
辺から横方向の間隔が、少数キャリアの拡散距離の約３
倍よりも大きくなるようにおかれている。結果として、
Ｎ-エピ接合に対する上記Ｐ基板には、上記Ｐウェルの
下層において、効果的にバイアスが低減され、上記Ｐウ
ェル下層の少数キャリア濃度は、実質的に非常に低減さ
れる。しかしながら、注目すべきことは、上記の概念を
実行するには、シリコンチップの追加領域が要求される
ことである。さらに、通常Ｎ+バッファー層の低いシー
ト抵抗値は、上記Ｐ+基板、Ｎ+バッファー接合のバイア
スの低減を妨げる上記ＩＧＢＴのＰＮＰ部のβを小さく
するために用いられる。
態において、制御部及びＰウェルと活性ＩＧＢＴ領域周
辺から横方向の間隔が、少数キャリアの拡散距離の約３
倍よりも大きくなるようにおかれている。結果として、
Ｎ-エピ接合に対する上記Ｐ基板には、上記Ｐウェルの
下層において、効果的にバイアスが低減され、上記Ｐウ
ェル下層の少数キャリア濃度は、実質的に非常に低減さ
れる。しかしながら、注目すべきことは、上記の概念を
実行するには、シリコンチップの追加領域が要求される
ことである。さらに、通常Ｎ+バッファー層の低いシー
ト抵抗値は、上記Ｐ+基板、Ｎ+バッファー接合のバイア
スの低減を妨げる上記ＩＧＢＴのＰＮＰ部のβを小さく
するために用いられる。
【００１２】本発明に係る第２実施形態において、さら
に、Ｐ+拡散層が、上記制御Ｐウェル及びＩＧＢＴ活性
領域との間に位置する。さらに、上記Ｐ+拡散層が、上
記ＩＧＢＴ部のソース電極（又はカソード電極）に接続
されている。結果として、上記活性ＩＧＢＴ領域の外側
のほとんどのホール電流は、上記Ｐ拡散層及び上記ＩＧ
ＢＴのソース電極へ転流するであろう。注目すべきこと
は、上記手段で、ホール電流の幾らかは、下層の上記Ｐ
ウェルをさらに流れることができることである。
に、Ｐ+拡散層が、上記制御Ｐウェル及びＩＧＢＴ活性
領域との間に位置する。さらに、上記Ｐ+拡散層が、上
記ＩＧＢＴ部のソース電極（又はカソード電極）に接続
されている。結果として、上記活性ＩＧＢＴ領域の外側
のほとんどのホール電流は、上記Ｐ拡散層及び上記ＩＧ
ＢＴのソース電極へ転流するであろう。注目すべきこと
は、上記手段で、ホール電流の幾らかは、下層の上記Ｐ
ウェルをさらに流れることができることである。
【００１３】本発明に係る第３実施形態において、結果
的に、Ｐ+基板とＮ-エピ層との間の上記領域、及び覆わ
れている上記活性領域は、短絡回路化されることで、上
記制御Ｐウェル下層の上記Ｐ+基板及びＮ-エピ層のバイ
アスが減少される。本実施形態を実行する望ましい方法
は、上記チップの上表面、及び上記制御Ｐウェル、活性
ＩＧＢＴ領域の両方若しくはどちらか１つを取り取り囲
んでいるもののＮ+拡散層と、上記Ｎ+拡散層の、チップ
の背面又は底面、及び上記Ｐ+拡散層に対する接続を採
用している。
的に、Ｐ+基板とＮ-エピ層との間の上記領域、及び覆わ
れている上記活性領域は、短絡回路化されることで、上
記制御Ｐウェル下層の上記Ｐ+基板及びＮ-エピ層のバイ
アスが減少される。本実施形態を実行する望ましい方法
は、上記チップの上表面、及び上記制御Ｐウェル、活性
ＩＧＢＴ領域の両方若しくはどちらか１つを取り取り囲
んでいるもののＮ+拡散層と、上記Ｎ+拡散層の、チップ
の背面又は底面、及び上記Ｐ+拡散層に対する接続を採
用している。
【００１４】結果的に、順方向バイアス状態において
は、ＩＧＢＴ領域下層の上記Ｐ+基板は、上記Ｎ-エピ層
（又はＮ+バッフア−層が用いられている場合に、おい
ては当該Ｎ+バッファ−層）に対して、順方向バイアス
が印加される。電子は上記Ｎ-エピ層又はＮ+バッファ−
層を介して、横方向に、かつ上記活性ＩＧＢＴ領域の外
側及びチップの上表面の新規なＮ+拡散層の上部を流れ
るであろう。このことで、上記Ｎ+バッファ−層（又は
Ｎ-エピ層）で、横方向に電圧降下が惹起されるので、
Ｎ-エピ層接合に対する上記Ｐ+基板のバイアスは徐々に
減少し、上記活性領域から横方向に離れていく。
は、ＩＧＢＴ領域下層の上記Ｐ+基板は、上記Ｎ-エピ層
（又はＮ+バッフア−層が用いられている場合に、おい
ては当該Ｎ+バッファ−層）に対して、順方向バイアス
が印加される。電子は上記Ｎ-エピ層又はＮ+バッファ−
層を介して、横方向に、かつ上記活性ＩＧＢＴ領域の外
側及びチップの上表面の新規なＮ+拡散層の上部を流れ
るであろう。このことで、上記Ｎ+バッファ−層（又は
Ｎ-エピ層）で、横方向に電圧降下が惹起されるので、
Ｎ-エピ層接合に対する上記Ｐ+基板のバイアスは徐々に
減少し、上記活性領域から横方向に離れていく。
【００１５】上記バッファ−層と上記新規なＮ+拡散層
との間の抵抗値ＲＳ、及び当該ＲＳよりも大きいバッフ
ァ−層の横方向抵抗ＲＢを適切に選択することで、上記
制御Ｐウェル下層のＮ+、Ｐ+間の電圧はほとんど０とな
り、かつわずかにホ−ル注入が惹起されることができ
る。
との間の抵抗値ＲＳ、及び当該ＲＳよりも大きいバッフ
ァ−層の横方向抵抗ＲＢを適切に選択することで、上記
制御Ｐウェル下層のＮ+、Ｐ+間の電圧はほとんど０とな
り、かつわずかにホ−ル注入が惹起されることができ
る。
【００１６】本発明に係る望ましい実施形態において、
上記Ｎ+拡散層の両面で、適切なフィ−ルド端子が所望
される。しかしながら、上記制御回路と、上記ＩＧＢ
Ｔ、例えば、ソ−スコンタクト、ゲ−ト、ケルビンソ−
ス、電流感知リ−ド及びそれらに類するものとの内部接
続が形成されなくてはならない。高電圧フィ−ルド端子
と交差せずに、これらの接続を形成する為に、新規なト
ポロジ−が提供されている。上記トポロジ−において
は、上記制御部及びＩＧＢＴ部は、上記Ｎ+拡散層の両
サイド周辺で内曲されていて、連続している共通のフィ
−ルド端子によって覆われているが、上記Ｎ+拡散層の
端部から間隔をとっている狭い導通ル−トチャンネルが
残されている。金属、ポリシリコン又はそれに類するも
ので形成される制御部接点は、上記狭いル−トチャンネ
ル上、又はその頂上に位置することができる。
上記Ｎ+拡散層の両面で、適切なフィ−ルド端子が所望
される。しかしながら、上記制御回路と、上記ＩＧＢ
Ｔ、例えば、ソ−スコンタクト、ゲ−ト、ケルビンソ−
ス、電流感知リ−ド及びそれらに類するものとの内部接
続が形成されなくてはならない。高電圧フィ−ルド端子
と交差せずに、これらの接続を形成する為に、新規なト
ポロジ−が提供されている。上記トポロジ−において
は、上記制御部及びＩＧＢＴ部は、上記Ｎ+拡散層の両
サイド周辺で内曲されていて、連続している共通のフィ
−ルド端子によって覆われているが、上記Ｎ+拡散層の
端部から間隔をとっている狭い導通ル−トチャンネルが
残されている。金属、ポリシリコン又はそれに類するも
ので形成される制御部接点は、上記狭いル−トチャンネ
ル上、又はその頂上に位置することができる。
【００１７】本発明の望ましい実施形態において、制御
部とＩＧＢＴとの間に新規なＮ+拡散層を用いた結果、
寄生ダイオ−ドが、ソ−ス電極とメインドレインとの間
に惹起される。上記ダイオ−ドは、逆電圧障壁を要求す
る応用例においてのチップの利用を防ぎ、かつ外部急速
リカバリ−ダイオ−ドを要求する応用例には用いること
はできない。
部とＩＧＢＴとの間に新規なＮ+拡散層を用いた結果、
寄生ダイオ−ドが、ソ−ス電極とメインドレインとの間
に惹起される。上記ダイオ−ドは、逆電圧障壁を要求す
る応用例においてのチップの利用を防ぎ、かつ外部急速
リカバリ−ダイオ−ドを要求する応用例には用いること
はできない。
【００１８】本発明に係る別の特徴、及び寄生ダイオ−
ドの上記効果を解決しようとすることに関して、新規な
横方向ＰＮＰトランジスタは、上記ＩＧＢＴ部に集積さ
れ、上記ＩＧＢＴに順方向バイアスが印加された場合の
み、接合されて、上記Ｎ+拡散層の動作が可能となる。
従って、上記寄生ダイオ−ドがチップ動作を妨げている
間は、当該ダイオ−ドは開放回路化される。
ドの上記効果を解決しようとすることに関して、新規な
横方向ＰＮＰトランジスタは、上記ＩＧＢＴ部に集積さ
れ、上記ＩＧＢＴに順方向バイアスが印加された場合の
み、接合されて、上記Ｎ+拡散層の動作が可能となる。
従って、上記寄生ダイオ−ドがチップ動作を妨げている
間は、当該ダイオ−ドは開放回路化される。
【００１９】添付図面を参照にして、以下に、本発明の
実施の形態を記載する。
実施の形態を記載する。
【００２０】
【発明の実施の形態】最初に図１を参照にする。上記図
１は、シリコンのＭＯＳＦＥＴチップの微細部分の概略
断面図を示す。上記シリコンチップ２０は、Ｎ+基板２
１、及び接合を定義する活性ＭＯＳＦＥＴ部１９と制御
回路３０を備えているエピタキシャルシリコンの層２２
を保持している。従って、上記活性パワ−ＭＯＳＦＥＴ
は、米国特許第5,008,725号に開示され、上記チップ２
０の上記活性ＭＯＳＦＥＴ部上に配置されているベ−ス
２３、２４のような、多くのＰ型ＭＯＳＦＥＴベ−スを
含んでいる。
１は、シリコンのＭＯＳＦＥＴチップの微細部分の概略
断面図を示す。上記シリコンチップ２０は、Ｎ+基板２
１、及び接合を定義する活性ＭＯＳＦＥＴ部１９と制御
回路３０を備えているエピタキシャルシリコンの層２２
を保持している。従って、上記活性パワ−ＭＯＳＦＥＴ
は、米国特許第5,008,725号に開示され、上記チップ２
０の上記活性ＭＯＳＦＥＴ部上に配置されているベ−ス
２３、２４のような、多くのＰ型ＭＯＳＦＥＴベ−スを
含んでいる。
【００２１】各々の上記ベ−ス２３、２４は、それぞれ
にＮ+アニュラ−ソ−ス２５、２６を含んでいる。従来
型ポリシリコンゲ−ト２７は、上記ベ−ス２３、２４に
形成されたチャンネル領域をカバ−する従来型のゲ−ト
ダイオ−ド上に位置する。主電源電極２８及びドレイン
電極２９は、通常に提供される。
にＮ+アニュラ−ソ−ス２５、２６を含んでいる。従来
型ポリシリコンゲ−ト２７は、上記ベ−ス２３、２４に
形成されたチャンネル領域をカバ−する従来型のゲ−ト
ダイオ−ド上に位置する。主電源電極２８及びドレイン
電極２９は、通常に提供される。
【００２２】上記制御回路部３０は、上記活性ＭＯＳＦ
ＥＴ１９ともに同じチップ２０にモノリシック集積され
ている。従って、Ｐウェル４０は、層２２内で拡散され
て、かつ上記活性ＭＯＳＦＥＴ領域１９から横方向に間
隔がおかれてる。上記Ｐウェル４０は、上記活性領域１
９をタ−ンオン、オフする為の別の望ましい制御回路構
成部品を含んでいる。例えば、温度センサ−、電流セン
サ−、下限電圧センサ−及びそれに類するものといっ
た、米国特許出願No.08/298,383(IR-1070)で開示された
ようなものである。
ＥＴ１９ともに同じチップ２０にモノリシック集積され
ている。従って、Ｐウェル４０は、層２２内で拡散され
て、かつ上記活性ＭＯＳＦＥＴ領域１９から横方向に間
隔がおかれてる。上記Ｐウェル４０は、上記活性領域１
９をタ−ンオン、オフする為の別の望ましい制御回路構
成部品を含んでいる。例えば、温度センサ−、電流セン
サ−、下限電圧センサ−及びそれに類するものといっ
た、米国特許出願No.08/298,383(IR-1070)で開示された
ようなものである。
【００２３】上記図１に概略的に示されている横方向制
御トランジスタは、Ｎ+ソ−ス拡散層４１、Ｎ+ドレイン
拡散層４２、ゲ−ト４３を含んでいて、それらは全て上
Ｐウェル４０に備えられている。かつ上記横方向制御ト
ランジスタは、上記活性ＭＯＳＦＥＴ領域１９からの分
離接合を含んでいる。その後Ｐウェル４０の上記制御ト
ランジスタは、所望の感知されたパラメ−タ−に応じ
て、上記活性ＭＯＳＦＥＴを制御を実行する為の上記ゲ
−ト２７に適切に接続される。従って、情報は、パワ−
ＭＯＳＦＥＴデバイスを含んでいる上記チップにモノリ
シック集積されている。
御トランジスタは、Ｎ+ソ−ス拡散層４１、Ｎ+ドレイン
拡散層４２、ゲ−ト４３を含んでいて、それらは全て上
Ｐウェル４０に備えられている。かつ上記横方向制御ト
ランジスタは、上記活性ＭＯＳＦＥＴ領域１９からの分
離接合を含んでいる。その後Ｐウェル４０の上記制御ト
ランジスタは、所望の感知されたパラメ−タ−に応じ
て、上記活性ＭＯＳＦＥＴを制御を実行する為の上記ゲ
−ト２７に適切に接続される。従って、情報は、パワ−
ＭＯＳＦＥＴデバイスを含んでいる上記チップにモノリ
シック集積されている。
【００２４】ＩＧＢＴチップに接合−分離されている制
御部を簡易に集積させる概念は、一見上解決できない課
題を保持する。上記課題は、図２の考察で、深く理解で
きる。上記図２は、図１の上記チップにＰ+基板の容易
な（図１のＮ+基板の場所への）付加を示すものであ
り、このことで上記チップをＩＧＢＴとして動作させ
る。注目すべきことは、図２においては、上記ＩＧＢＴ
のＰＮＰ部分のβを低減させるように従来型のＮ+バッ
ファ−層５１もまた付加されることができることであ
る。図１と同番号を保持する他の全ての構成部品は、同
機能を有する。注目すべきことは、Ｐ+領域５０が存在
するので、パワ−部５０は、ＩＧＢＴモ−ドにおいて、
動作するであろうことである。
御部を簡易に集積させる概念は、一見上解決できない課
題を保持する。上記課題は、図２の考察で、深く理解で
きる。上記図２は、図１の上記チップにＰ+基板の容易
な（図１のＮ+基板の場所への）付加を示すものであ
り、このことで上記チップをＩＧＢＴとして動作させ
る。注目すべきことは、図２においては、上記ＩＧＢＴ
のＰＮＰ部分のβを低減させるように従来型のＮ+バッ
ファ−層５１もまた付加されることができることであ
る。図１と同番号を保持する他の全ての構成部品は、同
機能を有する。注目すべきことは、Ｐ+領域５０が存在
するので、パワ−部５０は、ＩＧＢＴモ−ドにおいて、
動作するであろうことである。
【００２５】上記ＩＧＢＴモ−ドで順方向状態の間、上
記Ｐ+基板５０とＮ-バッファ−５１（又は上記バッファ
−が用いられない場合は、上記Ｐ+基板とＮ-エピ層２
２）の間の接合５２に、その長さに沿ったバイアスが印
加されるので、図２の上記デバイスは十分に動作できな
い。そこにおいては、多くの数の少数キャリア（図２の
実施の形態においてはホ−ル）は、上記エピ層２２及び
下層Ｐウェルに注入される。図２において、係るホ−ル
注入は矢印によって示されて、いくつかの課題を引き起
こす。
記Ｐ+基板５０とＮ-バッファ−５１（又は上記バッファ
−が用いられない場合は、上記Ｐ+基板とＮ-エピ層２
２）の間の接合５２に、その長さに沿ったバイアスが印
加されるので、図２の上記デバイスは十分に動作できな
い。そこにおいては、多くの数の少数キャリア（図２の
実施の形態においてはホ−ル）は、上記エピ層２２及び
下層Ｐウェルに注入される。図２において、係るホ−ル
注入は矢印によって示されて、いくつかの課題を引き起
こす。
【００２６】１． Ｎ-エピ層２２及びＰ+基板５０を備
えて提供されている上記Ｐウェル４０は、寄生トランジ
スタ６０を形成する。上記Ｐウェルは、通常グランド化
されているので（図示せず）、エピ層２２の上記少数キ
ャリアより上記ＰＮＰトランジスタ６０はタ−ンオンさ
れて、グランドに対する上記Ｐウェル４０の高寄生電流
が惹起される。
えて提供されている上記Ｐウェル４０は、寄生トランジ
スタ６０を形成する。上記Ｐウェルは、通常グランド化
されているので（図示せず）、エピ層２２の上記少数キ
ャリアより上記ＰＮＰトランジスタ６０はタ−ンオンさ
れて、グランドに対する上記Ｐウェル４０の高寄生電流
が惹起される。
【００２７】２． 上記ウェル４０のＮ+拡散層４１及
び４２は、寄生４層サイリスタ６１のカソ−ドの如く動
作する。当該寄生サイリスタのトリガリングは、上記デ
バイス破壊を惹起することもある。
び４２は、寄生４層サイリスタ６１のカソ−ドの如く動
作する。当該寄生サイリスタのトリガリングは、上記デ
バイス破壊を惹起することもある。
【００２８】３． Ｐウェル４０の下層への少数キャリ
ア注入は、ウェル４０に集積されているロ−レベル検知
アナログ回路の動作を妨げる。
ア注入は、ウェル４０に集積されているロ−レベル検知
アナログ回路の動作を妨げる。
【００２９】下層で接続分離されている制御ウェルへ少
数キャリアを注入したので、上記技術は、上記スマ−ト
ＦＥＴデバイスに類似するスマ−トＩＧＢＴの形成に用
いられない。
数キャリアを注入したので、上記技術は、上記スマ−ト
ＦＥＴデバイスに類似するスマ−トＩＧＢＴの形成に用
いられない。
【００３０】少数キャリアの注入に係る課題を解決する
既知の構造の１つは、図３に示されているように、誘電
的に分離されたＰウェル７０を用いることである。上記
図３は、上記Ｐウェル７９がＳｉＯ2ライナ−７１によ
って、上記Ｎ-エピ層から分離されていることを示して
いる。図３においては、図２と同種類の構成部品には、
同じ番号が与えられている。しかしながら、上記解決方
法は、非常に高価で、複雑な製造手順が要求される。
既知の構造の１つは、図３に示されているように、誘電
的に分離されたＰウェル７０を用いることである。上記
図３は、上記Ｐウェル７９がＳｉＯ2ライナ−７１によ
って、上記Ｎ-エピ層から分離されていることを示して
いる。図３においては、図２と同種類の構成部品には、
同じ番号が与えられている。しかしながら、上記解決方
法は、非常に高価で、複雑な製造手順が要求される。
【００３１】本発明は図３と同様の成果に達するもので
あるが、効果的なコストで製造できる接合−分離技術を
採用している。
あるが、効果的なコストで製造できる接合−分離技術を
採用している。
【００３２】本発明に係る第１実施形態において、上記
図２の活性ＩＧＢＴ領域の境界は、上記Ｐウェル４０の
境界から、拡散距離の３倍、又はそれ以上間隔がおかれ
ている。図４及び５は、本実施形態に関する可能な配置
の１つを示すものであり、上記図２と同種類の構成部品
には、同じ番号が与えられる。上記図４及び５は、上記
活性ＩＧＢＴ領域１９及び上記制御領域３０を各々を包
んでいるフィ−ルド端子７０、７１もまた示している。
点線７５は、上記制御回路３０が上記活性ＩＧＢＴ領域
１９の上記ゲ−ト２７及びソ−ス（及び別の関連する端
子）への接続を示すものである。注目すべきことは、別
の制御領域、及び別のＩＧＢＴ、又はパワ−デバイス
は、領域１９から横方向に分離された領域にある図４及
び５のエピ層２２に集積されることができることであ
る。
図２の活性ＩＧＢＴ領域の境界は、上記Ｐウェル４０の
境界から、拡散距離の３倍、又はそれ以上間隔がおかれ
ている。図４及び５は、本実施形態に関する可能な配置
の１つを示すものであり、上記図２と同種類の構成部品
には、同じ番号が与えられる。上記図４及び５は、上記
活性ＩＧＢＴ領域１９及び上記制御領域３０を各々を包
んでいるフィ−ルド端子７０、７１もまた示している。
点線７５は、上記制御回路３０が上記活性ＩＧＢＴ領域
１９の上記ゲ−ト２７及びソ−ス（及び別の関連する端
子）への接続を示すものである。注目すべきことは、別
の制御領域、及び別のＩＧＢＴ、又はパワ−デバイス
は、領域１９から横方向に分離された領域にある図４及
び５のエピ層２２に集積されることができることであ
る。
【００３３】本発明に関して、上記Ｐウェル４０周辺か
らと上記活性ＩＧＢＴ接合周辺との距離は、少数キャリ
ア距離のおおよそ３倍よりも長い。上記間隔の結果、上
記制御部４１の下層の接合５２のバイアスは、低減し、
かつ、上記制御部４０の下層における少数キャリア注入
レベルは、さらに低いものとなるだろう。注目すべきこ
とは、上記制御領域３０の下層の接合５２、５１のバイ
アスの低減を促進するように、上記制御領域３０の下層
の接合５２、５１のバイアスの低減を促進するように、
上記Ｎ+バッファ−層のシ−ト抵抗値が、増大されるこ
ともできることである。
らと上記活性ＩＧＢＴ接合周辺との距離は、少数キャリ
ア距離のおおよそ３倍よりも長い。上記間隔の結果、上
記制御部４１の下層の接合５２のバイアスは、低減し、
かつ、上記制御部４０の下層における少数キャリア注入
レベルは、さらに低いものとなるだろう。注目すべきこ
とは、上記制御領域３０の下層の接合５２、５１のバイ
アスの低減を促進するように、上記制御領域３０の下層
の接合５２、５１のバイアスの低減を促進するように、
上記Ｎ+バッファ−層のシ−ト抵抗値が、増大されるこ
ともできることである。
【００３４】図６は、本発明に係る第２実施形態を示す
ものであり、上記図２と同種類の構成部品には、同番号
が与えられている。注目すべきことは、図６には、上記
バッファ−層２１が示されいないが、所望されるのなら
ば、用いることができるということである。図６に示さ
れているように、Ｐ+拡散層８０は付加されていて、上
記制御部３０と上記ＩＧＢＴ部の間に配置されている。
さらに、上記Ｐ+拡散層８０は、ＩＧＢＴのソ−ス電極
２８に接続されている。
ものであり、上記図２と同種類の構成部品には、同番号
が与えられている。注目すべきことは、図６には、上記
バッファ−層２１が示されいないが、所望されるのなら
ば、用いることができるということである。図６に示さ
れているように、Ｐ+拡散層８０は付加されていて、上
記制御部３０と上記ＩＧＢＴ部の間に配置されている。
さらに、上記Ｐ+拡散層８０は、ＩＧＢＴのソ−ス電極
２８に接続されている。
【００３５】動作においては、図６において矢印で概略
的に示されているホ−ルは、領域２２に注入される。し
かしながら、領域１９の外側のホ−ルは、拡散層８０に
よってコレクトされるのが望ましいので、Ｐウェル４０
によってコレクトされるホ−ルはほとんどない。
的に示されているホ−ルは、領域２２に注入される。し
かしながら、領域１９の外側のホ−ルは、拡散層８０に
よってコレクトされるのが望ましいので、Ｐウェル４０
によってコレクトされるホ−ルはほとんどない。
【００３６】図７及び８は、本発明に係るさらに別の実
施形態を示すものであり、先に記載した図面と類似の構
成部品には、同番号が与えられている。図８は、狭いネ
ック部９０を残して、上記ＩＧＢＴ領域１９及び上記制
御領域３０のほとんどを包んでいる新規な連続フィ−ル
ド端子９０を示すものであり、その上においては、高電
圧フィ−ルド端子９０と交差することなしに制御リ−ド
線７５が移動することができる。
施形態を示すものであり、先に記載した図面と類似の構
成部品には、同番号が与えられている。図８は、狭いネ
ック部９０を残して、上記ＩＧＢＴ領域１９及び上記制
御領域３０のほとんどを包んでいる新規な連続フィ−ル
ド端子９０を示すものであり、その上においては、高電
圧フィ−ルド端子９０と交差することなしに制御リ−ド
線７５が移動することができる。
【００３７】その後、横方向に間隔がとられているＩＧ
ＢＴ部１９と制御部との間の領域には、内曲したフィ−
ルド端子９０の幅を保持し、共通の広がりを有するＮ+
拡散層９５（図７及び８参照）が備えられている。拡散
層９５は、点線９７で示されるようにＰ+領域５０に接
続されている接点９６を保持している。実際問題とし
て、係る接続９７は、ワイヤ−接続、又はそれに類する
ものであることができる。上記接続は、ウェ−ハ−切断
中のカッタ−の動作によって、自動的に、容易に形成さ
れてもよい。
ＢＴ部１９と制御部との間の領域には、内曲したフィ−
ルド端子９０の幅を保持し、共通の広がりを有するＮ+
拡散層９５（図７及び８参照）が備えられている。拡散
層９５は、点線９７で示されるようにＰ+領域５０に接
続されている接点９６を保持している。実際問題とし
て、係る接続９７は、ワイヤ−接続、又はそれに類する
ものであることができる。上記接続は、ウェ−ハ−切断
中のカッタ−の動作によって、自動的に、容易に形成さ
れてもよい。
【００３８】上記図７及び８に係るデバイスの動作につ
いて、以下に記載する。上記ＩＧＢＴ部１９が導通であ
る場合、接合５２には、順方向バイアスが印加される。
矢印で示されている横方向の電子流は、上記バッファ−
層５１を（又はバッファ−が用いられない際は、上記エ
ピ層２２を）、Ｎ+拡散層９５に流れる。このことで、
上記バッファ−層の抵抗値ＲBにより横方向の電圧降下
が惹起される。よって、上記接合５２は、ＩＧＢＴ部１
９のエッジから制御部３０に向かって、徐々にバイアス
が低減されている。
いて、以下に記載する。上記ＩＧＢＴ部１９が導通であ
る場合、接合５２には、順方向バイアスが印加される。
矢印で示されている横方向の電子流は、上記バッファ−
層５１を（又はバッファ−が用いられない際は、上記エ
ピ層２２を）、Ｎ+拡散層９５に流れる。このことで、
上記バッファ−層の抵抗値ＲBにより横方向の電圧降下
が惹起される。よって、上記接合５２は、ＩＧＢＴ部１
９のエッジから制御部３０に向かって、徐々にバイアス
が低減されている。
【００３９】拡散層９５に対する抵抗値ＲSをＲBに対し
て、大幅に小さく形成することで、Ｐウェル４０の下層
の接合５２に印加される電圧をほとんど０に減少させ、
係る領域における少数キャリアの注入レベルは微少なも
のになる。ＲS≪ＲBと形成することは、拡散層の幅ＷＳ
を、上記エピ層２２の抵抗値及び上記バッファ−層５１
の抵抗値に関して、適切に定着させることで実現され
る。
て、大幅に小さく形成することで、Ｐウェル４０の下層
の接合５２に印加される電圧をほとんど０に減少させ、
係る領域における少数キャリアの注入レベルは微少なも
のになる。ＲS≪ＲBと形成することは、拡散層の幅ＷＳ
を、上記エピ層２２の抵抗値及び上記バッファ−層５１
の抵抗値に関して、適切に定着させることで実現され
る。
【００４０】制御領域３０の制御論理は、通常上記ＩＧ
ＢＴのソ−ス２８に関係するので、図４、５のフィ−ル
ド端子７０、７１、及び図７、８のフィ−ルド端子９０
のように望ましいものして記載されたように、適切なフ
ィ−ルド端子は上記Ｎ+拡散層９５の両サイドに所望さ
れる。導線７５による上記領域の内部接続は、フィ−ル
ド端子７０及び７１から絶縁されて、横切らなければな
らない。しかしながら、図８に係る上記実施形態におい
ては、上記ＩＧＢＴ１９及び制御部３０は、狭い表面チ
ャンネル又はネック領域９０ａを除いて、両方実質的に
フィ−ルド端子９０に囲まれる。上記狭い表面チャンネ
ル又はネック領域９０ａ上では、上記導線７５は、端子
９０上で交差することなく、経路をとることができる。
上記ネック領域９０は、十分に狭いので、有意義なＰ+
キャリアが、上記ＩＧＢＴの下層、及び制御部３０の下
層に注入することを防ぐ。望ましいものとして記載され
たように、内部接合７５は、上記グランド化されたＰウ
ェル４０上に、金属、導電性ポリシリコントレ−ス、又
はこれに類するもので形成することができる。
ＢＴのソ−ス２８に関係するので、図４、５のフィ−ル
ド端子７０、７１、及び図７、８のフィ−ルド端子９０
のように望ましいものして記載されたように、適切なフ
ィ−ルド端子は上記Ｎ+拡散層９５の両サイドに所望さ
れる。導線７５による上記領域の内部接続は、フィ−ル
ド端子７０及び７１から絶縁されて、横切らなければな
らない。しかしながら、図８に係る上記実施形態におい
ては、上記ＩＧＢＴ１９及び制御部３０は、狭い表面チ
ャンネル又はネック領域９０ａを除いて、両方実質的に
フィ−ルド端子９０に囲まれる。上記狭い表面チャンネ
ル又はネック領域９０ａ上では、上記導線７５は、端子
９０上で交差することなく、経路をとることができる。
上記ネック領域９０は、十分に狭いので、有意義なＰ+
キャリアが、上記ＩＧＢＴの下層、及び制御部３０の下
層に注入することを防ぐ。望ましいものとして記載され
たように、内部接合７５は、上記グランド化されたＰウ
ェル４０上に、金属、導電性ポリシリコントレ−ス、又
はこれに類するもので形成することができる。
【００４１】上記Ｎ+拡散層９５のウェ−ハ−の背面へ
接続９７は、チップ２０を保持することのできるリ−ド
フレ−ム（図示せず）に、ワイヤ−接続でされることが
できる。また、上記チップがＴＯ−２２０タイプのパッ
ケ−ジに内包される場合は、例えば、上記接続は上記パ
ッケ−ジのセンタ−ピンと接続されることができる。多
くの場合において、上記接続は、ウエ−ハ−を切断する
間に，上記チップ２０のカッタ−で損傷されたチップエ
ッジを介して、形成されるであろう。
接続９７は、チップ２０を保持することのできるリ−ド
フレ−ム（図示せず）に、ワイヤ−接続でされることが
できる。また、上記チップがＴＯ−２２０タイプのパッ
ケ−ジに内包される場合は、例えば、上記接続は上記パ
ッケ−ジのセンタ−ピンと接続されることができる。多
くの場合において、上記接続は、ウエ−ハ−を切断する
間に，上記チップ２０のカッタ−で損傷されたチップエ
ッジを介して、形成されるであろう。
【００４２】図９は、上記図７のチップ２０を、より実
際的な、しかしながら、概略的なスケ−ルで示したもの
である。上記図７と類似の図９の構成部品には、同じ番
号が与えられている。スケ−ル限界の関係で、図９にお
いては、ウェル４０及びベ−ス２３、２４のソ−ス及び
ゲ−ト構造は図示されない。しかしながら、上記ＩＧＢ
Ｔに関する活性領域フィ−ルド電極セル１００、及び活
性ＩＧＢＴ領域１９及びＰウェル４０の間でおおよそ７
００μｍの間隔を隔てている計画的分離帯が、図示され
ている。
際的な、しかしながら、概略的なスケ−ルで示したもの
である。上記図７と類似の図９の構成部品には、同じ番
号が与えられている。スケ−ル限界の関係で、図９にお
いては、ウェル４０及びベ−ス２３、２４のソ−ス及び
ゲ−ト構造は図示されない。しかしながら、上記ＩＧＢ
Ｔに関する活性領域フィ−ルド電極セル１００、及び活
性ＩＧＢＴ領域１９及びＰウェル４０の間でおおよそ７
００μｍの間隔を隔てている計画的分離帯が、図示され
ている。
【００４３】次に、図９は、ＩＧＢＴ１９と制御部３０
との接合で形成される縦方向トランジスタＱ１及びＱ２
を示す。さらに、上記図９は、バッファ−層５１とＮ+
拡散層９５と間の経路抵抗Ｒ１、上記抵抗Ｒ１の下端部
と上記ＰＮＰトランジスタＱ１，Ｑ２のベ−スのそれぞ
れのおおよその位置に惹起するバッファ−層の経路抵抗
Ｒ２及びＲ３を示している。
との接合で形成される縦方向トランジスタＱ１及びＱ２
を示す。さらに、上記図９は、バッファ−層５１とＮ+
拡散層９５と間の経路抵抗Ｒ１、上記抵抗Ｒ１の下端部
と上記ＰＮＰトランジスタＱ１，Ｑ２のベ−スのそれぞ
れのおおよその位置に惹起するバッファ−層の経路抵抗
Ｒ２及びＲ３を示している。
【００４４】図９の等価回路が、図１０に示される。ま
た、図１０は、ＮＰＮ寄生トランジスタＱ１’及びＱ
２’を示している。上記寄生トランジスタは、Ｎソ−
ス、Ｐベ−ス、及びＩＧＢＴ部１９に対するＮ-エピ層
を備えていて、かつ、それぞれが部分４０に対応してい
る。さらに、図１０は、上記ＮＰＮトランジスタＱ１’
及びＱ２’のそれぞれのベ−スとエミッタ−間に惹起す
る効果的な抵抗値である抵抗ＲＢ１及びＲＢ２を示して
いる。
た、図１０は、ＮＰＮ寄生トランジスタＱ１’及びＱ
２’を示している。上記寄生トランジスタは、Ｎソ−
ス、Ｐベ−ス、及びＩＧＢＴ部１９に対するＮ-エピ層
を備えていて、かつ、それぞれが部分４０に対応してい
る。さらに、図１０は、上記ＮＰＮトランジスタＱ１’
及びＱ２’のそれぞれのベ−スとエミッタ−間に惹起す
る効果的な抵抗値である抵抗ＲＢ１及びＲＢ２を示して
いる。
【００４５】通常の状態においては、上記トランジスタ
Ｑ１’及びＱ２’は、それらに対応する寄生サイリスタ
のラッチアップを防ぐ為に、導通されるべきでない。上
記のことは、抵抗ＲＢ１を非常に低い値に設計すること
により、トランジスタＱ１’で解決される。
Ｑ１’及びＱ２’は、それらに対応する寄生サイリスタ
のラッチアップを防ぐ為に、導通されるべきでない。上
記のことは、抵抗ＲＢ１を非常に低い値に設計すること
により、トランジスタＱ１’で解決される。
【００４６】しかしながら、上記制御部の横方向ＮＭＯ
Ｓトランジスタを備えることは、ＲＢ２に関する、及び
トランジスタＱ２の利得に関する大きな数値を導くこと
となる。結果的に、上記制御部は、トランジスタＱ２が
除去されるべきことによって、ＩＧＢＴ部及びホ−ル注
入よりも、ラッチアップを感知するようになる。上記の
ことが、Ｎ+フィンガ−９５の目的である。
Ｓトランジスタを備えることは、ＲＢ２に関する、及び
トランジスタＱ２の利得に関する大きな数値を導くこと
となる。結果的に、上記制御部は、トランジスタＱ２が
除去されるべきことによって、ＩＧＢＴ部及びホ−ル注
入よりも、ラッチアップを感知するようになる。上記の
ことが、Ｎ+フィンガ−９５の目的である。
【００４７】図１１は、上記ＩＧＢＴに順方向バイアス
が印加されている状態での、負荷がかかっている回路の
電流を示すものである。順方向バイアスの印加中におい
て、トランジスタＱ１のベ−ス、エミッタ−間接合には
順方向バイアスが印加される。トランジスタＱ２のベ−
ス、エミッタ−接合によって、Ｖbeが（Ｑ１）＊Ｒ１／
（Ｒ３＋Ｒ１）とみなせるのみである。ジオメトリ−
（及び上記Ｒ１／Ｒ３の比率）を適切に選択することに
よって、トランジスタＱ２（図１１の点線参照）中の電
流、及び上記制御部のラッチアップのリスクをほとんど
除去することが可能になる。
が印加されている状態での、負荷がかかっている回路の
電流を示すものである。順方向バイアスの印加中におい
て、トランジスタＱ１のベ−ス、エミッタ−間接合には
順方向バイアスが印加される。トランジスタＱ２のベ−
ス、エミッタ−接合によって、Ｖbeが（Ｑ１）＊Ｒ１／
（Ｒ３＋Ｒ１）とみなせるのみである。ジオメトリ−
（及び上記Ｒ１／Ｒ３の比率）を適切に選択することに
よって、トランジスタＱ２（図１１の点線参照）中の電
流、及び上記制御部のラッチアップのリスクをほとんど
除去することが可能になる。
【００４８】上記提案によって、順方向バイアスが印加
されている状態での、上記制御部のラッチアップを防ぐ
ことができる。しかしながら、図１２に示されているよ
うに、逆バイアス状態で、上記ドレイン２９と上記ソ−
ス２８との間に寄生ダイオ−ドが存在する。ダイオ−ド
１１０は、トランジスタＱ１’及びＱ２’のベ−ス、コ
レクタ−接合、直列接続されたＲＢ１とＲＢ２、及び独
立しているＲ１、Ｒ２、Ｒ３を含んでいる。
されている状態での、上記制御部のラッチアップを防ぐ
ことができる。しかしながら、図１２に示されているよ
うに、逆バイアス状態で、上記ドレイン２９と上記ソ−
ス２８との間に寄生ダイオ−ドが存在する。ダイオ−ド
１１０は、トランジスタＱ１’及びＱ２’のベ−ス、コ
レクタ−接合、直列接続されたＲＢ１とＲＢ２、及び独
立しているＲ１、Ｒ２、Ｒ３を含んでいる。
【００４９】上記寄生ダイオ−ド１１０は、２つの有害
な結果を保持している。
な結果を保持している。
【００５０】１． 上記寄生ダイオ−ドは、逆方向電圧
能力が必要である応用法（電子点火のような）に用いる
ことができない。
能力が必要である応用法（電子点火のような）に用いる
ことができない。
【００５１】２． 上記内部寄生ダイオ−ドが電流ダイ
オ−ドの一部を運ぶので、上記寄生ダイオ−ドは外部急
速回復ダイオ−ドを用いる応用法に利用することができ
ない。外見上、ダイオ−ド１１０は、非常に低速であ
り、かつ，係る回復電流は、上記制御部３０のラッチア
ップを惹起する。言い換えると、トランジスタＱ２’の
ベ−ス／コレクタ−接合が、少数キャリアで充満してい
る一方で、上記ドレイン２９の正電圧を再利用しようと
した場合、上記Ｑ２／Ｑ２’サイリスタはラッチするだ
ろう。
オ−ドの一部を運ぶので、上記寄生ダイオ−ドは外部急
速回復ダイオ−ドを用いる応用法に利用することができ
ない。外見上、ダイオ−ド１１０は、非常に低速であ
り、かつ，係る回復電流は、上記制御部３０のラッチア
ップを惹起する。言い換えると、トランジスタＱ２’の
ベ−ス／コレクタ−接合が、少数キャリアで充満してい
る一方で、上記ドレイン２９の正電圧を再利用しようと
した場合、上記Ｑ２／Ｑ２’サイリスタはラッチするだ
ろう。
【００５２】さらに、本発明に係る特徴は、上記ＩＧＢ
Ｔに順方向バイアスが印加されている場合には、図９、
１０、１１及び１２のＲ１がドレイン２９に接続される
だけで、上記寄生ダイオ−ド１１０の効果が除去される
ことである。従って、図１３及び１４に示されているよ
うに、横方向ＰＮＰトランジスタＱ３が、図１２におい
てエッジセル１００からエッジセル１２０に示されてい
る、上記ＩＧＢＴ部１９のフィ−ルド端子９０の外側に
付加される。図１２において、エミッタ−１２１を定義
するＰ拡散層は、ワイヤ−ボンデングによってドレイン
２９に接続されていて、かつ、コレクタ−１２２を定義
するＰ拡散層は、Ｎ+拡散層９５の接点９６に接続され
る。
Ｔに順方向バイアスが印加されている場合には、図９、
１０、１１及び１２のＲ１がドレイン２９に接続される
だけで、上記寄生ダイオ−ド１１０の効果が除去される
ことである。従って、図１３及び１４に示されているよ
うに、横方向ＰＮＰトランジスタＱ３が、図１２におい
てエッジセル１００からエッジセル１２０に示されてい
る、上記ＩＧＢＴ部１９のフィ−ルド端子９０の外側に
付加される。図１２において、エミッタ−１２１を定義
するＰ拡散層は、ワイヤ−ボンデングによってドレイン
２９に接続されていて、かつ、コレクタ−１２２を定義
するＰ拡散層は、Ｎ+拡散層９５の接点９６に接続され
る。
【００５３】動作に関して、上記ＩＧＢＴに順方向バイ
アスが印加された場合、Ｑ１が導通し、かつＱ２も導通
する。このことで、動的にＲ１はドレイン２９に接続さ
れる。上記ＩＧＢＴに逆方向バイアスが印加された場
合、Ｑ１及びＱ２は導通せず、Ｒ１は、浮動状態にな
る。従って、上記構造には、逆方向電流は流れない。
アスが印加された場合、Ｑ１が導通し、かつＱ２も導通
する。このことで、動的にＲ１はドレイン２９に接続さ
れる。上記ＩＧＢＴに逆方向バイアスが印加された場
合、Ｑ１及びＱ２は導通せず、Ｒ１は、浮動状態にな
る。従って、上記構造には、逆方向電流は流れない。
【００５４】Ｑ３は、低電圧トランジスタであってもよ
い（逆方向阻止比率が上記ＩＧＢＴと同様であってよ
く、通常１０−５０Ｖである）。従って、上記Ｑ３は、
狭いベ−ス（例えば１０μｍ）で形成されることがで
き、かつ、高利得を保持することができるので、上記Ｉ
ＧＢＴ１９に順方向バイアスが印加された際、上記Ｑ３
は、完全に飽和される。
い（逆方向阻止比率が上記ＩＧＢＴと同様であってよ
く、通常１０−５０Ｖである）。従って、上記Ｑ３は、
狭いベ−ス（例えば１０μｍ）で形成されることがで
き、かつ、高利得を保持することができるので、上記Ｉ
ＧＢＴ１９に順方向バイアスが印加された際、上記Ｑ３
は、完全に飽和される。
【００５５】図１５は、チップ表面に備えられたトラン
ジスタＱ３を概略的に示すものである。図１５におい
て、図８と類似の構成部品には、同番号が与えられる。
注目すべきことは、エミッタ−領域１２１及びコレクタ
−領域１２２は、それぞれ上記ドレイン２９及び上記Ｎ
+フィンガ−９６のタップ１２５に接続されていること
である。
ジスタＱ３を概略的に示すものである。図１５におい
て、図８と類似の構成部品には、同番号が与えられる。
注目すべきことは、エミッタ−領域１２１及びコレクタ
−領域１２２は、それぞれ上記ドレイン２９及び上記Ｎ
+フィンガ−９６のタップ１２５に接続されていること
である。
【００５６】本発明は、所定の実施形態で記載されてい
るが、係る技術に関して、多くの別の変形、改良及び利
用がなされることは、明らかなことである。従って、本
発明は、特定の開示ではなく、添付されている請求項に
のみ制限されるのが、望ましい。
るが、係る技術に関して、多くの別の変形、改良及び利
用がなされることは、明らかなことである。従って、本
発明は、特定の開示ではなく、添付されている請求項に
のみ制限されるのが、望ましい。
【図１】 従来技術に係るスマ−トＦＥＴの部分的な断
面図を示すものである。
面図を示すものである。
【図２】 Ｐウェルが形成されているのと同じチップ上
のＩＧＢＴの部分的断面図であり、かつ惹起した課題を
示すものである。
のＩＧＢＴの部分的断面図であり、かつ惹起した課題を
示すものである。
【図３】 ＩＧＢＴ、及び上記チップから誘電的に絶縁
されたウェル上に形成された上記ＩＧＢＴの制御回路の
部分的断面図である。
されたウェル上に形成された上記ＩＧＢＴの制御回路の
部分的断面図である。
【図４】 本発明の第１実施形態を用いた上記チップの
トポロジ−を示すものである。
トポロジ−を示すものである。
【図５】 上記図４の線５−５に沿って、得られた上記
図４の断面図を示すものである。
図４の断面図を示すものである。
【図６】 本発明に係る、制御領域と活性活性領域との
間に位置するＰ+領域を保持するスマ−トＩＧＢＴの部
分的断面図を示すものである。
間に位置するＰ+領域を保持するスマ−トＩＧＢＴの部
分的断面図を示すものである。
【図７】 上記活性ＩＧＢＴ領域と上記制御領域との間
にＮ+拡散層を備えた本発明の別の実施形態であり、か
つ上記図６の線５−５に沿って得られた断面図を示すも
のである。
にＮ+拡散層を備えた本発明の別の実施形態であり、か
つ上記図６の線５−５に沿って得られた断面図を示すも
のである。
【図８】 上記図７の上記活性領域及び上記制御領域の
トポロジ−の望ましい実施形態を示すものである。
トポロジ−の望ましい実施形態を示すものである。
【図９】 より現実的スケ−ルである上記図７に類似す
る断面図であって、接合で明確に定義された回路部品を
示すものである。
る断面図であって、接合で明確に定義された回路部品を
示すものである。
【図１０】 上記図９の等価回路のダイヤグラムであ
る。
る。
【図１１】 上記図１０の上記ＩＧＢＴに順方向バイア
スが印加された場合の、回路上の電流を示すものであ
る。
スが印加された場合の、回路上の電流を示すものであ
る。
【図１２】 逆方向電圧が印加されていて、かつ寄生ダ
イオ−ドが存在している状態の図１０の回路上の電流路
を示すものである。
イオ−ドが存在している状態の図１０の回路上の電流路
を示すものである。
【図１３】 逆方向電圧が印加された状態で、上記１２
の寄生ダイオ−ドの効果を除去する為の、ＰＮＰダイオ
−ドの上記図１０の回路への付加を示すものである。
の寄生ダイオ−ドの効果を除去する為の、ＰＮＰダイオ
−ドの上記図１０の回路への付加を示すものである。
【図１４】 上記図１３の付加ダイオ−ドを備えている
上記図９の構造を示すものである。
上記図９の構造を示すものである。
【図１５】 上記図１４の構造に関する望ましいトポロ
ジ−を示すものである。
ジ−を示すものである。
１９…ＭＯＳＦＥＴ部、 ２０…ＭＯＳチップ、 ２１…Ｎ+基板、 ２２…エピ層、 ２３…ベ−ス、 ２４…ベ−ス、 ２５…Ｎ+アニュ−ラ−ソ−ス、 ２６…Ｎ+アニュ−ラ−ソ−ス、 ２７…ゲ−ト構造、 ２８…主電源電極、 ２９…ドレイン電極、 ３０…制御部、 ４０…Ｐウェル、 ４１…Ｎ+ソ−ス拡散層、 ４２…Ｎ+ドレイン拡散層、 ４３…ゲ−ト、 ５０…Ｐ+基板、 ５１…Ｎ+バッファ−層、 ５２…接合、 ７０…Ｐウェル、 ７１…ＳｉＯ2ライナ−、 ７５…導線、 ９０…フィ−ルド端子、 ９５…Ｎ+拡散層、 ９６…接点、 ９７…接続、 １００…電極層セル、 １１０…ダイオ−ド、 １２０…セル、 １２１…エミッタ−、 １２２…コレクタ−、 １２５…タップ。
フロントページの続き (72)発明者 ニライ・ランジャン アメリカ合衆国90246カリフォルニア州エ ル・セグンド、ロマ・ビスタ・ナンバー・ ビー124番
Claims (39)
- 【請求項１】 共通の半導体チップに集積されている制
御回路部及び絶縁ゲ−トバイポ−ラ−トランジスタを含
んでいる半導体デバイスであって、 Ｐ型シリコン基板と、 上記Ｐ型シリコン基板に保持されていて、上記基板の上
表面に形成されている低濃度Ｎ+領域、及び下表面に形
成されたＰ+領域と、 絶縁ゲ−トバイポ−ラトランジスタのベ−ス、ソ−ス及
びチャンネル領域を定義する拡散層を含んでいる上記低
濃度の第１領域と、 上記第１領域から横方向に間隔がとられている低濃度領
域の第２領域と、 Ｐウェルに上記Ｐウェル拡散層、及び制御回路部拡散層
を含んでいる上記第２領域と、 上記第１領域上の上記絶縁ゲ−トバイポ−ラトランジス
タを上記制御部拡散層に接続する接続手段と、 上記第１領域で上記絶縁ゲ−トバイポ−ラトランジスタ
の動作させるためのホ−ル注入中に、上記Ｐ+層から上
記Ｐウェル拡散層へのホ−ル注入を制限するように、上
記第１領域と上記第２領域との間に配置された手段とを
含んでいることを特徴とする半導体デバイス。 - 【請求項２】 上記第１領域と上記第２領域との間に配
置された上記手段が、上記低濃度Ｎ型領域のホ−ルの拡
散距離の少なくとも３倍はあって、横方向の相対的に大
きい間隔をとることである請求項１記載のデバイス。 - 【請求項３】 上記第１領域と上記第２領域との間に配
置された上記手段は、 上記低濃度Ｎ型領域の上表面の第２Ｐ+拡散層と、 上記第２Ｐ+拡散層を上記絶縁ゲ−トバイポ−ラトラン
ジスタのソ−スに接続する手段とを含んでいて、 これにより、上記第２Ｐ+拡散層は、上記第２領域の上
記Ｐウェルによってコレクトされるはずであったホ−ル
をコレクトするようになっている請求項１記載のデバイ
ス。 - 【請求項４】 上記第１領域と上記第２領域を間隔との
間に配置された上記手段が、上記低濃度Ｎ型領域の上記
上表面のＮ+拡散層を含んでいて、 かつ、上記Ｎ+拡散層を上記Ｐ型基板に電気的に接続す
る手段を含んでいる請求項１記載のデバイス。 - 【請求項５】 上記第１領域と上記第２領域の上表面が
狭いネック領域において接続されていて、 上記接続手段が、上記ネック領域の上方で、かつ上記ネ
ック領域に交差して配置される導線を含んでいる請求項
１記載のデバイス。 - 【請求項６】 さらに、上記デバイスの上記表面に配置
されていて、 かつ、少なくとも部分的に上記第１領域及び第２領域を
包んでいるフィ−ルド端子手段を含んでいる請求項１記
載のデバイス。 - 【請求項７】 上記フィ−ルド端子手段は、上記狭いネ
ック領域の背面、及び上記第１及び第２領域のそれぞれ
の残された周辺領域を全てを包み込む請求項６記載のデ
バイス。 - 【請求項８】 上記低濃度Ｎ型領域がエピタキシャル成
長領域である請求項１記載のデバイス。 - 【請求項９】 上記絶縁ゲ−トバイポ−ラトランジスタ
のベ−ス領域及びソ−ス領域に接続されたソ−ス電極
と、 上記チャンネル領域上に配置されたゲ−ト電極と、 上記下表面の上記Ｐ+領域の底部に接続されたドレイン
電極とを含んでいる請求項１記載のデバイス。 - 【請求項１０】 上記低濃度Ｎ型領域がエピタキシャル
成長領域である請求項２記載のデバイス。 - 【請求項１１】 上記低濃度Ｎ型領域がエピタキシャル
成長領域である請求項３記載のデバイス。 - 【請求項１２】 上記低濃度Ｎ型領域がエピタキシャル
成長領域である請求項４記載のデバイス。 - 【請求項１３】 上記低濃度Ｎ型領域がエピタキシャル
成長領域である請求項５記載のデバイス。 - 【請求項１４】 上記低濃度Ｎ型領域がエピタキシャル
成長領域である請求項６記載のデバイス。 - 【請求項１５】 上記絶縁ゲ−トバイポ−ラトランジス
タのソ−ス領域及びベ−ス領域に接続された上記ソ−ス
電極と、 上記チャンネル領域上に配置されたゲ−ト電極と、 上記下表面の上記Ｐ+領域の底部に接続されたドレイン
電極とを含んでいる請求項１０記載のデバイス。 - 【請求項１６】 上記絶縁ゲ−トバイポ−ラトランジス
タのソ−ス領域及びベ−ス領域に接続されたソ−ス電極
と、 上記チャンネル領域上に配置されたゲ−ト電極と、 上記下表面の上記Ｐ+領域の底部に接続されたドレイン
電極とを含んでいる請求項１１記載のデバイス。 - 【請求項１７】 上記絶縁ゲ−トバイポ−ラトランジス
タのソ−ス領域及びベ−ス領域に接続されたソ−ス電極
と、 上記チャンネル領域上に配置されたゲ−ト電極と、 上記下表面の上記Ｐ+領域の底部に接続されたドレイン
電極とを含んでいる請求項１２記載のデバイス。 - 【請求項１８】 上記絶縁ゲ−トバイポ−ラトランジス
タのソ−ス領域及びベ−ス領域に接続されたソ−ス電極
と、 上記チャンネル領域上に配置されたゲ−ト電極と、 上記下表面の上記Ｐ+領域の底部に接続されたドレイン
電極とを含んでいる請求項１３記載のデバイス。 - 【請求項１９】 上記絶縁ゲ−トバイポ−ラトランジス
タのソ−ス領域及びベ−ス領域に接続されたソ−ス電極
と、 上記チャンネル領域上に配置されたゲ−ト電極と、 上記下表面の上記Ｐ+領域の底部に接続されたドレイン
電極とを含んでいる請求項１４記載のデバイス。 - 【請求項２０】 上記第１領域と上記第２領域との間に
配置された上記手段は、 上記低濃度Ｎ領域の上記上表面のＮ+拡散層と、 上記Ｎ+拡散層を上記Ｐ+領域に電気的に接続させる手段
とを含み、 上記Ｎ+領域は、上記フィールド端子手段が、上記第１
及び第２領域の共通して広がる部分に沿って広がってい
る位置で、上記フィ−ルド端子手段の間に、これらから
間隔をとって配置されている請求項６記載のデバイス。 - 【請求項２１】 上記第１領域と上記第２領域の上表面
が、狭いネック領域において接続され、 上記接続手段が、上記ネック領域の上方で、かつ上記ネ
ック領域に交差して配置される導線を含んでいる請求項
２０記載のデバイス。 - 【請求項２２】 上記フィ−ルド端子手段は、上記狭い
ネック領域の背面、及び上記第１及び第２領域のそれぞ
れの残された周辺領域の全てを包んでいる請求項２１記
載のデバイス。 - 【請求項２３】 上記低濃度Ｎ型領域が、エピタキシャ
ル成長領域である請求項２２記載のデバイス。 - 【請求項２４】 上記絶縁ゲ−トバイポ−ラトランジス
タのソ−ス領域及びベ−ス領域に接続されたソ−ス電極
と、 上記チャンネル領域上に配置されたゲ−ト電極と、 上記下表面の上記Ｐ+領域の底部に接続されたドレイン
電極とを含んでいる請求項２３記載のデバイス。 - 【請求項２５】 さらに、上記第１領域内に集積され、
かつ上記Ｎ+領域に接続されたコレクタを有する横方向
ＰＮＰトランジスタを含んでいて、 そのベース領域が上記Ｎ型領域に接続される一方、上記
絶縁ゲートバイポーラトランジスタが順方向にバイアス
されるときにのみ導通するようにそのエミッタ−領域が
上記Ｐ+領域に接続され、 これにより、上記ＩＧＢＴが順方向にバイアスされてい
るときのみ上記Ｎ+領域が上記Ｐ+型基板に接続されるよ
うになっている、請求項４記載のデバイス。 - 【請求項２６】 さらに、上記第１領域内に集積され、
そして上記Ｎ+領域に接続されたソース領域を有し、か
つ上記絶縁ゲ−トバイポ−ラトランジスタが順方向にバ
イアスされたときのみ導通するようにバイアスされる横
方向ＰＮＰトランジスタを含んでいて、 これにより、上記ＩＧＢＴが順方向にバイアスされてい
るときのみ上記Ｎ+領域が上記Ｎ型基板に接続されるよ
うになっている、請求項２０記載のデバイス。 - 【請求項２７】 さらに、上記第１領域内に集積され、
そして上記Ｎ+領域に接続されたソース領域を有し、か
つ上記絶縁ゲ−トバイポ−ラトランジスタが順方向にバ
イアスされたときのみ導通するようにバイアスされる横
方向ＰＮＰトランジスタを含んでいて、 これにより、上記ＩＧＢＴが順方向にバイアスされてい
るときのみ上記Ｎ+領域が上記Ｎ型基板に接続されるよ
うになっている、請求項２４記載のデバイス。 - 【請求項２８】 共通の半導体チップにモノリシック集
積されているＩＧＢＴ及び制御回路であって、 上記Ｐ型層上の実質的に同じ広さであるＮ型層、及び底
部Ｐ型層と、 ＩＧＢＴを定義する拡散層を備えている上記Ｎ型層の表
面の第１領域と、 上記第１領域から分離されている接合であって、制御デ
バイス拡散層を備えたＰウェルを含んでいるＮ型層の表
面の第２領域と、 上記第１及び第２領域の下層から連続して広がっている
上記Ｎ型層と上記Ｐ型層との間の上記接合と、 上記ＩＧＢＴが導通状態であって、かつ、少数キャリア
が上記Ｐ型層からＮ型層に注入された場合、上記制御領
域の下層の上記領域の接合部において、少なくとも部分
的にバイアスを低減させる手段とを含んでいることを特
徴とする半導体チップ。 - 【請求項２９】 バイアスを低減させる為の上記手段
が、上記ＩＧＢＴ領域が順方向導通状態である間に、上
記Ｐ層から上記Ｎ層へ注入される少数キャリア拡散距離
のおおよそ３倍を超える間隔を、上記第１領域と第２領
域との間に横方向にとらせることを含んでいる請求項２
８記載のデバイス。 - 【請求項３０】 上記第１領域がＩＧＢＴソ−スを含ん
でいて、 かつ、上記手段が、上記第１領域と上記第２領域との間
において上記Ｎ層の表面に配置され、かつ上記ＩＧＢＴ
に接続されているＰ+拡散層を含んでいる請求項２８記
載のデバイス。 - 【請求項３１】さらに、上記Ｎ層表面にあって、 か
つ、上記第１及び第２領域の間に配置されていて、か
つ、上記Ｐ層に接続されているＮ+拡散層を含んでいる
請求項２８記載のデバイス。 - 【請求項３２】 上記制御デバイス拡散層を、ＩＧＢＴ
を定義する上記拡散層に接続する為の接続手段をさらに
含んでいて、 上記ＩＧＢＴが、上記制御デバイス拡散層からの制御信
号に応じて動作される請求項２８記載のデバイス。 - 【請求項３３】 上記制御デバイス拡散層を、ＩＧＢＴ
を定義する上記拡散層に接続する為の接続手段をさらに
含んでいて、 上記ＩＧＢＴが、上記制御デバイス拡散層からの制御信
号に応じて動作される請求項２９記載のデバイス。 - 【請求項３４】 上記制御デバイス拡散層を、ＩＧＢＴ
を定義する上記拡散層に接続する為の接続手段をさらに
含んでいて、 上記ＩＧＢＴが、上記制御デバイス拡散層からの制御信
号に応じて動作される請求項３０記載のデバイス。 - 【請求項３５】 上記制御デバイス拡散層を、ＩＧＢＴ
を定義する上記拡散層に接続する為の接続手段をさらに
含んでいて、 上記ＩＧＢＴが、上記制御デバイス拡散層からの制御信
号に応じて動作される請求項３１記載のデバイス。 - 【請求項３６】 上記第１及び第２領域の上表面が、狭
いネック領域で接合されていて、 上記接続手段が、上記狭いネック領域上部で、かつ上記
狭いネック領域を交差するような導線を含んでいる請求
項３２記載のデバイス。 - 【請求項３７】 上記第１及び第２領域の上表面が、狭
いネック領域で接合されていて、 上記接続手段が、上記狭いネック領域上部で、かつ上記
狭いネック領域を交差するような導線を含んでいる請求
項３３記載のデバイス。 - 【請求項３８】 上記第１及び第２領域の上表面が、狭
いネック領域で接合されていて、 上記接続手段が、上記狭いネック領域上部で、かつ上記
狭いネック領域を交差するような導線を含んでいる請求
項３４記載のデバイス。 - 【請求項３９】 上記第１及び第２領域の上表面が、狭
いネック領域で接合されていて、 上記接続手段が、上記狭いネック領域上部で、かつ上記
狭いネック領域を交差するような導線を含んでいる請求
項３３記載のデバイス。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/560,328 US5798538A (en) | 1995-11-17 | 1995-11-17 | IGBT with integrated control |
| US08/560328 | 1995-11-17 |
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| Publication Number | Publication Date |
|---|---|
| JPH09181315A true JPH09181315A (ja) | 1997-07-11 |
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ID=24237327
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30629096A Expired - Lifetime JP3302275B2 (ja) | 1995-11-17 | 1996-11-18 | 半導体デバイス |
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|---|---|
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| KR (1) | KR100300673B1 (ja) |
| DE (1) | DE19647398B4 (ja) |
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| GB (1) | GB2307343B (ja) |
| IT (1) | IT1298690B1 (ja) |
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| TW (1) | TW308723B (ja) |
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