JPH0917870A - 冗長ヒューズを有する半導体デバイスの電気的特性 解折のためのオーバコート除去方法 - Google Patents
冗長ヒューズを有する半導体デバイスの電気的特性 解折のためのオーバコート除去方法Info
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- JPH0917870A JPH0917870A JP18343095A JP18343095A JPH0917870A JP H0917870 A JPH0917870 A JP H0917870A JP 18343095 A JP18343095 A JP 18343095A JP 18343095 A JP18343095 A JP 18343095A JP H0917870 A JPH0917870 A JP H0917870A
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Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 冗長ヒューズに変化を与えず、冗長の情報を
喪失することなく電気的特性解析のために半導体デバイ
ス表層のオーバコートの除去すること。 【構成】 冗長ヒューズ５を有する半導体デバイスの電
気的特性解析のためのオーバコート除去方法において、
半導体デバイスの冗長ヒューズ５の部分を耐エッチング
性を有する保護膜２３により被覆し、冗長ヒューズ５を
保護膜２３によって被覆した状態で半導体デバイス表層
のオーバコート１９をエッチングにより除去する。
喪失することなく電気的特性解析のために半導体デバイ
ス表層のオーバコートの除去すること。 【構成】 冗長ヒューズ５を有する半導体デバイスの電
気的特性解析のためのオーバコート除去方法において、
半導体デバイスの冗長ヒューズ５の部分を耐エッチング
性を有する保護膜２３により被覆し、冗長ヒューズ５を
保護膜２３によって被覆した状態で半導体デバイス表層
のオーバコート１９をエッチングにより除去する。
Description
【０００１】
【産業上の利用分野】本発明は、冗長ヒューズを有する
半導体デバイスの電気的特性解析のために半導体デバイ
ス表層のオーバコートの除去する方法に関するものであ
る。
半導体デバイスの電気的特性解析のために半導体デバイ
ス表層のオーバコートの除去する方法に関するものであ
る。
【０００２】
【従来の技術】例えば、メモリ用の半導体デバイスに
は、製品メモリの他に冗長メモリが搭載され、この製品
メモリと冗長メモリ間をポリシリコンなどの冗長ヒュー
ズで接続しておき、製品メモリが不良であるときに冗長
ヒューズを溶断して冗長メモリを製品メモリに置き換え
ることが知られている。また、このような半導体デバイ
スの表面は、パッシペーション膜と称される酸化珪素、
窒化珪素などによりオーバコートされている。
は、製品メモリの他に冗長メモリが搭載され、この製品
メモリと冗長メモリ間をポリシリコンなどの冗長ヒュー
ズで接続しておき、製品メモリが不良であるときに冗長
ヒューズを溶断して冗長メモリを製品メモリに置き換え
ることが知られている。また、このような半導体デバイ
スの表面は、パッシペーション膜と称される酸化珪素、
窒化珪素などによりオーバコートされている。
【０００３】従来、このような半導体デバイスにおい
て、その電気的特性を解析する手法としては、エレクト
ロンビーム（ＥＢ）テスタ、または簡易メモリテスタを
使用して信号波形を観察する方法がある。エレクトロン
ビームテスタを使用して信号波形を観察する場合、オー
バコートが存在すると、エレクトロンビームをあてた付
近の信号のカップリングの影響を受け、正確な信号波形
の観察を行うことが難しい。また、ＩＦＡ解析を行う場
合には、チャージアップ現象が発生し、画像取得が難し
くなる。また、簡易メモリテスタを使用して信号波形を
観察する場合には、配線にアクセスするために集束イオ
ンビーム（ＦＩＢ）などを使用してオーバコートの所要
箇所に局部的にピンホール（微細窓）を明ける必要があ
り、ピンホール明け加工に手間がかかり、半導体デバイ
スの不良解析の能率が悪い。そこで、従来においては、
半導体デバイス表層のパッシペーション膜と称されるオ
ーバコート全体をエッチングに除去して半導体デバイス
の上層部の配線を露出させる方式が提案されている。
て、その電気的特性を解析する手法としては、エレクト
ロンビーム（ＥＢ）テスタ、または簡易メモリテスタを
使用して信号波形を観察する方法がある。エレクトロン
ビームテスタを使用して信号波形を観察する場合、オー
バコートが存在すると、エレクトロンビームをあてた付
近の信号のカップリングの影響を受け、正確な信号波形
の観察を行うことが難しい。また、ＩＦＡ解析を行う場
合には、チャージアップ現象が発生し、画像取得が難し
くなる。また、簡易メモリテスタを使用して信号波形を
観察する場合には、配線にアクセスするために集束イオ
ンビーム（ＦＩＢ）などを使用してオーバコートの所要
箇所に局部的にピンホール（微細窓）を明ける必要があ
り、ピンホール明け加工に手間がかかり、半導体デバイ
スの不良解析の能率が悪い。そこで、従来においては、
半導体デバイス表層のパッシペーション膜と称されるオ
ーバコート全体をエッチングに除去して半導体デバイス
の上層部の配線を露出させる方式が提案されている。
【０００４】
【発明が解決しようとする課題】しかしながら、半導体
デバイス表層のオーバコート全体をエッチングによって
除去すると、半導体デバイスの冗長ヒューズもエッチン
グされてしまい、その結果、フェイルビットマップに変
化が現れ、適切な電気的特性の解析が行われなくなると
いう問題があった。本発明は、上述のような問題点に着
目してなされたものであり、冗長ヒューズに変化を与え
ず、冗長の情報を喪失することなく電気的特性解析のた
めに半導体デバイス表層のオーバコートの除去する方法
を提供することを目的としている。
デバイス表層のオーバコート全体をエッチングによって
除去すると、半導体デバイスの冗長ヒューズもエッチン
グされてしまい、その結果、フェイルビットマップに変
化が現れ、適切な電気的特性の解析が行われなくなると
いう問題があった。本発明は、上述のような問題点に着
目してなされたものであり、冗長ヒューズに変化を与え
ず、冗長の情報を喪失することなく電気的特性解析のた
めに半導体デバイス表層のオーバコートの除去する方法
を提供することを目的としている。
【０００５】
【課題を解決するための手段】上述の如き目的を達成す
るために、本発明は、冗長ヒューズを有する半導体デバ
イスの電気的特性解析のためのオーバコート除去方法に
おいて、前記半導体デバイスの冗長ヒューズ部分を耐エ
ッチング性を有する保護膜により被覆し、前記保護幕で
被覆された冗長ヒューズ部分を除く半導体デバイス表層
のオーバコートをエッチングにより除去することを特徴
とする。また、本発明は、前記冗長ヒューズ部分を被覆
する保護膜が、冗長ヒューズ部分にＰＩＸ溶液を適下し
た後、熱硬化させることにより形成されるものである。
また、本発明は、前記冗長ヒューズ部分の保護膜が、半
導体デバイスのプロセス工程中に形成されるものであ
る。
るために、本発明は、冗長ヒューズを有する半導体デバ
イスの電気的特性解析のためのオーバコート除去方法に
おいて、前記半導体デバイスの冗長ヒューズ部分を耐エ
ッチング性を有する保護膜により被覆し、前記保護幕で
被覆された冗長ヒューズ部分を除く半導体デバイス表層
のオーバコートをエッチングにより除去することを特徴
とする。また、本発明は、前記冗長ヒューズ部分を被覆
する保護膜が、冗長ヒューズ部分にＰＩＸ溶液を適下し
た後、熱硬化させることにより形成されるものである。
また、本発明は、前記冗長ヒューズ部分の保護膜が、半
導体デバイスのプロセス工程中に形成されるものであ
る。
【０００６】
【作用】冗長ヒューズ部分を耐エッチング性を有する保
護膜によって被覆した状態で半導体デバイス表層のオー
バコートをエッチングすると、冗長ヒューズ部分はエッ
チングされず、冗長の情報を残したままで、半導体デバ
イスの上層部の配線を露出させることができる。これに
よりＥＢテスタ、簡易メモリテスタなどを使用した信号
波形観察などが的確に行われる。
護膜によって被覆した状態で半導体デバイス表層のオー
バコートをエッチングすると、冗長ヒューズ部分はエッ
チングされず、冗長の情報を残したままで、半導体デバ
イスの上層部の配線を露出させることができる。これに
よりＥＢテスタ、簡易メモリテスタなどを使用した信号
波形観察などが的確に行われる。
【０００７】
【実施例】以下、添付の図を参照して本発明を実施例に
ついて詳細に説明する。図１は本発明によるオーバコー
ト除去方法を適用した半導体メモリデバイスの一実施例
を示している。半導体メモリデバイスは、半導体基板１
上に冗長メモリセルを含む複数個のメモリセル３と、冗
長ヒューズ５とを有している。図２は図１に示されてい
る半導体メモリデバイスの断面図である。この半導体メ
モリデバイスは、半導体基板１、素子分離層７、第一ポ
リシリコン配線層９、第二ポリシリコン配線層１１、表
層のアルミ配線部１３、第一層間膜１５、第二層間膜１
７、オーバコート層１９による多層構造をなし、第一ポ
リシリコン配線層９、第二ポリシリコン配線層１１やア
ルミ配線部１３によりメモリセル３を構成する。
ついて詳細に説明する。図１は本発明によるオーバコー
ト除去方法を適用した半導体メモリデバイスの一実施例
を示している。半導体メモリデバイスは、半導体基板１
上に冗長メモリセルを含む複数個のメモリセル３と、冗
長ヒューズ５とを有している。図２は図１に示されてい
る半導体メモリデバイスの断面図である。この半導体メ
モリデバイスは、半導体基板１、素子分離層７、第一ポ
リシリコン配線層９、第二ポリシリコン配線層１１、表
層のアルミ配線部１３、第一層間膜１５、第二層間膜１
７、オーバコート層１９による多層構造をなし、第一ポ
リシリコン配線層９、第二ポリシリコン配線層１１やア
ルミ配線部１３によりメモリセル３を構成する。
【０００８】冗長ヒューズ５は第一ポリシリコン配線層
９による配線の一部として素子分離層７上に形成され、
この冗長ヒューズ５は、外部よりの熱線照射なとにより
焼失される得るよう、ヒューズ窓２１により、表層部に
露呈している。半導体メモリデバイスの電気的特性解析
のためにオーバコート１９を除去するに際しては、先
ず、前処理として、ヒューズ窓２１に注射器などを使用
してポリイミド樹脂のＰＩＸ溶液を滴下し、これを加熱
硬化させる。これにより冗長ヒューズ５は、図２に示さ
れているように、ポリイミド樹脂による保護膜２３によ
り被覆される。
９による配線の一部として素子分離層７上に形成され、
この冗長ヒューズ５は、外部よりの熱線照射なとにより
焼失される得るよう、ヒューズ窓２１により、表層部に
露呈している。半導体メモリデバイスの電気的特性解析
のためにオーバコート１９を除去するに際しては、先
ず、前処理として、ヒューズ窓２１に注射器などを使用
してポリイミド樹脂のＰＩＸ溶液を滴下し、これを加熱
硬化させる。これにより冗長ヒューズ５は、図２に示さ
れているように、ポリイミド樹脂による保護膜２３によ
り被覆される。
【０００９】この前処理完了後に、エッチング処理によ
ってオーバコート層１９の全体を除去する。これによ
り、冗長ヒューズ５がエッチングされることなく表層の
アルミ配線部１３の全体が外部に露出し、冗長の情報を
残したままで、フェイルビットマップが変化していない
状態で、ＦＩＢ加工を要することなく、簡易メモリテス
タなどを使用した信号波形観察などが能率よく行うこと
ができる。
ってオーバコート層１９の全体を除去する。これによ
り、冗長ヒューズ５がエッチングされることなく表層の
アルミ配線部１３の全体が外部に露出し、冗長の情報を
残したままで、フェイルビットマップが変化していない
状態で、ＦＩＢ加工を要することなく、簡易メモリテス
タなどを使用した信号波形観察などが能率よく行うこと
ができる。
【００１０】ＥＢテスタを使用して信号波形を観察する
場合、アルミ配線部１３上にオーバコート層１９が存在
しないから、オーバコート層を介して容量結合される付
近の信号とのカップリングの影響を受けることなく正確
な信号波形を容易に観察することができ、また、ＩＦＡ
解析を行う場合には、チャージアップ現象が発生するこ
とがなく、ＩＦＡ解析が容易に、かつ的確に行うことが
できる。冗長ヒューズ５の保護膜２３の材質は、ポリイ
ミド樹脂に限定されることはなく、オーバコート層１９
のエッチングに対して耐エッチング性を有するものであ
れば、何であってもよい。
場合、アルミ配線部１３上にオーバコート層１９が存在
しないから、オーバコート層を介して容量結合される付
近の信号とのカップリングの影響を受けることなく正確
な信号波形を容易に観察することができ、また、ＩＦＡ
解析を行う場合には、チャージアップ現象が発生するこ
とがなく、ＩＦＡ解析が容易に、かつ的確に行うことが
できる。冗長ヒューズ５の保護膜２３の材質は、ポリイ
ミド樹脂に限定されることはなく、オーバコート層１９
のエッチングに対して耐エッチング性を有するものであ
れば、何であってもよい。
【００１１】図３は本発明によるオーバコート除去方法
を適用する半導体メモリデバイスの他の実施例を示して
いる。この半導体メモリデバイスでは、デバイス製造プ
ロセス工程中において、冗長ヒューズ５をポリシリコン
薄膜２５により被覆しておく。ポリシリコン薄膜２５は
オーバコート除去時にエッチングストッパとして作用す
る。これによりエッチングによってオーバコート層、こ
こでは層間膜２７が除去されても、冗長ヒューズ５がカ
ットされることがない。従って、この他の実施例おいて
は、上述の実施例と同様の作用、効果が得られるほか、
半導体デバイスの製造工程中に保護膜を形成することが
できる。
を適用する半導体メモリデバイスの他の実施例を示して
いる。この半導体メモリデバイスでは、デバイス製造プ
ロセス工程中において、冗長ヒューズ５をポリシリコン
薄膜２５により被覆しておく。ポリシリコン薄膜２５は
オーバコート除去時にエッチングストッパとして作用す
る。これによりエッチングによってオーバコート層、こ
こでは層間膜２７が除去されても、冗長ヒューズ５がカ
ットされることがない。従って、この他の実施例おいて
は、上述の実施例と同様の作用、効果が得られるほか、
半導体デバイスの製造工程中に保護膜を形成することが
できる。
【００１２】本発明によるオーバコート除去方法は、上
述のような半導体メモリデバイスに限定されるものでは
なく、冗長回路と冗長ヒューズとを有する他の半導体デ
バイスでも同様に適用されるものである。
述のような半導体メモリデバイスに限定されるものでは
なく、冗長回路と冗長ヒューズとを有する他の半導体デ
バイスでも同様に適用されるものである。
【００１３】
【発明の効果】以上の説明から理解される如く、本発明
によるオーバコート除去方法によれば、冗長ヒューズ部
分を耐エッチング性を有する保護膜により被覆するか
ら、半導体デバイスの電気的特性を解析するに際し、半
導体デバイス表層のオーバコートをエッチングして配線
部を露出させても冗長ヒューズ部分がエッチングされる
ことがなく、冗長の情報を残したままで、半導体デバイ
スの配線部を外部に露出させることができる。これによ
り簡易メモリテスタなどを使用した信号波形観察に際
し、ＦＩＢ加工を要することなく信号波形の観察を効率
よく正確に行うことができる。また、ＥＢテスタを使用
して信号波形を観察するに際しても、オーバコートが存
在しないことにより付近の信号のカップリングの影響を
受けることなく信号波形を正確に、かつ容易に観察する
ことができる。また、ＥＢテスタ特有のチャージアップ
を軽減できるため、ＩＦＡ解析も容易に的確に行うこと
ができる。
によるオーバコート除去方法によれば、冗長ヒューズ部
分を耐エッチング性を有する保護膜により被覆するか
ら、半導体デバイスの電気的特性を解析するに際し、半
導体デバイス表層のオーバコートをエッチングして配線
部を露出させても冗長ヒューズ部分がエッチングされる
ことがなく、冗長の情報を残したままで、半導体デバイ
スの配線部を外部に露出させることができる。これによ
り簡易メモリテスタなどを使用した信号波形観察に際
し、ＦＩＢ加工を要することなく信号波形の観察を効率
よく正確に行うことができる。また、ＥＢテスタを使用
して信号波形を観察するに際しても、オーバコートが存
在しないことにより付近の信号のカップリングの影響を
受けることなく信号波形を正確に、かつ容易に観察する
ことができる。また、ＥＢテスタ特有のチャージアップ
を軽減できるため、ＩＦＡ解析も容易に的確に行うこと
ができる。
【図１】本発明によるオーバコート除去方法を適用した
半導体メモリデバイスの一実施例を概念的に示す平面図
である。
半導体メモリデバイスの一実施例を概念的に示す平面図
である。
【図２】本発明によるオーバコート除去方法を適用した
半導体メモリデバイスの一実施例を示す断面図である。
半導体メモリデバイスの一実施例を示す断面図である。
【図３】本発明によるオーバコート除去方法を適用した
半導体メモリデバイスの他の実施例を示す断面図であ
る。
半導体メモリデバイスの他の実施例を示す断面図であ
る。
１ 半導体基板 ３ メモリセル ５ 冗長ヒューズ ７ 素子分離層 ９ 第一ポリシリコン配線層 １１ 第二ポリシリコン配線層 １３ アルミ配線部 １５ 第一層間膜 １７ 第二層間膜 １９ オーバコート層 ２１ ヒューズ窓 ２３ 保護膜 ２５ ポリシリコン薄膜 ２７ 層間膜
Claims (3)
- 【請求項１】 冗長ヒューズを有する半導体デバイスの
電気的特性解析のためのオーバコート除去方法におい
て、 前記半導体デバイスの冗長ヒューズ部分を耐エッチング
性を有する保護膜により被覆し、 前記保護幕で被覆された冗長ヒューズ部分を除く半導体
デバイス表層のオーバコートをエッチングにより除去す
る、 ことを特徴とするオーバコート除去方法。 - 【請求項２】 前記冗長ヒューズ部分を被覆する保護膜
は、冗長ヒューズ部分にＰＩＸ溶液を適下した後、熱硬
化させることにより形成される請求項１記載のオーバコ
ート除去方法。 - 【請求項３】 前記冗長ヒューズ部分の保護膜は、半導
体デバイスのプロセス工程中に形成される請求項１記載
のオーバコート除去方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18343095A JPH0917870A (ja) | 1995-06-26 | 1995-06-26 | 冗長ヒューズを有する半導体デバイスの電気的特性 解折のためのオーバコート除去方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18343095A JPH0917870A (ja) | 1995-06-26 | 1995-06-26 | 冗長ヒューズを有する半導体デバイスの電気的特性 解折のためのオーバコート除去方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0917870A true JPH0917870A (ja) | 1997-01-17 |
Family
ID=16135646
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18343095A Pending JPH0917870A (ja) | 1995-06-26 | 1995-06-26 | 冗長ヒューズを有する半導体デバイスの電気的特性 解折のためのオーバコート除去方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0917870A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6150916A (en) * | 1998-05-18 | 2000-11-21 | United Microelectronics Corp. | Architecture of poly fuses |
| KR100340714B1 (ko) * | 1998-11-07 | 2002-12-06 | 삼성전자 주식회사 | 결함구제를 위한 반도체소자의 제조방법 |
-
1995
- 1995-06-26 JP JP18343095A patent/JPH0917870A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6150916A (en) * | 1998-05-18 | 2000-11-21 | United Microelectronics Corp. | Architecture of poly fuses |
| KR100340714B1 (ko) * | 1998-11-07 | 2002-12-06 | 삼성전자 주식회사 | 결함구제를 위한 반도체소자의 제조방법 |
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