JPH09162285A - Semiconductor device and manufacturing method thereof - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 57
- 238000004519 manufacturing process Methods 0.000 title description 6
- 239000000758 substrate Substances 0.000 claims abstract description 60
- 229910052751 metal Inorganic materials 0.000 claims abstract description 28
- 239000002184 metal Substances 0.000 claims abstract description 28
- 238000005530 etching Methods 0.000 claims abstract description 21
- 239000012808 vapor phase Substances 0.000 claims description 4
- 239000010410 layer Substances 0.000 abstract description 43
- 239000011229 interlayer Substances 0.000 abstract description 10
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 9
- 229910052814 silicon oxide Inorganic materials 0.000 abstract description 9
- 230000000694 effects Effects 0.000 abstract description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 11
- 229910052710 silicon Inorganic materials 0.000 description 11
- 239000010703 silicon Substances 0.000 description 11
- 238000000034 method Methods 0.000 description 10
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 7
- 230000003071 parasitic effect Effects 0.000 description 5
- 229910052782 aluminium Inorganic materials 0.000 description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 4
- 229910052721 tungsten Inorganic materials 0.000 description 4
- 239000010937 tungsten Substances 0.000 description 4
- 238000001312 dry etching Methods 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 3
- 229910000838 Al alloy Inorganic materials 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 230000001771 impaired effect Effects 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 230000003321 amplification Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 150000003657 tungsten Chemical class 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Landscapes
- Drying Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 本発明の目的は、高周波特性にすぐれた受動
素子を、小さな面積で実現できる構造を提供することに
ある。
【解決手段】 本発明によれば、半導体基板１上に形成
された絶縁膜（シリコン酸化膜９００又は層間絶縁膜１
０）と、そのシリコン酸化膜９００上に形成された金属
配線層４００を有する半導体装置において、その金属配
線層４００に沿って上記絶縁膜にその金属配線層４００
の長さに比べ短い複数の開孔１００が上記絶縁膜に配置
され、その開孔と接続された基板１に空洞１５０を有
し、その空洞１５０が、金属配線層４００下に配置され
ている。
【効果】 金属配線層４００下を効果的にエッチング除
去することによって半導体基板１内に空洞１５０が形成
でき、レイアウト上の制約が少なく、機械的な強度を容
易に確保することができる。
(57) An object of the present invention is to provide a structure capable of realizing a passive element excellent in high frequency characteristics in a small area. According to the present invention, an insulating film (silicon oxide film 900 or interlayer insulating film 1) formed on a semiconductor substrate 1 is formed.
0) and the metal wiring layer 400 formed on the silicon oxide film 900, the metal wiring layer 400 is formed on the insulating film along the metal wiring layer 400.
A plurality of holes 100 shorter than the length of the holes are arranged in the insulating film, and the substrate 1 connected to the holes has a cavity 150, and the cavity 150 is arranged below the metal wiring layer 400. . [Effect] By effectively removing the lower portion of the metal wiring layer 400 by etching, the cavity 150 can be formed in the semiconductor substrate 1, layout restrictions are small, and mechanical strength can be easily ensured.
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、半導体基板上に形
成された配線層をもつ半導体装置およびその製造方法に
関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device having a wiring layer formed on a semiconductor substrate and a manufacturing method thereof.
【０００２】[0002]
【従来の技術】シリコン半導体基板では、プレーナ加工
技術と総称される加工技術を用いることで、再現性よく
微細なMOSFETをはじめとするアクティブ素子が形成でき
ることから、一つの基板上に多数の素子を形成したエル
エス アイ(LSI, Large ScaleIntegration)が作ら
れ、広く用いられている。しかし、シリコン半導体は、
常温においても、多数の電子が伝導帯に存在している。
そのため、プレーナ加工技術で通常行われる、基板上に
絶縁膜を堆積した上に素子間を結ぶ配線層を形成する
と、シリコン基板との間に大きな寄生容量が生じること
が知られている。いわゆるデジタル応用においては、動
作周波数も低く、基板の効果は大きな障害とはならない
が、高周波動作では問題となってくる。特に、配線を用
いて形成されるインダクタ等の受動素子では大きな課題
となってくる。2. Description of the Related Art In a silicon semiconductor substrate, active elements such as fine MOSFETs can be formed with good reproducibility by using a processing technique generally called a planar processing technique. Therefore, many devices can be formed on one substrate. The formed LSI (Large Scale Integration) is made and widely used. However, silicon semiconductors
Many electrons are present in the conduction band even at room temperature.
Therefore, it is known that when an insulating film is deposited on a substrate and a wiring layer that connects elements is formed on the substrate, which is usually performed by a planarization technique, a large parasitic capacitance is generated between the silicon substrate and the wiring layer. In so-called digital applications, the operating frequency is low and the effect of the substrate is not a major obstacle, but it becomes a problem in high-frequency operation. In particular, it becomes a big problem in passive elements such as inductors formed by using wiring.
【０００３】従来技術として、シリコン半導体基板上に
形成されたインダクタ素子に基板空洞を用いることが知
られている。それについては、アイ・イ−・イ−・イ
−、エレクトロン デバイス レター、第１４巻、第５
冊、第２４６頁から第２４８頁、１９９３年５月（IEEE
Electron Device Letters, vol. 14, no. 5, pp.246-2
48,MAY,1993)に記載されている。これは、シリコン基板
では多数の電子が伝導帯に存在するため高周波特性が劣
化することを、基板空洞を形成することで避けたもので
ある。As a conventional technique, it is known to use a substrate cavity for an inductor element formed on a silicon semiconductor substrate. For that, IEE, EEE, Electron Device Letter, Vol. 14, 5
Pp.246-248, May 1993 (IEEE
Electron Device Letters, vol. 14, no. 5, pp.246-2
48, MAY, 1993). This is because formation of a substrate cavity avoids deterioration of high frequency characteristics due to the presence of many electrons in the conduction band in a silicon substrate.
【０００４】[0004]
【発明が解決しようとする課題】上記文献に開示された
構造は、図６に示すように基板空洞を形成するための層
間膜に設けた開孔１００を、インダクタのパターンを囲
うように大きく配置している。これは、基板エッチング
に用いているウェットエッチングでは、エッチング速度
にシリコンの面方位依存性がでるため、インダクタ下に
十分な基板空洞を形成するには、大きな開孔を設ける必
要からである。In the structure disclosed in the above document, the opening 100 provided in the interlayer film for forming the substrate cavity as shown in FIG. 6 is largely arranged so as to surround the pattern of the inductor. doing. This is because in wet etching used for substrate etching, the etching rate depends on the plane orientation of silicon, and a large opening must be provided to form a sufficient substrate cavity under the inductor.
【０００５】このため、レイアウトの自由度を損ない、
こうした基板空洞を設ける部分は、他素子と十分に離し
て配置しなければならない問題がある。また、大きな開
孔があるため、インダクタ部を小さな梁部で支える必要
があり、機械的な強度が課題となる。Therefore, the degree of freedom of layout is impaired,
There is a problem that the portion where the substrate cavity is provided must be arranged sufficiently apart from other elements. In addition, since there is a large opening, it is necessary to support the inductor section with a small beam section, and mechanical strength becomes a problem.
【０００６】そこで、本発明の目的は、高周波特性に優
れた半導体装置を提供することにある。Therefore, an object of the present invention is to provide a semiconductor device having excellent high frequency characteristics.
【０００７】本発明の他の目的は、小さな面積で実現し
た高周波特性に優れた受動素子を有する半導体装置を提
供することにある。Another object of the present invention is to provide a semiconductor device having a passive element realized in a small area and excellent in high frequency characteristics.
【０００８】さらに、本発明の他の目的は、低寄生容量
で高速動作可能な高性能ＭＩＳＦＥＴ及びそれに適した
受動素子を有する半導体装置を提供することにある。Still another object of the present invention is to provide a semiconductor device having a high-performance MISFET capable of operating at high speed with a low parasitic capacitance and a passive element suitable for the high-performance MISFET.
【０００９】そしてさらに、本発明の他の目的は、高周
波特性に優れた半導体装置の製造方法を提供することに
ある。Another object of the present invention is to provide a method of manufacturing a semiconductor device having excellent high frequency characteristics.
【００１０】[0010]
【課題を解決するための手段】上記主たる目的を達成す
るために、本発明によれば、たとえば図１に開示したよ
うに層間膜に設ける開孔を受動素子の配線に沿って配置
した一連の小さな孔の集まりにより構成する。すなわ
ち、本発明は半導体基板上に形成された絶縁膜と、該絶
縁層上に形成された配線層を有し半導体装置において、
該配線層に沿ってその配線層の長さに比べ短い複数の開
孔が該絶縁膜に配置され、該基板に該開孔を通して設け
られた空洞を有し、該基板の空洞が、該配線層下に配置
されていることを特徴とするものである。In order to achieve the above main object, according to the present invention, for example, a series of holes provided in an interlayer film are arranged along the wiring of a passive element as disclosed in FIG. Consists of a collection of small holes. That is, the present invention provides a semiconductor device having an insulating film formed on a semiconductor substrate and a wiring layer formed on the insulating layer,
A plurality of openings that are shorter than the length of the wiring layer are arranged in the insulating film along the wiring layer, and the substrate has a cavity provided through the opening, and the cavity of the substrate is the wiring. It is characterized by being arranged under the layer.
【００１１】さらに、本発明は、半導体基板主面に絶縁
膜が形成され、該絶縁膜主面上の所定部分に半導体層が
設けられ、該半導体層に第１導電型チャネルのＭＩＳＦ
ＥＴと第２導電型チャネルのＭＩＳＦＥＴとがそれぞれ
形成された半導体装置であって、該絶縁膜主面上の他の
所定部分においてスパイラルインダクタを構成する配線
層が設けられ、該配線層の長さ方向に沿って複数の開孔
が連なって該絶縁膜に配置され、該基板に該開孔を通し
て設けられた空洞を有し、該基板の空洞が、該配線層下
に配置されていることを特徴とするものである。Further, according to the present invention, an insulating film is formed on the main surface of the semiconductor substrate, a semiconductor layer is provided in a predetermined portion on the main surface of the insulating film, and the semiconductor layer has a MISF of the first conductivity type channel.
A semiconductor device in which an ET and a MISFET of a second conductivity type channel are respectively formed, and a wiring layer forming a spiral inductor is provided in another predetermined portion on the main surface of the insulating film, and the length of the wiring layer. A plurality of holes are arranged in a line in the direction to be arranged in the insulating film, and a cavity is provided in the substrate through the holes, and the cavity of the substrate is arranged below the wiring layer. It is a feature.
【００１２】そしてさらに、本発明は、半導体基板主面
に絶縁膜を形成する工程と、該絶縁膜上に金属配線層を
所定のパターン形状に形成する工程と、該配線層の両側
に沿って該絶縁膜に複数の開孔を形成する工程と、気相
エッチングにより、該開孔より半導体基板をエッチング
し、該配線層下におよぶ横方向エッチングを生じせし
め、該金属配線下に位置して半導体基板に空洞部を形成
する工程とを有することを特徴とするものである。Further, according to the present invention, the step of forming an insulating film on the main surface of the semiconductor substrate, the step of forming a metal wiring layer on the insulating film in a predetermined pattern shape, and the steps along both sides of the wiring layer. A step of forming a plurality of openings in the insulating film and a vapor-phase etching process are performed to etch the semiconductor substrate through the openings to cause lateral etching under the wiring layer. And a step of forming a cavity in the semiconductor substrate.
【００１３】[0013]
【発明の実施の形態】以下、図面を用いて本発明の具体
的な実施の形態を説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Specific embodiments of the present invention will be described below with reference to the drawings.
【００１４】（実施例１）図１は、本発明の実施例を示
す平面図であり、半導体基板主面上に設けられたスパイ
ラルインダクタ(Spairal inductor)の基本的な平面配置
を示している。図１において、単結晶シリコン(Ｓｉ)半
導体基板１の主面上には、例えばシリコン酸化膜（Ｓｉ
Ｏ2）を介して低抵抗金属である例えばアルミニュウム
（Ａｌ）あるいはＡｌ合金から成る第１金属配線層３０
０が約１０μｍ〜１５μｍ幅で形成されている。この第
１金属配線層３００上には、例えばＣＶＤ−ＳｉＯ2お
よびＳＯＧ(Spin On Glass)膜を積層して成る層間絶縁
膜を介して低抵抗金属である例えばアルミニュウム（Ａ
ｌ）あるいはＡｌ合金から成り、約１０μｍ幅の第２金
属配線層４００がスパイラル上に形成されている。そし
て、第１金属配線層３００と第２金属配線層４００と
は、中央で層間絶縁膜に設けられたスルーホールを介し
てコンタクトされている。このように、半導体基板主面
上の平面内にスパイラルインダクタが構成される。な
お、第２金属配線層４００の線幅及び巻数は、目的とす
るインダクタンスにより任意に設計される。(Embodiment 1) FIG. 1 is a plan view showing an embodiment of the present invention, showing a basic planar arrangement of spiral inductors (Spairal inductors) provided on the main surface of a semiconductor substrate. In FIG. 1, on the main surface of the single crystal silicon (Si) semiconductor substrate 1, for example, a silicon oxide film (Si
A first metal wiring layer 30 made of a low resistance metal such as aluminum (Al) or Al alloy through O 2 ).
0 is formed with a width of about 10 μm to 15 μm. A low resistance metal such as aluminum (A) is formed on the first metal wiring layer 300 via an interlayer insulating film formed by stacking, for example, CVD-SiO 2 and SOG (Spin On Glass) films.
1) or an Al alloy, and a second metal wiring layer 400 having a width of about 10 μm is formed on the spiral. Then, the first metal wiring layer 300 and the second metal wiring layer 400 are in contact with each other through a through hole provided in the interlayer insulating film at the center. In this way, the spiral inductor is formed in the plane on the main surface of the semiconductor substrate. The line width and the number of turns of the second metal wiring layer 400 are arbitrarily designed according to the target inductance.
【００１５】さらに、層間絶縁膜に複数の開孔１００
が、この第２金属配線層４００の配線幅両サイドに沿っ
て位置している。すなわち、図１から明らかなように、
複数の開孔１００は長辺と短辺を持つ矩形からなり、そ
の矩形長辺が第２金属配線層４００に対向するように配
置されている。この複数の開孔１００の大きさは、配線
ピッチ（配線間隔）下地絶縁膜の強度を考慮して設計さ
れるが、例えば長辺１５μｍ、短辺６μｍを有する。そ
して、その複数の開孔１００の間隔は１５μｍとした。
そして、これら複数の開孔１００は、第２金属配線層４
００に対向する開孔がそろわないように、わずかにずら
して、いわゆる千鳥配置に設けられ、下地絶縁膜の強度
低下を防止するという技術的配慮がされている。この開
孔１００の狙いは後述する本発明の形成方法により、よ
り一層理解されよう。Further, a plurality of holes 100 are formed in the interlayer insulating film.
Are located along both sides of the wiring width of the second metal wiring layer 400. That is, as is clear from FIG.
The plurality of openings 100 are formed of a rectangle having long sides and short sides, and the long sides of the rectangle are arranged so as to face the second metal wiring layer 400. The size of the plurality of openings 100 is designed in consideration of the wiring pitch (wiring interval) strength of the underlying insulating film, and has, for example, a long side of 15 μm and a short side of 6 μm. The interval between the plurality of openings 100 was 15 μm.
The plurality of openings 100 are formed in the second metal wiring layer 4
00 are provided in a so-called zigzag arrangement so as not to align the openings facing each other, so that the strength of the underlying insulating film is prevented from lowering. The purpose of the opening 100 will be further understood by the forming method of the present invention described later.
【００１６】そしてさらに、第１金属配線層３００及び
第２金属配線層４００下に位置する半導体基板１内に
は、図１において点線図示したように、空洞１５０が配
置されている。これら開孔１００と空洞１５０との深さ
方向での位置関係は、以下に断面構造を示した図２から
図４を参照して説明する具体的な形成方法により明らか
である。Further, in the semiconductor substrate 1 located below the first metal wiring layer 300 and the second metal wiring layer 400, a cavity 150 is arranged as shown by the dotted line in FIG. The positional relationship between the openings 100 and the cavities 150 in the depth direction will be apparent from a specific forming method described below with reference to FIGS. 2 to 4 showing sectional structures.
【００１７】図２に示すように、単結晶シリコン基板の
表面を熱酸化し、５００nmの厚さのシリコン酸化膜９０
０を形成した上に、スパッタ法により厚さ５００nmのア
ルミニウムを堆積し、ホトレジスト法を用いてパターニ
ングし、ドライエッチングにより第１金属配線３００を
形成する。As shown in FIG. 2, the surface of the single crystal silicon substrate is thermally oxidized to form a silicon oxide film 90 having a thickness of 500 nm.
After forming 0, aluminum having a thickness of 500 nm is deposited by the sputtering method, patterned by using the photoresist method, and the first metal wiring 300 is formed by dry etching.
【００１８】図３に示すように、ＣＶＤ法を用いて酸化
膜(ＳｉＯ2)およびＳＯＧ(Spin OnGlass)膜を積層して
層間絶縁膜１０を形成する。そして、図示していない
が、第１配線層１０上の所定箇所にコンタクト孔（スル
ーホール）を設ける。続いて、スパッタ法によりアルミ
ニウムを２０００nm堆積し、ホトレジスト法およびドラ
イエッチングにより第２金属配線４００を形成する。続
いて、ホトレジスト法およびドライエッチングにより、
基板空洞を設けるための開孔１００をパターニングし、
層間絶縁膜１０及びシリコン酸化膜９００をエッチング
する。As shown in FIG. 3, an interlayer insulating film 10 is formed by laminating an oxide film (SiO 2 ) and an SOG (Spin On Glass) film using the CVD method. Then, although not shown, contact holes (through holes) are provided at predetermined locations on the first wiring layer 10. Then, aluminum is deposited to a thickness of 2000 nm by the sputtering method, and the second metal wiring 400 is formed by the photoresist method and the dry etching. Then, by the photoresist method and dry etching,
Patterning an opening 100 to provide a substrate cavity,
The interlayer insulating film 10 and the silicon oxide film 900 are etched.
【００１９】図４に示すように、第２金属配線４００お
よび絶縁膜（層間絶縁膜１０及びシリコン酸化膜９０
０）をマスクにシリコン基板１をドライエッチングし、
そのシリコン基板１内に第２金属配線４００（スパイラ
ルインダクタ）下全体に位置（図１参照）した空洞１５
０を形成する。このとき、エッチングガスとしてＳＦ６
を用いると、面方位依存性のない等方的なエッチング形
状を得ることができる。これにより、第１および第２配
線層の下部にあるシリコンを除去することができる。こ
のエッチング工程においては、図１に示したように第２
金属配線４００に沿って複数の開孔１００が設けられて
いることで、シリコン酸化膜９００下への充分なガスの
回り込みがなされ、横方向への等方性エッチングが進行
し、従来技術のような場合に比べて、短時間で空洞１５
０を形成することができる。すなわち、配線の両側に近
接して開孔があるため、少ない基板エッチングで、配線
の下部に空洞を形成することができる。また、大きな開
孔がないため、レイアウトの自由度を高め、機械的な強
度を高めることができる。また、気相のエッチングを用
いているため、小さな開孔からでもエッチング種を供給
することができる。As shown in FIG. 4, the second metal wiring 400 and the insulating film (interlayer insulating film 10 and silicon oxide film 90) are formed.
0) is used as a mask to dry-etch the silicon substrate 1,
In the silicon substrate 1, a cavity 15 located below the second metal wiring 400 (spiral inductor) (see FIG. 1).
Form 0. At this time, SF6 is used as an etching gas.
Is used, it is possible to obtain an isotropic etching shape having no plane orientation dependence. As a result, the silicon under the first and second wiring layers can be removed. In this etching process, as shown in FIG.
Since the plurality of openings 100 are provided along the metal wiring 400, a sufficient amount of gas circulates under the silicon oxide film 900, and isotropic etching proceeds in the lateral direction. Compared to other cases, the cavity 15
0 can be formed. That is, since there are openings close to both sides of the wiring, it is possible to form a cavity under the wiring with a small amount of substrate etching. Further, since there are no large openings, the degree of freedom in layout can be increased and the mechanical strength can be increased. Further, since the vapor phase etching is used, the etching species can be supplied even from a small opening.
【００２０】以上のようにして形成された本発明の受動
素子すなわち、具体的なスパイラルインダクタは、一例
として、空洞を有しない絶縁膜上に形成されたスパイラ
ルインダクタに比較して次のような結果が得られた。す
なわち、空洞を有しない絶縁膜上に形成されたスパイラ
ルインダクタが、インダクタンス：７．６ｎＨ、共振周
波数：８．７ＧＨｚに対し、本発明のスパイラルインダ
クタは、インダクタンス：７．７ｎＨ、共振周波数：１
９．６ＧＨｚと、その共振周波数は大幅に改善された。The passive element of the present invention formed as described above, that is, the specific spiral inductor has the following results as an example, compared with the spiral inductor formed on the insulating film having no cavity. was gotten. That is, the spiral inductor formed on the insulating film having no cavity has an inductance of 7.6 nH and a resonance frequency of 8.7 GHz, whereas the spiral inductor of the present invention has an inductance of 7.7 nH and a resonance frequency of 1 GHz.
At 9.6 GHz, its resonance frequency was greatly improved.
【００２１】（実施例２）本発明はスパイラルインダク
タを得る場合に限らない。一般に、直流的な動作におい
ても、基板と配線間の容量は、負荷として働くため、信
号遅延を生じる等の特性を劣化させることが知られてい
る。そこで、負荷を軽減したいときにも、本発明構造は
有効である。図５にその実施例を示す。(Second Embodiment) The present invention is not limited to the case of obtaining a spiral inductor. It is generally known that, even in a DC operation, the capacitance between the substrate and the wiring acts as a load, which deteriorates characteristics such as signal delay. Therefore, the structure of the present invention is also effective when it is desired to reduce the load. FIG. 5 shows the embodiment.
【００２２】すなわち、図５に示すように、半導体集積
回路チップに設けられた比較的幅広い配線、例えば電源
用配線あるいは接地用配線等の配線３００にそって開孔
１００を配置することで、その配線３００下部に空洞１
５０を設けることができる。また、これらの開孔１００
は、矩形にすることで、基板エッチングを容易に行うこ
とができる。これは、気相における等方的なエッチング
においても、開孔に比べ空洞が大きくなるとエッチング
ガスの供給が遅くなり、エッチング速度が低下する。矩
形の開孔を用いたとき、エッチング速度の低下は、矩形
の長辺の寸法に強く依存しているため、矩形の開孔を配
線層に沿って、配置することで、機械的な強度を損なう
ことなく有効に配線層の下部に空洞を形成することがで
きる。しかも、矩形の開孔１００を図のように千鳥配置
することで、配線下部の絶縁膜の機械的な強度を一層損
なうことがない。なお、図面上では空洞１５０（点線）
を直線的に示したが、実際には等方性エッチングのため
平面形状に若干の凹凸が見られる。That is, as shown in FIG. 5, by arranging the opening 100 along a relatively wide wiring provided on the semiconductor integrated circuit chip, for example, a wiring 300 such as a power wiring or a ground wiring, Cavity 1 under the wiring 300
50 can be provided. Also, these openings 100
The substrate can be easily etched by making it rectangular. This is because even in the isotropic etching in the vapor phase, the supply of the etching gas becomes slower and the etching rate decreases when the cavity becomes larger than the opening. When a rectangular hole is used, the decrease in the etching rate strongly depends on the dimension of the long side of the rectangle. Therefore, by arranging the rectangular hole along the wiring layer, the mechanical strength is improved. It is possible to effectively form a cavity under the wiring layer without damaging it. Moreover, by arranging the rectangular openings 100 in a zigzag manner as shown in the figure, the mechanical strength of the insulating film below the wiring is not further impaired. In the drawing, a cavity 150 (dotted line)
Is shown linearly, but in reality, due to isotropic etching, some unevenness is seen in the planar shape.
【００２３】（実施例３）本発明の他の実施例を図６を
参照して説明する。(Embodiment 3) Another embodiment of the present invention will be described with reference to FIG.
【００２４】図６は、スパイラルインダクタを有するＳ
ＯＩ（Silicon On Insulator)構造の半導体装置の概略
断面図を示す。FIG. 6 shows an S having a spiral inductor.
The schematic sectional drawing of the semiconductor device of OI (Silicon On Insulator) structure is shown.
【００２５】図６に示すように、単結晶シリコンよりな
る支持基板１上に厚さ約３００ｎｍを有する埋込酸化膜
９００を介して、単結晶シリコン層（厚さ約１００ｎ
ｍ）２０が形成されている。この単結晶シリコン層２０
には素子分離用絶縁膜（ＬＯＣＯＳ酸化膜）３０が形成
されている。この素子分離用絶縁膜３０によって分離さ
れた単結晶シリコン層２０内には、それぞれ第１導電型
（Ｐ型）チャネルＭＩＳＦＥＴ（以下、単にＰＭＯＳと
言う）及び第２導電型（Ｎ型）チャネルＭＩＳＦＥＴ
（以下、単にＮＭＯＳと言う）が形成され、相補型ＭＩ
ＳＦＥＴを構成する。これらＰＭＯＳ及びＮＭＯＳのゲ
ート電極は、例えば多結晶シリコン４０及びタングステ
ン（Ｗ）４１より成る。このタングステン（Ｗ）４１
は、選択ＣＶＤにより形成される。また、ＰＭＯＳ及び
ＮＭＯＳのソース・ドレイン電極５０、５１はタングス
テン（Ｗ）より成る。As shown in FIG. 6, a single crystal silicon layer (having a thickness of about 100 n is formed on a supporting substrate 1 made of single crystal silicon through a buried oxide film 900 having a thickness of about 300 nm.
m) 20 is formed. This single crystal silicon layer 20
An element isolation insulating film (LOCOS oxide film) 30 is formed on the substrate. A first conductivity type (P type) channel MISFET (hereinafter, simply referred to as PMOS) and a second conductivity type (N type) channel MISFET are provided in the single crystal silicon layer 20 separated by the element isolation insulating film 30.
(Hereinafter simply referred to as NMOS) is formed, and the complementary MI
Configure SFET. The gate electrodes of these PMOS and NMOS are made of, for example, polycrystalline silicon 40 and tungsten (W) 41. This tungsten (W) 41
Are formed by selective CVD. The source / drain electrodes 50 and 51 of the PMOS and NMOS are made of tungsten (W).
【００２６】さらに、支持基板１上には図１に示した構
成のスパイラルインダクタＬが形成されている。このス
パイラルインダクタＬ下部は、図６に示すように、開孔
１００を通しての等方性エッチングにより、深さ約１０
０μｍの空洞１５０が設けられている。この空洞１５０
は、ＮＭＯＳ下にも回り込み形成されている。言い換え
れば、空洞１５０上にＮＭＯＳが形成され、基板容量低
減を図っている。特に、このような構成にした場合、シ
ョートチャネル効果の抑制を充分に行えないことが心配
されたが良好な基板スレッショールド特性を有するＮＭ
ＯＳを達成できることが実験的にも確かめられた。ま
た、必要に応じて、ＰＭＯＳ下にも空洞１５０を設ける
ことにより、基板容量低減をより一層図ることも可能で
ある。Further, the spiral inductor L having the structure shown in FIG. 1 is formed on the support substrate 1. As shown in FIG. 6, the lower portion of the spiral inductor L has a depth of about 10 due to isotropic etching through the opening 100.
A cavity 150 of 0 μm is provided. This cavity 150
Is also formed under the NMOS. In other words, an NMOS is formed on the cavity 150 to reduce the substrate capacitance. In particular, with such a structure, it was feared that the short channel effect could not be sufficiently suppressed, but an NM having good substrate threshold characteristics.
It was experimentally confirmed that the OS can be achieved. Further, if necessary, a cavity 150 may be provided below the PMOS to further reduce the substrate capacitance.
【００２７】したがって、本実施例によれば、低寄生容
量で高速動作可能な高性能のＳＯＩ構造の半導体装置を
得ることができる。Therefore, according to this embodiment, it is possible to obtain a high-performance SOI structure semiconductor device which can operate at high speed with a low parasitic capacitance.
【００２８】[0028]
（１）配線層下部の絶縁膜の機械的強度を低下させるこ
となく、配線・基板間の寄生容量を低減でき、高周波特
性の優れた半導体装置が得られる。(1) A semiconductor device having excellent high-frequency characteristics can be obtained in which the parasitic capacitance between the wiring and the substrate can be reduced without lowering the mechanical strength of the insulating film below the wiring layer.
【００２９】（２）スパイラル配線間に設けた開孔を用
いて、その配線下に有効に空洞を形成したことにより、
小さな面積で実現した高周波特性に優れたスパイラルイ
ンダクタを有する半導体装置が得られる。(2) By using the holes provided between the spiral wiring and effectively forming a cavity under the wiring,
It is possible to obtain a semiconductor device having a spiral inductor excellent in high frequency characteristics realized in a small area.
【００３０】（３）低寄生容量で高速動作可能な高性能
のＳＯＩデバイスが得られる。すなわち、シリコンを用
いたＣＭＯＳ構成の低消費電力ＲＦ増幅ＩＣが得られ
る。(3) A high-performance SOI device which can operate at high speed with low parasitic capacitance can be obtained. That is, a low power consumption RF amplification IC with a CMOS configuration using silicon can be obtained.
【００３１】（４）配線に沿って複数の開孔を設けたこ
とにより、配線下絶縁膜（シリコン酸化膜９００）下へ
の充分なガスの回り込みがなされ、横方向への等方性エ
ッチングが進行し、従来技術のような場合に比べて、短
時間で空洞を形成することができる。(4) By providing a plurality of openings along the wiring, a sufficient amount of gas can flow under the wiring insulating film (silicon oxide film 900) and isotropic etching in the lateral direction can be achieved. As a result, the cavity can be formed in a shorter time than in the case of the conventional technique.
【図１】本発明の第１の実施例を示す半導体装置の要部
平面図である。FIG. 1 is a plan view of a main portion of a semiconductor device showing a first embodiment of the present invention.
【図２】本発明の第１の実施例の半導体装置の製造工程
順を示す断面図である。FIG. 2 is a cross-sectional view showing the sequence of manufacturing steps for a semiconductor device according to the first embodiment of the present invention.
【図３】本発明の第１の実施例の半導体装置の製造工程
順を示す断面図である。FIG. 3 is a cross-sectional view showing the manufacturing process sequence of the semiconductor device according to the first embodiment of the present invention.
【図４】本発明の第１の実施例の半導体装置の製造工程
順を示す断面図である。FIG. 4 is a cross-sectional view showing the manufacturing process sequence of the semiconductor device according to the first embodiment of the present invention.
【図５】本発明の第２の実施例を示す半導体装置の要部
平面図である。FIG. 5 is a plan view of a main portion of a semiconductor device showing a second embodiment of the present invention.
【図６】本発明の本発明の第３の実施例を示す半導体装
置の要部平面図である。FIG. 6 is a plan view of a principal portion of a semiconductor device showing a third embodiment of the present invention.
【図７】従来技術の半導体装置を示す要部平面図であ
る。FIG. 7 is a main-portion plan view showing a conventional semiconductor device.
１…半導体基板、 １０…層間絶縁膜、 ２０…単結晶シリコン層 ３０…素子分離用絶縁膜 ４０…多結晶シリコン ４１…タングステン（Ｗ） ５０、５１…ソース・ドレイン電極 １００…開孔、 １５０…空洞、 ３００…金属配線層、 ４００…金属配線層、 ９００…シリコン酸化膜、 ＰＭＯＳ…第１導電型（Ｐ型）チャネルＭＩＳＦＥＴ、 ＮＭＯＳ…第２導電型（Ｎ型）チャネルＭＩＳＦＥＴ、 Ｌ…スパイラルインダクタ。 DESCRIPTION OF SYMBOLS 1 ... Semiconductor substrate, 10 ... Interlayer insulating film, 20 ... Single crystal silicon layer 30 ... Element isolation insulating film 40 ... Polycrystalline silicon 41 ... Tungsten (W) 50, 51 ... Source / drain electrodes 100 ... Opening holes, 150 ... Cavity, 300 ... Metal wiring layer, 400 ... Metal wiring layer, 900 ... Silicon oxide film, PMOS ... First conductivity type (P type) channel MISFET, NMOS ... Second conductivity type (N type) channel MISFET, L ... Spiral inductor .
Claims (6)
縁層上に形成された配線層を有し半導体装置において、
該配線層に沿ってその配線層の長さに比べ短い複数の開
孔が該絶縁膜に配置され、該基板に該開孔を通して設け
られた空洞を有し、該基板の空洞が、該配線層下に配置
されていることを特徴とする半導体装置。1. A semiconductor device having an insulating film formed on a semiconductor substrate and a wiring layer formed on the insulating layer,
A plurality of openings that are shorter than the length of the wiring layer are arranged in the insulating film along the wiring layer, and the substrate has a cavity provided through the opening, and the cavity of the substrate is the wiring. A semiconductor device, which is arranged under a layer.
縁膜上に形成された配線層を持つ半導体装置において、
該配線層の長さ方向に沿って複数の開孔が連なって該絶
縁膜に配置され、該基板に該開孔を通して設けられた空
洞を有し、該基板の空洞が、該配線層下に配置されてい
ることを特徴とする半導体装置。2. A semiconductor device having an insulating film formed on a semiconductor substrate and a wiring layer formed on the insulating film,
A plurality of apertures are arranged in a row in the insulating film along the length direction of the wiring layer, and the substrate has a cavity provided through the aperture, and the cavity of the substrate is below the wiring layer. A semiconductor device characterized by being arranged.
縁膜上に形成された配線層を持つ半導体装置において、
該配線層に沿って複数の開孔が連なって該絶縁膜に配置
され、該開孔を通して設けられた空洞を有し、該開孔
が、長辺と短辺を持つ矩形からなり、該矩形長辺が該配
線層に対向するように配置されていることを特徴とする
半導体装置。3. A semiconductor device having an insulating film formed on a semiconductor substrate and a wiring layer formed on the insulating film,
A plurality of openings are arranged in a row along the wiring layer in the insulating film, and a cavity is provided through the openings, and the openings are rectangular with long sides and short sides. A semiconductor device, wherein a long side is arranged so as to face the wiring layer.
において、前記配線層は前記絶縁膜上平面内においてス
パイラルインダクタを構成していることを特徴とする半
導体装置。4. The semiconductor device according to claim 1, wherein the wiring layer constitutes a spiral inductor in a plane above the insulating film.
縁膜主面上の所定部分に半導体層が設けられ、該半導体
層に第１導電型チャネルのＭＩＳＦＥＴと第２導電型チ
ャネルのＭＩＳＦＥＴとがそれぞれ形成された半導体装
置であって、該絶縁膜主面上の他の所定部分においてス
パイラルインダクタを構成する配線層が設けられ、該配
線層の長さ方向に沿って複数の開孔が連なって該絶縁膜
に配置され、該基板に該開孔を通して設けられた空洞を
有し、該基板の空洞が、該配線層下に配置されているこ
とを特徴とする半導体装置。5. An insulating film is formed on a main surface of a semiconductor substrate, a semiconductor layer is provided at a predetermined portion on the main surface of the insulating film, and the semiconductor layer has a first conductivity type channel MISFET and a second conductivity type channel. A semiconductor device in which a MISFET and a MISFET are respectively formed, a wiring layer forming a spiral inductor is provided in another predetermined portion on the main surface of the insulating film, and a plurality of holes are formed along the length direction of the wiring layer. A semiconductor device characterized in that the substrate has a cavity that is arranged in a line through the opening, the cavity being provided in the substrate, and the cavity of the substrate is disposed below the wiring layer.
と、該絶縁膜上に金属配線層を所定のパターン形状に形
成する工程と、該配線層の両側に沿って該絶縁膜に複数
の開孔を形成する工程と、気相エッチングにより、該開
孔より半導体基板をエッチングし、該配線層下におよぶ
横方向エッチングを生させ、該金属配線下に位置して半
導体基板に空洞部を形成する工程とを有することを特徴
とする半導体装置の製造方法。6. A step of forming an insulating film on a main surface of a semiconductor substrate, a step of forming a metal wiring layer on the insulating film in a predetermined pattern shape, and a plurality of layers of the insulating film along both sides of the wiring layer. And the step of forming a hole in the semiconductor substrate by vapor-phase etching to cause lateral etching under the wiring layer to form a cavity in the semiconductor substrate located under the metal wiring. And a step of forming a semiconductor device.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31999395A JPH09162285A (en) | 1995-12-08 | 1995-12-08 | Semiconductor device and manufacturing method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31999395A JPH09162285A (en) | 1995-12-08 | 1995-12-08 | Semiconductor device and manufacturing method thereof |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09162285A true JPH09162285A (en) | 1997-06-20 |
Family
ID=18116557
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31999395A Pending JPH09162285A (en) | 1995-12-08 | 1995-12-08 | Semiconductor device and manufacturing method thereof |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09162285A (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6787387B2 (en) | 2002-06-24 | 2004-09-07 | Matsushita Electric Industrial Co., Ltd. | Electronic device and method for fabricating the electronic device |
| JP2008193059A (en) * | 2007-02-07 | 2008-08-21 | Ind Technol Res Inst | Inductor device |
| JP2009212494A (en) * | 2008-02-08 | 2009-09-17 | Furukawa Electric Co Ltd:The | Light-microwave oscillator and pulse generator |
| US8125047B2 (en) | 2006-01-17 | 2012-02-28 | Fujitsu Limited | Semiconductor device and method of manufacturing the same |
-
1995
- 1995-12-08 JP JP31999395A patent/JPH09162285A/en active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6787387B2 (en) | 2002-06-24 | 2004-09-07 | Matsushita Electric Industrial Co., Ltd. | Electronic device and method for fabricating the electronic device |
| US8125047B2 (en) | 2006-01-17 | 2012-02-28 | Fujitsu Limited | Semiconductor device and method of manufacturing the same |
| JP2008193059A (en) * | 2007-02-07 | 2008-08-21 | Ind Technol Res Inst | Inductor device |
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