JPH09160892A - データ変更要求を処理するための方法及びシステム - Google Patents
データ変更要求を処理するための方法及びシステムInfo
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- JPH09160892A JPH09160892A JP8225595A JP22559596A JPH09160892A JP H09160892 A JPH09160892 A JP H09160892A JP 8225595 A JP8225595 A JP 8225595A JP 22559596 A JP22559596 A JP 22559596A JP H09160892 A JPH09160892 A JP H09160892A
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0806—Multiuser, multiprocessor or multiprocessing cache systems
- G06F12/0815—Cache consistency protocols
- G06F12/0817—Cache consistency protocols using directory methods
- G06F12/0828—Cache consistency protocols using directory methods with concurrent directory accessing, i.e. handling multiple concurrent coherency transactions
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Abstract
(57)【要約】
【課題】 複数のストア要求を効率的に処理する。
【解決手段】 システムは、各々がキャッシュを含むプ
ロセッサと、メモリ・ユニットと、各プロセッサをメモ
リ・ユニットに接続するクロスバー・スイッチとを含
む。メモリ・ユニットは、同一データを記憶するキャッ
シュ・ラインのステータス、例えば排他的かまたは共用
かを保持する高機能メモリ・ディレクトリ・ユニットを
含む。高機能メモリ・ディレクトリ・ユニットの使用に
より、任意のプロセッサが単一のコマンドにより共用ス
トアまたはストア・ミスを発行することが可能となり、
メモリ・ディレクトリ・ユニットがコマンドが実行しよ
うとする内容を判断し、適切なアクションを取る。
ロセッサと、メモリ・ユニットと、各プロセッサをメモ
リ・ユニットに接続するクロスバー・スイッチとを含
む。メモリ・ユニットは、同一データを記憶するキャッ
シュ・ラインのステータス、例えば排他的かまたは共用
かを保持する高機能メモリ・ディレクトリ・ユニットを
含む。高機能メモリ・ディレクトリ・ユニットの使用に
より、任意のプロセッサが単一のコマンドにより共用ス
トアまたはストア・ミスを発行することが可能となり、
メモリ・ディレクトリ・ユニットがコマンドが実行しよ
うとする内容を判断し、適切なアクションを取る。
Description
【０００１】
【発明の属する技術分野】本発明は一般にデータ処理シ
ステムに関し、特にデータ処理システムにおける複数の
ストア要求の処理に関する。
ステムに関し、特にデータ処理システムにおける複数の
ストア要求の処理に関する。
【０００２】
【従来の技術】従来の対称マルチプロセッサ（ＳＭＰ）
・システムでは、相当な時間を消費するものの、効果的
なプロシジャにより、データ・コヒーレンシが維持され
る。例えば、システム内のリクエスタ（例えば中央処理
ユニット（ＣＰＵ）または入出力（Ｉ／Ｏ）ユニット）
が、データの特定部分（例えばキャッシュ・ライン）を
所望する場合、リクエスタは最初に、所望のデータがそ
のローカル・キャッシュ内に配置されているか否かを判
断する。データがリクエスタのローカル・キャッシュに
内在しない場合、データがシステム・メモリからＣＰＵ
に供給されるように要求するロード・ミス（または読出
しミス）要求がメモリ・ユニットに送信され、メモリ・
ユニットがＳＭＰシステムのためにメモリを制御する。
・システムでは、相当な時間を消費するものの、効果的
なプロシジャにより、データ・コヒーレンシが維持され
る。例えば、システム内のリクエスタ（例えば中央処理
ユニット（ＣＰＵ）または入出力（Ｉ／Ｏ）ユニット）
が、データの特定部分（例えばキャッシュ・ライン）を
所望する場合、リクエスタは最初に、所望のデータがそ
のローカル・キャッシュ内に配置されているか否かを判
断する。データがリクエスタのローカル・キャッシュに
内在しない場合、データがシステム・メモリからＣＰＵ
に供給されるように要求するロード・ミス（または読出
しミス）要求がメモリ・ユニットに送信され、メモリ・
ユニットがＳＭＰシステムのためにメモリを制御する。
【０００３】上述のデータ・コヒーレンシ・プロセス
は、ディレクトリ・ベースのメモリ・ユニットの使用に
より改良される。ディレクトリ・ベースのメモリ・ユニ
ット（メモリ・ユニット）は通常、データの最新の有効
コピーが配置される場所を示すディレクトリを含む。デ
ータの有効コピーは、ＳＭＰシステム内のシステム・メ
モリまたは１つ以上のＣＰＵ内に配置され得る。ＳＭＰ
システム内の複数のＣＰＵが、それぞれのキャッシュ内
に同一データの有効な（変更されていない）コピーを有
する場合、そのコピーを含むキャッシュ・ラインの状態
は、共用（shared）のステータスを有するものと見なさ
れる。この関係は、メモリ・ユニットのディレクトリ内
に反映される。
は、ディレクトリ・ベースのメモリ・ユニットの使用に
より改良される。ディレクトリ・ベースのメモリ・ユニ
ット（メモリ・ユニット）は通常、データの最新の有効
コピーが配置される場所を示すディレクトリを含む。デ
ータの有効コピーは、ＳＭＰシステム内のシステム・メ
モリまたは１つ以上のＣＰＵ内に配置され得る。ＳＭＰ
システム内の複数のＣＰＵが、それぞれのキャッシュ内
に同一データの有効な（変更されていない）コピーを有
する場合、そのコピーを含むキャッシュ・ラインの状態
は、共用（shared）のステータスを有するものと見なさ
れる。この関係は、メモリ・ユニットのディレクトリ内
に反映される。
【０００４】共用のステータスを有するキャッシュ・ラ
インを有するＣＰＵが、そこに含まれるデータを変更し
ようとする度に、ＣＰＵはデータを変更する排他的権利
を有さねばならない。換言すると、データのコヒーレン
シを保証するために、共用のステータスを有し、同一の
メモリ位置にマップされる任意の他のキャッシュ・ライ
ンが無効にされなければならない。これは通常、ＣＰＵ
がデータを変更する排他的権利のために、"共用ストア
（shared store）"などの要求をメモリ・ユニットに発
行することにより達成される。共用ストアは以降では、
リクエスタのキャッシュ・ラインのコピーが少なくとも
１つの他のプロセッサにより所有され、リクエスタがそ
こに含まれるデータの排他的所有権を要求している状態
を指す。共用ストア要求の受信に応答して、メモリ・ユ
ニットは適宜、そのデータを含む他の全てのキャッシュ
・ラインを無効にし、要求元ＣＰＵはデータを変更する
排他的権利を与えられる。
インを有するＣＰＵが、そこに含まれるデータを変更し
ようとする度に、ＣＰＵはデータを変更する排他的権利
を有さねばならない。換言すると、データのコヒーレン
シを保証するために、共用のステータスを有し、同一の
メモリ位置にマップされる任意の他のキャッシュ・ライ
ンが無効にされなければならない。これは通常、ＣＰＵ
がデータを変更する排他的権利のために、"共用ストア
（shared store）"などの要求をメモリ・ユニットに発
行することにより達成される。共用ストアは以降では、
リクエスタのキャッシュ・ラインのコピーが少なくとも
１つの他のプロセッサにより所有され、リクエスタがそ
こに含まれるデータの排他的所有権を要求している状態
を指す。共用ストア要求の受信に応答して、メモリ・ユ
ニットは適宜、そのデータを含む他の全てのキャッシュ
・ラインを無効にし、要求元ＣＰＵはデータを変更する
排他的権利を与えられる。
【０００５】しかしながらこうしたＳＭＰシステムで
は、共用キャッシュ・ラインを所有する複数のＣＰＵ
が、本質的に同時に共用データを変更しようとし得る。
従って、複数の共用ストア要求がメモリ・ユニットに送
信されることになる。メモリ・ユニットは通常、複数要
求を順次的に処理するように設計される。その結果、最
初の要求が処理され、要求元ＣＰＵが排他的権利を獲得
すると、他の全ての要求元ＣＰＵは、それらのそれぞれ
のキャッシュ・ラインのステータスを無効にセットされ
る。従って、メモリ・ユニットによる続く共用ストア要
求の処理では、続く要求元ＣＰＵに、要求が失敗したこ
とを知らせる。なぜなら、ＣＰＵはもはや変更されるデ
ータの有効なコピーを有さないからである。こうした通
知の受信に応答して、ＣＰＵは一般に、"ストア・ミス"
のための新たな要求を発行する。ストア・ミスは以降で
は、リクエスタが変更されるデータのコピーをそのキャ
ッシュ内に有さず、排他的所有権と共に、そのデータの
コピーを要求する状態を指す。上述のプロセスは、相当
な量の貴重なバス帯域幅を要求する。
は、共用キャッシュ・ラインを所有する複数のＣＰＵ
が、本質的に同時に共用データを変更しようとし得る。
従って、複数の共用ストア要求がメモリ・ユニットに送
信されることになる。メモリ・ユニットは通常、複数要
求を順次的に処理するように設計される。その結果、最
初の要求が処理され、要求元ＣＰＵが排他的権利を獲得
すると、他の全ての要求元ＣＰＵは、それらのそれぞれ
のキャッシュ・ラインのステータスを無効にセットされ
る。従って、メモリ・ユニットによる続く共用ストア要
求の処理では、続く要求元ＣＰＵに、要求が失敗したこ
とを知らせる。なぜなら、ＣＰＵはもはや変更されるデ
ータの有効なコピーを有さないからである。こうした通
知の受信に応答して、ＣＰＵは一般に、"ストア・ミス"
のための新たな要求を発行する。ストア・ミスは以降で
は、リクエスタが変更されるデータのコピーをそのキャ
ッシュ内に有さず、排他的所有権と共に、そのデータの
コピーを要求する状態を指す。上述のプロセスは、相当
な量の貴重なバス帯域幅を要求する。
【０００６】
【発明が解決しようとする課題】従って、複数の共用ス
トア要求を処理するためのバス帯域幅の使用を低減する
改良された方法及びシステムを有することが明らかに有
利である。本発明はこうした方法及びシステムを提供す
るものである。
トア要求を処理するためのバス帯域幅の使用を低減する
改良された方法及びシステムを有することが明らかに有
利である。本発明はこうした方法及びシステムを提供す
るものである。
【０００７】
【課題を解決するための手段】１つの態様によれば、本
発明は、各々がキャッシュを有する複数のプロセッサを
有するデータ処理システムにおいて実施される方法であ
る。本方法は、データを変更するために、複数のプロセ
ッサから発行される要求を処理する。本方法は、第１及
び第２のプロセッサからそれぞれ発行され、第１及び第
２のキャッシュに記憶される同一の指定データを変更す
るための第１及び第２の要求を、メモリ・ユニットにお
いて受信するステップを含む。本方法は更に、第１のプ
ロセッサに指定データを変更する排他的権利を提供する
ように、第１の要求を処理するステップを含む。本方法
は更に、第２のプロセッサに指定データの有効コピー、
並びに指定データを変更する排他的権利を提供するよう
に、第２の要求を処理するステップを含む。
発明は、各々がキャッシュを有する複数のプロセッサを
有するデータ処理システムにおいて実施される方法であ
る。本方法は、データを変更するために、複数のプロセ
ッサから発行される要求を処理する。本方法は、第１及
び第２のプロセッサからそれぞれ発行され、第１及び第
２のキャッシュに記憶される同一の指定データを変更す
るための第１及び第２の要求を、メモリ・ユニットにお
いて受信するステップを含む。本方法は更に、第１のプ
ロセッサに指定データを変更する排他的権利を提供する
ように、第１の要求を処理するステップを含む。本方法
は更に、第２のプロセッサに指定データの有効コピー、
並びに指定データを変更する排他的権利を提供するよう
に、第２の要求を処理するステップを含む。
【０００８】本発明の別の態様によれば、本発明は、各
々がキャッシュを有する複数のプロセッサを含むマルチ
プロセッサ・システムである。本システムはまた、複数
の各プロセッサに接続されるバスを含む。本システムは
更に、バスに接続されるメモリ・ユニットを含む。メモ
リ・ユニットは、データを記憶する手段と、複数のプロ
セッサから発行されるデータ変更要求を受信する手段と
を含む。メモリ・ユニットは更に、キャッシュがデータ
のコピーを有するか否か、及びキャッシュの任意の１つ
が、そのデータを変更する排他的権利を有するか否かを
示す手段を含む。メモリ・ユニットは更に、ディレクト
リ手段を用いて要求を処理する手段を含む。
々がキャッシュを有する複数のプロセッサを含むマルチ
プロセッサ・システムである。本システムはまた、複数
の各プロセッサに接続されるバスを含む。本システムは
更に、バスに接続されるメモリ・ユニットを含む。メモ
リ・ユニットは、データを記憶する手段と、複数のプロ
セッサから発行されるデータ変更要求を受信する手段と
を含む。メモリ・ユニットは更に、キャッシュがデータ
のコピーを有するか否か、及びキャッシュの任意の１つ
が、そのデータを変更する排他的権利を有するか否かを
示す手段を含む。メモリ・ユニットは更に、ディレクト
リ手段を用いて要求を処理する手段を含む。
【０００９】
【発明の実施の形態】以降の説明では、本発明を十分に
理解するために、例えば特定のワード長またはバイト長
などの多数の特定の詳細が述べられる。しかしながら、
当業者には明らかなように、本発明はこうした特定の詳
細無しでも実施し得る。他の例では、本発明を不要な詳
細により不明瞭化しないように、既知の回路がブロック
図形式で示される。大部分において、タイミングなどに
関する詳細は本発明を理解する上で不要であり、当業者
の知る範囲内である限り省略される。
理解するために、例えば特定のワード長またはバイト長
などの多数の特定の詳細が述べられる。しかしながら、
当業者には明らかなように、本発明はこうした特定の詳
細無しでも実施し得る。他の例では、本発明を不要な詳
細により不明瞭化しないように、既知の回路がブロック
図形式で示される。大部分において、タイミングなどに
関する詳細は本発明を理解する上で不要であり、当業者
の知る範囲内である限り省略される。
【００１０】図１を参照すると、本発明が実施される対
称マルチプロセッサ・システム（ＳＭＰ）１００が示さ
れる。ＳＭＰ１００は複数のプロセッサ・ユニット１０
１乃至１０１Ｎ、システム・クロック１０６、複数の入
出力（Ｉ／Ｏ）ユニット１２０乃至１２０Ｎ、及び複数
のメモリ・ユニット１０７乃至１０７Ｎを含む。ＳＭＰ
１００の通信は、クロスバー・スイッチ１０４を介す
る。クロスバー・スイッチ１０４は、複数の各プロセッ
サ・ユニット１０１乃至１０１Ｎ、システム・クロック
１０６、各Ｉ／Ｏユニット１２０乃至１２０Ｎ、及び各
メモリ・ユニット１０７乃至１０７Ｎに、それぞれ双方
向接続１０８乃至１０８Ｎ、１１６、１１７乃至１１７
Ｎ、及び１１４乃至１１４Ｎを介して、接続される。
称マルチプロセッサ・システム（ＳＭＰ）１００が示さ
れる。ＳＭＰ１００は複数のプロセッサ・ユニット１０
１乃至１０１Ｎ、システム・クロック１０６、複数の入
出力（Ｉ／Ｏ）ユニット１２０乃至１２０Ｎ、及び複数
のメモリ・ユニット１０７乃至１０７Ｎを含む。ＳＭＰ
１００の通信は、クロスバー・スイッチ１０４を介す
る。クロスバー・スイッチ１０４は、複数の各プロセッ
サ・ユニット１０１乃至１０１Ｎ、システム・クロック
１０６、各Ｉ／Ｏユニット１２０乃至１２０Ｎ、及び各
メモリ・ユニット１０７乃至１０７Ｎに、それぞれ双方
向接続１０８乃至１０８Ｎ、１１６、１１７乃至１１７
Ｎ、及び１１４乃至１１４Ｎを介して、接続される。
【００１１】各プロセッサ・ユニット１０１乃至１０１
Ｎは、それぞれ中央処理ユニット（ＣＰＵ）１１８乃至
１１８Ｎ、ローカル・キャッシュ・メモリ１２２乃至１
２２Ｎ、及びバス・インタフェース１２４乃至１２４Ｎ
を含む。ローカル・キャッシュ・メモリ１２２乃至１２
２Ｎは、例えばレベル１またはレベル２キャッシュであ
る。一般に、キャッシュ・メモリは比較的小さく、高速
なメモリ・ユニットであり、そこにはプログラム命令及
び（または）データのアクティブ部分が記憶される。
Ｎは、それぞれ中央処理ユニット（ＣＰＵ）１１８乃至
１１８Ｎ、ローカル・キャッシュ・メモリ１２２乃至１
２２Ｎ、及びバス・インタフェース１２４乃至１２４Ｎ
を含む。ローカル・キャッシュ・メモリ１２２乃至１２
２Ｎは、例えばレベル１またはレベル２キャッシュであ
る。一般に、キャッシュ・メモリは比較的小さく、高速
なメモリ・ユニットであり、そこにはプログラム命令及
び（または）データのアクティブ部分が記憶される。
【００１２】図２を参照すると、本発明による図１のメ
モリ・ユニット１０７の様々なコンポーネントが詳細に
示される。メモリ・ユニット１０７は、別の米国特許出
願番号第４３００７９号"A METHOD AND SYSTEM FOR PRO
CESSING MULTIPLE REQUESTSFOR DATA RESIDING AT THE
SAME MEMORY ADDRESS"（１９９５年４月２７日出願）の
主題である。
モリ・ユニット１０７の様々なコンポーネントが詳細に
示される。メモリ・ユニット１０７は、別の米国特許出
願番号第４３００７９号"A METHOD AND SYSTEM FOR PRO
CESSING MULTIPLE REQUESTSFOR DATA RESIDING AT THE
SAME MEMORY ADDRESS"（１９９５年４月２７日出願）の
主題である。
【００１３】メモリ・ユニット１０７はシステム・イン
タフェース２０２、Ｄビット・セット論理２１４Ａ、Ｄ
ビット・リセット論理２１４Ｂ、合同クラス・キャッシ
ュ（ＣＣＣ）２２６、メモリ・ディレクトリ・ユニット
（ＭＤＵ）２１６、入力キュー２０４、メモリ制御ディ
スパッチ論理２０６、メモリ制御装置２０８、メモリ・
モジュール２１０、及び出力キュー２１２を含む。各メ
モリ・ユニット１０７のコンポーネントの様々なオペレ
ーション及び機能の概要について、次に述べることにす
る。
タフェース２０２、Ｄビット・セット論理２１４Ａ、Ｄ
ビット・リセット論理２１４Ｂ、合同クラス・キャッシ
ュ（ＣＣＣ）２２６、メモリ・ディレクトリ・ユニット
（ＭＤＵ）２１６、入力キュー２０４、メモリ制御ディ
スパッチ論理２０６、メモリ制御装置２０８、メモリ・
モジュール２１０、及び出力キュー２１２を含む。各メ
モリ・ユニット１０７のコンポーネントの様々なオペレ
ーション及び機能の概要について、次に述べることにす
る。
【００１４】システム・インタフェース２０２は、プロ
セッサ・ユニット１０１乃至１０１Ｎの任意の１つ、ま
たはＩ／Ｏユニット１２０乃至１２０Ｎの任意の１つか
らトランザクションを受信し、また出力キュー２１２に
記憶される出力情報を処理する。システム・インタフェ
ース２０２により受信されるトランザクションは、コヒ
ーレントまたは非コヒーレントとして識別され得る。コ
ヒーレント・トランザクションは、以降では、ＳＭＰ１
００（図１）のメモリ階層内において、特定のデータの
最新のコピーを要求するトランザクションを指す。一
方、非コヒーレント・トランザクションは、以降では、
プロセッサ・ユニットへの正しい順序のメモリ・アクセ
スだけを要求するトランザクションを指す。
セッサ・ユニット１０１乃至１０１Ｎの任意の１つ、ま
たはＩ／Ｏユニット１２０乃至１２０Ｎの任意の１つか
らトランザクションを受信し、また出力キュー２１２に
記憶される出力情報を処理する。システム・インタフェ
ース２０２により受信されるトランザクションは、コヒ
ーレントまたは非コヒーレントとして識別され得る。コ
ヒーレント・トランザクションは、以降では、ＳＭＰ１
００（図１）のメモリ階層内において、特定のデータの
最新のコピーを要求するトランザクションを指す。一
方、非コヒーレント・トランザクションは、以降では、
プロセッサ・ユニットへの正しい順序のメモリ・アクセ
スだけを要求するトランザクションを指す。
【００１５】入力キュー２０４は、システム・インタフ
ェース２０２により受信され、処理されたコヒーレント
及び非コヒーレント・トランザクションを記憶する。Ｄ
ビット・セット論理２１４Ａは、受信されたコヒーレン
ト・トランザクションに関連付けられる重複ビット（Ｄ
Ｂ）・フラグをセットする。Ｄビット・リセット論理２
１４Ｂは、入力キュー２０４に記憶されたコヒーレント
・トランザクションに関連付けられるＤＢフラグをリセ
ットする。
ェース２０２により受信され、処理されたコヒーレント
及び非コヒーレント・トランザクションを記憶する。Ｄ
ビット・セット論理２１４Ａは、受信されたコヒーレン
ト・トランザクションに関連付けられる重複ビット（Ｄ
Ｂ）・フラグをセットする。Ｄビット・リセット論理２
１４Ｂは、入力キュー２０４に記憶されたコヒーレント
・トランザクションに関連付けられるＤＢフラグをリセ
ットする。
【００１６】ＭＤＵ２１６はメモリ・ディレクトリ・デ
ィスパッチ論理２１８、強制消去（force purge）テー
ブル２２４、メモリ・ディレクトリ論理２２２、及びメ
モリ・ディレクトリ２２０を含む。ＭＤＵ２１６は、入
力キュー２０４に記憶されるコヒーレント・トランザク
ションを管理及び処理する。メモリ・ディレクトリ２２
０は、同一の合同クラス（ＣＣ）に属するキャッシュ・
ラインに関する情報を記憶するための、複数の合同クラ
ス・ディレクトリ（ＣＣＤ）・エントリを記憶する。合
同クラス（ＣＣ）は以降では、所定ビット位置に同一の
ビット・パターンを有するアドレスを有する全てのキャ
ッシュ・ラインを定義する。
ィスパッチ論理２１８、強制消去（force purge）テー
ブル２２４、メモリ・ディレクトリ論理２２２、及びメ
モリ・ディレクトリ２２０を含む。ＭＤＵ２１６は、入
力キュー２０４に記憶されるコヒーレント・トランザク
ションを管理及び処理する。メモリ・ディレクトリ２２
０は、同一の合同クラス（ＣＣ）に属するキャッシュ・
ラインに関する情報を記憶するための、複数の合同クラ
ス・ディレクトリ（ＣＣＤ）・エントリを記憶する。合
同クラス（ＣＣ）は以降では、所定ビット位置に同一の
ビット・パターンを有するアドレスを有する全てのキャ
ッシュ・ラインを定義する。
【００１７】用語"合同クラス"は、"セット・アソシア
ティブ・キャッシュ"を定義するために使用される用語"
セット"と類似と見なすことができる。セット・アソシ
アティブ・キャッシュは、J.L.Hennessy及びD.A.Patter
sonによる文献"Computer Architecture: A Quantitativ
e Approach"（section 8.3、pages 408-414）の中で詳
しく述べられている。ｎウェイ・セット・アソシアティ
ブ・キャッシュでは、各セットが最大ｎエントリを含
む。同様に、ｎウェイ合同クラス・メモリ・ディレクト
リ設計では、各合同クラスが最大ｎエントリを含む。
ティブ・キャッシュ"を定義するために使用される用語"
セット"と類似と見なすことができる。セット・アソシ
アティブ・キャッシュは、J.L.Hennessy及びD.A.Patter
sonによる文献"Computer Architecture: A Quantitativ
e Approach"（section 8.3、pages 408-414）の中で詳
しく述べられている。ｎウェイ・セット・アソシアティ
ブ・キャッシュでは、各セットが最大ｎエントリを含
む。同様に、ｎウェイ合同クラス・メモリ・ディレクト
リ設計では、各合同クラスが最大ｎエントリを含む。
【００１８】メモリ制御ディスパッチ論理２０６は、入
力キュー２０４から受信されるトランザクションのディ
スパッチ方法を決定する。メモリ制御装置２０８は、メ
モリ・モジュール２１０へのアクセスを制御する。出力
キュー２１２は、入力キュー２０４から読出されるコヒ
ーレント及び非コヒーレント・トランザクションの処理
の結果の情報を記憶する。この情報はシステム・インタ
フェース２０２を介して、ＳＭＰシステム１００内の適
切なコンポーネントに中継される。
力キュー２０４から受信されるトランザクションのディ
スパッチ方法を決定する。メモリ制御装置２０８は、メ
モリ・モジュール２１０へのアクセスを制御する。出力
キュー２１２は、入力キュー２０４から読出されるコヒ
ーレント及び非コヒーレント・トランザクションの処理
の結果の情報を記憶する。この情報はシステム・インタ
フェース２０２を介して、ＳＭＰシステム１００内の適
切なコンポーネントに中継される。
【００１９】合同クラス・キャッシュ（ＣＣＣ）２２６
は、入力キュー２０４に記憶される同一の合同クラス
（ＣＣ）のコヒーレント・トランザクションに関する情
報を含むエントリ（合同クラス・キャッシュ・エント
リ）を記憶する。
は、入力キュー２０４に記憶される同一の合同クラス
（ＣＣ）のコヒーレント・トランザクションに関する情
報を含むエントリ（合同クラス・キャッシュ・エント
リ）を記憶する。
【００２０】コヒーレント及び非コヒーレント・トラン
ザクションは、双方向接続１１４に結合されるシステム
・インタフェース２０２を介して、メモリ・ユニット１
０７により受信され、処理される。これらの受信トラン
ザクションの各々は重複ビット（ＤＢ）・フラグに関連
付けられ、単方向パス２２８を介して入力キュー２０４
に記憶される。
ザクションは、双方向接続１１４に結合されるシステム
・インタフェース２０２を介して、メモリ・ユニット１
０７により受信され、処理される。これらの受信トラン
ザクションの各々は重複ビット（ＤＢ）・フラグに関連
付けられ、単方向パス２２８を介して入力キュー２０４
に記憶される。
【００２１】一般にＤＢフラグは、ＳＭＰシステム１０
０においてデータ・コヒーレンシが維持されるように、
コヒーレント・トランザクションを処理する順序を調整
する手段として使用される。特定のコヒーレント・トラ
ンザクションに対して、ＤＢフラグがセットされている
場合、そのトランザクションの処理は、ＤＢフラグがリ
セットされるまで遅延される。ＤＢフラグがセットされ
ていない場合には、トランザクションは規則通り処理さ
れる。
０においてデータ・コヒーレンシが維持されるように、
コヒーレント・トランザクションを処理する順序を調整
する手段として使用される。特定のコヒーレント・トラ
ンザクションに対して、ＤＢフラグがセットされている
場合、そのトランザクションの処理は、ＤＢフラグがリ
セットされるまで遅延される。ＤＢフラグがセットされ
ていない場合には、トランザクションは規則通り処理さ
れる。
【００２２】図３を参照すると、本発明に従い、図１の
メモリ・ユニット１０７が複数のストア要求を処理する
様子が、ブロック図で示される。メモリ・ユニット１０
７の様々なコンポーネント、並びにそれらのお互いの相
互作用については、図２に関連して既に述べた通りであ
る。従って、本発明の様々な新規の態様を明確にするた
めに、入力キュー２０４、メモリ・ディレクトリ論理２
２２、及びメモリ・ディレクトリ２２０についてのみ、
述べることにする。メモリ・ディレクトリ２２０は、プ
ロセッサ・ユニット１０１乃至１０１Ｎの各キャッシュ
・ラインに関する情報を保持するために使用される。本
発明の好適な態様では、メモリ・ディレクトリ２２０が
次の４つのフィールドを保持する。 （１）有効（Ｖ） ３０６ａ （２）排他（Ｅ） ３０６ｂ （３）タグ情報（ＴＡＧ） ３０６ｃ （４）包含ビット情報 ３０６ｄ
メモリ・ユニット１０７が複数のストア要求を処理する
様子が、ブロック図で示される。メモリ・ユニット１０
７の様々なコンポーネント、並びにそれらのお互いの相
互作用については、図２に関連して既に述べた通りであ
る。従って、本発明の様々な新規の態様を明確にするた
めに、入力キュー２０４、メモリ・ディレクトリ論理２
２２、及びメモリ・ディレクトリ２２０についてのみ、
述べることにする。メモリ・ディレクトリ２２０は、プ
ロセッサ・ユニット１０１乃至１０１Ｎの各キャッシュ
・ラインに関する情報を保持するために使用される。本
発明の好適な態様では、メモリ・ディレクトリ２２０が
次の４つのフィールドを保持する。 （１）有効（Ｖ） ３０６ａ （２）排他（Ｅ） ３０６ｂ （３）タグ情報（ＴＡＧ） ３０６ｃ （４）包含ビット情報 ３０６ｄ
【００２３】有効フィールド３０６ａは、メモリ・ディ
レクトリ２２０内のエントリにより表されるデータが有
効か否かを示し、１ビット長である。有効フィールド３
０６ａがセットされている場合、対応するエントリによ
り表されるデータは有効である。逆に、有効フィールド
３０６ａがリセットされている場合には、対応するエン
トリにより表されるデータは無効である。データは、例
えばキャッシュ・ラインの所有者が所有権をメモリに返
却するなどの、幾つかの理由から無効になる。
レクトリ２２０内のエントリにより表されるデータが有
効か否かを示し、１ビット長である。有効フィールド３
０６ａがセットされている場合、対応するエントリによ
り表されるデータは有効である。逆に、有効フィールド
３０６ａがリセットされている場合には、対応するエン
トリにより表されるデータは無効である。データは、例
えばキャッシュ・ラインの所有者が所有権をメモリに返
却するなどの、幾つかの理由から無効になる。
【００２４】排他フィールド３０６ｂは、データを変更
する排他的権利が、単一のプロセッサ・ユニット１０１
乃至１０１Ｎにより排他的に保持されるか否か、或いは
複数のプロセッサ・ユニット１０１乃至１０１Ｎが、現
在データを共用しているか否かを示す。排他フィールド
３０６ｂもまた１ビットにより表される。排他フィール
ド３０６ｂがセットされている場合、単一のプロセッサ
・ユニット１０１乃至１０１Ｎが、データのコピーを変
更する排他的権利を有する。逆に、排他フィールドがリ
セットされている場合には、２つ以上のプロセッサ・ユ
ニット１０１乃至１０１Ｎがデータのコピーを現在共用
しており、どの共用所有者もデータを変更する排他的権
利を有さない。
する排他的権利が、単一のプロセッサ・ユニット１０１
乃至１０１Ｎにより排他的に保持されるか否か、或いは
複数のプロセッサ・ユニット１０１乃至１０１Ｎが、現
在データを共用しているか否かを示す。排他フィールド
３０６ｂもまた１ビットにより表される。排他フィール
ド３０６ｂがセットされている場合、単一のプロセッサ
・ユニット１０１乃至１０１Ｎが、データのコピーを変
更する排他的権利を有する。逆に、排他フィールドがリ
セットされている場合には、２つ以上のプロセッサ・ユ
ニット１０１乃至１０１Ｎがデータのコピーを現在共用
しており、どの共用所有者もデータを変更する排他的権
利を有さない。
【００２５】タグ・フィールド３０６ｃは、タグを用い
て主メモリ内のデータの位置をマップする現方法を表
し、従って、これについては詳細な説明は不要である。
て主メモリ内のデータの位置をマップする現方法を表
し、従って、これについては詳細な説明は不要である。
【００２６】包含フィールド３０６ｄは、ＳＭＰ１００
の各プロセッサ・ユニット１０１乃至１０１Ｎに対応し
て、１ビットを使用する。従って、包含フィールド３０
６ｄの長さは、特定のＳＭＰによりサポートされるプロ
セッサ・ユニットの数により決定される。包含フィール
ド３０６ｄの任意のビットがセットされている場合、セ
ットされたビット位置に対応するプロセッサ・ユニット
が、データのコピーを含む。
の各プロセッサ・ユニット１０１乃至１０１Ｎに対応し
て、１ビットを使用する。従って、包含フィールド３０
６ｄの長さは、特定のＳＭＰによりサポートされるプロ
セッサ・ユニットの数により決定される。包含フィール
ド３０６ｄの任意のビットがセットされている場合、セ
ットされたビット位置に対応するプロセッサ・ユニット
が、データのコピーを含む。
【００２７】この例では、それぞれのプロセッサ・ユニ
ット１０１及び１０１Ａのローカル・キャッシュ１２２
及び１２２ａの両方が、Ｘデータのコピーを有するもの
と仮定される。更に、ある時点において、プロセッサ・
ユニット１０１が、Ｘデータの変更が必要であると判断
するものとする。従来のＳＭＰシステムでは、プロセッ
サ・ユニット１０１はＸデータを変更する排他的権利を
獲得するために、"共用ストア"要求をメモリ・ユニット
１０７に発行する。しかしながら、本発明の好適な態様
では、"共用ストア"要求は"ストア・ミス"要求と併合さ
れる。これを以降では、ＲＷＩＴＭ（Read With Intent
ion To Modify：変更を意図する読出し）として参照す
る。従って、プロセッサ・ユニット１０１は、ＲＷＩＴ
Ｍ Ａ要求３０２をメモリ・ユニット１０７に発行す
る。
ット１０１及び１０１Ａのローカル・キャッシュ１２２
及び１２２ａの両方が、Ｘデータのコピーを有するもの
と仮定される。更に、ある時点において、プロセッサ・
ユニット１０１が、Ｘデータの変更が必要であると判断
するものとする。従来のＳＭＰシステムでは、プロセッ
サ・ユニット１０１はＸデータを変更する排他的権利を
獲得するために、"共用ストア"要求をメモリ・ユニット
１０７に発行する。しかしながら、本発明の好適な態様
では、"共用ストア"要求は"ストア・ミス"要求と併合さ
れる。これを以降では、ＲＷＩＴＭ（Read With Intent
ion To Modify：変更を意図する読出し）として参照す
る。従って、プロセッサ・ユニット１０１は、ＲＷＩＴ
Ｍ Ａ要求３０２をメモリ・ユニット１０７に発行す
る。
【００２８】ＲＷＩＴＭ Ａ要求３０２の処理が終了す
る以前の、続くある時点において、プロセッサ・ユニッ
ト１０１Ａが、Ｘデータのコピーを変更することが必要
であると判断する。従って、プロセッサ・ユニット１０
１Ａは、ＲＷＩＴＭ Ｂ要求３０４をメモリ・ユニット
１０７に発行する。
る以前の、続くある時点において、プロセッサ・ユニッ
ト１０１Ａが、Ｘデータのコピーを変更することが必要
であると判断する。従って、プロセッサ・ユニット１０
１Ａは、ＲＷＩＴＭ Ｂ要求３０４をメモリ・ユニット
１０７に発行する。
【００２９】メモリ・ユニット１０７はＲＷＩＴＭ Ａ
要求３０２及びＲＷＩＴＭ Ｂ要求３０４を受信し、そ
れらを入力キュー２０４に記憶する。図２に関連して上
述したように、ＲＷＩＴＭ Ａ要求３０２及びＲＷＩＴ
Ｍ Ｂ要求３０４は、それぞれＤＢフラグ３０２ａ及び
３０４ａに関連付けられ、順次処理される。この例で
は、ＲＷＩＴＭ Ａ３０２が最初に入力キュー２０４に
到来したので、最初に処理される。従って、ＤＢフラグ
３０２ａが０にセットされる。ＲＷＩＴＭ Ｂ要求３０
４は入力キュー２０４に２番目に到来したので、その処
理はＲＷＩＴＭＡ要求３０２の処理が完了するまで遅延
される。その結果、ＤＢフラグ３０４ａがこの遅延を達
成するために、１にセットされる。
要求３０２及びＲＷＩＴＭ Ｂ要求３０４を受信し、そ
れらを入力キュー２０４に記憶する。図２に関連して上
述したように、ＲＷＩＴＭ Ａ要求３０２及びＲＷＩＴ
Ｍ Ｂ要求３０４は、それぞれＤＢフラグ３０２ａ及び
３０４ａに関連付けられ、順次処理される。この例で
は、ＲＷＩＴＭ Ａ３０２が最初に入力キュー２０４に
到来したので、最初に処理される。従って、ＤＢフラグ
３０２ａが０にセットされる。ＲＷＩＴＭ Ｂ要求３０
４は入力キュー２０４に２番目に到来したので、その処
理はＲＷＩＴＭＡ要求３０２の処理が完了するまで遅延
される。その結果、ＤＢフラグ３０４ａがこの遅延を達
成するために、１にセットされる。
【００３０】ＭＤＵ２１６によるＲＷＩＴＭ Ａ要求３
０２の処理は、任意のプロセッサ・ユニット１０１乃至
１０１Ｎに関して、Ｘデータの状態を表すメモリ・ディ
レクトリ２２０のエントリを突き止めることから開始す
る。この例では、エントリ３０７がこの関係を表す正し
いエントリである。エントリ３０７の調査において、有
効ビット３０７ａが１にセットされており、従って任意
のキャッシュ１２２乃至１２２Ｎに内在するＸデータの
コピーが有効であることが判明する。排他ビット３０７
ｂは０にセットされており、現在複数のプロセッサ・ユ
ニット１０１乃至１０１Ｎが、その対応するキャッシュ
１２２乃至１２２ＮにＸデータのコピーを所有している
ことを示す。包含ビット３０７ｃ及び３０７ｄはセット
されており、プロセッサ・ユニット１０１及び１０１Ａ
のそれぞれのキャッシュ１２２及び１２２ａの両方が、
Ｘデータのコピーを有することを示す。ＲＷＩＴＭ Ａ
要求３０２の処理が継続し、続いてメモリ・ディレクト
リ論理２２２が、ＲＷＩＴＭ Ａ要求３０２がＸデータ
のコピーを要求するか否かを判断する。これについて
は、図５に関連して詳述する。
０２の処理は、任意のプロセッサ・ユニット１０１乃至
１０１Ｎに関して、Ｘデータの状態を表すメモリ・ディ
レクトリ２２０のエントリを突き止めることから開始す
る。この例では、エントリ３０７がこの関係を表す正し
いエントリである。エントリ３０７の調査において、有
効ビット３０７ａが１にセットされており、従って任意
のキャッシュ１２２乃至１２２Ｎに内在するＸデータの
コピーが有効であることが判明する。排他ビット３０７
ｂは０にセットされており、現在複数のプロセッサ・ユ
ニット１０１乃至１０１Ｎが、その対応するキャッシュ
１２２乃至１２２ＮにＸデータのコピーを所有している
ことを示す。包含ビット３０７ｃ及び３０７ｄはセット
されており、プロセッサ・ユニット１０１及び１０１Ａ
のそれぞれのキャッシュ１２２及び１２２ａの両方が、
Ｘデータのコピーを有することを示す。ＲＷＩＴＭ Ａ
要求３０２の処理が継続し、続いてメモリ・ディレクト
リ論理２２２が、ＲＷＩＴＭ Ａ要求３０２がＸデータ
のコピーを要求するか否かを判断する。これについて
は、図５に関連して詳述する。
【００３１】図５を参照すると、本発明に従い、図３及
び図４のメモリ・ディレクトリ論理２２２により、ＲＷ
ＩＴＭ要求を処理するフローチャートが示される。プロ
セスはＭＤＵ２１６によるＲＷＩＴＭ要求の受信に際し
て、ステップ４００で開始する。プロセスは次にステッ
プ４０２に移行し、要求データを表すエントリを求め
て、メモリ・ディレクトリ２２０が探索される。以降で
は要求データをＸデータとして参照する。その後、プロ
セスはステップ４０４に移行し、マッチング・エントリ
が見い出されたか否かが判断される。ステップ４０４で
マッチングが見い出されない、すなわちどのプロセッサ
１０１乃至１０１Ｎも、Ｘデータのコピーをそれぞれの
キャッシュに記憶しない場合、プロセスはステップ４０
５に移行し、Ｘデータがメモリ・ユニット１０７から取
り出され、プロセスはステップ４２６で終了する。
び図４のメモリ・ディレクトリ論理２２２により、ＲＷ
ＩＴＭ要求を処理するフローチャートが示される。プロ
セスはＭＤＵ２１６によるＲＷＩＴＭ要求の受信に際し
て、ステップ４００で開始する。プロセスは次にステッ
プ４０２に移行し、要求データを表すエントリを求め
て、メモリ・ディレクトリ２２０が探索される。以降で
は要求データをＸデータとして参照する。その後、プロ
セスはステップ４０４に移行し、マッチング・エントリ
が見い出されたか否かが判断される。ステップ４０４で
マッチングが見い出されない、すなわちどのプロセッサ
１０１乃至１０１Ｎも、Ｘデータのコピーをそれぞれの
キャッシュに記憶しない場合、プロセスはステップ４０
５に移行し、Ｘデータがメモリ・ユニット１０７から取
り出され、プロセスはステップ４２６で終了する。
【００３２】しかしながら、ステップ４０４で、マッチ
ング・エントリが見い出されると、プロセスはステップ
４０６に移行し、マッチング・エントリのフィールド３
０６ａ乃至３０６ｄが前述のように調査され、Ｘデータ
のコピーを有するあらゆるプロセッサ１０１乃至１０１
Ｎのステータスを判断する。
ング・エントリが見い出されると、プロセスはステップ
４０６に移行し、マッチング・エントリのフィールド３
０６ａ乃至３０６ｄが前述のように調査され、Ｘデータ
のコピーを有するあらゆるプロセッサ１０１乃至１０１
Ｎのステータスを判断する。
【００３３】要求元プロセッサ１０１乃至１０１Ｎが、
Ｘデータのコピーを有する唯一のプロセッサの場合、プ
ロセスはステップ４０７に移行し、要求元プロセッサ１
０１乃至１０１Ｎが、Ｘデータを変更する排他的権利を
有するか否かが判断される。ステップ４０７で、要求元
プロセッサ１０１乃至１０１ＮがＸデータを変更する排
他的権利を有すると判断されると、プロセスはステップ
４２６で終了する。しかしながら、ステップ４０７で、
要求元プロセッサ１０１乃至１０１ＮがＸデータを変更
する排他的権利を有さないと判断されると、プロセスは
ステップ４０９に移行し、排他的権利を獲得する。その
後、プロセスはステップ４２６で終了する。
Ｘデータのコピーを有する唯一のプロセッサの場合、プ
ロセスはステップ４０７に移行し、要求元プロセッサ１
０１乃至１０１Ｎが、Ｘデータを変更する排他的権利を
有するか否かが判断される。ステップ４０７で、要求元
プロセッサ１０１乃至１０１ＮがＸデータを変更する排
他的権利を有すると判断されると、プロセスはステップ
４２６で終了する。しかしながら、ステップ４０７で、
要求元プロセッサ１０１乃至１０１ＮがＸデータを変更
する排他的権利を有さないと判断されると、プロセスは
ステップ４０９に移行し、排他的権利を獲得する。その
後、プロセスはステップ４２６で終了する。
【００３４】ステップ４０６で、要求元プロセッサ１０
１乃至１０１Ｎ及び少なくとも１つの他のプロセッサ１
０１乃至１０１Ｎが、Ｘデータのコピーを有する、すな
わちＸデータが共用のステータスを有すると判断される
と、プロセスはステップ４０８に移行する。ステップ４
０８では、Ｘデータのコピーを有する全ての非要求元プ
ロセッサ１０１乃至１０１Ｎが、それらのＸデータのコ
ピーを無効にされる。その後、プロセスはステップ４１
０に移行し、要求元プロセッサ１０１乃至１０１Ｎがデ
ータを変更する排他的権利を獲得し、プロセスはステッ
プ４２６で終了する。
１乃至１０１Ｎ及び少なくとも１つの他のプロセッサ１
０１乃至１０１Ｎが、Ｘデータのコピーを有する、すな
わちＸデータが共用のステータスを有すると判断される
と、プロセスはステップ４０８に移行する。ステップ４
０８では、Ｘデータのコピーを有する全ての非要求元プ
ロセッサ１０１乃至１０１Ｎが、それらのＸデータのコ
ピーを無効にされる。その後、プロセスはステップ４１
０に移行し、要求元プロセッサ１０１乃至１０１Ｎがデ
ータを変更する排他的権利を獲得し、プロセスはステッ
プ４２６で終了する。
【００３５】ステップ４０６で、少なくとも１つの非要
求元プロセッサ１０１乃至１０１ＮだけがＸデータのコ
ピーを有すると判断されると、プロセスはステップ４１
２に移行する。ステップ４１２では、その少なくとも１
つの非要求元プロセッサ１０１乃至１０１Ｎのステータ
スが排他的か、または共用かが判断される。ステータス
が共用の場合、プロセスはステップ４１４に移行し、そ
れらの非要求元プロセッサ１０１乃至１０１Ｎにより保
持されるＸデータの全てのコピーが無効にされる。その
後、プロセスはステップ４１６に移行し、要求元プロセ
ッサ１０１乃至１０１ＮがＸデータを変更する排他的権
利を与えられ、Ｘデータのコピーが要求元プロセッサ１
０１乃至１０１Ｎに提供される。
求元プロセッサ１０１乃至１０１ＮだけがＸデータのコ
ピーを有すると判断されると、プロセスはステップ４１
２に移行する。ステップ４１２では、その少なくとも１
つの非要求元プロセッサ１０１乃至１０１Ｎのステータ
スが排他的か、または共用かが判断される。ステータス
が共用の場合、プロセスはステップ４１４に移行し、そ
れらの非要求元プロセッサ１０１乃至１０１Ｎにより保
持されるＸデータの全てのコピーが無効にされる。その
後、プロセスはステップ４１６に移行し、要求元プロセ
ッサ１０１乃至１０１ＮがＸデータを変更する排他的権
利を与えられ、Ｘデータのコピーが要求元プロセッサ１
０１乃至１０１Ｎに提供される。
【００３６】ステップ４１２で、非要求元プロセッサ１
０１乃至１０１ＮがＸデータを変更する排他的権利を有
すると判断されると、プロセスはステップ４１８に移行
し、非要求元プロセッサ１０１乃至１０１Ｎは、ＭＤＵ
２１６により、Ｘデータ及び排他的権利を要求元プロセ
ッサ１０１乃至１０１Ｎに転送するように、相互問い合
わせ要求が伝送される。この要求の受信に際して、ステ
ップ４２０で、非要求元プロセッサ１０１乃至１０１Ｎ
は、Ｘデータのそのコピーが依然有効か否かを判断す
る。Ｘデータのコピーが有効の場合、プロセスはステッ
プ４２４に移行する。しかしながら、ステップ４２０で
Ｘデータのコピーが無効と判断されると、プロセスはス
テップ４２２に移行する。
０１乃至１０１ＮがＸデータを変更する排他的権利を有
すると判断されると、プロセスはステップ４１８に移行
し、非要求元プロセッサ１０１乃至１０１Ｎは、ＭＤＵ
２１６により、Ｘデータ及び排他的権利を要求元プロセ
ッサ１０１乃至１０１Ｎに転送するように、相互問い合
わせ要求が伝送される。この要求の受信に際して、ステ
ップ４２０で、非要求元プロセッサ１０１乃至１０１Ｎ
は、Ｘデータのそのコピーが依然有効か否かを判断す
る。Ｘデータのコピーが有効の場合、プロセスはステッ
プ４２４に移行する。しかしながら、ステップ４２０で
Ｘデータのコピーが無効と判断されると、プロセスはス
テップ４２２に移行する。
【００３７】ステップ４２４では、Ｘデータのコピー及
び排他的権利がリクエスタに転送される。この転送は、
係属中の米国特許出願番号第３８７６８９号"System an
d Method for Handling Stale Data in a Multiprocess
or System"（１９９５年２月１３日出願）で述べられる
キャッシュ間転送により実現される。その後、プロセス
はステップ４２６で終了する。
び排他的権利がリクエスタに転送される。この転送は、
係属中の米国特許出願番号第３８７６８９号"System an
d Method for Handling Stale Data in a Multiprocess
or System"（１９９５年２月１３日出願）で述べられる
キャッシュ間転送により実現される。その後、プロセス
はステップ４２６で終了する。
【００３８】ステップ４２２では、要求元プロセッサ１
０１乃至１０１ＮがＸデータのコピーを取り出し、Ｘデ
ータを変更する排他的権利を与えられる。その後、プロ
セスはステップ４２６で終了する。
０１乃至１０１ＮがＸデータのコピーを取り出し、Ｘデ
ータを変更する排他的権利を与えられる。その後、プロ
セスはステップ４２６で終了する。
【００３９】再度図３を参照し、この特定の例では要求
元プロセッサ・ユニット１０１がＸデータのコピーを有
するので、要求元プロセッサ・ユニット１０１は、ＭＤ
Ｕ２１６により提供されるＸデータを変更する排他的権
利を有する必要があるだけである。排他的権利はプロセ
ッサ・ユニット１０１に次のように提供される。すなわ
ち、最初にプロセッサ・ユニット１０１Ａのキャッシュ
１２２ａ内のＸデータのコピーを無効にするように、相
互問い合わせ要求３１０がＭＤＵ２１６からプロセッサ
・ユニット１０１Ａに伝送される。プロセッサ・ユニッ
ト１０１ＡがそのＸデータのコピーを無効にすると、プ
ロセッサ・ユニット１０１ＡはＭＤＵ２１６に、無効応
答信号３１２の伝送を介して通知する。無効応答信号３
１２の受信後、ＭＤＵ２１６はプロセッサ・ユニット１
０１に、プロセッサ・ユニット１０１が現在、Ｘデータ
を変更する排他的権利を有することを、排他応答信号３
１４の伝送を介して通知する。
元プロセッサ・ユニット１０１がＸデータのコピーを有
するので、要求元プロセッサ・ユニット１０１は、ＭＤ
Ｕ２１６により提供されるＸデータを変更する排他的権
利を有する必要があるだけである。排他的権利はプロセ
ッサ・ユニット１０１に次のように提供される。すなわ
ち、最初にプロセッサ・ユニット１０１Ａのキャッシュ
１２２ａ内のＸデータのコピーを無効にするように、相
互問い合わせ要求３１０がＭＤＵ２１６からプロセッサ
・ユニット１０１Ａに伝送される。プロセッサ・ユニッ
ト１０１ＡがそのＸデータのコピーを無効にすると、プ
ロセッサ・ユニット１０１ＡはＭＤＵ２１６に、無効応
答信号３１２の伝送を介して通知する。無効応答信号３
１２の受信後、ＭＤＵ２１６はプロセッサ・ユニット１
０１に、プロセッサ・ユニット１０１が現在、Ｘデータ
を変更する排他的権利を有することを、排他応答信号３
１４の伝送を介して通知する。
【００４０】図４を参照すると、ＲＷＩＴＭ Ａ要求３
０２が処理されたので、ＤＢフラグ３０４ａが０にセッ
トされ、ＲＷＩＴＭ Ｂ要求３０４の処理が開始され得
る。処理は、任意のプロセッサ・ユニット１０１乃至１
０１Ｎに関して、Ｘデータの状態を表すエントリを求め
て、メモリ・ディレクトリ２２０を探索することから始
まる。再度、エントリ３０７がこの関係を表す正しいエ
ントリである。しかしながら、エントリ３０７のフィー
ルドは、以前のＲＷＩＴＭ Ａ要求３０２の処理を表す
ように更新されている。その結果、排他フィールド３０
７ｂが１にセットされており、包含ビット３０７ｃによ
り表される指定プロセッサ・ユニットが、Ｘデータを変
更する排他的権利を有することを示す。従って、包含ビ
ット３０７ｄは０にセットされており、プロセッサ・ユ
ニット１０１ＡがもはやＸデータの有効なコピーを有さ
ないことを示す。
０２が処理されたので、ＤＢフラグ３０４ａが０にセッ
トされ、ＲＷＩＴＭ Ｂ要求３０４の処理が開始され得
る。処理は、任意のプロセッサ・ユニット１０１乃至１
０１Ｎに関して、Ｘデータの状態を表すエントリを求め
て、メモリ・ディレクトリ２２０を探索することから始
まる。再度、エントリ３０７がこの関係を表す正しいエ
ントリである。しかしながら、エントリ３０７のフィー
ルドは、以前のＲＷＩＴＭ Ａ要求３０２の処理を表す
ように更新されている。その結果、排他フィールド３０
７ｂが１にセットされており、包含ビット３０７ｃによ
り表される指定プロセッサ・ユニットが、Ｘデータを変
更する排他的権利を有することを示す。従って、包含ビ
ット３０７ｄは０にセットされており、プロセッサ・ユ
ニット１０１ＡがもはやＸデータの有効なコピーを有さ
ないことを示す。
【００４１】メモリ・ディレクトリ論理２２２は図５に
関連して上述したステップにより、ＲＷＩＴＭ Ｂ要求
３０４を処理する。この例では、ＭＤＵ２１６がプロセ
ッサ・ユニット１０１に、そのキャッシュ１２２に含ま
れるＸデータのコピーをキャッシュ１２２ａに転送し、
そのコピーを無効にするように、相互問い合わせ３１６
を伝送する。その結果、キャッシュ１２２からキャッシ
ュ１２２ａへの転送が、キャッシュ間転送３１８により
表されるように実行され、キャッシュ１２２内のＸデー
タのコピーが無効にされる。これはプロセッサ・ユニッ
ト１０１からＭＤＵ２１６への無効応答信号３２０の伝
送により応答される。従って、ＭＤＵ２１６は排他応答
信号３２２をプロセッサ１０１Ａに伝送することによ
り、プロセッサ１０１ＡがＸデータのコピーを変更する
排他的権利を有することを示す。
関連して上述したステップにより、ＲＷＩＴＭ Ｂ要求
３０４を処理する。この例では、ＭＤＵ２１６がプロセ
ッサ・ユニット１０１に、そのキャッシュ１２２に含ま
れるＸデータのコピーをキャッシュ１２２ａに転送し、
そのコピーを無効にするように、相互問い合わせ３１６
を伝送する。その結果、キャッシュ１２２からキャッシ
ュ１２２ａへの転送が、キャッシュ間転送３１８により
表されるように実行され、キャッシュ１２２内のＸデー
タのコピーが無効にされる。これはプロセッサ・ユニッ
ト１０１からＭＤＵ２１６への無効応答信号３２０の伝
送により応答される。従って、ＭＤＵ２１６は排他応答
信号３２２をプロセッサ１０１Ａに伝送することによ
り、プロセッサ１０１ＡがＸデータのコピーを変更する
排他的権利を有することを示す。
【００４２】通常のＳＭＰシステムでは、ＲＷＩＴＭ
Ｂ３０４の上述の処理は次の点で異なる。第１に、いず
れのプロセッサ・ユニット１０１乃至１０１ＡもＲＷＩ
ＴＭ要求ではなく、共用ストア要求を発行する。その結
果、プロセッサ・ユニット１０１からの共用ストア要求
の処理が完了した後、プロセッサ・ユニット１０１Ａに
よる共用ストア要求の処理において、プロセッサ・ユニ
ット１０１Ａは要求が失敗したことを通知される。その
結果、プロセッサ・ユニット１０１Ａはストア・ミス要
求をＭＤＵ２１６に再発行する。このプロシジャは、不
必要にクロスバー・スイッチ１０４の貴重な帯域幅を使
用する。
Ｂ３０４の上述の処理は次の点で異なる。第１に、いず
れのプロセッサ・ユニット１０１乃至１０１ＡもＲＷＩ
ＴＭ要求ではなく、共用ストア要求を発行する。その結
果、プロセッサ・ユニット１０１からの共用ストア要求
の処理が完了した後、プロセッサ・ユニット１０１Ａに
よる共用ストア要求の処理において、プロセッサ・ユニ
ット１０１Ａは要求が失敗したことを通知される。その
結果、プロセッサ・ユニット１０１Ａはストア・ミス要
求をＭＤＵ２１６に再発行する。このプロシジャは、不
必要にクロスバー・スイッチ１０４の貴重な帯域幅を使
用する。
【００４３】本発明のオペレーション及び構成が、上述
の説明から明らかになったことであろう。上述された方
法及びシステムは、好適な態様として特長付けられた
が、当業者には、本発明の趣旨及び範囲から逸脱するこ
と無しに、様々な変更及び変形が可能であることが理解
されよう。
の説明から明らかになったことであろう。上述された方
法及びシステムは、好適な態様として特長付けられた
が、当業者には、本発明の趣旨及び範囲から逸脱するこ
と無しに、様々な変更及び変形が可能であることが理解
されよう。
【００４４】まとめとして、本発明の構成に関して以下
の事項を開示する。
の事項を開示する。
【００４５】（１）各々がキャッシュを有する複数のプ
ロセッサを有するデータ処理システムにおいて、前記複
数のプロセッサから発行されるデータ変更のための要求
を処理する方法であって、前記プロセッサの内の第１及
び第２のプロセッサからそれぞれ発行され、第１及び第
２のキャッシュに記憶される同一の指定データを変更す
るための第１及び第２の要求を、メモリ・ユニットにお
いて受信するステップと、前記第１のプロセッサに前記
指定データを変更する排他的権利を提供するように、前
記第１の要求を処理するステップと、前記第２のプロセ
ッサに前記指定データの有効コピー、並びに前記指定デ
ータを変更する前記排他的権利を提供するように、前記
第２の要求を処理するステップと、を含む、方法。 （２）前記メモリ・ユニットが、該メモリ・ユニットに
記憶されるデータのコピーを有するキャッシュ・ライン
のステータスを示すエントリを有するメモリ・ディレク
トリを含み、前記第１の要求を処理するステップが、前
記メモリ・ディレクトリ内で、前記指定データに対応す
るエントリを突き止めるステップと、前記突き止められ
たエントリから、前記指定データのコピーが前記第１及
び第２のキャッシュに内在すると判断するステップと、
前記第２のキャッシュ内の前記指定データのコピーを無
効にするステップと、前記第１のプロセッサに前記指定
データを変更する前記排他的権利を提供するステップ
と、を含む、前記（１）記載の方法。 （３）前記第２の要求を処理するステップが、前記メモ
リ・ディレクトリ内で前記エントリを突き止めるステッ
プと、前記突き止められたエントリから、前記指定デー
タのコピーが前記第１のキャッシュに内在し、前記第１
のプロセッサが前記指定データを変更する前記排他的権
利を有すると判断するステップと、前記第１のプロセッ
サに、前記指定データのコピーを前記第２のプロセッサ
に転送するように要求するステップと、前記第２のプロ
セッサに前記指定データを変更する前記排他的権利を提
供するステップと、を含む、前記（２）記載の方法。 （４）前記エントリの各々がタグ、排他ビット、及び包
含フィールドを含み、前記包含フィールドの各ビット
が、対応する前記プロセッサが前記タグにより表される
データのコピーを有するか否かを表し、前記（２）記載
の判断ステップが、前記突き止められた排他ビットがセ
ットされていないと判断するステップと、前記第１及び
第２のプロセッサを表す前記包含フィールド・ビットが
セットされていることから、前記指定データのコピーが
前記第１及び第２のキャッシュに内在すると判断するス
テップと、を含む、前記（３）記載の方法。 （５）前記無効ステップが、前記第２のプロセッサを表
す前記突き止められた包含フィールド・ビットをリセッ
トするステップを含む、前記（４）記載の方法。 （６）前記第１のプロセッサに前記排他的権利を提供す
るステップが、前記突き止められた排他ビットをセット
するステップを含む、前記（５）記載の方法。 （７）前記（３）記載の判断ステップが、前記第１のプ
ロセッサを表す前記突き止められた包含フィールド・ビ
ットがセットされていることから、前記第１のキャッシ
ュが前記指定データのコピーを有すると判断するステッ
プと、前記突き止められた排他ビットがセットされてい
ることから、前記第１のプロセッサが前記指定データを
変更する前記排他的権利を有すると判断するステップ
と、を含む、前記（６）記載の方法。 （８）前記第２のプロセッサに前記排他的権利を提供す
るステップが、前記第１のプロセッサを表す前記突き止
められた包含フィールド・ビットをリセットするステッ
プを含む、前記（７）記載の方法。 （９）前記第１及び第２の要求が同一のコマンドを前記
メモリ・ユニットに発行する、前記（８）記載の方法。 （１０）各々がキャッシュを有する複数のプロセッサ
と、前記複数のプロセッサの各々に接続されるバスと、
前記バスに接続されるメモリ・ユニットであって、該メ
モリ・ユニットが、データを記憶する手段と、前記複数
のプロセッサから発行される前記データの変更要求を受
信する手段と、前記キャッシュが前記データのコピーを
有するか否か、及び前記キャッシュの任意の１つが前記
データを変更する排他的権利を有するか否かを示すディ
レクトリ手段と、前記ディレクトリ手段を用いて前記要
求を処理する手段と、を含む、データ処理システム。 （１１）前記受信手段が、前記プロセッサの内の第１及
び第２のプロセッサからそれぞれ発行され、第１及び第
２のキャッシュに記憶される同一の指定データを変更す
るための第１及び第２の要求を受信する手段を含む、前
記（１０）記載のデータ処理システム。 （１２）前記処理手段が、前記第１のプロセッサに前記
指定データを変更する排他的権利を提供するように、前
記第１の要求を処理する手段と、前記第２のプロセッサ
に前記指定データの有効コピー、並びに前記指定データ
を変更する前記排他的権利を提供するように、前記第２
の要求を処理する手段と、を含む、前記（１１）記載の
データ処理システム。 （１３）前記ディレクトリ手段が、前記メモリ・ユニッ
トに記憶されるデータのコピーを有するキャッシュ・ラ
インのステータスを示すエントリを有するメモリ・ディ
レクトリを含む、前記（１２）記載のデータ処理システ
ム。 （１４）前記第１の要求を処理する手段が、前記メモリ
・ディレクトリ内で、前記指定データに対応するエント
リを突き止める手段と、前記突き止められたエントリか
ら、前記指定データのコピーが前記第１及び第２のキャ
ッシュに内在すると判断する手段と、前記第２のキャッ
シュ内の前記指定データのコピーを無効にする手段と、
前記第１のプロセッサに前記指定データを変更する前記
排他的権利を提供する手段と、を含む、前記（１３）記
載のデータ処理システム。 （１５）前記第２の要求を処理する手段が、前記メモリ
・ディレクトリ内で、前記エントリを突き止める手段
と、前記突き止められたエントリから、前記指定データ
のコピーが前記第１のキャッシュに内在し、前記第１の
プロセッサが前記指定データを変更する前記排他的権利
を有すると判断する手段と、前記第１のプロセッサに、
前記指定データのコピーを前記第２のプロセッサに転送
するように要求する手段と、前記第２のプロセッサに前
記指定データを変更する前記排他的権利を提供する手段
と、を含む、前記（１４）記載のデータ処理システム。 （１６）前記エントリの各々が、タグと、排他ビット
と、包含フィールドと、を含み、前記包含フィールドの
各ビットが、前記複数のプロセッサの内の対応する１つ
を表す、前記（１５）記載のデータ処理システム。 （１７）前記（１４）記載の判断手段が、前記突き止め
られた排他ビットがセットされていないと判断する手段
と、前記第１及び第２のプロセッサに対応する前記突き
止められた包含フィールド・ビットがセットされている
ことから、前記指定データのコピーが前記第１及び第２
のキャッシュに内在すると判断する手段と、を含む、前
記（１６）記載のデータ処理システム。 （１８）前記無効手段が、前記第２のプロセッサに対応
する前記突き止められた包含フィールド・ビットをリセ
ットする手段を含む、前記（１７）記載のデータ処理シ
ステム。 （１９）前記第１のプロセッサに前記排他的権利を提供
する手段が、前記突き止められた排他ビットをセットす
る手段を含む、前記（１８）記載のデータ処理システ
ム。 （２０）前記（１５）記載の判断手段が、前記第１のプ
ロセッサに対応する前記突き止められた包含フィールド
・ビットがセットされていることから、前記第１のキャ
ッシュが前記指定データのコピーを有すると判断する手
段と、前記突き止められた排他ビットがセットされてい
ることから、前記第１のプロセッサが前記指定データを
変更する前記排他的権利を有すると判断する手段と、を
含む、前記（１９）記載のデータ処理システム。 （２１）前記第２のプロセッサに前記排他的権利を提供
するステップが、前記第１のプロセッサに対応する前記
突き止められた包含フィールド・ビットをリセットする
手段を含む、前記（２０）記載のデータ処理システム。
ロセッサを有するデータ処理システムにおいて、前記複
数のプロセッサから発行されるデータ変更のための要求
を処理する方法であって、前記プロセッサの内の第１及
び第２のプロセッサからそれぞれ発行され、第１及び第
２のキャッシュに記憶される同一の指定データを変更す
るための第１及び第２の要求を、メモリ・ユニットにお
いて受信するステップと、前記第１のプロセッサに前記
指定データを変更する排他的権利を提供するように、前
記第１の要求を処理するステップと、前記第２のプロセ
ッサに前記指定データの有効コピー、並びに前記指定デ
ータを変更する前記排他的権利を提供するように、前記
第２の要求を処理するステップと、を含む、方法。 （２）前記メモリ・ユニットが、該メモリ・ユニットに
記憶されるデータのコピーを有するキャッシュ・ライン
のステータスを示すエントリを有するメモリ・ディレク
トリを含み、前記第１の要求を処理するステップが、前
記メモリ・ディレクトリ内で、前記指定データに対応す
るエントリを突き止めるステップと、前記突き止められ
たエントリから、前記指定データのコピーが前記第１及
び第２のキャッシュに内在すると判断するステップと、
前記第２のキャッシュ内の前記指定データのコピーを無
効にするステップと、前記第１のプロセッサに前記指定
データを変更する前記排他的権利を提供するステップ
と、を含む、前記（１）記載の方法。 （３）前記第２の要求を処理するステップが、前記メモ
リ・ディレクトリ内で前記エントリを突き止めるステッ
プと、前記突き止められたエントリから、前記指定デー
タのコピーが前記第１のキャッシュに内在し、前記第１
のプロセッサが前記指定データを変更する前記排他的権
利を有すると判断するステップと、前記第１のプロセッ
サに、前記指定データのコピーを前記第２のプロセッサ
に転送するように要求するステップと、前記第２のプロ
セッサに前記指定データを変更する前記排他的権利を提
供するステップと、を含む、前記（２）記載の方法。 （４）前記エントリの各々がタグ、排他ビット、及び包
含フィールドを含み、前記包含フィールドの各ビット
が、対応する前記プロセッサが前記タグにより表される
データのコピーを有するか否かを表し、前記（２）記載
の判断ステップが、前記突き止められた排他ビットがセ
ットされていないと判断するステップと、前記第１及び
第２のプロセッサを表す前記包含フィールド・ビットが
セットされていることから、前記指定データのコピーが
前記第１及び第２のキャッシュに内在すると判断するス
テップと、を含む、前記（３）記載の方法。 （５）前記無効ステップが、前記第２のプロセッサを表
す前記突き止められた包含フィールド・ビットをリセッ
トするステップを含む、前記（４）記載の方法。 （６）前記第１のプロセッサに前記排他的権利を提供す
るステップが、前記突き止められた排他ビットをセット
するステップを含む、前記（５）記載の方法。 （７）前記（３）記載の判断ステップが、前記第１のプ
ロセッサを表す前記突き止められた包含フィールド・ビ
ットがセットされていることから、前記第１のキャッシ
ュが前記指定データのコピーを有すると判断するステッ
プと、前記突き止められた排他ビットがセットされてい
ることから、前記第１のプロセッサが前記指定データを
変更する前記排他的権利を有すると判断するステップ
と、を含む、前記（６）記載の方法。 （８）前記第２のプロセッサに前記排他的権利を提供す
るステップが、前記第１のプロセッサを表す前記突き止
められた包含フィールド・ビットをリセットするステッ
プを含む、前記（７）記載の方法。 （９）前記第１及び第２の要求が同一のコマンドを前記
メモリ・ユニットに発行する、前記（８）記載の方法。 （１０）各々がキャッシュを有する複数のプロセッサ
と、前記複数のプロセッサの各々に接続されるバスと、
前記バスに接続されるメモリ・ユニットであって、該メ
モリ・ユニットが、データを記憶する手段と、前記複数
のプロセッサから発行される前記データの変更要求を受
信する手段と、前記キャッシュが前記データのコピーを
有するか否か、及び前記キャッシュの任意の１つが前記
データを変更する排他的権利を有するか否かを示すディ
レクトリ手段と、前記ディレクトリ手段を用いて前記要
求を処理する手段と、を含む、データ処理システム。 （１１）前記受信手段が、前記プロセッサの内の第１及
び第２のプロセッサからそれぞれ発行され、第１及び第
２のキャッシュに記憶される同一の指定データを変更す
るための第１及び第２の要求を受信する手段を含む、前
記（１０）記載のデータ処理システム。 （１２）前記処理手段が、前記第１のプロセッサに前記
指定データを変更する排他的権利を提供するように、前
記第１の要求を処理する手段と、前記第２のプロセッサ
に前記指定データの有効コピー、並びに前記指定データ
を変更する前記排他的権利を提供するように、前記第２
の要求を処理する手段と、を含む、前記（１１）記載の
データ処理システム。 （１３）前記ディレクトリ手段が、前記メモリ・ユニッ
トに記憶されるデータのコピーを有するキャッシュ・ラ
インのステータスを示すエントリを有するメモリ・ディ
レクトリを含む、前記（１２）記載のデータ処理システ
ム。 （１４）前記第１の要求を処理する手段が、前記メモリ
・ディレクトリ内で、前記指定データに対応するエント
リを突き止める手段と、前記突き止められたエントリか
ら、前記指定データのコピーが前記第１及び第２のキャ
ッシュに内在すると判断する手段と、前記第２のキャッ
シュ内の前記指定データのコピーを無効にする手段と、
前記第１のプロセッサに前記指定データを変更する前記
排他的権利を提供する手段と、を含む、前記（１３）記
載のデータ処理システム。 （１５）前記第２の要求を処理する手段が、前記メモリ
・ディレクトリ内で、前記エントリを突き止める手段
と、前記突き止められたエントリから、前記指定データ
のコピーが前記第１のキャッシュに内在し、前記第１の
プロセッサが前記指定データを変更する前記排他的権利
を有すると判断する手段と、前記第１のプロセッサに、
前記指定データのコピーを前記第２のプロセッサに転送
するように要求する手段と、前記第２のプロセッサに前
記指定データを変更する前記排他的権利を提供する手段
と、を含む、前記（１４）記載のデータ処理システム。 （１６）前記エントリの各々が、タグと、排他ビット
と、包含フィールドと、を含み、前記包含フィールドの
各ビットが、前記複数のプロセッサの内の対応する１つ
を表す、前記（１５）記載のデータ処理システム。 （１７）前記（１４）記載の判断手段が、前記突き止め
られた排他ビットがセットされていないと判断する手段
と、前記第１及び第２のプロセッサに対応する前記突き
止められた包含フィールド・ビットがセットされている
ことから、前記指定データのコピーが前記第１及び第２
のキャッシュに内在すると判断する手段と、を含む、前
記（１６）記載のデータ処理システム。 （１８）前記無効手段が、前記第２のプロセッサに対応
する前記突き止められた包含フィールド・ビットをリセ
ットする手段を含む、前記（１７）記載のデータ処理シ
ステム。 （１９）前記第１のプロセッサに前記排他的権利を提供
する手段が、前記突き止められた排他ビットをセットす
る手段を含む、前記（１８）記載のデータ処理システ
ム。 （２０）前記（１５）記載の判断手段が、前記第１のプ
ロセッサに対応する前記突き止められた包含フィールド
・ビットがセットされていることから、前記第１のキャ
ッシュが前記指定データのコピーを有すると判断する手
段と、前記突き止められた排他ビットがセットされてい
ることから、前記第１のプロセッサが前記指定データを
変更する前記排他的権利を有すると判断する手段と、を
含む、前記（１９）記載のデータ処理システム。 （２１）前記第２のプロセッサに前記排他的権利を提供
するステップが、前記第１のプロセッサに対応する前記
突き止められた包含フィールド・ビットをリセットする
手段を含む、前記（２０）記載のデータ処理システム。
【図１】本発明が実施される対称マルチプロセッサ・シ
ステム（ＳＭＰ）１００を示す図である。
ステム（ＳＭＰ）１００を示す図である。
【図２】本発明による図１のメモリ・ユニットの様々な
コンポーネントを詳細に示す図である。
コンポーネントを詳細に示す図である。
【図３】本発明に従い、図１のメモリ・ユニットが複数
のストア要求を処理する様子を示すブロック図である。
のストア要求を処理する様子を示すブロック図である。
【図４】本発明に従い、図１のメモリ・ユニットが複数
のストア要求を処理する様子を示すブロック図である。
のストア要求を処理する様子を示すブロック図である。
【図５】本発明に従い、図３及び図４のメモリ・ディレ
クトリ論理によるＲＷＩＴＭ要求の処理のステップのフ
ローチャートを示す図である。
クトリ論理によるＲＷＩＴＭ要求の処理のステップのフ
ローチャートを示す図である。
１００ 対称マルチプロセッサ・システム １０７ メモリ・ユニット ２０４ 入力キュー ３０７ エントリ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 カイ・チェン アメリカ合衆国78750、テキサス州オース ティン、グランド・オーク・サークル 10515 (72)発明者 キミング・ソ アメリカ合衆国78746、テキサス州オース ティン、ウォルシュ・タールトン・レーン 2101エイ (72)発明者 ジン・チン・ワン アメリカ合衆国78717、テキサス州オース ティン、カンブリア・ドライブ 8308
Claims (21)
- 【請求項１】各々がキャッシュを有する複数のプロセッ
サを有するデータ処理システムにおいて、前記複数のプ
ロセッサから発行されるデータ変更のための要求を処理
する方法であって、 前記プロセッサの内の第１及び第２のプロセッサからそ
れぞれ発行され、第１及び第２のキャッシュに記憶され
る同一の指定データを変更するための第１及び第２の要
求を、メモリ・ユニットにおいて受信するステップと、 前記第１のプロセッサに前記指定データを変更する排他
的権利を提供するように、前記第１の要求を処理するス
テップと、 前記第２のプロセッサに前記指定データの有効コピー、
並びに前記指定データを変更する前記排他的権利を提供
するように、前記第２の要求を処理するステップと、 を含む、方法。 - 【請求項２】前記メモリ・ユニットが、該メモリ・ユニ
ットに記憶されるデータのコピーを有するキャッシュ・
ラインのステータスを示すエントリを有するメモリ・デ
ィレクトリを含み、前記第１の要求を処理するステップ
が、 前記メモリ・ディレクトリ内で、前記指定データに対応
するエントリを突き止めるステップと、 前記突き止められたエントリから、前記指定データのコ
ピーが前記第１及び第２のキャッシュに内在すると判断
するステップと、 前記第２のキャッシュ内の前記指定データのコピーを無
効にするステップと、 前記第１のプロセッサに前記指定データを変更する前記
排他的権利を提供するステップと、 を含む、請求項１記載の方法。 - 【請求項３】前記第２の要求を処理するステップが、 前記メモリ・ディレクトリ内で前記エントリを突き止め
るステップと、 前記突き止められたエントリから、前記指定データのコ
ピーが前記第１のキャッシュに内在し、前記第１のプロ
セッサが前記指定データを変更する前記排他的権利を有
すると判断するステップと、 前記第１のプロセッサに、前記指定データのコピーを前
記第２のプロセッサに転送するように要求するステップ
と、 前記第２のプロセッサに前記指定データを変更する前記
排他的権利を提供するステップと、 を含む、請求項２記載の方法。 - 【請求項４】前記エントリの各々がタグ、排他ビット、
及び包含フィールドを含み、 前記包含フィールドの各ビットが、対応する前記プロセ
ッサが前記タグにより表されるデータのコピーを有する
か否かを表し、請求項２記載の判断ステップが、 前記突き止められた排他ビットがセットされていないと
判断するステップと、 前記第１及び第２のプロセッサを表す前記包含フィール
ド・ビットがセットされていることから、前記指定デー
タのコピーが前記第１及び第２のキャッシュに内在する
と判断するステップと、 を含む、請求項３記載の方法。 - 【請求項５】前記無効ステップが、前記第２のプロセッ
サを表す前記突き止められた包含フィールド・ビットを
リセットするステップを含む、請求項４記載の方法。 - 【請求項６】前記第１のプロセッサに前記排他的権利を
提供するステップが、前記突き止められた排他ビットを
セットするステップを含む、請求項５記載の方法。 - 【請求項７】請求項３記載の判断ステップが、 前記第１のプロセッサを表す前記突き止められた包含フ
ィールド・ビットがセットされていることから、前記第
１のキャッシュが前記指定データのコピーを有すると判
断するステップと、 前記突き止められた排他ビットがセットされていること
から、前記第１のプロセッサが前記指定データを変更す
る前記排他的権利を有すると判断するステップと、 を含む、請求項６記載の方法。 - 【請求項８】前記第２のプロセッサに前記排他的権利を
提供するステップが、前記第１のプロセッサを表す前記
突き止められた包含フィールド・ビットをリセットする
ステップを含む、請求項７記載の方法。 - 【請求項９】前記第１及び第２の要求が同一のコマンド
を前記メモリ・ユニットに発行する、請求項８記載の方
法。 - 【請求項１０】各々がキャッシュを有する複数のプロセ
ッサと、 前記複数のプロセッサの各々に接続されるバスと、 前記バスに接続されるメモリ・ユニットであって、該メ
モリ・ユニットが、 データを記憶する手段と、 前記複数のプロセッサから発行される前記データの変更
要求を受信する手段と、 前記キャッシュが前記データのコピーを有するか否か、
及び前記キャッシュの任意の１つが前記データを変更す
る排他的権利を有するか否かを示すディレクトリ手段
と、 前記ディレクトリ手段を用いて前記要求を処理する手段
と、 を含む、データ処理システム。 - 【請求項１１】前記受信手段が、前記プロセッサの内の
第１及び第２のプロセッサからそれぞれ発行され、第１
及び第２のキャッシュに記憶される同一の指定データを
変更するための第１及び第２の要求を受信する手段を含
む、請求項１０記載のデータ処理システム。 - 【請求項１２】前記処理手段が、 前記第１のプロセッサに前記指定データを変更する排他
的権利を提供するように、前記第１の要求を処理する手
段と、 前記第２のプロセッサに前記指定データの有効コピー、
並びに前記指定データを変更する前記排他的権利を提供
するように、前記第２の要求を処理する手段と、 を含む、請求項１１記載のデータ処理システム。 - 【請求項１３】前記ディレクトリ手段が、前記メモリ・
ユニットに記憶されるデータのコピーを有するキャッシ
ュ・ラインのステータスを示すエントリを有するメモリ
・ディレクトリを含む、請求項１２記載のデータ処理シ
ステム。 - 【請求項１４】前記第１の要求を処理する手段が、 前記メモリ・ディレクトリ内で、前記指定データに対応
するエントリを突き止める手段と、 前記突き止められたエントリから、前記指定データのコ
ピーが前記第１及び第２のキャッシュに内在すると判断
する手段と、 前記第２のキャッシュ内の前記指定データのコピーを無
効にする手段と、 前記第１のプロセッサに前記指定データを変更する前記
排他的権利を提供する手段と、 を含む、請求項１３記載のデータ処理システム。 - 【請求項１５】前記第２の要求を処理する手段が、 前記メモリ・ディレクトリ内で、前記エントリを突き止
める手段と、 前記突き止められたエントリから、前記指定データのコ
ピーが前記第１のキャッシュに内在し、前記第１のプロ
セッサが前記指定データを変更する前記排他的権利を有
すると判断する手段と、 前記第１のプロセッサに、前記指定データのコピーを前
記第２のプロセッサに転送するように要求する手段と、 前記第２のプロセッサに前記指定データを変更する前記
排他的権利を提供する手段と、 を含む、請求項１４記載のデータ処理システム。 - 【請求項１６】前記エントリの各々が、 タグと、 排他ビットと、 包含フィールドと、 を含み、前記包含フィールドの各ビットが、前記複数の
プロセッサの内の対応する１つを表す、請求項１５記載
のデータ処理システム。 - 【請求項１７】請求項１４記載の判断手段が、 前記突き止められた排他ビットがセットされていないと
判断する手段と、 前記第１及び第２のプロセッサに対応する前記突き止め
られた包含フィールド・ビットがセットされていること
から、前記指定データのコピーが前記第１及び第２のキ
ャッシュに内在すると判断する手段と、 を含む、請求項１６記載のデータ処理システム。 - 【請求項１８】前記無効手段が、前記第２のプロセッサ
に対応する前記突き止められた包含フィールド・ビット
をリセットする手段を含む、請求項１７記載のデータ処
理システム。 - 【請求項１９】前記第１のプロセッサに前記排他的権利
を提供する手段が、前記突き止められた排他ビットをセ
ットする手段を含む、請求項１８記載のデータ処理シス
テム。 - 【請求項２０】請求項１５記載の判断手段が、 前記第１のプロセッサに対応する前記突き止められた包
含フィールド・ビットがセットされていることから、前
記第１のキャッシュが前記指定データのコピーを有する
と判断する手段と、 前記突き止められた排他ビットがセットされていること
から、前記第１のプロセッサが前記指定データを変更す
る前記排他的権利を有すると判断する手段と、 を含む、請求項１９記載のデータ処理システム。 - 【請求項２１】前記第２のプロセッサに前記排他的権利
を提供するステップが、前記第１のプロセッサに対応す
る前記突き止められた包含フィールド・ビットをリセッ
トする手段を含む、請求項２０記載のデータ処理システ
ム。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US55401695A | 1995-11-06 | 1995-11-06 | |
| US08/554016 | 1995-11-06 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09160892A true JPH09160892A (ja) | 1997-06-20 |
Family
ID=24211713
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8225595A Pending JPH09160892A (ja) | 1995-11-06 | 1996-08-27 | データ変更要求を処理するための方法及びシステム |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0772128A1 (ja) |
| JP (1) | JPH09160892A (ja) |
| KR (1) | KR970029123A (ja) |
| TW (1) | TW469376B (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007257637A (ja) * | 2006-03-23 | 2007-10-04 | Internatl Business Mach Corp <Ibm> | アクセラレータ用低コストのキャッシュ一貫性を維持する方法及びシステム |
| JP2015194877A (ja) * | 2014-03-31 | 2015-11-05 | 富士通株式会社 | 転送装置、決定方法、及びデータ処理装置 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007265271A (ja) * | 2006-03-29 | 2007-10-11 | Nec Corp | ストレージ装置、データ配置方法およびプログラム |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US5655100A (en) * | 1995-03-31 | 1997-08-05 | Sun Microsystems, Inc. | Transaction activation processor for controlling memory transaction execution in a packet switched cache coherent multiprocessor system |
-
1996
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- 1996-09-24 KR KR1019960041952A patent/KR970029123A/ko not_active Application Discontinuation
- 1996-10-15 EP EP96307490A patent/EP0772128A1/en not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007257637A (ja) * | 2006-03-23 | 2007-10-04 | Internatl Business Mach Corp <Ibm> | アクセラレータ用低コストのキャッシュ一貫性を維持する方法及びシステム |
| JP2012181860A (ja) * | 2006-03-23 | 2012-09-20 | Internatl Business Mach Corp <Ibm> | アクセラレータ用低コストのキャッシュ一貫性を維持するシステム |
| JP2015194877A (ja) * | 2014-03-31 | 2015-11-05 | 富士通株式会社 | 転送装置、決定方法、及びデータ処理装置 |
Also Published As
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|---|---|
| KR970029123A (ko) | 1997-06-26 |
| EP0772128A1 (en) | 1997-05-07 |
| TW469376B (en) | 2001-12-21 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RVOP | Cancellation by post-grant opposition |