JPH09148617A - 光半導体装置 - Google Patents
光半導体装置Info
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- JPH09148617A JPH09148617A JP7307638A JP30763895A JPH09148617A JP H09148617 A JPH09148617 A JP H09148617A JP 7307638 A JP7307638 A JP 7307638A JP 30763895 A JP30763895 A JP 30763895A JP H09148617 A JPH09148617 A JP H09148617A
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Landscapes
- Solid State Image Pick-Up Elements (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Light Receiving Elements (AREA)
Abstract
(57)【要約】
【課題】 フォトダイオードとＣＭＯＳとを有する光半
導体装置において、フォトダイオードに流れる電流によ
るノイズを防止するとともに、フォトダイオードの高速
応答性を向上させる。 【解決手段】 Ｐ型半導体基板１上にＩ型半導体層２が
形成され、このＩ型半導体層２上にＮ型エピタキシャル
層３が形成されている。そして、Ｉ型半導体層２とエピ
タキシャル層３との間のＰチャネルＭＯＳトランジスタ
形成領域２２の下方からＮチャネルＭＯＳトランジスタ
形成領域２３の下方までの間の領域に、Ｎ+ 型埋め込み
層４が設けられている。埋め込み層４及びＩ型半導体層
２によって、フォトダイオードに流れる電流がウェル領
域７に流れることが防止される。また、基板１とエピタ
キシャル層３との間にＩ型半導体層２が設けられている
ことにより厚い空乏層が形成され、フォトダイオードの
高速応答性が改善される。
導体装置において、フォトダイオードに流れる電流によ
るノイズを防止するとともに、フォトダイオードの高速
応答性を向上させる。 【解決手段】 Ｐ型半導体基板１上にＩ型半導体層２が
形成され、このＩ型半導体層２上にＮ型エピタキシャル
層３が形成されている。そして、Ｉ型半導体層２とエピ
タキシャル層３との間のＰチャネルＭＯＳトランジスタ
形成領域２２の下方からＮチャネルＭＯＳトランジスタ
形成領域２３の下方までの間の領域に、Ｎ+ 型埋め込み
層４が設けられている。埋め込み層４及びＩ型半導体層
２によって、フォトダイオードに流れる電流がウェル領
域７に流れることが防止される。また、基板１とエピタ
キシャル層３との間にＩ型半導体層２が設けられている
ことにより厚い空乏層が形成され、フォトダイオードの
高速応答性が改善される。
Description
【０００１】
【発明の属する技術分野】本発明は、ＰＩＮフォトダイ
オードとＣＭＯＳとが集積された光半導体装置に関す
る。近年、ＤＶＤ（Digital Video Disk）、ＣＤ（Comp
act Disk）ＲＯＭ、ＭＤ（Mini Disk ）などの光検出部
等に用いる検出素子として、フォトダイオードとその周
辺回路を同一半導体基板上に集積化した光半導体装置の
需要が高まってきている。
オードとＣＭＯＳとが集積された光半導体装置に関す
る。近年、ＤＶＤ（Digital Video Disk）、ＣＤ（Comp
act Disk）ＲＯＭ、ＭＤ（Mini Disk ）などの光検出部
等に用いる検出素子として、フォトダイオードとその周
辺回路を同一半導体基板上に集積化した光半導体装置の
需要が高まってきている。
【０００２】
【従来の技術】フォトダイオードとその周辺回路とを同
一半導体基板に集積化した光半導体装置は、受光素子及
び周辺回路を別個に形成してハイブリッドＩＣ化したも
のと異なり、小型軽量であるとともに、コストダウンが
期待でき、また、外部電磁界による雑音に対して強いと
いう利点を有している。
一半導体基板に集積化した光半導体装置は、受光素子及
び周辺回路を別個に形成してハイブリッドＩＣ化したも
のと異なり、小型軽量であるとともに、コストダウンが
期待でき、また、外部電磁界による雑音に対して強いと
いう利点を有している。
【０００３】図８は、フォトダイオードとＢｉＣＭＯＳ
とを有する従来の光半導体装置を示す断面図である。な
お、図８ではバイポーラトランジスタの図示を省略して
いる。Ｐ型半導体基板（３１）上にはＮ型エピタキシャ
ル層（３２）が形成されている。このエピタキシャル層
（３２）は、その表面に形成されたフィールド酸化膜
（３３）により、フォトダイオード形成領域（５１）、
ＰチャネルＭＯＳトランジスタ形成領域（５２）、Ｎチ
ャネルＭＯＳトランジスタ形成領域（５３）及びバイポ
ーラトランジスタ形成領域（図示せず）等の複数の素子
領域に分割されている。また、フォトダイオード形成領
域（５１）の周囲及び一対のＮチャネル及びＰチャネル
ＭＯＳトランジスタ（ＣＭＯＳ）形成領域の周囲のフィ
ールド酸化膜（３３）の下方には、Ｐ型下拡散層（３
４）及びＰ型上拡散層（３５）により構成される素子分
離領域（３６）が形成されている。
とを有する従来の光半導体装置を示す断面図である。な
お、図８ではバイポーラトランジスタの図示を省略して
いる。Ｐ型半導体基板（３１）上にはＮ型エピタキシャ
ル層（３２）が形成されている。このエピタキシャル層
（３２）は、その表面に形成されたフィールド酸化膜
（３３）により、フォトダイオード形成領域（５１）、
ＰチャネルＭＯＳトランジスタ形成領域（５２）、Ｎチ
ャネルＭＯＳトランジスタ形成領域（５３）及びバイポ
ーラトランジスタ形成領域（図示せず）等の複数の素子
領域に分割されている。また、フォトダイオード形成領
域（５１）の周囲及び一対のＮチャネル及びＰチャネル
ＭＯＳトランジスタ（ＣＭＯＳ）形成領域の周囲のフィ
ールド酸化膜（３３）の下方には、Ｐ型下拡散層（３
４）及びＰ型上拡散層（３５）により構成される素子分
離領域（３６）が形成されている。
【０００４】フォトダイオード形成領域（５１）におい
ては、エピタキシャル層（３２）の表面にＮ+ 型拡散領
域（３７）が形成されている。また、フォトダイオード
形成領域（５１）のエピタキシャル層（３２）上には酸
化膜（３８）が形成されている。ＰチャネルＭＯＳトラ
ンジスタ形成領域（５２）においては、基板（３１）と
エピタキシャル層（３２）との間にＮ+ 型埋め込み層
（４１）が形成されており、エピタキシャル層（３２）
の表面には、Ｐ型不純物を高濃度に導入して形成された
一対のソース・ドレイン領域（４２）が相互に離隔して
設けられている。また、この一対のソース・ドレイン領
域（４２）の間の領域上には、絶縁膜（４６）を介して
ゲート電極（４７）が形成されている。
ては、エピタキシャル層（３２）の表面にＮ+ 型拡散領
域（３７）が形成されている。また、フォトダイオード
形成領域（５１）のエピタキシャル層（３２）上には酸
化膜（３８）が形成されている。ＰチャネルＭＯＳトラ
ンジスタ形成領域（５２）においては、基板（３１）と
エピタキシャル層（３２）との間にＮ+ 型埋め込み層
（４１）が形成されており、エピタキシャル層（３２）
の表面には、Ｐ型不純物を高濃度に導入して形成された
一対のソース・ドレイン領域（４２）が相互に離隔して
設けられている。また、この一対のソース・ドレイン領
域（４２）の間の領域上には、絶縁膜（４６）を介して
ゲート電極（４７）が形成されている。
【０００５】ＮチャネルＭＯＳトランジスタ形成領域
（５３）においては、基板（３１）とエピタキシャル層
（３２）との間にＰ+ 型埋め込み層（４３）が形成され
ている。また、このＰ+ 型埋め込み層（４３）上には、
Ｐ- 型ウェル領域（４４）が形成されており、このＰ-
型ウェル領域（４４）の表面には、Ｎ型不純物を高濃度
に導入して形成された一対のソース・ドレイン領域（４
５）が相互に離隔して配設されている。また、この一対
のソース・ドレイン領域（４５）の間の領域上には、絶
縁膜（４６）を介してゲート電極（４８）が形成されて
いる。
（５３）においては、基板（３１）とエピタキシャル層
（３２）との間にＰ+ 型埋め込み層（４３）が形成され
ている。また、このＰ+ 型埋め込み層（４３）上には、
Ｐ- 型ウェル領域（４４）が形成されており、このＰ-
型ウェル領域（４４）の表面には、Ｎ型不純物を高濃度
に導入して形成された一対のソース・ドレイン領域（４
５）が相互に離隔して配設されている。また、この一対
のソース・ドレイン領域（４５）の間の領域上には、絶
縁膜（４６）を介してゲート電極（４８）が形成されて
いる。
【０００６】なお、Ｎ+ 型拡散領域（３７）及びソース
・ドレイン領域（４２）（４５）等は、基板上に形成さ
れた配線（図示せず）にコンタクトホール（図示せず）
を介して電気的に接続されている。このように構成され
た光半導体装置において、基板（３１）とＮ+ 型拡散領
域（３７）との間に逆電圧を印加すると、基板（３１）
とＮ型エピタキシャル層（３２）との間の空乏層が拡大
し、この空乏層に光が到達すると、電子・正孔対が形成
されて、基板（３１）とＮ+ 型拡散領域（３７）との間
に電流が流れる。
・ドレイン領域（４２）（４５）等は、基板上に形成さ
れた配線（図示せず）にコンタクトホール（図示せず）
を介して電気的に接続されている。このように構成され
た光半導体装置において、基板（３１）とＮ+ 型拡散領
域（３７）との間に逆電圧を印加すると、基板（３１）
とＮ型エピタキシャル層（３２）との間の空乏層が拡大
し、この空乏層に光が到達すると、電子・正孔対が形成
されて、基板（３１）とＮ+ 型拡散領域（３７）との間
に電流が流れる。
【０００７】
【発明が解決しようとする課題】しかしながら、上述し
た従来の光半導体装置は、基板（３１）、埋め込み層
（４３）及びウェル領域（４４）がいずれもＰ型である
ため、フォトダイオードのアノード、すなわち基板（３
１）に流れる電流がＮチャネルＭＯＳトランジスタのウ
ェル領域（４４）にリークして、トランジスタに流れる
信号にノイズが入るという問題点がある。
た従来の光半導体装置は、基板（３１）、埋め込み層
（４３）及びウェル領域（４４）がいずれもＰ型である
ため、フォトダイオードのアノード、すなわち基板（３
１）に流れる電流がＮチャネルＭＯＳトランジスタのウ
ェル領域（４４）にリークして、トランジスタに流れる
信号にノイズが入るという問題点がある。
【０００８】また、従来の光半導体装置においては、フ
ォトダイオードの高速応答性が十分でないという欠点も
ある。すなわち、従来の光半導体装置においては、Ｐ型
半導体基板（３１）とＮ型エピタキシャル層（３２）と
の界面に空乏層が形成されるが、空乏層の厚さが比較的
薄い。従って、フォトダイオードのアノードとカソード
との間の寄生容量が大きく、この寄生容量によりフォト
ダイオードの高速応答性が阻害される。また、空乏層の
厚さが薄いため、空乏層外で生成されるキャリアの割合
が比較的多い。この空乏層外生成キャリアによる拡散電
流は、フォトダイオードの高速応答性を阻害する原因に
なる。
ォトダイオードの高速応答性が十分でないという欠点も
ある。すなわち、従来の光半導体装置においては、Ｐ型
半導体基板（３１）とＮ型エピタキシャル層（３２）と
の界面に空乏層が形成されるが、空乏層の厚さが比較的
薄い。従って、フォトダイオードのアノードとカソード
との間の寄生容量が大きく、この寄生容量によりフォト
ダイオードの高速応答性が阻害される。また、空乏層の
厚さが薄いため、空乏層外で生成されるキャリアの割合
が比較的多い。この空乏層外生成キャリアによる拡散電
流は、フォトダイオードの高速応答性を阻害する原因に
なる。
【０００９】
【課題を解決するための手段】本発明は上記従来の欠点
に鑑みて成されたもので、図１に例示するように、少な
くともＰＩＮフォトダイオード、ＮチャネルＭＯＳトラ
ンジスタ及びＰチャネルＭＯＳトランジスタが集積され
た光半導体装置であって、前記ＮチャネルＭＯＳトラン
ジスタのソース・ドレイン領域の下方から前記Ｐチャネ
ルＭＯＳトランジスタのソース・ドレイン領域の下方ま
での間の領域に、半導体基板に対し逆導電型の埋め込み
層が設けられていることを特徴とする光半導体装置や、
一導電型半導体基板と、この半導体基板上に形成された
真性半導体層と、この真性半導体層上に形成された逆導
電型エピタキシャル層と、前記真性半導体層と前記エピ
タキシャル層との間の領域の一部に形成された逆導電型
の第１の埋め込み層と、この第１の埋め込み層が設けら
れていない領域の前記エピタキシャル層の表面に形成さ
れ、前記基板、前記真性半導体層及び前記エピタキシャ
ル層とともにＰＩＮフォトダイオードを構成する逆導電
型拡散領域と、この逆導電型拡散領域の周囲のエピタキ
シャル層の表面から前記基板に至る領域に一導電型不純
物を導入して形成され、前記ＰＩＮフォトダイオードを
構成するエピタキシャル層と他のエピタキシャル層とを
分離する分離領域と、前記第１の埋め込み層の一部領域
上に形成された一導電型の第２の埋め込み層と、この第
２の埋め込み層上に形成された一導電型ウェル領域と、
このウェル領域の表面に相互に離隔して形成された逆導
電型の一対の第１のソース・ドレイン領域と、この一対
の第１のソース・ドレイン領域の間の領域上に絶縁膜を
介して形成された第１のゲート電極と、前記第１の埋め
込み層の残部領域上の前記エピタキシャル層表面に相互
に離隔して形成された一導電型の一対の第２のソース・
ドレイン領域と、この一対の第２のソース・ドレイン領
域の間の領域上に絶縁膜を介して形成された第２のゲー
ト電極とを有することを特徴とする光半導体装置によ
り、フォトダイオードに流れる電流によりトランジスタ
にノイズが入ることを防止するとともに、フォトダイオ
ードの高速応答性を改善することを目的とする。
に鑑みて成されたもので、図１に例示するように、少な
くともＰＩＮフォトダイオード、ＮチャネルＭＯＳトラ
ンジスタ及びＰチャネルＭＯＳトランジスタが集積され
た光半導体装置であって、前記ＮチャネルＭＯＳトラン
ジスタのソース・ドレイン領域の下方から前記Ｐチャネ
ルＭＯＳトランジスタのソース・ドレイン領域の下方ま
での間の領域に、半導体基板に対し逆導電型の埋め込み
層が設けられていることを特徴とする光半導体装置や、
一導電型半導体基板と、この半導体基板上に形成された
真性半導体層と、この真性半導体層上に形成された逆導
電型エピタキシャル層と、前記真性半導体層と前記エピ
タキシャル層との間の領域の一部に形成された逆導電型
の第１の埋め込み層と、この第１の埋め込み層が設けら
れていない領域の前記エピタキシャル層の表面に形成さ
れ、前記基板、前記真性半導体層及び前記エピタキシャ
ル層とともにＰＩＮフォトダイオードを構成する逆導電
型拡散領域と、この逆導電型拡散領域の周囲のエピタキ
シャル層の表面から前記基板に至る領域に一導電型不純
物を導入して形成され、前記ＰＩＮフォトダイオードを
構成するエピタキシャル層と他のエピタキシャル層とを
分離する分離領域と、前記第１の埋め込み層の一部領域
上に形成された一導電型の第２の埋め込み層と、この第
２の埋め込み層上に形成された一導電型ウェル領域と、
このウェル領域の表面に相互に離隔して形成された逆導
電型の一対の第１のソース・ドレイン領域と、この一対
の第１のソース・ドレイン領域の間の領域上に絶縁膜を
介して形成された第１のゲート電極と、前記第１の埋め
込み層の残部領域上の前記エピタキシャル層表面に相互
に離隔して形成された一導電型の一対の第２のソース・
ドレイン領域と、この一対の第２のソース・ドレイン領
域の間の領域上に絶縁膜を介して形成された第２のゲー
ト電極とを有することを特徴とする光半導体装置によ
り、フォトダイオードに流れる電流によりトランジスタ
にノイズが入ることを防止するとともに、フォトダイオ
ードの高速応答性を改善することを目的とする。
【００１０】
【発明の実施の形態】以下で、本発明の実施の形態に係
る光半導体装置について、図面を参照しながら説明す
る。図１は本発明の実施形態に係る光半導体装置を示す
断面図である。Ｐ型半導体基板（１）上にはＩ型半導体
（真性半導体）層（２）が形成されており、このＩ型半
導体層（２）上にはＮ型エピタキシャル層（３）が形成
されている。これらのＩ型半導体層（２）及びエピタキ
シャル層（３）は、エピタキシャル層（３）の表面に形
成されたフィールド酸化膜（１１）により、フォトダイ
オード形成領域（２１）、ＮチャネルＭＯＳトランジス
タ形成領域（２２）、ＰチャネルＭＯＳトランジスタ形
成領域（２３）及びバイポーラトランジスタ形成領域
（図示せず）等の複数の素子領域に分割されている。ま
た、フォトダイオード形成領域（２１）の周囲及び一対
のＮチャネル及びＰチャネルＭＯＳトランジスタ（ＣＭ
ＯＳ）形成領域の周囲のフィールド酸化膜（１１）の下
方には、Ｐ+型の第１拡散層（１２）、第２拡散層（１
３）及び第３拡散層（１４）が積層して構成される素子
分離領域（１５）が設けられており、この素子分離領域
（１５）により、フォトダイオード形成領域（２１）及
びＣＭＯＳ形成領域等はそれぞれ他の素子領域と分離さ
れている。
る光半導体装置について、図面を参照しながら説明す
る。図１は本発明の実施形態に係る光半導体装置を示す
断面図である。Ｐ型半導体基板（１）上にはＩ型半導体
（真性半導体）層（２）が形成されており、このＩ型半
導体層（２）上にはＮ型エピタキシャル層（３）が形成
されている。これらのＩ型半導体層（２）及びエピタキ
シャル層（３）は、エピタキシャル層（３）の表面に形
成されたフィールド酸化膜（１１）により、フォトダイ
オード形成領域（２１）、ＮチャネルＭＯＳトランジス
タ形成領域（２２）、ＰチャネルＭＯＳトランジスタ形
成領域（２３）及びバイポーラトランジスタ形成領域
（図示せず）等の複数の素子領域に分割されている。ま
た、フォトダイオード形成領域（２１）の周囲及び一対
のＮチャネル及びＰチャネルＭＯＳトランジスタ（ＣＭ
ＯＳ）形成領域の周囲のフィールド酸化膜（１１）の下
方には、Ｐ+型の第１拡散層（１２）、第２拡散層（１
３）及び第３拡散層（１４）が積層して構成される素子
分離領域（１５）が設けられており、この素子分離領域
（１５）により、フォトダイオード形成領域（２１）及
びＣＭＯＳ形成領域等はそれぞれ他の素子領域と分離さ
れている。
【００１１】フォトダイオード形成領域（２１）におい
ては、エピタキシャル層（３）の表面にＮ+ 型拡散領域
（８）が形成されている。また、このエピタキシャル層
（３）上には絶縁膜（１７）が形成されている。Ｎチャ
ネルＭＯＳトランジスタ形成領域（２２）及びＰチャネ
ルＭＯＳトランジスタ形成領域（２３）の下方であって
Ｉ型半導体層（２）とエピタキシャル層（３）との間に
は、Ｎ+ 型埋め込み層（４）が形成されている。そし
て、ＮチャネルＭＯＳトランジスタ形成領域（２２）の
埋め込み層（４）の下側及び上側にはそれぞれＰ+ 型の
第２の埋め込み層（５）（６）が形成されている。ま
た、第２の埋め込み層（６）上には、Ｐ- 型ウェル領域
（７）が設けられている。更に、このウェル領域（７）
の表面には、Ｎ型不純物を高濃度にドープして形成され
た一対のソース・ドレイン領域（９）が相互に離隔して
配設されている。また、この一対のソース・ドレイン領
域（９）の間の領域上には、絶縁膜（１８）を介してゲ
ート電極（１６）が形成されている。
ては、エピタキシャル層（３）の表面にＮ+ 型拡散領域
（８）が形成されている。また、このエピタキシャル層
（３）上には絶縁膜（１７）が形成されている。Ｎチャ
ネルＭＯＳトランジスタ形成領域（２２）及びＰチャネ
ルＭＯＳトランジスタ形成領域（２３）の下方であって
Ｉ型半導体層（２）とエピタキシャル層（３）との間に
は、Ｎ+ 型埋め込み層（４）が形成されている。そし
て、ＮチャネルＭＯＳトランジスタ形成領域（２２）の
埋め込み層（４）の下側及び上側にはそれぞれＰ+ 型の
第２の埋め込み層（５）（６）が形成されている。ま
た、第２の埋め込み層（６）上には、Ｐ- 型ウェル領域
（７）が設けられている。更に、このウェル領域（７）
の表面には、Ｎ型不純物を高濃度にドープして形成され
た一対のソース・ドレイン領域（９）が相互に離隔して
配設されている。また、この一対のソース・ドレイン領
域（９）の間の領域上には、絶縁膜（１８）を介してゲ
ート電極（１６）が形成されている。
【００１２】ＰチャネルＭＯＳトランジスタ形成領域
（２３）のエピタキシャル層（３）の表面には、Ｐ型不
純物を高濃度に導入して形成された一対のソース・ドレ
イン領域（１０）が相互に離隔して設けられている。ま
た、この一対のソース・ドレイン領域（１０）の間の領
域上には、絶縁膜（１８）を介してゲート電極（１６）
が形成されている。
（２３）のエピタキシャル層（３）の表面には、Ｐ型不
純物を高濃度に導入して形成された一対のソース・ドレ
イン領域（１０）が相互に離隔して設けられている。ま
た、この一対のソース・ドレイン領域（１０）の間の領
域上には、絶縁膜（１８）を介してゲート電極（１６）
が形成されている。
【００１３】なお、Ｎ+ 型拡散領域（８）及びソース・
ドレイン領域（９）（１０）等は、基板上に形成された
配線（図示せず）にコンタクトホール（図示せず）を介
して電気的に接続されている。このように構成された本
形態の光半導体装置において、基板（１）とＮ+ 型拡散
領域（８）との間に逆電圧を印加すると、基板（１）と
Ｎ+ 型拡散領域（８）との間に厚い空乏層が形成され、
この空乏層に光が到達すると、電子・正孔対が形成され
て、基板（１）とＮ+ 型拡散領域（８）との間に電流が
流れる。この場合に、本実施形態においては、Ｎチャネ
ルＭＯＳトランジスタのウェル領域（７）と基板（１）
との間にＩ型半導体層（２）が設けられており、またＮ
チャネルＭＯＳトランジスタ形成領域（２２）の下部に
もＮ+ 型埋め込み層（４）が設けられているので、フォ
トダイオードとＮチャネルＭＯＳトランジスタとが完全
に分離されている。これにより、フォトダイオードのア
ノード（基板）に流れる電流がＮチャネルＭＯＳトラン
ジスタのウェル領域にリークすることを確実に防止でき
て、トランジスタに流れる信号にノイズが入ることを抑
止できる。
ドレイン領域（９）（１０）等は、基板上に形成された
配線（図示せず）にコンタクトホール（図示せず）を介
して電気的に接続されている。このように構成された本
形態の光半導体装置において、基板（１）とＮ+ 型拡散
領域（８）との間に逆電圧を印加すると、基板（１）と
Ｎ+ 型拡散領域（８）との間に厚い空乏層が形成され、
この空乏層に光が到達すると、電子・正孔対が形成され
て、基板（１）とＮ+ 型拡散領域（８）との間に電流が
流れる。この場合に、本実施形態においては、Ｎチャネ
ルＭＯＳトランジスタのウェル領域（７）と基板（１）
との間にＩ型半導体層（２）が設けられており、またＮ
チャネルＭＯＳトランジスタ形成領域（２２）の下部に
もＮ+ 型埋め込み層（４）が設けられているので、フォ
トダイオードとＮチャネルＭＯＳトランジスタとが完全
に分離されている。これにより、フォトダイオードのア
ノード（基板）に流れる電流がＮチャネルＭＯＳトラン
ジスタのウェル領域にリークすることを確実に防止でき
て、トランジスタに流れる信号にノイズが入ることを抑
止できる。
【００１４】また、本実施形態においては、フォトダイ
オード形成領域（２１）において、基板（１）とエピタ
キシャル層（３）との間にＩ型半導体層（２）が設けら
れているので、基板（１）とＮ+ 型拡散層（８）との間
に逆電圧を印加すると、Ｉ型半導体層（２）が高抵抗で
あることから、特にＩ型半導体層（２）中に空乏層が大
きく広がり、エピタキシャル層（３）から基板（１）に
到達する極めて厚い空乏層を得ることができる。このた
め、フォトダイオードの寄生容量が低減し、高速応答性
が向上する。また、Ｉ型半導体層（２）の厚み以上の空
乏層が得られるので、入射光の吸収率が高く、空乏層外
生成キャリアの割合が低減するので、フォトダイオード
の高速応答性が更に向上する。
オード形成領域（２１）において、基板（１）とエピタ
キシャル層（３）との間にＩ型半導体層（２）が設けら
れているので、基板（１）とＮ+ 型拡散層（８）との間
に逆電圧を印加すると、Ｉ型半導体層（２）が高抵抗で
あることから、特にＩ型半導体層（２）中に空乏層が大
きく広がり、エピタキシャル層（３）から基板（１）に
到達する極めて厚い空乏層を得ることができる。このた
め、フォトダイオードの寄生容量が低減し、高速応答性
が向上する。また、Ｉ型半導体層（２）の厚み以上の空
乏層が得られるので、入射光の吸収率が高く、空乏層外
生成キャリアの割合が低減するので、フォトダイオード
の高速応答性が更に向上する。
【００１５】以下、本実施形態の光半導体装置の製造方
法について説明する。まず、図２に示すように、Ｐ型シ
リコン半導体基板（１）上に、第１拡散層（１２）形成
予定領域に対応する部分が開口されたマスク（図示せ
ず）を形成し、その開口部を介して基板（１）の表面に
例えばボロン（Ｂ）等のＰ型不純物をドープする。その
後、前記マスクを除去する。
法について説明する。まず、図２に示すように、Ｐ型シ
リコン半導体基板（１）上に、第１拡散層（１２）形成
予定領域に対応する部分が開口されたマスク（図示せ
ず）を形成し、その開口部を介して基板（１）の表面に
例えばボロン（Ｂ）等のＰ型不純物をドープする。その
後、前記マスクを除去する。
【００１６】次に、図３に示すように、基板（１）上に
周知の気相成長法によって、ノンドープ（Ｉ型）の半導
体層（２）を１５〜２０μｍの厚さに形成する。このと
き、基板（１）の表面にドープされた不純物がＩ型半導
体層（２）に拡散して、第１拡散層（１２）が拡大す
る。次に、図４に示すように、Ｉ型半導体層（２）の表
面に、Ｎ+ 型埋め込み層（４）形成領域に対応する部分
に開口部を有するマスク（図示せず）を形成し、その開
口部を介してＩ型半導体層（２）の表面にアンチモン
（Ｓｂ）等のＮ型不純物を導入する。次いで、前記マス
クを除去した後、Ｉ型半導体層（２）の表面に、第２拡
散層（１３）及び第２の埋め込み層（５）（６）形成予
定領域に対応する部分に開口部を有するマスク（図示せ
ず）を形成し、その開口部を介してＩ型半導体層（２）
の表面にボロン等のＰ型不純物をドープする。その後、
前記マスクを除去する。
周知の気相成長法によって、ノンドープ（Ｉ型）の半導
体層（２）を１５〜２０μｍの厚さに形成する。このと
き、基板（１）の表面にドープされた不純物がＩ型半導
体層（２）に拡散して、第１拡散層（１２）が拡大す
る。次に、図４に示すように、Ｉ型半導体層（２）の表
面に、Ｎ+ 型埋め込み層（４）形成領域に対応する部分
に開口部を有するマスク（図示せず）を形成し、その開
口部を介してＩ型半導体層（２）の表面にアンチモン
（Ｓｂ）等のＮ型不純物を導入する。次いで、前記マス
クを除去した後、Ｉ型半導体層（２）の表面に、第２拡
散層（１３）及び第２の埋め込み層（５）（６）形成予
定領域に対応する部分に開口部を有するマスク（図示せ
ず）を形成し、その開口部を介してＩ型半導体層（２）
の表面にボロン等のＰ型不純物をドープする。その後、
前記マスクを除去する。
【００１７】次に、図５に示すように、周知の方法によ
り、Ｉ型半導体層（２）上にＮ型エピタキシャル層
（３）を４〜６μｍの厚さに形成する。このとき、Ｉ型
半導体層（２）の表面にドープされた不純物が上下方向
に拡散する。その後、エピタキシャル層（３）の表面
に、第３拡散層（１４）形成予定領域に対応する部分に
開口部が設けられたマスク（図示せず）を形成し、その
開口部を介してエピタキシャル層（３）の表面にボロン
等のＰ型不純物をドープする。次いで、前記マスクを除
去する。
り、Ｉ型半導体層（２）上にＮ型エピタキシャル層
（３）を４〜６μｍの厚さに形成する。このとき、Ｉ型
半導体層（２）の表面にドープされた不純物が上下方向
に拡散する。その後、エピタキシャル層（３）の表面
に、第３拡散層（１４）形成予定領域に対応する部分に
開口部が設けられたマスク（図示せず）を形成し、その
開口部を介してエピタキシャル層（３）の表面にボロン
等のＰ型不純物をドープする。次いで、前記マスクを除
去する。
【００１８】次に、図６に示すように、エピタキシャル
層（３）のＰ- 型ウェル領域（７）形成予定領域にボロ
ン等をイオン注入した後、基板全体を熱処理する。な
お、このときのイオン注入条件は、例えば、加速電圧が
８０〜１００ｋｅＶ、ドーズ量が１０12〜１０13ｃｍ-3
とする。また、前記熱処理により、第１〜第３拡散層
（１２）（１３）（１４）が上下方向に拡大し各拡散層
（１２）（１３）（１４）が接続するとともに、Ｐ- ウ
ェル領域（７）が下方に拡大して、第２の埋め込み層
（６）と接続される。
層（３）のＰ- 型ウェル領域（７）形成予定領域にボロ
ン等をイオン注入した後、基板全体を熱処理する。な
お、このときのイオン注入条件は、例えば、加速電圧が
８０〜１００ｋｅＶ、ドーズ量が１０12〜１０13ｃｍ-3
とする。また、前記熱処理により、第１〜第３拡散層
（１２）（１３）（１４）が上下方向に拡大し各拡散層
（１２）（１３）（１４）が接続するとともに、Ｐ- ウ
ェル領域（７）が下方に拡大して、第２の埋め込み層
（６）と接続される。
【００１９】次に、図７に示すように、通常のＬＯＣＯ
Ｓ（Local oxidation of silicon）法により、フィール
ド酸化膜（１１）を形成する。すなわち、エピタキシャ
ル層（３）の表面に熱酸化膜及びシリコン窒化膜（図示
せず）を順次積層し、フィールド酸化膜（１１）形成予
定領域上の前記シリコン窒化膜を除去して、素子形成領
域のエピタキシャル層（３）上にのみシリコン窒化膜を
残存させる。そして、酸化性雰囲気内で例えば１０００
℃の温度に加熱してフィールド酸化膜（１１）を形成す
る。その後、前記シリコン窒化膜及びエピタキシャル層
（３）の表面に形成された熱酸化膜を除去する。
Ｓ（Local oxidation of silicon）法により、フィール
ド酸化膜（１１）を形成する。すなわち、エピタキシャ
ル層（３）の表面に熱酸化膜及びシリコン窒化膜（図示
せず）を順次積層し、フィールド酸化膜（１１）形成予
定領域上の前記シリコン窒化膜を除去して、素子形成領
域のエピタキシャル層（３）上にのみシリコン窒化膜を
残存させる。そして、酸化性雰囲気内で例えば１０００
℃の温度に加熱してフィールド酸化膜（１１）を形成す
る。その後、前記シリコン窒化膜及びエピタキシャル層
（３）の表面に形成された熱酸化膜を除去する。
【００２０】次に、ＭＯＳトランジスタ形成領域（２
２）（２３）のエピタキシャル層（３）の表面を酸化さ
せることにより、絶縁膜（１８）を形成するとともに、
フォトダイオード形成領域（２１）のエピタキシャル層
（３）上に絶縁膜（１７）を形成する。その後、ＣＶＤ
（化学気相成長）法により、全面に多結晶シリコン膜を
２５０〜５００ｎｍの厚さに形成し、エッチング法によ
り該多結晶シリコン膜をエッチングして、ゲート電極
（１６）を得る。
２）（２３）のエピタキシャル層（３）の表面を酸化さ
せることにより、絶縁膜（１８）を形成するとともに、
フォトダイオード形成領域（２１）のエピタキシャル層
（３）上に絶縁膜（１７）を形成する。その後、ＣＶＤ
（化学気相成長）法により、全面に多結晶シリコン膜を
２５０〜５００ｎｍの厚さに形成し、エッチング法によ
り該多結晶シリコン膜をエッチングして、ゲート電極
（１６）を得る。
【００２１】次に、全面にレジスト膜を形成し、このレ
ジスト膜のＰチャネルＭＯＳトランジスタ形成領域（２
３）に対応する部分を開口する。そして、その開口部を
介してエピタキシャル層（３）の表面に例えばボロンを
高濃度にイオン注入して、ソース・ドレイン領域（１
０）をゲート（１６）に対し自己整合的に形成する。次
いで、図１に示すように、前記レジスト膜を除去した
後、全面にレジスト膜を形成し、このレジスト膜のＮ+
型拡散領域（８）及びＮチャネルＭＯＳトランジスタ形
成領域（２２）に対応する部分を開口する。そして、そ
の開口部を介してエピタキシャル層（３）に例えばリン
を高濃度にイオン注入して、Ｎ+ 型拡散領域（８）を形
成するとともに、ソース・ドレイン領域（９）をゲート
電極（１６）に対し自己整合的に形成する。これによ
り、本実施形態に係る光半導体装置を製造することがで
きる。
ジスト膜のＰチャネルＭＯＳトランジスタ形成領域（２
３）に対応する部分を開口する。そして、その開口部を
介してエピタキシャル層（３）の表面に例えばボロンを
高濃度にイオン注入して、ソース・ドレイン領域（１
０）をゲート（１６）に対し自己整合的に形成する。次
いで、図１に示すように、前記レジスト膜を除去した
後、全面にレジスト膜を形成し、このレジスト膜のＮ+
型拡散領域（８）及びＮチャネルＭＯＳトランジスタ形
成領域（２２）に対応する部分を開口する。そして、そ
の開口部を介してエピタキシャル層（３）に例えばリン
を高濃度にイオン注入して、Ｎ+ 型拡散領域（８）を形
成するとともに、ソース・ドレイン領域（９）をゲート
電極（１６）に対し自己整合的に形成する。これによ
り、本実施形態に係る光半導体装置を製造することがで
きる。
【００２２】
【発明の効果】以上説明したように本発明に係る光半導
体装置によれば、ＮチャネルＭＯＳトランジスタ及びＰ
チャネルＭＯＳトランジスタの下方に半導体基板に対し
逆導電型の埋め込み層が形成されているので、フォトダ
イオードに流れる電流がトランジスタのウェル領域にリ
ークすることを抑止することができる。これにより、ト
ランジスタに流れる信号のノイズを低減できるという効
果を奏する。
体装置によれば、ＮチャネルＭＯＳトランジスタ及びＰ
チャネルＭＯＳトランジスタの下方に半導体基板に対し
逆導電型の埋め込み層が形成されているので、フォトダ
イオードに流れる電流がトランジスタのウェル領域にリ
ークすることを抑止することができる。これにより、ト
ランジスタに流れる信号のノイズを低減できるという効
果を奏する。
【００２３】また、本発明に係る半導体光装置によれ
ば、フォトダイオードを構成する一導電型半導体基板と
逆導電型エピタキシャル層との間に真性半導体層が設け
られているので、極めて厚い空乏層を得ることができ
る。これにより、接合容量を低減することができるとと
もに、空乏層外生成キャリアの割合を低減できて、フォ
トダイオードの高速応答性が著しく向上するという効果
を奏する。
ば、フォトダイオードを構成する一導電型半導体基板と
逆導電型エピタキシャル層との間に真性半導体層が設け
られているので、極めて厚い空乏層を得ることができ
る。これにより、接合容量を低減することができるとと
もに、空乏層外生成キャリアの割合を低減できて、フォ
トダイオードの高速応答性が著しく向上するという効果
を奏する。
【図１】本発明の実施形態に係る光半導体装置の構造を
説明する断面図である。
説明する断面図である。
【図２】本発明の実施形態に係る光半導体装置の製造方
法を説明する第１の断面図である。
法を説明する第１の断面図である。
【図３】本発明の実施形態に係る光半導体装置の製造方
法を説明する第２の断面図である。
法を説明する第２の断面図である。
【図４】本発明の実施形態に係る光半導体装置の製造方
法を説明する第３の断面図である。
法を説明する第３の断面図である。
【図５】本発明の実施形態に係る光半導体装置の製造方
法を説明する第４の断面図である。
法を説明する第４の断面図である。
【図６】本発明の実施形態に係る光半導体装置の製造方
法を説明する第５の断面図である。
法を説明する第５の断面図である。
【図７】本発明の実施形態に係る光半導体装置の製造方
法を説明する第６の断面図である。
法を説明する第６の断面図である。
【図８】フォトダイオードとＢｉＣＭＯＳとを有する従
来の光半導体装置を示す断面図である
来の光半導体装置を示す断面図である
Claims (2)
- 【請求項１】 少なくともＰＩＮフォトダイオード、Ｎ
チャネルＭＯＳトランジスタ及びＰチャネルＭＯＳトラ
ンジスタが集積された光半導体装置であって、 前記Ｎ
チャネルＭＯＳトランジスタのソース・ドレイン領域の
下方から前記ＰチャネルＭＯＳトランジスタのソース・
ドレイン領域の下方までの間の領域に、半導体基板に対
し逆導電型の埋め込み層が設けられていることを特徴と
する光半導体装置。 - 【請求項２】 一導電型半導体基板と、 この半導体基板上に形成された真性半導体層と、 この真性半導体層上に形成された逆導電型エピタキシャ
ル層と、 前記真性半導体層と前記エピタキシャル層との間の領域
の一部に形成された逆導電型の第１の埋め込み層と、 この第１の埋め込み層が設けられていない領域の前記エ
ピタキシャル層の表面に形成され、前記基板、前記真性
半導体層及び前記エピタキシャル層とともにＰＩＮフォ
トダイオードを構成する逆導電型拡散領域と、 この逆導電型拡散領域の周囲のエピタキシャル層の表面
から前記基板に至る領域に一導電型不純物を導入して形
成され、前記ＰＩＮフォトダイオードを構成するエピタ
キシャル層と他のエピタキシャル層とを分離する分離領
域と、 前記第１の埋め込み層の一部領域上に形成された一導電
型の第２の埋め込み層と、 この第２の埋め込み層上に形成された一導電型ウェル領
域と、 このウェル領域の表面に相互に離隔して形成された逆導
電型の一対の第１のソース・ドレイン領域と、 この一対の第１のソース・ドレイン領域の間の領域上に
絶縁膜を介して形成された第１のゲート電極と、 前記第１の埋め込み層の残部領域上の前記エピタキシャ
ル層表面に相互に離隔して形成された一導電型の一対の
第２のソース・ドレイン領域と、 この一対の第２のソース・ドレイン領域の間の領域上に
絶縁膜を介して形成された第２のゲート電極とを有する
ことを特徴とする光半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30763895A JP3208307B2 (ja) | 1995-11-27 | 1995-11-27 | 光半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30763895A JP3208307B2 (ja) | 1995-11-27 | 1995-11-27 | 光半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09148617A true JPH09148617A (ja) | 1997-06-06 |
| JP3208307B2 JP3208307B2 (ja) | 2001-09-10 |
Family
ID=17971452
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30763895A Expired - Fee Related JP3208307B2 (ja) | 1995-11-27 | 1995-11-27 | 光半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3208307B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002026161A (ja) * | 2000-07-07 | 2002-01-25 | Sanyo Electric Co Ltd | 半導体集積回路装置 |
| JP2002134626A (ja) * | 2000-10-27 | 2002-05-10 | Texas Instr Japan Ltd | 半導体装置 |
| JP2002141419A (ja) * | 2000-11-06 | 2002-05-17 | Texas Instr Japan Ltd | 半導体装置 |
| WO2004044994A3 (de) * | 2002-11-12 | 2005-04-07 | X Fab Semiconductor Foundries | Monolithisch integrierte vertikale pin-fotodiode in bicmos-technologie |
| JP2006032688A (ja) * | 2004-07-16 | 2006-02-02 | Fujitsu Ltd | 固体撮像装置 |
| JP2014007414A (ja) * | 2004-06-07 | 2014-01-16 | Canon Inc | 固体撮像装置 |
-
1995
- 1995-11-27 JP JP30763895A patent/JP3208307B2/ja not_active Expired - Fee Related
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002026161A (ja) * | 2000-07-07 | 2002-01-25 | Sanyo Electric Co Ltd | 半導体集積回路装置 |
| JP4623800B2 (ja) * | 2000-07-07 | 2011-02-02 | 三洋電機株式会社 | 半導体集積回路装置 |
| JP2002134626A (ja) * | 2000-10-27 | 2002-05-10 | Texas Instr Japan Ltd | 半導体装置 |
| JP2002141419A (ja) * | 2000-11-06 | 2002-05-17 | Texas Instr Japan Ltd | 半導体装置 |
| WO2004044994A3 (de) * | 2002-11-12 | 2005-04-07 | X Fab Semiconductor Foundries | Monolithisch integrierte vertikale pin-fotodiode in bicmos-technologie |
| US7535074B2 (en) | 2002-11-12 | 2009-05-19 | X-Fab Semiconductor Foundries Ag | Monolithically integrated vertical pin photodiode used in biCMOS technology |
| JP2014007414A (ja) * | 2004-06-07 | 2014-01-16 | Canon Inc | 固体撮像装置 |
| JP2006032688A (ja) * | 2004-07-16 | 2006-02-02 | Fujitsu Ltd | 固体撮像装置 |
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|---|---|
| JP3208307B2 (ja) | 2001-09-10 |
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