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JPH09148522A - マルチチップモジュールおよびその製造方法 - Google Patents

マルチチップモジュールおよびその製造方法

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Publication number
JPH09148522A
JPH09148522A JP7307350A JP30735095A JPH09148522A JP H09148522 A JPH09148522 A JP H09148522A JP 7307350 A JP7307350 A JP 7307350A JP 30735095 A JP30735095 A JP 30735095A JP H09148522 A JPH09148522 A JP H09148522A
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JP
Japan
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layer
wiring board
multilayer wiring
conductor pad
semiconductor element
Prior art date
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Withdrawn
Application number
JP7307350A
Other languages
English (en)
Inventor
Hiroaki Koizumi
裕昭 小泉
Hiroyuki Hirai
浩之 平井
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP7307350A priority Critical patent/JPH09148522A/ja
Publication of JPH09148522A publication Critical patent/JPH09148522A/ja
Withdrawn legal-status Critical Current

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Abstract

(57)【要約】 【課題】 簡略な構造および製造プロセスを採りなが
ら、半導体素子にかかる DIE電位を電源層や接地層に落
とし、常に安定した所要の機能を呈するマルチチップモ
ジュールおよびその製造方法を提供。 【解決手段】 電源層および接地層の少なくともいずれ
かを有する多層配線板６と、前記多層配線板６面上にフ
ェースダウン型に実装されたベアチップ型の半導体素子
７と、前記電源層もしくは接地層に接続し、かつ多層配
線板６面の半導体素子７が実装された近傍に導出された
導体パッド6b（6c）と、前記導体パッド6b（6c）に一端
が電気的に接続し、他端が半導体素子７の裏面側電気的
に接続する導電体８とを具備して成ることを特徴とする
マルチチップモジュールである。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はマルチチップモジュ
ールおよびその製造方法に係り、さらに詳しくは、ベア
チップ型の半導体素子をフェースダウンに実装した構成
で、機能の安定性化を図ったマルチチップモジュールお
よびその製造方法に関する。
【０００２】
【従来の技術】たとえば大型コンピュータや画像処理装
置などの電子機器に使用されるマルチチップモジュール
は、一般に図３に構成の要部を断面的に示すような構成
をしている。すなわち、被接続部となる導体パッド1aを
含む配線パターンを、一主面の所定領域内に有する多層
配線板１、たとえばセラミック多層配線板と、前記多層
配線板１の導体パッド1aに対応するAl電極2aを半田バン
プ2bを介して電気的に接続・実装（フェースダウン型実
装）されたベアチップ型の半導体素子２と、前記半導体
素子２の実装領域を囲繞する形で多層配線板１面に一体
的に設けられているウエルドリング（もしくはシーリン
グパターン）３面に、開口端縁部4aが半田付け５によっ
て気密封止され、前記半導体素子２を封有する金属製キ
ャップ４とを備えた構成をしている。
【０００３】ここで、多層配線板１は、たとえばアルミ
ナを層間絶縁体層として所要の信号配線パターン層，電
源層および接地層を内層し、かつパターン層間が適宜接
続されるとともに、入出力パッド1c，1c′やAgろう1d付
けされた入出力リード1eなどを備えている。
【０００４】
【発明が解決しようとする課題】しかしながら、上記構
成のマルチチップモジュールにおいては、多層配線板１
面に搭載・実装されたベアチップ型の半導体素子２の機
能・性能が損なわれ易いという問題がある。すなわち、
半導体素子２は多層配線板１の導体パッド1aに対して半
田バンプ2bなど介し、多層配線板１面上に離間して搭載
・実装されているため、半導体素子２に DIE電位（電
源， GND）と称される電位が印加しないため、半導体素
子２の動作が不安定化する傾向が認められる。
【０００５】このような問題に対して、たとえば気密封
止する金属製キャップ４の内壁面に、予め絶縁区画して
接地層などに接続する配線パターンを設けておき、この
配線パターンと半導体素子２の裏面側とを、たとえばバ
ネ型の導電体で電気的に接続することにより、前記 DIE
電位を接地層などに落とすことも考えられる。
【０００６】しかし、このような構成を採った場合は、
構造的に複雑化するだけでなく、前記 DIE電位を落とす
接続回路の信頼性も懸念される。また、前記構造の複雑
化は、製造プロセスを煩雑にするとともに、コストアッ
プおよび歩留まり低減などの問題がある。つまり、 DIE
電位に起因するマルチチップモジュールにおける機能の
安定性問題に対しては、より実際的で有効な手段が期待
されているのが現状といえる。
【０００７】本発明は上記事情に対処してなされたもの
で、簡略な構造および製造プロセスを採りながら、半導
体素子にかかる DIE電位を電源層や接地層に落とし、常
に安定した所要の機能を呈するマルチチップモジュール
およびその製造方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】請求項１の発明は、電源
層および接地層の少なくともいずれかを有する多層配線
板と、前記多層配線板面上にフェースダウン型に実装さ
れたベアチップ型の半導体素子と、前記電源層もしくは
接地層に接続し、かつ多層配線板面の半導体素子が実装
された近傍に導出された導体パッドと、前記導体パッド
に一端が電気的に接続し、他端が半導体素子の裏面側電
気的に接続する導電体とを具備して成ることを特徴とす
るマルチチップモジュールである。
【０００９】請求項２の発明は、電源層および接地層の
少なくともいずれかを有する多層配線板と、前記多層配
線板面上にフェースダウン型に実装されたベアチップ型
の半導体素子と、前記電源層もしくは接地層に接続し、
かつ多層配線板面の半導体素子が実装された近傍に導出
された抵抗体接続用もしくはコンデンサ接続用の導体パ
ッドと、前記導体パッドに一端が電気的に接続し、他端
が半導体素子の裏面側電気的に接続する導電体とを具備
して成ることを特徴とするマルチチップモジュールであ
る。
【００１０】請求項３の発明は、同時焼成もしくはグリ
ーンシートプロセスで、最上層面の所定領域に第１の導
体パッドおよび電源層もしくは接地層いずれかに接続す
る第２の導体パッドを備えた多層配線板を製造する工程
と、前記多層配線板の第１の導体パッド面に、電極を位
置決め・対応させてベアチップ型の半導体素子をフェー
スダウンに配置，実装する工程と、前記半導体素子の裏
面側および第２の導体パッド間を電気的に接続する導電
性ペースト層を設ける工程と、前記導電性ペースト層を
硬化させる工程とを有することを特徴とするマルチチッ
プモジュールの製造方法である。
【００１１】請求項４の発明は、同時焼成もしくはグリ
ーンシートプロセスで、最上層面の所定領域に第１の導
体パッドおよび電源層もしくは接地層いずれかに接続す
る第２の導体パッドを備えた多層配線板を製造する工程
と、前記多層配線板の第１の導体パッド面に、電極を位
置決め・対応させてベアチップ型の半導体素子をフェー
スダウンに配置，実装する工程と、前記半導体素子の裏
面側および第２の導体パッド間をワイヤボンディングで
電気的に接続する工程とを有することを特徴とするマル
チチップモジュールの製造方法である。
【００１２】請求項５の発明は、同時焼成もしくはグリ
ーンシートプロセスで、最上層面の所定領域に第１の導
体パッド，電源層もしくは接地層いずれかに接続する第
２の導体パッドおよびウエルドリング層を備えた多層配
線板を製造する工程と、前記多層配線板の第１の導体パ
ッド面に、電極を位置決め・対応させてベアチップ型の
半導体素子をフェースダウンに配置，実装する工程と、
前記半導体素子の裏面側および第２の導体パッド間を電
気的に接続する導電性ペースト層を設ける工程と、前記
導電性ペースト層を硬化させる工程と、前記多層配線板
のウエルドリング層に、金属製キャップの開口端縁部を
位置合わせし、気密に封着する工程とを有することを特
徴とするマルチチップモジュールの製造方法である。
【００１３】請求項６の発明は、同時焼成もしくはグリ
ーンシートプロセスで、最上層面の所定領域に第１の導
体パッド，電源層もしくは接地層いずれかに接続する第
２の導体パッドおよびウエルドリング層を備えた多層配
線板を製造する工程と、前記多層配線板の第１の導体パ
ッド面に、電極を位置決め・対応させてベアチップ型の
半導体素子をフェースダウンに配置，実装する工程と、
前記半導体素子の裏面側および第２の導体パッド間をワ
イヤボンディングで電気的に接続する工程と、前記多層
配線板のウエルドリング層に、金属製キャップの開口端
縁部を位置合わせし、気密に封着する工程とを有するこ
とを特徴とするマルチチップモジュールの製造方法であ
る。
【００１４】本発明は、動作過程で DIE電位がかかるマ
ルチチップモジュールにおいて、ベアーチップ型の半導
体素子を搭載・実装領域面に近接して、電源層もしくは
接地層に電気的に接続する導体パッドを導出させてお
き、この導体パッドに半導体素子の裏面側を電気的に接
続して、前記 DIE電位を電源層もしくは接地層に落とす
ことを骨子としたものである。ここで、電源層もしくは
接地層に電気的に接続して多層配線板面に導出させる導
体パッドは、 DIE電位を落とすための専用であってもよ
いが、マルチチップモジュールを構成する回路部品、た
とえば抵抗体やコンデンサを接続するための導体パッド
（接続端子部）を兼用してもよい。また、前記導体パッ
ドと半導体素子の裏面側との電気的な接続は、たとえば
導電性ペースト系の導電体層、もしくはワイヤボンデン
グで行われる。
【００１５】上記マルチチップモジュールおよびその製
造方法において、半導体素子は電極面に、たとえば半田
類，Au，CuもしくはNi製、あるいは弾力性を有する球体
面にAu，CuもしくはNiなどの導電性メッキ層を設けたバ
ンプを設けておいてもよい。また、上記マルチチップモ
ジュールおよびその製造方法において、半導体素子の D
IE電位を落とすため、半導体素子の搭載・実装部の近傍
に配置され、かつ電源層もしくは接地層に電気的に接続
している導体パッドとの間に配置される導電体層を形成
する導電性ペーストは、一般的に次のようなものであ
る。たとえばAgなどの導電粉末と、耐熱性樹脂系のバイ
ンダーもしくはガラスフリットとの混合物で、最終的に
は 200〜 250℃程度以下で硬化状態を呈するものであ
る。そして、多層配線板面への選択的な配置は、たとえ
ばスクリーン印刷法，ディスペンス法，転写法，直接描
画法などで行うことができる。
【００１６】請求項１の発明では、多層配線板面上にフ
ェースダウン型に実装されたベアチップ型の半導体素子
の裏面側が、電源層もしくは接地層に接続しながら半導
体素子を実装した近傍に導出された導体パッドに電気的
に接続している。こうした構成を採ったことによって、
動作過程で半導体素子にかかる DIE電位は容易に電源層
もしくは接地層に落とされるので、 DIE電位が印加する
ことに伴う半導体素子の動作不安定化現象が全面的に回
避される。
【００１７】請求項２の発明では、多層配線板面上にフ
ェースダウン型に実装されたベアチップ型の半導体素子
の裏面側が、電源層もしくは接地層に接続しながら半導
体素子を実装した近傍に導出された抵抗体接続用などの
導体パッドに電気的に接続している。こうした構成を採
ったことによって、構造の煩雑化を回避しながら、一方
では動作過程で半導体素子にかかる DIE電位は容易に電
源層もしくは接地層に落とされるので、 DIE電位が印加
することに伴う半導体素子の動作不安定化現象が、より
効果的に回避される。
【００１８】請求項３および請求項５の発明では、同時
焼成もしくはグリーンシートプロセスの採用、フェース
ダウンに配置，実装した半導体素子の裏面側および電源
層もしくは接地層に電気的に接続する導体パッド間の電
気的な接続を導電性ペースト層の硬化で行うことによっ
て、製造工程の簡略化など図られる。そして、 DIE電位
の印加に伴う半導体素子の動作不安定化現象が、全面的
に回避・解消されたマルチチップモジュールを歩留まり
よく提供できる。
【００１９】請求項４および請求項６の発明では、同時
焼成もしくはグリーンシートプロセスの採用、フェース
ダウンに配置，実装した半導体素子の裏面側および電源
層もしくは接地層に電気的に接続する導体パッド間の電
気的な接続をワイヤボンディングで行なっている。そし
て、 DIE電位の印加に伴う半導体素子の動作不安定化現
象が、全面的に回避・解消されたマルチチップモジュー
ルを歩留まりよく提供できる。
【００２０】
【発明の実施の形態】以下、図１ (a)， (b)および図２
(a)， (b)を参照して本発明の実施例を説明する。
【００２１】図１ (a)は第１の実施例において、半導体
素子を搭載・実装する多層配線板の領域を示す平面図、
図１ (b)は第１実施例のマルチチップモジュールの要部
構成を示す断面図である。
【００２２】図１ (a)， (b)において、６はアルミナな
どのセラミックを絶縁体とする同時焼成の厚膜多層配線
板を示し、その厚膜多層配線板６の一主面の所定領域内
には、被接続部となる導体パッド6aを含む配線パターン
を備えている。ここで、厚膜多層配線板６は、たとえば
アルミナを層間絶縁体層として所要の、たとえばタング
ステン（ W）などの信号配線パターン層，電源層および
接地層（グランド層）を内層に内蔵し、かつパターン層
間が適宜接続されるとともに、入出力パッドやAgろう付
けされた入出力リードあるいは入出力ピン（いずれも図
示省略）などを備えている。
【００２３】また、７は厚膜多層配線板６の導体パッド
6aに対応するAl電極を半田バンプ7aを介して電気的に接
続・実装（フェースダウン型実装）されたベアーチップ
型の半導体素子である。さらに、6bは前記厚膜多層配線
板６の導体パッド6aの近傍に導出配置された DIE電位接
続用の導体パッドである。ここで、 DIE電位接続用の導
体パッド6bは、厚膜多層配線板６に内層されている電源
層もしくは接地層（いずれも図示省略）に電気的に接続
している。８は前記 DIE電位接続用の導体パッド6bと、
導体パッド6aに対応させてフェースダウン型に実装され
た半導体素子７の裏面側（上面）とを電気的に接続する
導体層、たとえば導電性樹脂ペーストの硬化層であり、
半導体素子７にかかる DIE電位を電源層もしくは接地層
に落とすように機能するものである。
【００２４】なお、図示は省略したが、一般的には、前
記半導体素子７などの回路部品を搭載・実装した領域
は、この実装領域を囲繞する形で厚膜多層配線板６のシ
ーリングパターン面にAgろうで一体的にろう付けされい
るたとえばコバールもしくは Fe/Ni42アロイなどから成
るウエルドリング面に、開口端縁部をレーザビーム照射
などで金属製キャップを溶着・気密封止し、前記半導体
素子７などを封止する構造を採る。
【００２５】上記構成のマルチチップモジュールについ
て、通常行われている電気的な試験および信頼性の評価
を行ったところ、いずれも良好な結果が得られた。ま
た、このマルチチップモジュールについて、実働を想定
した駆動試験を行ったところ、安定した所要の機能・作
用を呈することが確認された。すなわち、搭載・実装さ
れている半導体素子に動作過程で印加される DIE電位
が、容易に、かつ確実に厚膜多層配線板６の電源層もし
くは接地層に落とされ、安定した動作・性能が保持もし
くは確保され、信頼性の高い機能を呈することが認めら
れた。
【００２６】さらに、上記構成において、 DIE電位接続
用の導体パッド6bと、導体パッド6aに対応させてフェー
スダウン型に実装された半導体素子７の裏面側（上面）
とを電気的に接続を導体層８で行う代りに、ワイヤボン
ディングで行った場合も、同様の作用，効果が認められ
た。
【００２７】図２ (a)は第２の実施例において、半導体
素子を搭載・実装する多層配線板の領域を示す平面図、
図２ (b)は第２実施例のマルチチップモジュールの要部
構成を示す断面図である。
【００２８】図２ (a)， (b)において、６はアルミナな
どのセラミックを絶縁体とする同時焼成の厚膜多層配線
板を示し、その厚膜多層配線板６の一主面の所定領域内
には、半導体素子用の被接続部となる導体パッド6aおよ
びコンデンサ用の被接続部となる一対の導体パッド6cを
含む配線パターンを備えている。ここで、厚膜多層配線
板６は、たとえばアルミナを層間絶縁体層として所要
の、たとえばタングステン（ W）などの信号配線パター
ン層，電源層および接地層（グランド層）を内層に内蔵
し、かつパターン層間が適宜接続されるとともに、入出
力パッドやAgろう付けされた入出力リードあるいは入出
力ピン（いずれも図示省略）などを備えている。
【００２９】また、７は厚膜多層配線板６の導体パッド
6aに対応するAl電極を半田バンプ7aを介して電気的に接
続・実装（フェースダウン型実装）されたベアーチップ
型の半導体素子である。９は前記厚膜多層配線板６の導
体パッド6aの近傍に導出配置されたコンデンサ用導体パ
ッド6cに電気的に接続されたチップコンデンサであり、
前記コンデンサ用導体パッド6cは DIE電位接続用の導体
パッドを兼ねている。ここで、 DIE電位接続用の導体パ
ッドを兼ねるコンデンサ用導体パッド6cは、当然のこと
ながら信号配線を介して厚膜多層配線板６に内層されて
いる電源層（いずれも図示省略）に電気的に接続してい
る。
【００３０】さらに、８は前記 DIE電位接続用の導体パ
ッド6bと、導体パッド6aに対応させてフェースダウン型
に実装された半導体素子７の裏面側（上面）とを電気的
に接続する導体層、たとえばAg系ペーストの硬化層であ
り、半導体素子７にかかる DIE電位を電源層に落とすよ
うに機能する。
【００３１】なお、図示は省略したが、第１の実施例の
場合と同様に、一般的には、前記半導体素子７などの回
路部品を搭載・実装した領域は、この実装領域を囲繞す
る形で厚膜多層配線板６のシーリングパターン面にAgろ
うで一体的にろう付けされいるたとえばコバールもしく
は Fe/Ni42アロイなどから成るウエルドリング面に、開
口端縁部をレーザビーム照射などで金属製キャップを溶
着・気密封止し、前記半導体素子７などを封止する構造
を採る。
【００３２】上記構成のマルチチップモジュールについ
て、通常行われている電気的な試験および信頼性の評価
を行ったところ、いずれも良好な結果が得られた。ま
た、このマルチチップモジュールについて、実働を想定
した駆動試験を行ったところ、安定した所要の機能・作
用を呈することが確認された。すなわち、搭載・実装さ
れている半導体素子に動作過程で印加される DIE電位
が、容易に、かつ確実に厚膜多層配線板６の電源層もし
くは接地層に落とされ、安定した動作・性能が保持もし
くは確保され、信頼性の高い機能を呈することが認めら
れた。
【００３３】さらに、上記構成において、 DIE電位接続
用の導体パッド6bと、導体パッド6aに対応させてフェー
スダウン型に実装された半導体素子７の裏面側（上面）
とを電気的に接続を導体層８で行う代りに、ワイヤボン
ディングで行った場合も、同様の作用，効果が認められ
た。
【００３４】なお、本発明は上記実施例に限定されるも
のでなく、発明の趣旨を逸脱しない範囲でいろいろの変
形を採ることができる。たとえば多層配線板は、アルミ
ナ系の他、窒化アルミ系，ガラスセラミック系などでも
よいし、また、半導体素子の電極に形成するバンプは、
半田製に限らずAuやCu製でもよく、その形成方法もワイ
ヤボンディング法，転写法，メッキ法などでもよい。
【００３５】
【発明の効果】請求項１の発明によれば、動作・駆動過
程で半導体素子に印加される DIE電位が容易に、かつ確
実に電源層もしくは接地層に落とされるので、前記 DIE
電位に起因する動作・性能の不安定化現象が全面的に回
避，解消され、安定した機能を呈するマルチチップモジ
ュールの提供が可能となる。
【００３６】請求項２の発明によれば、抵抗体接続用な
どの導体パッドを利用しながら、動作・駆動過程で半導
体素子に印加される DIE電位が容易に、かつ確実に電源
層もしくは接地層に落とされるので、前記 DIE電位に起
因する動作・性能の不安定化現象が全面的に回避，解消
され、安定した機能を呈するとともに、構成も簡略化さ
れたマルチチップモジュールの提供が可能となる。
【００３７】請求項３〜請求項６の発明によれば、上記
請求項１や請求項２の場合の作用・硬化を呈する高信頼
性のマルチチップモジュールが容易に、かつ歩留まりよ
く提供される。
【図面の簡単な説明】
【図１】(a)は第１の実施例の半導体素子を搭載・実装
する多層配線板の領域を示す平面図、 (b)は第１実施例
のマルチチップモジュールの要部構成を示す断面図。
【図２】(a)は第２の実施例の半導体素子を搭載・実装
する多層配線板の領域を示す平面図、 (b)は第２実施例
のマルチチップモジュールの要部構成を示す断面図。
【図３】従来のマルチチップモジュールの要部構成を示
す断面図。
【符号の説明】
１，６……厚膜多層配線板 1a，6a……導体パッド 1b……信号配線パターン層など 1c，1c′……入出力パッド 1d……Agろう 1e……入出力リード ２，７……半導体素子 2a……半導体素子の電極 2b，7a……バンプ ３……シールリングパターン ４……金属製キャップ 4a……金属製キャップの開口端縁部 ５……半田 6b…… DIE電位接続用の導体パッド 6c……コンデンサ接続用の導体パッド（ DIE電位接続兼
用） ８……導体層

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 電源層および接地層の少なくともいずれ
    かを有する多層配線板と、 前記多層配線板面上にフェースダウン型に実装されたベ
    アチップ型の半導体素子と、 前記電源層もしくは接地層に接続し、かつ多層配線板面
    の半導体素子が実装された近傍に導出された導体パッド
    と、 前記導体パッドに一端が電気的に接続し、他端が半導体
    素子の裏面側へ電気的に接続する導電体とを具備して成
    ることを特徴とするマルチチップモジュール。
  2. 【請求項２】 電源層および接地層の少なくともいずれ
    かを有する多層配線板と、 前記多層配線板面上にフェースダウン型に実装されたベ
    アチップ型の半導体素子と、 前記電源層もしくは接地層に接続し、かつ多層配線板面
    の半導体素子が実装された近傍に導出された抵抗体接続
    用もしくはコンデンサ接続用の導体パッドと、 前記導体パッドに一端が電気的に接続し、他端が半導体
    素子の裏面側電気的に接続する導電体とを具備して成る
    ことを特徴とするマルチチップモジュール。
  3. 【請求項３】 同時焼成もしくはグリーンシートプロセ
    スで、最上層面の所定領域に第１の導体パッドおよび電
    源層もしくは接地層いずれかに接続する第２の導体パッ
    ドを備えた多層配線板を製造する工程と、 前記多層配線板の第１の導体パッド面に、電極を位置決
    め・対応させてベアチップ型の半導体素子をフェースダ
    ウンに配置，実装する工程と、 前記半導体素子の裏面側および第２の導体パッド間を電
    気的に接続する導電性ペースト層を設ける工程と、 前記導電性ペースト層を硬化させる工程とを有すること
    を特徴とするマルチチップモジュールの製造方法。
  4. 【請求項４】 同時焼成もしくはグリーンシートプロセ
    スで、最上層面の所定領域に第１の導体パッドおよび電
    源層もしくは接地層いずれかに接続する第２の導体パッ
    ドを備えた多層配線板を製造する工程と、 前記多層配線板の第１の導体パッド面に、電極を位置決
    め・対応させてベアチップ型の半導体素子をフェースダ
    ウンに配置，実装する工程と、 前記半導体素子の裏面側および第２の導体パッド間をワ
    イヤボンディングで電気的に接続する工程と、を有する
    ことを特徴とするマルチチップモジュールの製造方法。
  5. 【請求項５】 同時焼成もしくはグリーンシートプロセ
    スで、最上層面の所定領域に第１の導体パッド，電源層
    もしくは接地層いずれかに接続する第２の導体パッドお
    よびウエルドリング層を備えた多層配線板を製造する工
    程と、 前記多層配線板の第１の導体パッド面に、電極を位置決
    め・対応させてベアチップ型の半導体素子をフェースダ
    ウンに配置，実装する工程と、 前記半導体素子の裏面側および第２の導体パッド間を電
    気的に接続する導電性ペースト層を設ける工程と、 前記導電性ペースト層を硬化させる工程と、 前記多層配線板のウエルドリング層に、金属製キャップ
    の開口端縁部を位置合わせし、気密に封着する工程とを
    有することを特徴とするマルチチップモジュールの製造
    方法。
  6. 【請求項６】 同時焼成もしくはグリーンシートプロセ
    スで、最上層面の所定領域に第１の導体パッド，電源層
    もしくは接地層いずれかに接続する第２の導体パッドお
    よびウエルドリング層を備えた多層配線板を製造する工
    程と、 前記多層配線板の第１の導体パッド面に、電極を位置決
    め・対応させてベアチップ型の半導体素子をフェースダ
    ウンに配置，実装する工程と、 前記半導体素子の裏面側および第２の導体パッド間をワ
    イヤボンディングで電気的に接続する工程と、 前記多層配線板のウエルドリング層に、金属製キャップ
    の開口端縁部を位置合わせし、気密に封着する工程とを
    有することを特徴とするマルチチップモジュールの製造
    方法。
JP7307350A 1995-11-27 1995-11-27 マルチチップモジュールおよびその製造方法 Withdrawn JPH09148522A (ja)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3509404A1 (de) * 2018-01-05 2019-07-10 ZKW Group GmbH Schaltungsanordnung sowie leuchtvorrichtung und scheinwerfer

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* Cited by examiner, † Cited by third party
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