JPH09146779A - 改善されたタイマ能力を有する集積回路入力／出力プロセッサ - Google Patents

Abstract

(57)【要約】 （修正有） 【課題】 柔軟性がありかつ強化されたＩ／Ｏ能力を備
えた改善されたタイマ能力を有する入力／出力プロセッ
サを提供する。 【解決手段】 Ｉ／Ｏ制御モデュールＩＯＣＭ２５はタ
イマバス７１，７２およびピン／ステータスバス７５〜
７７によって通信するチャネルを有する。チャネル８
６，８７は各タイマバスによりそれぞれのタイマバスに
よりタイムベースチャネル８０，８１から異なるタイム
ベース値へのアクセスが与えられた別個のブロックのチ
ャネルに区分され、タイマバスブロック、例えば８６、
の各チャネルが同時にその対応するタイマバス７１から
同じタイムベース値を受信でき分解能の損失がない。ピ
ン／ステータスバス７５〜７７は同じピン／ステータス
バス、例えば７６、に結合されたチャネル、例えば５
８、の間での制御の同時性を可能にする。ピン／ステー
タスバスおよびタイマバスは独立に区分けできる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は一般的には入力／出
力プロセッサに関し、かつより特定的には改善されたタ
イマ能力を有する入力／出力プロセッサに関する。

【０００２】

【従来の技術】複雑な実時間制御システム、例えば、自
動車用およびロボット用制御システム、のために使用さ
れるデータ処理システムはより精細な制御、より高速の
システム応答、およびより大きな入力／出力（Ｉ／Ｏ）
能力を必要としている。その結果、データ処理システム
によるより高速および改善された入力／出力（Ｉ／Ｏ）
処理の必要性が大幅に増大してきている。マイクロコン
ピュータはより正確な制御のために、デジタルおよびア
ナログの双方で、より高い分解能の出力を提供すること
が期待される。

【０００３】

【発明が解決しようとする課題】より高い周波数の制御
機能に対しては、中央処理ユニット（ＣＰＵ）は、処理
のオーバヘッドのため、必要とされるレートで応答する
ことができないかもしれない。ＣＰＵに過度の負担を与
えることなくより大きな、高速の、および改善されたＩ
／Ｏ処理能力を提供する解決方法が必要である。

【０００４】さらに、マイクロコンピュータは広い範囲
の用途を可能にするため非常に柔軟性があることを要求
される。過去のマイクロコンピュータにおいては、Ｉ／
Ｏ処理の柔軟性はポートまたは単純なタイマチャネルに
関して動作する中央処理ユニット（ＣＰＵ）のソフトウ
エアによって提供されてきた。アナログおよびデジタル
Ｉ／Ｏも同様にＣＰＵのソフトウエアによってリンクさ
れた。しかしながら、Ｉ／Ｏ帯域幅は主としてシステム
のオーバヘッドにより犠牲にされ、それはＣＰＵはすべ
てのＩ／Ｏに関与したためである。従って、柔軟性およ
び増大したＩ／Ｏ能力の双方を提供する解決方法が必要
である。

【０００５】

【課題を解決するための手段】用語「バス」は、デー
タ、アドレス、制御、またはステータスのような、１つ
またはそれ以上の種々の形式の情報を転送するために使
用できる複数の信号または導体に言及するために使用さ
れる。用語「肯定する」および「否定する」は信号、ス
テータスビット、集積回路ピン、または同様の装置を、
それぞれ、その論理的に真のまたは論理的に偽の状態に
することを言及する場合に使用される。もし論理的に真
の状態が論理レベル“１”であれば、論理的に偽の状態
は論理レベル“０”である。また、もし論理的に真の状
態が論理レベル“０”であれば、論理的に偽の状態は論
理レベル“１”である。

【０００６】用語「セットする」は信号、ステータスビ
ット、集積回路ピン、または同様の装置を論理レベル
“１”にすることに言及する場合に使用される。用語
「クリアする」は信号、ステータスビット、集積回路ピ
ン、または同様の装置を論理レベル“０”にすることに
言及する場合に使用される。また、用語「トグルする
（ｔｏｇｇｌｅ）」は信号、ステータスビット、集積回
路ピン、または同様の装置をもし現在の状態が論理レベ
ル“０”であれば論理レベル“１”にし、かつもし現在
の状態が論理レベル“１”であれば論理レベル“０”に
することに言及する場合に使用される。

【０００７】数字に先行する記号“％”はその数字また
は数がその２進またはベース２の形式で表現されること
を示している。数字または数に先行する記号“＄”はそ
の数字または数がその１６進またはベース１６の形式で
表現されていることを示す。用語「集積回路ピン」およ
び用語「ピン」は相互交換可能に使用される。さらに、
用語「集積回路ピン」または「ピン」が使用される場合
は、ボンディングパッド、または集積回路と外部装置に
電気的結合を提供するための任意の導体を代わりに使用
することができる。

【０００８】以下の説明においては、本発明の完全な理
解を与えるために、数多くの特定の詳細事項、例えば特
定のワードまたはバイト長その他、が述べられる。しか
しながら、当業者には本発明はそのような特定の詳細事
項なしに本発明が実施できることは明らかであろう。他
の場合には、不必要な詳細によって本発明に混乱を生じ
ないようにするため回路はブロック図形式で示される。
たいていの場合、タイミングの考察事項その他に関する
詳細は省略されるが、それは本発明の完全な理解を得る
ためにはそのような詳細は必要ではなくかつ関連技術に
おける当業者の習熟の範囲内にあるためである。

【０００９】用語「集積回路ピン」および「ピン」（例
えば、図１の３１〜３５および１９）はこの明細書全体
にわたり使用されるが、これらの用語は、例えば、集積
回路ボンディングパッド、はんだパンプ、ワイヤ導体、
その他のような、電気信号が集積回路へあるいは集積回
路から転送できるようにする任意の形式の装置を含むも
のと考えている。

【００１０】次に図面を参照すると、示された各エレメ
ントは必ずしも比例する大きさで描かれておらずかつ同
様のまたは同じエレメントはいくつかの図面にわたり同
じ参照数字で示されている。

【００１１】入力出力制御モジュール（図１のＩＯＣＭ
２５〜２９を参照）はデータ処理システムに対し柔軟性
および増大したＩ／Ｏ能力の双方を提供する。本発明の
１実施形態では、１つまたはそれ以上のＩＯＣＭ２５〜
２９が中央処理ユニット（ＣＰＵ）１３とは別個の集積
回路に位置しているが、該１つまたはそれ以上のＩＯＣ
Ｍ２５〜２９はバス３０によってＣＰＵ１３と通信す
る。本発明の別の実施形態では、１つまたはそれ以上の
ＩＯＣＭはＣＰＵと同じ集積回路上に配置することがで
きる。例えば、図１を参照すると、他の回路１５はバス
１７によってＣＰＵ１３と通信する入力／出力制御モジ
ュール（ＩＯＣＭ）として実施することができる。

【００１２】おのおののＩＯＣＭ２５〜２９は非常にモ
ジュール方式的なアーキテクチャを使用して設計されて
いる。最も高いレベルにおいて、ＩＯＣＭ２５〜２９の
おのおのの１つはモジュール間バス２４によって他のモ
ジュールと通信できるモジュールである。例えば、１つ
の実施形態では、ＩＯＣＭ２５〜２９のおのおのはアメ
リカ合衆国、テキサス州、オースチンのモトローラ・イ
ンコーポレイテッドから入手可能な、マイクロコンピュ
ータのＭＣ６８ＨＣ３００型ファミリと共に使用できる
モジュールとすることができる。

【００１３】モジュールそれ自体であることに加えて、
ＩＯＣＭ２５〜２９のおのおのの１つはまた、サブモジ
ュール、またはモジュール方式のＩ／Ｏチャネルから構
成される。異なるＩＯＣＭバージョンは「チャネルのシ
リコンライブラリ（ｓｉｌｉｃｏｎ ｌｉｂｒａｒｙ
ｏｆ ｃｈａｎｎｅｌｓ）」からのモジュール方式のチ
ャネルを任意の組合わせで組み合わせることによって容
易に作成できる。チャネルは、デジタルまたはアナログ
Ｉ／Ｏ能力を含めて、異なるハードウエアを有し特定の
動作を遂行する。予期しないＩ／Ｏ機能のための成長経
路を可能にするため、新しいチャネルをライブラリに加
えることができる。従って、異なる構成のモジュール方
式のチャネルを組み合わせて異なるバージョンのＩＯＣ
Ｍ２５〜２９を形成することができる。

【００１４】ＩＯＣＭ２５〜２９の他の重要な特徴はそ
れらのアーキテクチャがユーザがソフトウエアおよびハ
ードウエアの間のタスクを区分できるようにすることで
ある。チャネルは単純な高い頻度または周波数の機能を
達成するために、ハードウエア的に、一緒に動作するよ
うプログラムできる。協力して動作するチャネルは本質
的に高い頻度または周波数のＩ／Ｏ事象を達成するため
のプリプロセッサとして作用する。これは、ＣＰＵから
すべてのＩ／Ｏ事象のソフトウエアサービスの負担を軽
減することにより、あるいはＣＰＵに対しより低い頻度
または周波数のＩ／Ｏ事象のソフトウエアサービスのみ
を行うことを要求することにより、より精細な制御およ
びより高速のシステム応答を提供する上で最も重要なこ
とである。

【００１５】おのおののＩＯＣＭ２５〜２９のデジタル
Ｉ／Ｏセクションはそれが達成できるＩ／Ｏ機能の数お
よび特性の双方で柔軟性がある。おのおののＩＯＣＭ２
５〜２９はそれがピン、チャネル、およびバスの数に関
してモジュール方式であるため、この柔軟性を達成す
る。すなわち、チャネルの数とは独立に、「チャネルの
シリコンライブラリ」から異なるＩＯＣＭバージョンを
容易に作成することができ、かつ集積回路ピンもまた加
えることができる。ＩＯＣＭ２５〜２９のアーキテクチ
ャはまた種々のＩＯＣＭバージョンにおいてチャネルの
数が増大したときデータおよび制御のためのより多くの
バスを加えることを可能にする。新しいチャネルもまた
設計しかつライブラリに加えることができ、将来のＩ／
Ｏ機能のための成長経路を提供することができる。

【００１６】ＩＯＣＭ２５〜２９のアーキテクチャの第
２の重要な観点はチャネルが、ハードウエア的に、一緒
に動作して単純な高頻度または高周波機能を達成するよ
うプログラムできることである。ユーザがタスクをソフ
トウエアとハードウエアとの間で区分できるようにする
ことはシステムにおけるＣＰＵ割込みの数を低減するこ
とによってシステムのスループットを最大にする上で重
要である。

【００１７】複雑な実時間制御システムによって必要と
されるＩ／Ｏ処理の内のかなりの量は同じタイプのタイ
マ機能を含む。従って、比較的小さなライブラリのチャ
ネルを異なる方法で組み合わせて大部分の顧客の要求に
合致する多様なＩＯＣＭ２５〜２９を形成することがで
きる。

【００１８】本発明の１実施形態においては、チャネル
のライブラリはいくつかの異なるカテゴリまたはタイプ
のチャネルを含み、すなわち、「ワークチャネル（ｗｏ
ｒｋｃｈａｎｎｅｌｓ）」、「タイムベースチャネル
（ｔｉｍｅｂａｓｅ ｃｈａｎｎｅｌｓ）」、および
「その他のチャネル（ｏｔｈｅｒ ｃｈａｎｎｅｌ
ｓ）」である。このカテゴリ名は同様の機能または構造
を有するチャネルが一緒にグループ化できるようにす
る。「ワークチャネル」は、時間事象が発生した場合に
入力値を捕捉し、整合事象が発生したときに信号を提供
し、かつカウントを行うような、典型的なタイマ機能を
達成するチャネルを含む。ワークチャネルはまた基本的
なタイマ機能のより複雑な組合わせを形成するチャネル
を含む。例えば、整合およびカウンタ機能の双方を達成
するチャネルは整合事象の数をカウントしかつ所定の数
の整合事象が発生した後にのみ信号を提供するようにす
ることができる。

【００１９】本発明の１実施形態では、ワークチャネル
は、（１）捕捉チャネル（ＣＣ）、（２）整合チャネル
（ＭＣ）、（３）カウンタチャネル（ＣＭＴＣ）、
（４）エンジンのためのスパークタイミングを提供する
ためにタイマ機能の組合わせを行うためのスパーク統合
チャネル（ｓｐａｒｋ ｉｎｔｅｇｒａｔｅｄ ｃｈａ
ｎｎｅｌ：ＳＩＣ）、（５）エンジンのための燃料注入
タイミングを提供するためにタイマ機能の組合わせを行
う燃料統合チャネル（ｔｕｅｌ ｉｎｔｅｇｒａｔｅｄ
ｃｈａｎｎｅｌ：ＦＩＣ）、および（６）データ値の
格納のために２ディープＦＩＦＯ（２−ｄｅｅｐ ＦＩ
ＦＯ）を提供するためのデュアルＦＩＦＯチャネル（Ｄ
ＦＣ）を含む。デュアルＦＩＦＯチャネル（ＤＦＣ）は
タイマ機能を行わないが、代わりにデータ格納機能を提
供する。

【００２０】本発明の１実施形態では、タイムベースチ
ャネルは、（１）タイマバスのマスタまたはスレイブ制
御を提供するためのタイマバス制御チャネル（ＴＢＣ
Ｃ）、（２）４つまでのタイムベースを提供するための
ディグリークロックチャネル（ｄｅｇｒｅｅ ｃｌｏｃ
ｋ ｃｈａｎｎｅｌ：ＤＣ）、および（３）内部的にま
たは外部的に発生できるタイムベースを提供するための
タイマチャネル（ＴＣ）を含む。本発明の１実施形態で
は、前記タイマチャネルは１つまたはそれ以上のワーク
チャネルによってあるいは１つまたはそれ以上の外部信
号によって制御することができる（例えば、クロッキン
グされ、モジュラス値をロードされ、あるいはカウント
の方向が決定される）。

【００２１】本発明の１実施形態では、前記他のチャネ
ルは、（１）シリアル転送を行うための同期シリアルチ
ャネル、（２）シリアル転送を行うための非同期シリア
ルチャネル、（３）ワークチャネルおよび集積回路ピン
をインタフェースするためのピン制御チャネル（ＰＣ
Ｃ）、（４）内部モジュール間バスを集積回路の外部の
バスにインタフェースするためのスレイブ外部バスイン
タフェースチャネル（ＳＥＢＩ）、（５）バージョンの
間で変わり得るカスタム化されたまたは特殊化された回
路を含むグローバルリソースチャネル（ｇｌｏｂａｌ
ｒｅｓｏｕｒｃｅｃｈａｎｎｅｌ：ＧＲＣ）（例えば、
あるクロックおよびいくつかのシステム保護機能）、
（６）内部モジュール間バスへインタフェースするため
のスレイブバスインタフェースチャネル（ＳＢＩＵ）、
（７）内部モジュール間バス（ＩＭＢ）を前記ディグリ
ークロックへとインタフェースするためのマスタバスイ
ンタフェースチャネル（ＭＢＩＵ）（ＣＰＵの障害の場
合、すべてのＣＰＵ書込みは１つの所定のレジスタを除
き防止され、前記ＭＢＩＵはディグリークロックが前記
ＩＭＢをテイクオーバ（ｔａｋｅ ｏｖｅｒ）し、かつ
前記ＭＢＩＵはＣＰＵなしに、自動車用のエンジンのよ
うな、システムを運転するようあるチャネルを再構築す
る）、および（８）試験の目的に使用される回路を含む
テストチャネル、を含む。

【００２２】本発明の１実施形態においては、前記シリ
アルチャネルは１つまたはそれ以上の対応する集積回路
ピンに対し直接的な制御を持つことができ、あるいはピ
ン制御チャネルによって対応する集積回路ピンの使用を
行うことができることに注意を要する。

【００２３】本発明の１実施形態では、厳密にいえばチ
ャネルのライブラリの一部ではないが、モジュール方式
で設計されかつ１つまたはそれ以上のチャネルを結合す
るために使用できる付加的な回路がある。例えば、ピン
制御共有論理（ｐｉｎ ｃｏｎｔｒｏｌ ｓｈａｒｅ
ｌｏｇｉｃ）は２つの隣接するピン制御チャネル（ＰＣ
Ｃ）がバス情報を共有することができるようにするため
２つの隣接するＰＣＣの間で結合することができる。本
発明の別の実施形態はすべてのそのような接続回路（ｃ
ｏｎｎｅｃｔｉｖｉｔｙ ｃｉｒｃｕｉｔｒｙ）をチャ
ネルのライブラリの一部として含むことができる。

【００２４】おのおののワークチャネルは入力および出
力事象を含む数多くのプログラム可能な特徴的機能を提
供する。入力事象の発生源は集積回路ピンまたは他のワ
ークチャネルとすることができ、一方出力事象は集積回
路ピンまたは他のワークチャネルに影響を与えることが
できる。入力捕捉および隣接ワークチャネル間のデータ
転送のような、チャネル動作は入力事象によって制御で
きる。逆に、ワークチャネルの出力事象、または集積回
路ピン、はワークチャネルおよびワークチャネルの間の
データ転送の動作に影響を与えることができる。おのお
ののワークチャネルの他の特徴的機能は入力事象に対し
て行われるべきワークチャネル動作を規定する選択可能
な構築モードまたは出力事象を生じる結果となる動作で
ある。これらおよび他の特徴的機能はワークチャネルが
一緒に動作して広い範囲のＩ／Ｏ機能を達成するようプ
ログラムできるようにする。

【００２５】チャネルのライブラリに含まれるチャネル
は異なるバージョンのＩＯＣＭ２５〜２９を作成するた
め種々の組合わせで加えることができる。本発明の別の
実施形態ではＩＯＣＭ２５〜２９を形成するために使用
されるチャネルのライブラリにおいてより多くの、より
少ない、または異なるチャネルを持つことができる。モ
ジュール方式のアーキテクチャおよびモジュール方式の
チャネルの柔軟性あるライブラリを使用することによ
り、広い範囲の顧客のＩ／Ｏ要求に高速かつ効率的な方
法で適合させることができる。

【００２６】

【発明の実施の形態】図１は、データ処理システム１０
を示す。データ処理システム１０はＣＰＵ集積回路１
２、および入力／出力（Ｉ／Ｏ）集積回路２２を有す
る。ＣＰＵ集積回路１２は中央処理ユニット（ＣＰＵ）
１３、システム統合モジュール（ｓｙｓｔｅｍ ｉｎｔ
ｅｇｒａｔｉｏｎ ｍｏｄｕｌｅ）１４、および他の回
路１５を含み、これらはバス１７によって双方向的に結
合されている。システム統合モジュール１４はバス３０
に双方向的に結合された外部バスインタフェース回路１
６を含む。他の回路１５はバスインタフェース回路１８
を含む。他の回路１５は集積回路ピン１９によってＣＰ
Ｕ集積回路１２の外部に任意選択的に結合される。

【００２７】Ｉ／Ｏ集積回路２２は、バス２４によって
双方向的に結合された、回路２５〜２９および外部バス
インタフェース回路２３を含む。外部バスインタフェー
ス回路２３はＣＰＵ集積回路１２から情報を転送しかつ
受信するために双方向的にバス３０に結合されている。
Ｉ／Ｏ制御モジュール回路２５〜２９は集積回路ピン３
１〜３５によってＩ／Ｏ集積回路２２の外部に結合され
ている。本発明の別の実施形態では、図１のブロック３
１〜３５は集積回路ピンではなく集積回路ボンディング
パッドを表す。おのおののモジュール２５〜２９はチャ
ネルのライブラリ（例えば図２を参照）からの１つまた
はそれ以上のチャネルを含む。モジュール２５〜２９の
おのおのはまた１つまたはそれ以上のチャネルを内部モ
ジュール間バス２４にインタフェースするためのスレイ
ブバスインタフェースチャネル（ＳＢＩＵ）３６〜４０
を含む。

【００２８】本発明の別の実施形態は１つまたはそれ以
上のモジュール２５〜２９を有するものとすることがで
きる。おのおのそれ自身のバスインタフェース３６〜４
０を有する１つまたはそれ以上のモジュール２５〜２９
へのチャネルの区分けはモジュール２５〜２９の内部の
バスに関するローディングの制約による。おのおののモ
ジュール２５〜２９に含まれるチャネルの数は各モジュ
ール２５〜２９内の内部バスに対する結果としてのロー
ディングよって決定される。アーキテクチャのモジュー
ル化はおのおののモジュール２５〜２９がチャネルのラ
イブラリからの異なるチャネルを使用して形成できるよ
うにする。従って、おのおののモジュール２５〜２９は
個々の顧客の要求に対してカスタム化することができ
る。

【００２９】＜モジュール方式チャネルアーキテクチャ
の特徴的機能＞モジュール方式のチャネルを使用するこ
とに加えて、本発明はまた種々のチャネルの間で情報を
転送するために使用されるチャネルバスへのモジュール
方式のアプローチを使用する。チャネルの構成はＩＯＣ
Ｍバージョンの間で変わるから、チャネルバス構造は柔
軟性がなければならない。

【００３０】図１および図２を参照すると、本発明の１
実施形態においては、ＩＯＣＭ（例えば、ＩＯＣＭ２
５）内のチャネルはチャネルバスによって通信する。以
下のチャネルバスはＩＯＣＭ内のチャネルを横断するこ
とができる。すなわち、（１）モジュール間バス（ＩＭ
Ｂ）２４のアドレスおよびデータ導体、（２）１つまた
はそれ以上のタイマバス、および（３）１つまたはそれ
以上のピン／ステータスバス、である。チャネルはまた
隣接チャネルの間でデータフローを可能にするためお互
いの間で相互接続経路を持つことができる。モジュール
間バス２４のアドレスおよびデータ導体はチャネルレジ
スタ、制御レジスタ、およびステータスレジスタへのア
クセスを提供する。本発明の１実施形態では、バスイン
タフェース回路３６〜４０（図１を参照）はその特定の
ＩＯＣＭ２５〜２９がアドレスされているかを判定する
ためにグローバルアドレスデコードを行うことができる
が、すべてのローカルアドレスデコードは各チャネル内
で行われる。

【００３１】＜タイマバス構造＞図２を参照すると、本
発明は他のチャネルに送信または放送（ｂｒｏａｄｃａ
ｓｔ）することができるタイムベースの数を増大するた
めマスタおよびスレイブタイマバス制御チャネル（ＴＢ
ＣＣ）６１〜６４を使用することによりセグメントに容
易に区分することができる１つまたはそれ以上のタイマ
バス７１〜７２を使用する。

【００３２】ＩＯＣＭ２５〜２９のアーキテクチャおよ
びバス構造はその長さに沿って任意の場所でタイマバス
を容易に区分（ｓｅｇｍｅｎｔ）する方法を提供する。
その結果、チャネルはおのおののタイマバスによってそ
れらのそれぞれのタイマバスによる異なるタイムベース
へのアクセスが提供される別個のブロックのチャネルへ
と区分される。１つのタイマバスブロック内のチャネル
は分解能の損失の可能性なしに異なる機能（単数または
複数）を行うために使用することができ、それはタイマ
バスブロック内の各チャネルは該タイマバスから同じタ
イムベース値を受けることができるためである。

【００３３】一例として、図２を参照すると、タイマバ
ス７１は「ワークおよび他のチャネル（ｗｏｒｋ ＆
ｏｔｈｅｒ ｃｈａｎｎｅｌｓ）」８６と名付けられた
チャネルのブロックに対応し、かつタイマバス７２はワ
ークおよび他のチャネル８７と名付けられたチャネルの
ブロックに対応する。タイマバス７１はタイムベース値
をワークおよび他のチャネル８６に転送するために使用
され、かつ同様にタイマバス７２はタイムベース値をワ
ークおよび他のチャネル８７に転送するために使用され
る。

【００３４】各タイマバス７１〜７２のおのおのの一端
はマスタタイマバス制御チャネル（ＴＢＣＣ）によって
表わされまたは線引きされ（ｄｅｌｉｎｅａｔｅｄ）、
かつタイマバスの他端はスレイブタイマバス制御チャネ
ル（ＴＢＣＣ）によって表わされまたは線引きされてい
ることに注意を要する。例えば、タイマバス７１の一端
はマスタタイマバス制御チャネル（ＴＢＣＣ）６１によ
って線引きされ、かつタイマバス７１の他端はスレイブ
タイマバス制御チャネル（ＴＢＣＣ）によって線引きさ
れている。同様に、タイマバス７２の一端はマスタタイ
マバス制御チャネル（ＴＢＣＣ）６３によって線引きさ
れ、かつタイマバス７２の他端はスレイブタイマバス制
御チャネル（ＴＢＣＣ）６４によって線引きされてい
る。マスタおよびスレイブタイマバス制御チャネルはタ
イマバスの各部分またはセグメントを線引きするために
使用されている。

【００３５】図２を参照すると、タイマバス７１および
タイマバス７２は、それらが同時に異なる組のタイムベ
ース値を転送できなければならないため、異なる導体を
使用しなければならないことを認識することが重要であ
る。しかしながら、タイマバス７１およびタイマバス７
２は概念的には別個のバスと考えることができ、あるい
はそれらは概念的には同じグローバルタイマバスの異な
る部分またはセグメントと考えることができる。この意
味で、グローバルタイマバスはすべての必要なタイムベ
ース値を集積回路２２上のすべての必要なワークおよび
他のチャネルに転送するためのバスと考えられる。重要
な点は、同時に転送されなければならないおのおのの組
のタイムベース値に対し、異なる組のタイマバス導体が
使用されなければならないことである。これらの別個の
組の導体は別個のバスと考えることができ、あるいは１
つのグローバルバスの別個の部分またはセグメントと考
えることができる。

【００３６】本発明のいくつかの実施形態では、マスタ
タイマバス制御チャネル（ＴＢＣＣ）のみを使用してタ
イマバスを制御することができる。スレイブタイマバス
制御チャネル（ＴＢＣＣ）は１つのブロックのタイムベ
ースチャネルによって提供されるタイムベース値が２つ
のタイマバスの間で共有されるべき場合にのみ必要とさ
れる。あるいは、マスタＴＢＣＣは２つのタイマバスの
間でタイムベース値を共有できるようにするためスレイ
ブＴＢＣＣの代わりに使用することができる。例えば、
図２を参照すると、もしタイマバス７２がタイムベース
チャネル８１からのタイムベース値のみを必要とすれ
ば、スレイブＴＢＣＣ６４は必要とされないであろう。
スレイブＴＢＣＣ６４はタイムベースチャネル８２から
のタイムベース値をタイマバス７２に提供するために使
用される。スレイブＴＢＣＣ６４はマスタＴＢＣＣ６３
によって制御される。

【００３７】本発明の別の実施形態はタイマバスに結合
されたおのおののブロックのチャネル内により少ない、
より多くの、あるいは異なるチャネルを含むことができ
る。例えば、ワークおよび他のチャネル８６および８７
は利用可能なチャネルのライブラリからより多くの、よ
り少ない、または異なるワークチャネルまたは他のチャ
ネルを含むことができる。

【００３８】モジュール方式のチャネルの基礎単位（ｂ
ｕｉｌｄｉｎｇ ｂｌｏｃｋｓ）からなるタイマシステ
ムにおいては、セグメント化されたタイマバス構造は、
分解能を犠牲にする可能性なしに、タイマシステムの異
なる部分へ、タイマバスの長さに沿った任意の場所に複
数のかつ異なるタイムベースを容易に提供する方法を与
える。

【００３９】例えば、典型的なタイマシステムにおいて
は、ワークおよび他のチャネル８６は第１の所定の分解
能を備えたあるタイムベースへのアクセスを必要とする
かもしれず、一方ワークおよび他のチャネル８７は、第
２の所定の分解能を有する付加的なタイムベースに加え
て、チャネル８６に関連する同じタイムベースのいくつ
かへのアクセスを必要とするかもしれない。本発明はお
のおののＩＯＣＭ２５〜２９にわたり必要な場合グロー
バルタイマバスをセグメント化する。その結果、おのお
のの個別のタイマバス（例えば、７１および７２）に対
応するチャネルは分解能を犠牲にする可能性なしにそれ
らの必要とされる機能を行うためにそれらが必要なタイ
ムベースを受けとる。

【００４０】また、サポートされなければならない多数
の機能のため、タイマバスが非常に長くなる可能性があ
るタイマシステムにおいては、本発明は該タイマバスの
おのおのの部分に対し十分なドライブ能力を保証するた
めタイマバスをセグメント化する方法を提供する。

【００４１】本発明においては、タイマバスはタイムベ
ースチャネル（例えば、図２のタイムベースチャネル８
０の内の１つ）からタイムベース値を受けかつこのタイ
ムベース値を１つまたはそれ以上のワークおよび他のチ
ャネル（例えば、図２のワークおよび他のチャネル８
６）に提供する。タイムベース値を複数のワークおよび
他のチャネルに同時に提供することにより、ワークおよ
び他のチャネルの間でコヒーレンシー（ｃｏｈｅｒｅｎ
ｃｙ）が維持される。

【００４２】本発明の１実施形態では、前記タイマバス
は時間多重化された（ｔｉｍｅ−ｍｕｌｔｉｐｌｅｘｅ
ｄ）バスであり、該バスは８つまでのタイムベースチャ
ネルが同じタイマバス上に時間多重された８つまでの異
なるタイムベース値を提供できるようにする。本発明の
別の実施形態では、前記タイマバスは時間多重化されて
いなくてもよく、あるいは異なる数の時間セグメントへ
と時間多重化することができる。

【００４３】図２を参照すると、本発明の１実施形態で
は、マスタタイマバス制御チャネル（ＴＢＣＣ）６１は
タイムベースチャネル８０の内のどの１つまたはそれ以
上およびタイムベースチャネル８１の内のどの１つまた
はそれ以上がタイマバス７１上にドライブされるタイム
ベース値を提供できるかを選択する。もしマスタＴＢＣ
Ｃ６１がタイムベースチャネル８０の内の１つ、例えば
タイマチャネル９１、を選択すれば、マスタＴＢＣＣ６
１はタイマバス７１をタイマチャネル９１によって提供
されるタイムベース値によってドライブする。しかしな
がら、もしマスタＴＢＣＣ６１がタイムベースチャネル
８１の内の１つ、例えばタイマチャネル９２、を選択す
れば、スレイブＴＢＣＣ６２はタイマバス７１をタイマ
チャネル９２によって提供されるタイムベース値によっ
てドライブする。従って、マスタＴＢＣＣのみがどのタ
イムベースチャネルがタイムベース値を提供するかを選
択するが、マスタおよびスレイブＴＢＣＣの双方がタイ
ムベースチャネルからタイムベース値を受けることがで
きかつタイマバスをそのタイムベース値によってドライ
ブすることができる。

【００４４】本発明の１実施形態では、各々のマスタＴ
ＢＣＣは対応するスレイブＴＢＣＣへのすべての制御を
提供する。各々のマスタＴＢＣＣにおける制御レジスタ
格納ビットはタイマバスの８つの時分割多重化されたウ
ィンドウの内の各々の１つの間にどのタイムベース選択
信号がアクティブになるかを制御するために使用される
（例えば、ＴＢＣＣ６１における制御レジスタ格納ビッ
ト６８およびＴＢＣＣ６３における制御レジスタ格納ビ
ット６９）。マスタＴＢＣＣからのタイムベース選択信
号は（タイムベースチャネル８０からの）マスタＴＢＣ
Ｃまたは（タイムベースチャネル８１からの）スレイブ
ＴＢＣＣを通して対応する時分割多重化されたタイマバ
ス７１へゲーティングされるべきアクティブなタイムベ
ースを選択するために使用される。

【００４５】図２を参照すると、タイムベース選択信号
５０は従ってマスタＴＢＣＣ６１からマスタＴＢＣＣ６
１に関連するタイムベースチャネル８０へと、およびマ
スタＴＢＣＣ６１からワークおよび他のチャネル８６に
わたりスレイブＴＢＣＣ６２へおよびその関連するタイ
ムベースチャネル８１へ及ばなければならない。さら
に、タイムベース選択信号５０はワークおよび他のチャ
ネル８６によって整合または捕捉のようなある動作をい
つ行うべきかを知るため、どのタイムベースがタイマバ
ス７１上で物理的にアクティブであるかを決定するため
に使用される。従って、タイムベース選択信号５０は効
果的にタグ値をマスタＴＢＣＣ６１からワークおよび他
のチャネル８６へ、タイムベースチャネル８０へ、およ
びタイムベースチャネル８１へ転送する。タイムベース
選択信号５０によって転送されるタグ値はどのタイムベ
ースが現在タイマバス７１上で利用可能かを示す。

【００４６】本発明の１実施例においては、図２に示さ
れた各チャネルは１つまたはそれ以上のユーザがプログ
ラム可能なチャネル制御レジスタ２６０（図１３を参
照）を有する。異なるタイプのチャネルが幾つかの同じ
レジスタを持つことができ、かつ幾つかの異なるレジス
タを持つことができる。図２および図１３を参照する
と、本発明の１実施形態では、８０，８１および８６に
おけるチャネルの各々の１つ、ならびにチャネル６１お
よび６２の各々、は図１３に示されるように結合された
１つまたはそれ以上のチャネルレジスタ２６０を有す
る。

【００４７】図１３を参照すると、チャネル制御レジス
タ２６０の部分２６４は符号化されても良くあるいは符
号化されなくても良いユーザがプログラム可能なタグ値
を格納する。もし該タグ値が符号化されれば該符号化さ
れたタグ値はデコーダ回路２６１に提供され、該デコー
ダ回路２６１はデコードされたタグ値を出力に提供す
る。デコードされたタグ値は次にタイムベース選択信号
５０によって提供されるタグ値と比較される。もしデコ
ードされたタグ値がタイムベース選択信号５０に関して
ドライブされるタグ値と整合すれば、整合信号２６３が
肯定されて該チャネルに該チャネルがタイムベース値を
タイマバスに提供するか（タイムベースチャネルに対
し）あるいはタイムベース値をタイマバスから受信する
か（ワークおよび他のチャネルに対し）を指示する。

【００４８】本発明の別の実施形態では、チャネル制御
レジスタ２６０の部分２６４に格納されたタグ値は符号
化されない。その結果、デコーダ２６１は必要とされな
い。かわりに、部分２６４は直接マルチプレクサ（ＭＵ
Ｘ）回路２６２の入力に提供される。部分２６４はＭＵ
Ｘ回路２６２への制御入力として使用され出力に整合信
号２６３として提供するためにタイムベース選択信号５
０の内の１つを選択する。

【００４９】本発明のタイマバス構造は以下の能力をサ
ポートする。第１に、タイマバス構造はその長さにわた
り任意の場所での区分化またはセグメンティション（ｓ
ｅｇｍｅｎｔａｔｉｏｎ）を可能にする。第２に、それ
は１対のタイマバス制御チャネル（ＴＢＣＣ）、即ちマ
スタＴＢＣＣおよびスレイブＴＢＣＣ、がタイマバスの
セグメンティションを制御できるようにする。第３に、
それは同じタイムベースチャネル（例えば、図２のタイ
ムベースチャネル８１）が同じタイムベースチャネルを
２つの異なるタイマバスセグメント（例えば、タイマバ
ス７１および７２）へ同時に提供できるようにする。

【００５０】第４に、本発明のタイマバス構造は各々の
タイマバスセグメントがＮ個の時分割多重化されたタイ
ミングウィンドウへと分割できるようにする。第５に、
前記タイマバス構造は各々のタイマバスセグメントのＮ
のタイミングウィンドウの各々の間にドライブされるべ
きＭのタイムベース値の内のいずれか１つを選択するた
めにユーザのプログラム可能性をサポートする。例え
ば、図２のタイムベースチャネル８１は種々の数のタイ
ムベースチャネル（例えば、タイマチャネル９２および
タイマチャネル９５）を含むことができる。各々のタイ
ムベースチャネルは１つまたはそれ以上のタイムベース
値をタイマバス７１へ、タイマバス７２へ、あるいはタ
イマバス７１および７２へ同時に提供できる。数字Ｎお
よびＭは正の整数である。

【００５１】一例として、図２を参照すると、本発明の
１実施形態では、タイムベースチャネル８１は５つのタ
イムベース値を提供でき（即ち、Ｍ＝５）、この場合タ
イマチャネル９２は２つのタイムベース値“Ａ”および
“Ｂ”を提供し、かつタイマチャネル９５は３つのタイ
ムベース値“Ｃ”，“Ｄ”および“Ｅ”を提供し、そし
てタイマバス７１およびタイマバス７２は各々８つのタ
イミングウィンドウ内へ時間多重できる（即ち、Ｎ＝
８）。タイマバス７１の８つのタイミングウィンドウは
以下のタイムベース値、Ａ，Ｄ，Ａ，Ｂ，Ａ，Ｄ，Ａ，
Ｃをドライブすることができ、これらはもちろんタイマ
バス７１の次の８つのタイミングウィンドウの間に反復
される。これに対し、タイマバス７２の８つのタイミン
グウィンドウは以下のタイムベース値、Ｂ，Ｄ，Ｂ，
Ｄ，Ｂ，Ｄ，Ｂ，Ｄをドライブすることができ、これら
はもちろんタイマバス７２の次の８つのタイミングウィ
ンドウの間に反復される。第２および第６のタイミング
ウィンドウの間に、双方のタイマバス７１およびタイマ
バス７２はタイマチャネル９５によって提供される同じ
タイムベース値“Ｄ”をドライブする。

【００５２】図１５は、タイマバス（例えば、図２のタ
イマバス７１）の異なるタイムスロットの間にユーザが
どのようにして１つまたはそれ以上のタイムベース値
（即ち、ＴＢ１，ＴＢ２，ＴＢ３，ＴＢ４，ＴＢ５，Ｔ
Ｂ６，ＴＢ７およびＴＢ８）を選択的に提供できるかを
示す８つの例を示している。タイムベースチャネル８０
の各々の１つはタイムベース値ＴＢ１〜ＴＢ８の内の１
つを提供する。タイムベースチャネル８０の各々の１つ
はタグ値を格納するユーザがプログラム可能なレジスタ
格納ビット２６４（図１３を参照）を有する。前記タイ
ムベース選択信号５０がタイムベースチャネルにおける
プログラムされたタグ値に整合するタグ値をドライブす
る各々のタイムスロットの間に、そのタイムベースチャ
ネルは、そのタイムベース値（即ちタイムベース値ＴＢ
１〜ＴＢ８の内の１つ）によって、タイムベースソース
バス２７１（図１４を参照）をドライブし、かつ従って
タイマバス７１をドライブする。

【００５３】本発明の別の実施形態では、タイムベース
チャネルは、該チャネルがタイマバス７１に提供できる
各々の別個のタイムベース値（ＴＢ１〜ＴＢ８）に対し
一組のプログラム可能なレジスタ格納ビット２６４を持
つことができることに注意を要する。各々の組のプログ
ラム可能なレジスタ格納ビット２６４は格納ビット２６
４へ書込みアクセスを行うことによりプログラムできる
（例えば、図１のＣＰＵ１３から）。本発明の別の実施
形態では、タグ格納ビット２６４はかわりにマスクプロ
グラム可能とし、それによってそれらがＩ／Ｏ集積回路
２２の製造の間に一度固定された所定の値にプログラム
されるようにすることができる。

【００５４】タイムベースチャネル８１に加えて、タイ
ムベースチャネル８０もまたユーザによってタイマバス
７１のための１つまたはそれ以上のタイムベース値を提
供するためプログラムできることに注意を要する。同様
に、タイムベースチャネル８１に加えて、タイムベース
チャネル８２もまたタイマバス７２に対する１つまたは
それ以上のタイムベース値を提供するためユーザによっ
てプログラムできる。従って、選択されかつタイマバス
７１上にドライブするため利用できるタイムベース値の
合計数はタイムベースチャネル８０およびタイムベース
チャネル８１の双方によって提供されるタイムベース値
の和である。同様に、選択されかつタイマバス７２上に
ドライブするため利用できるタイムベース値の合計数は
タイムベースチャネル８１およびタイムベースチャネル
８２の双方によって提供されるタイムベース値の和であ
る。

【００５５】本発明のタイマバス構造のさらに他の能力
がある。第６に、本発明のタイマバス構造は共通のタイ
マバスセグメント（例えば、タイマバス７１）への複数
のタイムベース値のゲーティングを制御するためにマス
タおよびスレイブタイマバス制御チャネル（例えば、図
２のＴＢＣＣ６１および６２）を使用する。タイムベー
ス選択信号５０はタイムベースチャネル８０および８１
における各々のタイムベースチャネルに対し１つの選択
信号を含む。マスタＴＢＣＣ６１は適切なタイミングウ
ィンドウの間にタイムベース選択信号５０の内の１つを
肯定することによりタイマバス７１へゲーティングする
ためあるタイムベースチャネルを選択する。

【００５６】第７に、本発明のタイマバス構造はワーク
および他のチャネル８６が前記タイムベースチャネルの
内のどの１つが現在タイマバス７１にタイムベース値を
提供しているかを判定するためタイムベース選択信号５
０を監視できるようにする。その結果、ワークおよび他
のチャネル８６の各々の１つはタイマバス７１からの選
択されたタイムベース値の整合または捕捉のような、そ
れらのそれぞれの動作をいつ行うかを決定することがで
きる。ワークおよび他のチャネル８６はタイムベース選
択信号５０によって決定される、適切な時間にタイマバ
ス７１を読み取り、かつタイマバス７１から読み取った
タイムベース値を使用して動作を行う。

【００５７】〈タイムベースチャネルおよびタイムベー
ス同期〉図２を参照すると、本発明は、タイマバス（例
えば、７１，７２）によりワークおよび他のチャネル８
６および８７に提供されるタイムベース値を発生するた
めに１つまたはそれ以上のタイムベースチャネル（例え
ば、８１）を使用する。ＩＯＣＭ２５〜２９（図１を参
照）のアーキテクチャアおよびバス構造は各々のＩＯＣ
Ｍを別個のブロックのワークおよび他のチャネル（例え
ば、８５〜８７）に区分しこれらの別個のブロックのワ
ークおよび他のチャネルは種々のタイムベースチャネル
（例えば、８０〜８１）へのアクセスが提供される。１
つのブロック内のワークおよび他のチャネルは分解能の
損失の可能性なしに異なる機能（単数または複数）を行
うために使用でき、それはブロックの各々のワークおよ
び他のチャネルはタイマバスから同じタイムベース値を
受けることができるからである。

【００５８】本発明の１実施形態においては、タイムベ
ースチャネル（例えば、８０，８１）は以下のものの内
の１つまたはそれ以上を含むことができる。即ち、
（１）タイマバスのマスタまたはスレイブ制御を提供す
るためのタイマバス制御チャネル（ＴＢＣＣ）、（２）
４つまでのタイムベースを提供するためのディグリーク
ロック（ｄｅｇｒｅｅ ｃｌｏｃｋ）チャネル（Ｄ
Ｃ）、（３）内部的にまたは外部的に発生できるタイム
ベースを提供するためのタイマチャネル（ＴＣ）。

【００５９】図２および図１４を参照すると、本発明の
１実施形態では、タイムベースチャネル８０の各々の１
つはタイムベースソースバス２７１に結合されている。
タイムベースソースバス２７１はタイマバス７１と同様
にして時間多重化される。タイムベースチャネル８０の
各々の１つはタイムベース選択信号５０のタグ値をレジ
スタ部分２６４（図１３を参照）に格納されたユーザプ
ログラムされるタグ値と比較する。もし整合が検出され
れば、整合を有するチャネルはタイムベースソースバス
２７１をそのチャネルのタイムベースによってドライブ
する。整合を検出しなかったチャネルはこの特定の時間
インターバルの間にタイムベースソースバス２７１をド
ライブしない。結合論理２７０（図１４を参照）が使用
されて次のタイムベース値をタイムベースソースバス２
７１からタイマバス７１に適切な時間に提供する。

【００６０】複雑なデータ処理システム（例えば、図１
７におけるデータ処理システム３１５）はタイマバスの
ドライブ能力、タイマバス上のデータ変更の頻度または
周波数、種々のタイマシステムの物理的な配置、あるい
はルーティングの事項のため単一のタイムベースによっ
て機能するにはあまりにも大きすぎる。幾つかのデータ
処理システムにおいては、タイマシステムを幾つかのモ
ジュール（図１６を参照）の間であるいは幾つかの集積
回路（図１７を参照）の間でさえも区分する必要がある
かもしれない。幾つかの集積回路の間での区分は、総合
的なシステムの大きさのため、あるいは電力出力ドライ
バ、アナログ入力調整、および複雑なデジタル回路のよ
うな異なる技術の要求のため必要とされる。図１７を参
照すると、１６ビットまたは３２ビットのタイムベース
値をインタフェース集積回路３０１にあるいは電力集積
回路３０２に分配することはこれらのタイプの集積回路
に対する現在利用可能なパッケージング技術によって実
現できるものではない。

【００６１】図１６〜図１９を参照すると、本発明は２
つまたはそれ以上のタイムベースチャネル（例えば、図
１６および図１８のマスタタイムベースチャネル２８５
およびスレイブタイムベースチャネル２８８）がちょう
ど２つの信号、即ちクロック信号３２８および同期信号
３２９、を使用して同期されかつ同期状態に保つことが
できるようにする。クロック信号３２８および同期信号
３２９は別個の集積回路（図１７を参照）における、あ
るいは異なるモジュールの集積回路（図１６を参照）に
おけるタイマシステムの間で放送することができる。マ
スタタイムベースチャネルはマスタクロック信号を発生
しあるいは受信し、該マスタクロック信号は前記マスタ
およびスレイブタイムベースチャネルが同時にかつ同じ
レートで確実に増分されまたは減分されるようにするた
め１つまたはそれ以上のスレイブタイムベースチャネル
に接続される。

【００６２】例えば、図１８においては、マスタタイム
ベースチャネル２８５はシステムクロック信号３２７を
スケーリングすることによりマスタクロック信号３２８
を発生する。マスタタイムベースチャネル２８５は次に
マスタクロック信号３２８を１つまたはそれ以上のスレ
イブタイムベースチャネル（例えば、２８８）に提供し
マスタタイムベースチャネル２８５およびスレイブタイ
ムベースチャネル２８８が同時にかつ同じレートで確実
に増分または減分できるようにする。図１９に示される
別の実施形態では、マスタタイムベースチャネル３０４
およびスレイブタイムベースチャネル３１０は共に同じ
マスタクロック信号３４８を受信し、これは本発明の幾
つかの実施形態ではシステムクロック３２７（図１８を
参照）と同じ信号である。しかしながら、マスタタイム
ベースチャネル３０４およびスレイブタイムベースチャ
ネル３１４は同じ量だけマスタクロック信号３４８をス
ケーリングする。従って、タイムベースダウンカウンタ
３４０およびタイムベースダウンカウンタ３４１は同時
にかつ同じレートで減分される。

【００６３】もしデータ処理システム（例えば、図１７
の３１５）が固定周波数のシステムクロックを使用すれ
ば、かつもしそのシステムクロックがマスタタイムベー
スチャネルへの入力としておよび１つまたはそれ以上の
スレイブタイムベースチャネルへの入力として利用でき
れば、そのシステムクロックはマスタクロック信号とし
て使用でき、同じプリスケール分割値（ｐｒｅｓｃａｌ
ｅ ｄｉｖｉｄｅ ｖａｌｕｅｓ）がマスタおよびスレ
イブタイムベースチャネルのプリスケール回路３２６，
３４６および３５０（図１８および図１９を参照）にお
いて選択されることができる。これはマスタクロック信
号に対し新しい相互接続導体を加える必要性を除去する
可能性がある。時間領域にない、あるいは不規則な周波
数のシステムクロック信号を使用するデータ処理システ
ムにおいては、マスタタイムベースチャネルはマスタク
ロック信号を発生する必要がある。重要なことは同期さ
れるべきすべてのタイムベースチャネル（例えば、図１
８の２８５および２８８、および図１９の３０４および
３１０）は同じ周波数および位相を有するマスタクロッ
ク信号（例えば、図１８の３２８、および図１９の３４
８）によってクロッキングされなければならないことで
ある。

【００６４】同期信号（例えば、図１８の３２７、およ
び図１９の３４９）は次にすべてのタイムベースチャネ
ル（例えば、図１８の２８５および２８８、および図１
９の３０４および３１０）を同じ初期値にセットするた
めに必要とされ、該初期値からそれらが上に述べたマス
タクロック信号によって増分／減分され得る。フリーラ
ンカウンタを使用するタイムベースチャネルに対して
は、最も都合のよい同期ポイントはそれがダウンカウン
タであるかアップカウンタであるか（図１８を参照）に
応じて＄００００または＄ＦＦＦＦへのロールオーバポ
イントである。モジュラスタイムベースに対しては、モ
ジュラス値がカウンタにロードされるポイントは最も都
合のよい同期ポイントである（図１９を参照）。

【００６５】これらの同期ポイントは、マスタタイムベ
ースチャネル（例えば、図１８の２８５、および図１９
の３０４）がすでに他の目的のために必要とされた必要
な検出回路（例えば、図１８の３３０、および図１９の
３５１）を持っているため、選択されている。さらに、
これらの選択された同期ポイントにおけるタイムベース
値はすべてのスレイブタイムベースチャネルによって入
手可能でありあるいは容易に発生される（例えば、ダウ
ンカウンタに対しては＄００００、アップカウンタに対
しては＄ＦＦＦＦ、およびモジュラスカウンタに対して
はモジュラス値）。前記マスタタイムベースチャネルは
同期ポイントの発生を検出し、かつ同期信号を発生する
ために使用される。該同期信号は次に１つまたはそれ以
上のスレイブタイムベースチャネルに提供され、そこで
該同期信号はすべてのタイムベース値を同時に同じ値に
リセットするために使用される。

【００６６】いったんおのおののタイムベースチャネル
におけるカウンタ（図１８の３２０および３２１、およ
び図１９の３４０および３４１）が同じ値にリセットさ
れ、かつ同じ周波数および位相のマスタクロック信号に
よってクロッキングされると、前記カウンタはすべての
カウント値に対して完全に同期した状態に留まるべきで
ある。前記タイムベースの内の１つがノイズまたは他の
妨害によって同期を損なわれると、それは次の同期ポイ
ントにおいて前記同期信号により再同期されることにな
る。

【００６７】本発明は従って異なるＩ／Ｏ制御モジュー
ル（ＩＯＣＭ）２８１〜２８４（図１６を参照）におけ
るあるいは異なる集積回路３００〜３０２（図１７を参
照）上のタイムベースチャネルが同期された、コヒーレ
ントなタイムベース値を発生しかつ使用できるようにす
る。回路のローディングの制約のため、タイムベースチ
ャネル８０および８１からタイムベース値を受けるため
に同じタイマバス７１に結合することができるワークお
よび他のチャネル（例えば、図２の８６）の数に関して
上限がある。本発明は従って異なるＩＯＣＭにおけるお
よび異なる集積回路上のタイムベースチャネルが同期し
た、コヒーレントなタイムベース値を異なるタイマバス
に結合された異なるブロックのワークおよび他のチャネ
ルに提供できるようにする。最少数の集積回路ピンを使
用しながら、タイマチャネルを周辺集積回路（例えば、
図１７の３０１および３０２）に加える能力は十分なも
のである。

【００６８】図１６を参照すると、本発明の１実施形態
においては、タイマシステム集積回路２８０におけるＩ
ＯＣＭ２８１は図２に示されたすべての回路を含むこと
ができることに注目すべきである。同様に、タイマシス
テム集積回路２８０のＩＯＣＭ２８４は図２に示された
すべての回路の複製物を含むことができる。モジュール
間バス２４（図１を参照）、多分グローバルチャネル通
信バス２００（図１０を参照）、マスタクロック信号３
２８、および同期信号３２９、より他は、ＩＯＣＭ２８
１およびＩＯＣＭ２８８はそれらの間に情報を転送する
ために何らかの他の導体は必要としない。

【００６９】同期タイムベースチャネルに関しては、用
語「マスタ」および「スレイブ」はどのタイムベースチ
ャネルが同期信号を提供し（マスタ）およびどのタイム
ベースチャネルが同期信号を受信（スレイブ）するかを
示すために使用される。用語「マスタ」および「スレイ
ブ」はマスタおよびスレイブタイマバス制御チャネルに
関しては異なる意味を有し、かつマスタおよびスレイブ
ピン制御チャネルに関して異なる意味を有する。しかし
ながら、一般に、用語「マスタ」はより多くの制御信号
を提供する回路を示し、かつ用語「スレイブ」はより少
ない制御信号を提供しまたはその制御信号の内より多く
をマスタから受信する回路を示す。

【００７０】＜ピン／ステータスバス構造＞図１および
図２を参照すると、タイマバス７１および７２と同様
に、ピン／ステータスバス７５〜７７はそれらが拡張で
き、あるいは異なる信号を伝達する別個のバスを作成す
るためセグメント化できる点でモジュール方式である。
本発明はピン制御チャネル（ＰＣＣ）５１〜５３の使用
によって容易に別個のバスまたはセグメントへ区分でき
る１つまたはそれ以上のピン／ステータスバス７５〜７
７を使用する。

【００７１】ピン／ステータスバス７５〜７７はＩＯＣ
Ｍ２５内でチャネルの間で情報を転送するために使用さ
れる。本発明のいくつかの実施形態では、１つまたはそ
れ以上のピン／ステータスバス（例えば、７７）はまた
情報を１つのＩＯＣＭ（例えば、２５）から異なるＩＯ
ＣＭ（例えば、２６）へ転送するために使用できる。さ
らに、ピン／ステータスバス７５〜７７は集積回路ピン
３３およびＩＯＣＭ２５の１つまたはそれ以上のチャネ
ルの間で情報を転送するために使用される。集積回路ピ
ン３１〜３５はＩ／Ｏ集積回路２２の外部に対し情報を
受信しかつ提供するために使用される。おのおののＩＯ
ＣＭ２５〜２９は情報をＩＯＣＭのチャネルの間で、か
つＩＯＣＭのチャネルと１つまたはそれ以上の集積回路
ピン３１〜３５の間で転送するために１つまたはそれ以
上のピン／ステータスバスを有する。

【００７２】本発明のいくつかの実施形態においては、
ピン／ステータスバス７５〜７７はチャネルが同じピン
／ステータスバスに結合された他のチャネルに影響を与
えかつ制御するウエイ（ｗａｙ）として作用する。前記
ピン／ステータスバス７５〜７７はまたチャネルが出力
集積回路ピンの論理レベルに影響を与えかつ制御するた
めの、およびチャネルが入力集積回路ピンの論理レベル
によって影響されまたは制御されるウエイとして作用す
る。

【００７３】本発明の１実施形態では、前記ピン／ステ
ータスバス（例えば、図２の７５〜７７）のおのおのの
１つは４つの主な目的、すなわち、（１）入力としてプ
ログラムされる１つまたはそれ以上の集積回路ピンの論
理レベルを示すために、（２）出力としてプログラムさ
れる１つまたはそれ以上の集積回路ピンの論理レベルを
決定するために、（３）１つまたはそれ以上のチャネル
への入力事象のソースとして機能するために、そして
（４）１つまたはそれ以上のチャネルからの出力事象の
デスティネイションとして機能するために、役立つこと
ができる。

【００７４】ＣＰＵ１３（図１を参照）によってチャネ
ルに書き込まれるデータのコヒーレンシーは本質的な要
求である。コヒーレンシーは前記ピン／ステータスバス
の使用によって保証される。チャネルの間の制御の同時
性はこれらのバスによって提供され、従ってチャネルの
動作は互いに同期させることができる。ＣＰＵ１３はま
たピン制御チャネルにおける制御レジスタによってこれ
らのバスに影響を与えることができるから、チャネル動
作はＣＰＵ１３の動作と同期させることができる。その
結果、チャネルデータのコヒーレントなアクセスがピン
／ステータスバスのＣＰＵ１３の制御により保証するこ
とができる。

【００７５】ＩＯＣＭ２５〜２９のアーキテクチャおよ
びバス構造はピン／ステータスバスをその長さに沿って
任意の場所で容易にセグメント化する方法を提供する。
その結果、チャネルは別個のブロックのチャネルに区分
されこれらは異なる集積回路ピンへのアクセスが提供さ
れる。ブロック内の各チャネルは複数のまたは１つの集
積回路ピンに情報を提供しまたはそれらから情報を受
け、あるいは何らの集積回路ピンにも情報を提供せずあ
るいは情報を受けないようにすることができる。また、
ブロック内の１つより多くのチャネルが同じ集積回路ピ
ンに情報を提供しまたは同じ集積回路ピンから情報を受
信することができる。図２を参照すると、異なるピン／
ステータスバス７５〜７７へのアクセスを有する別個の
ブロックへのチャネルの区分は異なるタイマバス７１〜
７２へのアクセスを有する別個のブロックへのチャネル
の区分とは独立であることが注目されるべきである。

【００７６】一例として、図２を参照すると、ピン／ス
テータスバス７５は５７と名付けられたチャネルのブロ
ックに対応し、かつピン／ステータスバス７６は５８と
名付けられたチャネルのブロックに対応することが注目
される。ピン／ステータスバス７５はピンおよび／また
はステータス情報をチャネル５７の間で転送するために
使用され、かつ同様にピン／ステータスバス７６はチャ
ネル５８の間でピンおよび／またはステータス情報を転
送するために使用される。

【００７７】タイマバス制御チャネル（例えば、図２の
６１〜６４）と異なり、ピン制御チャネルは「マスタ」
および「スレイブ」バージョンにならない。代わりに、
おのおののピン制御チャネルはその対応するピン／ステ
ータスバスを制御する責務を有する。例えば、図２にお
いて、ピン制御チャネル５１はピン／ステータスバス７
５を制御し、ピン制御チャネル５２はピン／ステータス
バス７６を制御し、かつピン制御チャネル５３はピン／
ステータスバス７７を制御する。

【００７８】しかしながら、図３に示されるように、ピ
ン制御共有論理１０６はピン／ステータスバス１１８の
１つまたはそれ以上の導体をピン／ステータスバス１１
９の１つまたはそれ以上の導体に選択的に結合するため
に使用でき、従って１つの拡張されたピン／ステータス
バス（１１８，１１９）を形成できる可能性を有してい
る。例えば、ピン制御共有論理１０６はピン／ステータ
スバス１１８およびピン／ステータスバス１１９をリン
クしそれによってバス１１８および１１９の１つまたは
それ以上の導体が同じ値または信号を転送するよう使用
できる。その結果、ピン制御共有論理１０６はピン／ス
テータスバス１１８および１１９の一部またはすべて
が、可能性として２倍多くのチャネルおよび２倍多くの
集積回路ピンの間で同じ信号を伝達しかつ同じ情報を転
送する、１つのバスへと効果的に結合されかつ拡張でき
るようにする。

【００７９】図３を参照すると、図３に示されたＩＯＣ
Ｍ２６の部分は４つのピン／ステータスバス１１６〜１
１９を含む。ピン／ステータスバス１１６はピン制御チ
ャネル１０９によって制御されかつ何らの情報も他のピ
ン／ステータスバスに転送しない。ピン／ステータスバ
ス１１７はピン制御チャネル１０８によって制御されか
つ何らの情報も他のピン／ステータスバスに転送しな
い。ピン／ステータスバス１１８はピン制御チャネル１
０５によって制御されかつピン制御共有論理１０６によ
って情報をピン／ステータスバス１１９へおよび／また
はから転送する。ピン／ステータスバス１１９はピン制
御チャネル１０７によって制御されかつ情報をピン制御
共有論理１０６によってピン／ステータスバス１１８へ
および／またはピン／ステータスバス１１８から転送す
る。

【００８０】本発明の１実施形態においては、おのおの
のピン／ステータスバス（例えば、１１８）はピン情報
を転送するために使用される８つの導体（例えば、１１
２）およびピン情報またはステータス情報を転送するよ
う個々にプログラム可能な８つの導体（例えば、１１
３）を有する。ピン制御チャネル１０５における制御レ
ジスタ格納ビット１２０は、おのおののピン／ステータ
ス情報導体１１３に対し、該導体がチャネル１２３と１
つまたはそれ以上の集積回路ピン１１０の間でピン情報
を転送するか、あるいは前記導体がチャネル１２３の間
でステータス情報を転送するかを選択的に判定するため
に使用される。同様に、ピン制御チャネル１０７におけ
る制御レジスタ格納ビット１２２は、おのおののピン／
ステータス情報導体１１５に対して、前記導体がチャネ
ル１２５と１つまたはそれ以上の集積回路ピン１１１と
の間でピン情報を転送するか、あるいは前記導体がチャ
ネル１２５の間でステータス情報を転送するかを選択的
に決定するために使用される。

【００８１】ピン制御共有論理１０６における制御レジ
スタ格納ビット１２１の一部は前記ピン／ステータスバ
ス１１８およびピン／ステータスバス１１９の導体の選
択的な結合を制御するために使用される。本発明の別の
実施形態では、ピン制御共有論理１０６に対する制御レ
ジスタ格納ビット１２１の一部は２重化されかつ物理的
にピン制御チャネル（ＰＣＣ）１０５および１０７の双
方の回路の部分として配置することができる。前記２つ
のＰＣＣ１０５および１０７の内の１つにおいて制御レ
ジスタ格納ビット１２１のその部分をアクティベイトす
るためにマスクオプションの変更が必要であろう。

【００８２】例えば、マスクオプションの変更はＰＣＣ
１０５における制御レジスタ格納ビット１２１の部分を
活性化するために使用され、一方ＰＣＣ１０７における
制御レジスタ格納ビット１２１の２重化部分はインアク
ティブな状態に留められる。ＰＣＣ１０５における制御
レジスタ格納ビット１２１のアクティベイトされた部分
は従ってピン制御共有論理１０６に結合されかつピン制
御共有論理１０６を制御するために使用され、一方ＰＣ
Ｃ１０７における制御レジスタ格納ビット１２１のイン
アクティブな２重化部分はピン制御共有論理１０６に結
合されずかつピン制御共有論理１０６に対して何らの影
響も与えない。本発明の１実施形態では、制御レジスタ
格納ビット１２１のアクティベイトされた部分を有す
る、ＰＣＣ１０５は「マスタ」ＰＣＣと考えられ、一
方、制御レジスタ格納ビット１２１のインアクティブな
部分を有する、ＰＣＣ１０７は「スレイブ」ＰＣＣと考
えられる。

【００８３】図２を参照すると、ピン／ステータスバス
７５〜７７はおのおの異なる導体を使用しなければなら
ず、それはそれらがおのおの同時に異なる組のピン／ス
テータス値を転送することができなければならないため
であることを認識するのは重要である。しかしながら、
ピン／ステータスバス７５〜７７は概念的には別個のバ
スと考えることができ、あるいはそれらは概念的には同
じグローバルピン／ステータスバスの異なる部分または
セグメントと考えることができる。この点で、前記グロ
ーバルピン／ステータスバスはすべての必要なピン／ス
テータス値をすべての必要なチャネルにかつ集積回路２
２上のすべての必要なピンに転送するためのバスと考え
られる。重要なポイントは同時に転送されなければなら
ないおのおのの組のピン／ステータス値に対し、異なる
組のピン／ステータスバス導体が使用されなければなら
ないことである。これらの別個の組の導体は別個のバス
と考えることができるか、あるいは１つのグローバルバ
スの別個の部分またはセグメントと考えることができ
る。

【００８４】本発明の別の実施例は１つのピン／ステー
タスバスに結合されたおのおののブロックのチャネル内
により少ない、より多い、あるいは異なるチャネルを含
むことが可能なことに注意を要する。例えば、図２を参
照すると、チャネル５７および５８は利用可能なチャネ
ルのライブラリからより多くの、より少ない、あるいは
異なるチャネルを含むことができる。

【００８５】モジュール方式のチャネルの基礎単位（ｂ
ｕｉｌｄｉｎｇ ｂｌｏｃｋｓ）からなるタイマシステ
ムにおいては、セグメント化されたピン／ステータスバ
ス構造は、分解能を犠牲にしない可能性を備えて、タイ
マシステムの異なる部分に、前記ピン／ステータスバス
の長さに沿った任意の場所に複数のおよび異なる組のピ
ン／ステータス情報を容易に提供する方法を与える。

【００８６】例えば、典型的なタイマシステム（図２を
参照）においては、チャネル５８はお互いと情報を交換
する必要があるかもしれずかつピン制御チャネル５２に
よって制御される集積回路ピン（図示せず）へのアクセ
スを必要とするかもしれず、一方チャネル５７はお互い
と情報を交換する必要があるかもしれずかつピン制御チ
ャネル５１によって制御される集積回路ピン（図示せ
ず）へのアクセスを必要とするかもしれない。図３を参
照すると、もし１つまたはそれ以上のチャネル１２３が
１つまたはそれ以上のチャネル１２５に情報を提供しま
たは情報を受信する必要があれば、ピン／ステータスバ
ス１１８およびピン／ステータスバス１１９が情報を共
有しかつ同じ組のピン／ステータス値を同時に転送する
ためにピン制御チャネル１０５および１０７の間にピン
制御共有論理１０６が挿入されなければならない。本発
明はおのおののＩＯＣＭ２５〜２９にわたり必要な場合
にグローバルピン／ステータスバスをセグメント化す
る。その結果、おのおのの個別のピン／ステータスバス
（例えば、７５，７６および７７）に対応するチャネル
は必要なチャネル機能を行うのに必要なピン／ステータ
ス情報を受信しかつ提供する。

【００８７】サポートされなければならない多数の機能
のため、ピン／ステータスバスが非常に長い可能性があ
るタイマシステムにおいては、本発明は前記ピン／ステ
ータスバスの各部分に対する十分なドライブ能力を保証
するためにピン／ステータスバスをセグメント化する方
法を提供する。

【００８８】＜出力ピンの柔軟性あるＡＮＤおよびＯＲ
操作＞図３に示されたピン／ステータスバスの特定の実
施形態は１つの可能な実施形態にすぎず、数多くの他の
ものがある。図４は、ユーザが出力ピンの論理状態を決
定するために複数チャネルの出力を論理的に組み合わせ
ることができるようにするピン／ステータスバスの別の
実施形態を示す。

【００８９】図４に示される実施形態では、図１のおの
おののピン／ステータスバス７５〜７７は、それぞれ、
入力状態バス１４３〜１４５および、それぞれ、出力事
象バス１３１〜１３３を使用して実施される。おのおの
の入力状態バス１４３〜１４５はそれぞれ８つのピン導
体１４６，１４８および１５０、並びにそれぞれ８つの
ピン／ステータス導体１４７，１４９および１５１を含
む。おのおのの出力事象バス１３１〜１３３はそれぞれ
８つのセット導体１３４，１３７および１４０、それぞ
れ８つのクリア導体１３５，１３８および１４１、そし
てそれぞれ８つのトグル導体１３６，１３９および１４
２を含む。

【００９０】出力事象バス１３２は、ピン制御チャネル
５２に対応しかつ制御される、ピン１９５の出力状態を
決定するために使用される。チャネル５８における種々
のチャネルはピン１９５の論理状態に影響を与えるため
出力事象バスを使用する。ピン１９５のおのおのの１つ
はセット導体１３７の内の１つ、クリア導体１３８の内
の１つ、およびトグル導体１３９の内の１つに結合され
ている。従って、特定の出力ピン１９５の論理状態は、
その特定のピンに結合された、３つの導体の論理状態、
すなわちセット、クリアおよびトグル、によって決定さ
れる。しかしながら、セット、クリアおよびトグル導体
はピン制御チャネル５２によって入力として構築された
ピン１９５に対しては何らの影響も与えないことに注意
を要する。ピンに関連するセット、クリアおよびトグル
導体はそのピンが出力ピンとして構築されている場合に
のみ使用される。

【００９１】さらに図４を参照すると、本発明の１実施
形態では、２４の導体１３７〜１３９のおのおのの１つ
は他の導体へワイヤＮＯＲすることができるワイヤＮＯ
Ｒ導体である。本発明の１実施形態では、１つのブロッ
クのワークチャネル（例えば、１６０，１６１）内のす
べての組の導体１３７は一緒にワイヤＮＯＲ結合されて
いる。同様に、１つのブロックのワークチャネル（例え
ば、１６０，１６１）内のすべてのクリア導体１３８は
一緒にワイヤＮＯＲ結合されている。同様に、１つのブ
ロックのワークチャネル（例えば、１６０，１６１）内
のすべてのトグル導体１３９は一緒にワイヤＮＯＲ結合
されている。

【００９２】一例として、ピン／ステータスバス７６
（図４を参照）の動作につき説明する。図５はピン１６
５が出力ピンとして構築されている場合に集積回路ピン
１６５の出力状態を制御するために使用されるピン／ス
テータスバス７６の一部を示す。セット導体１５７は図
４に示される８つのセット導体１３７の内の１つであ
り、クリア導体１５８は図４に示される８つのクリア導
体１３８の内の１つであり、かつトグル導体１５９は図
４に示される８つのセット導体１３９の内の１つであ
る。導体１５７〜１５９のおのおのの１つは論理レベル
“１”にプリチャージされたワイヤＮＯＲ導体である。
従って、もし整合チャネル１６０のピン制御回路１６２
が導体１７１上に論理レベル“１”をドライブし、一方
整合チャネル１６１のピン制御回路１６３が導体１６８
上に論理レベル“０”をドライブすれば、セット導体１
５７の論理レベルは論理レベル“０”となるであろう。
その結果、ワイヤＮＯＲ導体に対しては、論理レベル
“０”が支配的になる。別の実施形態ではワイヤＯＲ導
体を使用することができる。

【００９３】ピン制御回路１６４はセット導体１５７、
クリア導体１５８、およびトグル導体１５９のワイヤＮ
ＯＲの結果を受信する。ピン制御回路１６４はまた導体
１７４によってピン１６５の現在の論理レベルを受信す
る。ピン制御回路１６４は導体１５７〜１５９および１
７４の論理レベルを使用して結果導体１６８の論理レベ
ルを決定し、かつ従って集積回路ピン１６５の次の出力
論理レベルを決定する。

【００９４】図６は、ピン制御回路１６４の１実施形態
によって結果導体１６８の論理レベルを決定し、かつ従
って集積回路ピン１６５の次の出力論理レベルを決定す
るために使用される真理値表を示す。結果導体１６８は
ピン１６５の出力論理レベルをドライブするために使用
される。図６に示される真理値表は前記セット、クリア
およびトグル導体１５７〜１５９のすべての可能な状態
に対するピン１６５のふるまいを決定するプロトコルを
規定する。図６のテーブルについては、セット、クリア
およびトグル導体１５７〜１５９の肯定された状態は論
理レベル“０”であり、セット、クリアおよびトグル導
体１５７〜１５９の否定された状態は論理レベル“１”
である。このプロトコルは次のように説明することがで
きる。すなわち、（１）もしトグル導体１５９が肯定さ
れれば、トグルが常に勝利しかつピン１６５がトグルさ
れ、（２）もしすべての導体１５７〜１５９が否定され
れば、ピン１６５は同じ論理レベルに留まり、かつ
（３）もしセット導体１５７およびクリア導体１５８の
双方が肯定されれば、かつトグル導体１５９が否定され
れば、ピン１６５は同じ論理レベルに留まる。別の実施
形態では異なるプロトコルおよび異なる真理値表を使用
することができる。

【００９５】セット（１３７）、クリア（１３８）、お
よびトグル（１３９）に対して別個の導体を有する出力
事象バス１３２を使用することにより、本発明はサービ
スプロセッサの介在なしに複数チャネルの出力に関して
論理動作を行うことができる。これは非常に強力かつ柔
軟性ある特徴的機能である。

【００９６】従来技術では、サービスプロセッサ（例え
ば、中央処理ユニット）による介在は複数またはマルチ
タイマチャネルの状態の結果としてタイマ出力ピンの論
理レベルの変更を開始するため必要とされた。サービス
プロセッサは割込みによって、または何らかの他のメカ
ニズムによって介在するために必要とされた。サービス
プロセッサは複数またはマルチタイマチャネルの状態を
認識し、かつそれに応じて、タイマ出力ピンに対応する
論理レベルの変化を生じさせた。整合チャネルの状態の
例の一例は整合が生じたか否かである。

【００９７】選択されたチャネルの状態を認識すると、
サービスプロセッサは該状態に関して比較を行い、かつ
ある自動車用の用途に対しては以下の結果の１つを生成
した。すなわち、（１）すべての選択されたチャネルの
状態が真であれば出力ピンをセットし、（２）もしすべ
ての選択されたチャネルの状態が真であれば出力ピンを
クリアし、（３）もしいずれかの選択されたチャネルの
状態が真であれば出力ピンをセットし、あるいは（４）
もしいずれかの選択されたチャネルの状態が真であれば
出力ピンをクリアする。残念なことに、種々のチャネル
の状態を比較しかつ出力ピンが適切な出力論理レベルに
ドライブされるようにするためにサービスプロセッサを
使用することはかなりの量のソフトウエアのオーバヘッ
ドを必要とした。サービスプロセッサによる介在は複数
チャネルの状態の結果としてタイミングアキュレットな
またはタイミングが正確な（ｔｉｍｉｎｇ−ａｃｃｕｒ
ａｔｅ）出力ピンの状態をセットまたはクリアするため
に必要とされたから、サービスプロセッサの遅れまたは
潜伏のため該タイミングアキュレットな出力にタイミン
グエラーが生じた。

【００９８】本発明は、サービスプロセッサによる介在
なしに、タイマチャネルを上に述べた４つのタイプの
「論理」動作を行うよう構築できるようにする。その結
果、サービスプロセッサの遅れによるタイミングエラー
は前記タイミングアキュレットな出力に導入されること
はない。論理的に組み合わすことができるタイマチャネ
ル出力の数はタイマシステムにおいて利用可能なチャネ
ルの合計数によってのみ理論的に制限される。

【００９９】本発明は、図５のピン１６５のような、タ
イマチャネルの出力ピンのユーザがプログラム可能な論
理的ＡＮＤ操作およびＯＲ操作を提供する。１実施形態
では、本発明は以下のアルゴリズムに従ってサービスプ
ロセッサによる介在なしにピンの状態を制御するため選
択的にチャネルの部分集合またはサブセットを構築する
能力を備えた複数またはマルチ独立タイマチャネルおよ
び出力タイマピンを有するシステムを提供する。すなわ
ち、もしすべての選択されたチャネルの出力状態が真で
あれば前記ピンをセットし、（２）もしすべての選択さ
れたチャネルの出力状態が真であれば前記ピンをクリア
し、（３）もし前記選択されたチャネルのいずれかの出
力状態が真であれば前記ピンをセットし、かつ（４）も
し前記選択されたチャネルの内のいずれかの出力状態が
真であれば前記ピンをクリアする。

【０１００】図５を参照すると、おのおののチャネルは
１つまたはそれ以上の制御レジスタを有する。整合チャ
ネル１６０は制御レジスタ１６６を有し、整合チャネル
１６１は制御レジスタ１６７を有し、かつピン制御チャ
ネルは制御レジスタ１８４を有する。図７は図５の制御
レジスタ１６６の一部および制御レジスタ１６７の一部
を示す。１実施形態では、制御レジスタ１６６は１６の
集積回路ピンの内の１つを選択するために使用される４
つのピン選択制御ビット１８０を有し、かつ制御レジス
タ１６７は１６の集積回路ピンの内の１つを選択するた
めに使用される４つのピン選択制御ビット１８１を有す
る。図５に示される本発明の実施形態では、ピン選択制
御ビット１８０および１８１はユーザによりピン１６５
を選択するためにプログラムされている。

【０１０１】また、本発明の１実施形態では、制御レジ
スタ１６６は整合チャネル１６０が出力ピン１６５に生
成する機能を選択するために使用される３つのピン出力
スティミュラス（ｓｔｉｍｕｌｕｓ）制御ビット１８２
を有する。同様に、制御レジスタ１６７は整合チャネル
１６１が出力ピン１６５に生成する機能を選択するため
に使用される３つのピン出力スティミュラス制御ビット
１８３を有する。図８は本発明の１実施形態においてピ
ン出力スティミュラス制御ビット１８２および１８３に
よってユーザプログラム可能な機能を示す。本発明の別
の実施形態では種々の制御ビットに対してより多くのビ
ット、より少ないビット、あるいは異なるビットの符号
化を使用することができる。

【０１０２】図８を参照すると、ユーザがプログラムし
た機能は整合が生じたときにおのおのの整合チャネル１
６０〜１６１がどのようにセット導体１５７、クリア導
体１５８、およびトグル導体１５９に影響を与えるかを
決定することが分かる。例えば、もし整合チャネル１６
０がディスエーブル機能のためにプログラムされれば、
整合チャネル１６０は整合が生じた場合に導体１５７〜
１５９に対し何らの影響も持たない。もし整合チャネル
１６０が立上り機能のためにプログラムされれば、整合
チャネル１６０は整合が生じた場合にセット導体１５７
を（セット導体１５７上に論理レベル“１”をドライブ
することにより）１クロック期間の間肯定する。もし整
合チャネル１６０が立下り機能のためにプログラムされ
れば、整合チャネル１６０は整合が生じた場合に１クロ
ック期間または周期の間クリア導体１５８を（クリア導
体１５８上に論理レベル“０”をドライブすることによ
り）肯定することになる。もし整合チャネル１６０がト
グル機能のためにプログラムされれば、整合チャネル１
６０は整合が生じた場合に１クロック期間または周期の
間（トグル導体１５９上に論理レベル“０”をドライブ
することにより）トグル導体１５９を肯定する。

【０１０３】残りの４つの機能、すなわちＡＮＤ−クリ
ア（ＡＮＤ−ｔｏ−ｃｌｅａｒ）、ＡＮＤ−セット（Ａ
ＮＤ−ｔｏ−ｓｅｔ）、ＯＲ−クリア（ＯＲ−ｔｏ−ｃ
ｌｅａｒ）、およびＯＲ−セット（ＯＲ−ｔｏ−ｓｅ
ｔ）、はタイマチャネルの出力のユーザがプログラム可
能な論理的ＡＮＤ操作およびＯＲ操作を可能にする機能
である。図９は、整合チャネル１６０および１６１の状
態の論理的ＡＮＤおよび論理的ＯＲ操作によりピン１６
５に生成される結果の例を示す。真に対する“Ｔ”は整
合が生じたことを示し、かつ偽に対する“Ｆ”は整合が
生じなかったことを示す。もし両方の整合チャネル１６
０および１６１がＡＮＤ−セットに対してプログラムさ
れていれば、ピン１６５の次の論理レベルは整合チャネ
ル１６０および整合チャネル１６１の双方に整合が生じ
た場合にのみセットされる（すなわち、論理レベル
“１”）。従って、ＡＮＤ−セットは出力ピン１６５を
セットするためには整合チャネル１６０および整合チャ
ネル１６１の双方に整合が生じなければならないことを
意味する。同様に、ＡＮＤ−クリアは出力ピン１６５を
クリアするためには整合チャネル１６０および整合チャ
ネル１６１の双方に整合が生じなければならないことを
意味する。

【０１０４】もし双方の整合チャネル１６０および１６
１がＯＲ−セット（ＯＲ−ｔｏ−ｓｅｔ）に対してプロ
グラムされれば、ピン１６５の次の論理レベルは整合チ
ャネル１６０または整合チャネル１６１において整合が
生じたときにセットされることになる（すなわち、論理
レベル“１”）。したがって、ＯＲ−セットは出力ピン
１６５をセットするために整合チャネル１６０および１
６１のいずれか１つに整合が生じなければならないこと
を意味する。同様に、ＯＲ−クリアは出力ピン１６５を
クリアするために整合チャネル１６０および１６１のい
ずれかに整合が生じなければならないことを意味する。
図９に示された例は２つの整合チャネルを使用するが、
任意の数のチャネルを使用できる。

【０１０５】さらに、種々の論理的ＡＮＤおよびＯＲ機
能を組合わせることができる。例えば、カウンタチャネ
ル１８５のような、付加的なチャネルを図５の整合チャ
ネル１６０とピン制御チャネル５２との間に置くことが
できる。このカウンタチャネル１８５はピン１６５を選
択するためにユーザプログラムされる制御レジスタ１８
７にピン選択ビットを持つことができる。したがって、
カウンタチャネル１８５は導体１５７〜１５９をドライ
ブすることができる。もし整合チャネル１６０および１
６１がＡＮＤ−セットに対してプログラムされ、かつカ
ウンタチャネル１８５がＯＲ−セットに対してプログラ
ムされれば、ピン１６５はカウンタチャネル１８５がそ
のカウント値に到達すれば、あるいは双方の整合チャネ
ル１６０および１６１が整合を有すればセットされるこ
とになる。本発明は種々のチャネルの状態を含む一層複
雑なブール方程式を形成するために使用できる。

【０１０６】図５を参照すると、セット、クリアおよび
トグル導体１５７〜１５９それら自体が、それらのワイ
ヤＮＯＲの性格のため、実際に論理的ＡＮＤおよびＯＲ
操作を行なうために使用される。どのようにして論理的
ＡＮＤおよびＯＲが行なわれるかにつき説明する。本発
明の一実施形態では、セット導体１５７およびクリア導
体１５８はＡＮＤ−クリアおよびＡＮＤ−セット機能を
実施するために使用され、かつトグル導体１５９はＯＲ
−クリアおよびＯＲ−セット機能を実施するために使用
される。

【０１０７】もし整合チャネル１６０がＡＮＤ−セット
（ＡＮＤ−ｔｏ−ｓｅｔ）に対してプログラムされれ
ば、整合チャネル１６０は整合が生じるまでクリア導体
１５８を肯定する。整合導体１５７およびトグル導体１
５９は否定された状態（すなわち、論理レベル“１”）
にプリチャージされた状態に留まる。整合が生じた場
合、整合チャネル１６０は前記セット導体１５７を肯定
しかつピン１６５の論理レベルが論理レベル“１”（す
なわち、セット）に変わるまでそれを肯定し続ける。整
合チャネル１６０は入力状態バス１４４（図４を参照）
によってピン１６５の出力論理レベルを受けることに注
意を要する。ピン１６５がセット状態に留まっている限
り、整合チャネル１６０は導体１５７〜１５９のいずれ
をも肯定しない。ピン１６５は次に他のチャネルによっ
て、あるいはもしそれがソフトウェアによって再構築さ
れていれば整合チャネル１６０によってクリアすること
ができる。いったんピン１６５がクリアされると、整合
チャネル１６０は再び整合が生じるまでクリア導体１５
８を肯定する。

【０１０８】もし整合チャネル１６０がＡＮＤ−クリア
（ＡＮＤ−ｔｏ−ｃｌｅａｒ）に対してプログラムされ
れば、整合チャネル１６０は整合が生じるまでセット導
体１５７を肯定する。クリア導体１５８およびトグル導
体１５９は否定された状態（すなわち、論理レベル
“１”）にプリチャージされた状態に留まることに注意
を要する。整合が生じた場合、整合チャネル１６０はク
リア導体１５８を肯定しかつピン１６５の論理レベルが
論理レベル“０”（すなわち、クリア）に変わるまでそ
れを肯定し続ける。整合チャネル１６０は入力状態バス
１４４（図４を参照）によってピン１６５の出力論理レ
ベルを受けることに注意を要する。ピン１６５がクリア
に留まっている限り、整合チャネル１６０は導体１５７
〜１５９のいずれも肯定しない。ピン１６５は次にもし
それがソフトウェアによって再構築されていれば他のチ
ャネルによって、あるいは整合チャネル１６０によって
セットすることができる。いったんピン１６５がセット
されると、整合チャネル１６０は再び整合が生じるまで
セット導体１５７を肯定する。

【０１０９】もし整合チャネル１６０がＯＲ−セット
（ＯＲ−ｔｏ−ｓｅｔ）に対してプログラムされれば、
整合チャネル１６０は整合が生じるまで導体１５７〜１
５９のいずれも肯定しない。導体１５７〜１５９は否定
された状態（すなわち、論理レベル“１”）にプリチャ
ージされた状態に止まることに注意を要する。ピン１６
５は他のチャネルによって、あるいは異なって構築され
た整合チャネル１６０によってクリアされなければなら
ない。整合が生じた場合、整合チャネル１６０はトグル
導体１５９を肯定しかつピン１６５を論理レベルが反対
の論理レベル（すなわち、セット）に変わるまでそれを
肯定し続ける。整合チャネル１６０は入力状態バス１４
４（図４を参照）によってピン１６５の出力論理レベル
を受信することに注意を要する。ピン１６５がセットに
留まっている限り、整合チャネル１６０は導体１５７〜
１５９のいずれも肯定しない。ピン１６５は次に他のチ
ャネルによって、あるいは整合チャネル１６０によって
もしそれがソフトウェアによって再構築されていればク
リアすることができる。いったんピン１６５がクリアさ
れると、整合チャネル１６０は再びトグル導体１５９を
肯定するために整合が生じるまで待機する。

【０１１０】もし整合チャネル１６０がＯＲ−クリア
（ＯＲ−ｔｏ−ｃｌｅａｒ）に対してプログラムされれ
ば、整合チャネル１６０は整合が生じるまで導体１５７
〜１５９のいずれも肯定しない。導体１５７〜１５９は
否定状態（すなわち、論理レベル“１”）にプリチャー
ジされた状態に留まることに注意を要する。ピン１６５
は他のチャネルによって、あるいは異なるように構成さ
れた整合チャネル１６０によってセットされなければな
らない。整合が生じた場合、整合チャネル１６０はトグ
ル導体１５９を肯定しかつピン１６５の論理レベルが反
対の論理レベル（すなわち、クリアされた状態）に変化
するまでそれを肯定し続ける。整合チャネル１６０は入
力状態バス１４４（図４を参照）によってピン１６５の
出力論理レベルを受信することに注意を要する。ピン１
６５がクリアされた状態に留まっている限り、整合チャ
ネル１６０は導体１５７〜１５９のいずれも肯定しな
い。ピン１６５は次に他のチャネルによって、またはも
しそれがソフトウェアによって再構築されていれば整合
チャネル１６０によってセットすることができる。いっ
たんピン１６５がセットされると、整合チャネル１６０
は再びトグル導体１５９を肯定するため整合が生じるま
で待機する。

【０１１１】本発明の一実施形態では、整合チャネル１
６０がピン１６５が応答するのを待機している間に整合
チャネル１６０に生じる整合は無視される。別の実施形
態では、１つまたはそれ以上の整合が生じたという情報
は記憶されかつ次の利用可能な機会にピン１６５に影響
を与えるため使用される。

【０１１２】図５の回路の動作についての上の説明はま
た他のチャネル５７〜５８におよび図４に示された他の
出力事象バス導体１３１〜１３３に適用できることに注
意を要する。

【０１１３】図４に示される入力状態バス１４３〜１４
５の動作につき説明する。一実施形態では、入力状態バ
ス１４３，１４４および１４５は各々それぞれ８つのピ
ン導体１４６，１４８および１５０、ならびにそれぞれ
８つのピン−ステータス導体１４７，１４９および１５
１を含む。したがって、各々のピン／ステータスバス
（例えば、１１８）はピン情報を転送するために使用さ
れる８つの導体（例えば、１１２）、およびピン情報ま
たはステータス情報を転送するために個々にプログラム
できる８つの導体（例えば、１１３）を有する。

【０１１４】ピン制御チャネル５２における制御レジス
タ格納ビット１９２は、各々のピン／ステータス導体１
４９に対し、該導体がチャネル５８と１つまたはそれ以
上の集積回路ピン１９５との間で情報を転送するか、あ
るいは前記導体が丁度チャネル５８の間でステータス情
報を転送するかを選択的に決定するために使用される。
同様に、ピン制御チャネル５１における制御レジスタ格
納ビット１９１は、各々のピン／ステータス導体１５１
に対し、該導体がチャネル５７と１つまたはそれ以上の
集積回路ピン１９４との間でピン情報を転送するか、あ
るいは前記導体が丁度チャネル５７の間でステータス情
報を転送するかを選択的に決定するために使用される。

【０１１５】ピン／ステータス導体１４７，１４９およ
び１５１はしたがって前記ピンに対しては何らの影響も
持たないが、他のチャネルに事象（例えば、整合）があ
る特定のチャネルで生じたことを通知するために使用で
きるステータス導体として使用できる。前記他のチャネ
ルはしたがって１つの特定のチャネルにおいて生じた事
象に基づき同時にそれらのふるまいを調整できる。ステ
ータス導体として使用される場合、導体１４９はチャネ
ル５８の種々のものをハードウェアリンクする方法を提
供する。同様に、ステータス導体として使用される場
合、導体１５１はチャネル５７の種々のものをハードウ
ェアリンクするための方法を提供する。例えば、整合チ
ャネル１６１は整合が生じたという情報を導体１４９の
内の１つを肯定することにより提供できる。したがっ
て、チャネル５８の１つまたはそれ以上のチャネルはそ
の１つの導体を監視してチャネル１６１に整合が生じた
ことを決定する。

【０１１６】ピン導体１４８は集積回路ピン１９５の現
在の論理状態をチャネル５８に転送し戻すために使用さ
れ、かつピン導体１５０は集積回路ピン１９４の現在の
論理状態をチャネル５７に転送し戻すために使用され
る。より詳細には、ピン導体１４８の各々の１つは集積
回路ピン１９５のその対応する１つの現在の論理レベル
を該ピンからチャネル５８に転送し戻す。同様に、ピン
導体１５０の各々の１つは集積回路ピン１９４の内のそ
の対応する１つの現在の論理レベルを該ピンからチャネ
ル５７に転送し戻す。

【０１１７】したがって、本発明は複数チャネル（例え
ば、図４のチャネル５８）が情報を同じピン／ステータ
スバス導体（例えば、ピン／ステータスバス導体７６）
に提供できるようにする。その結果、１つより多くのチ
ャネルが集積回路ピン（例えば、ピン１９５の内の１
つ）の論理レベルに影響を与えることができ、かつ複数
のチャネルがハードウェアリンクできる。上に述べた実
施形態はＡＮＤおよびＯＲ論理機能が行なわれるように
するが、本発明の別の実施形態では、ＮＯＲ操作、ＮＡ
ＮＤ操作、排他的ＯＲ操作、あるいはより複雑なブール
関数を含む、任意の論理操作を行なうことができる。

【０１１８】〈グローバルチャネル通信バス〉図１０を
参照すると、本発明のいくつかの実施形態においては、
異なるピン／ステータスバス２１６〜２１８に結合され
るチャネルの間で情報を通信するためにグローバルチャ
ネル通信バス２００が使用される。グローバルチャネル
通信バス２００の目的は異なるＩＯＣＭ２５〜２９（図
１を参照）におけるチャネルの間で情報を転送し、かつ
異なるピン／ステータスバス（例えば、図１０の２１６
および２１７）に結合されたＩＯＣＭ内のチャネルの間
で情報を転送することである。さらに、本発明のいくつ
かの実施形態では、グローバルチャネル通信バス２００
は集積回路ピン２２３によって入力／出力集積回路２２
（図１を参照）の外部へ情報を提供しかつ受信すること
ができる。本発明の一実施形態では、図１に示されたピ
ン３４は図１０に示されたピン２１３〜２１５および１
つまたはそれ以上のピン２２３を含むことができること
に注意を要する。

【０１１９】従来技術においては、論理的に発生された
ステータスまたは制御情報はサービスプロセッサによっ
て１つまたはそれ以上の集積回路における回路の他の独
立の機能ブロックに通信された。例えば、多くの制御の
用途では複数の独立の機能ブロックの回路に関して種々
のアクションが行なわれるようトリガするため１つのチ
ャネルによって生成された事象（例えば、整合、捕捉、
タイムアウト、その他）を使用した。これらの独立の機
能ブロックの回路は別個のモジュール上にあるいは別個
の集積回路上にさえも物理的に配置される。従来技術の
構成では、割込みを発生するのに単一の事象が必要であ
り、かつ各々の独立した機能ブロックの回路内でアクシ
ョンが行なわれるのをトリガするため割込みサービスル
ーチンが必要である。さらに、該割込みサービスルーチ
ンは各々のアクションを順次トリガすることにより動作
した。

【０１２０】割込みの代わりにグローバルチャネル通信
バス２００（図１０を参照）を使用することにより、本
発明はステータスおよび制御情報が同時にすべてのチャ
ネルに放送できるようにし、それによって回路の種々の
独立の機能ブロック内のすべてのアクションが同期して
トリガされ、したがってデータ処理システム１０（図１
を参照）全体内にグローバル信号を通信するコヒーレン
トな手段を提供する。

【０１２１】グローバルチャネル通信バス２００（図１
０を参照）によって提供されるグローバル放送能力は異
なるピン／ステータスバスに結合された種々のチャネル
に通信されなければならない事象が生じるたびごとにサ
ービスプロセッサに割込む必要性を除去する。グローバ
ルチャネル通信バス２００はまたサービスプロセッサを
使用する従来技術の手法よりも高速の通信および応答時
間を生じる結果となり、それは割込みサービスルーチン
の速度は典型的にはグローバルチャネル通信バス２００
の放送能力の速度よりも１桁の大きさ低速であるためで
ある。

【０１２２】さらに、ソフトウェアエラー状態の間に、
サービスプロセッサは一般にノンオペレーション（ｎｏ
ｎ−ｏｐｅｒａｔｉｏｎａｌ）となる。サービスプロセ
ッサはノンオペレーションであるから、お互いの間で通
信しなければならない数多くのＩ／Ｏ機能はディスエー
ブルされなければならず、それは割込みが発生できない
からである。過去においては、もしＩ／Ｏシステムがソ
フトウェアエラー状態の間にいくつかの限られた動作を
行なうことを要求されれば、特別に設計されたハードウ
ェアが必要とされた。本発明の放送能力（ｂｒｏａｄｃ
ａｓｔ ｃａｐａｂｉｌｉｔｙ）はこの特別のハードウ
ェアの多くを除去し、それは回路の独立の機能ブロック
が直接グローバルチャネル通信バス２００によって互い
に通信できるからである。

【０１２３】また、本発明の放送能力はデータ処理シス
テム１０（図１を参照）への変更および付加の設計およ
び構成を大幅に簡単にする。データ処理システム１０の
多くのバージョンにおいて、ＩＯＣＭ２５〜２９内のチ
ャネルは特定の機能または限られた数の機能を達成する
よう構成され、元のアプリケーションの帯域幅を増大し
あるいは他のタスクを行なうために該アプリケーション
を変更するためにハードウェアを再構築するのをいくら
か困難にする。グローバルチャネル通信バス２００によ
って与えられる放送能力は複数の独立の機能ブロックの
回路（例えば、ＩＯＣＭ２５〜２９）がお互いの間で通
信できるようにし、したがって帯域幅を増大しかつＩＯ
ＣＭ境界に渡り異なる機能が実施できるようにする。

【０１２４】図１０を参照すると、グローバルチャネル
通信バス２００は異なるピン／ステータスバス２１６〜
２１８に結合されたチャネルの間で情報を通信するため
に使用されている。異なるピン／ステータスバス２１６
〜２１７は同じＩＯＣＭ（例えば、ＩＯＣＭ２７）内に
位置し、あるいは異なるピン／ステータスバス２１７〜
２１８は異なるＩＯＣＭ（例えば、ＩＯＣＭ２６および
ＩＯＣＭ２７）内に位置することができる。本発明のい
くつかの実施形態では、前記グローバルチャネル通信バ
ス２００は集積回路２２（図１を参照）上のすべてのピ
ン／ステータスバスに結合することができる。

【０１２５】本発明の別の実施形態では、グローバルチ
ャネル通信バス２００は同じピン／ステータスバスに結
合されていないチャネルと通信しなければならないピン
／ステータスバスにのみ結合される。例えは、もしチャ
ネル２０６のいずれもチャネル２０６以外のチャネルに
対し情報を受信しまたは提供する必要がなければ、ピン
／ステータスバス２１８が前記グローバルチャネル通信
バス２００に結合される必要はない。

【０１２６】図１を参照すると、モジュール間バス２４
はＣＰＵ１３から外部バスインタフェース２３内に位置
するレジスタへかつＩＯＣＭ２５〜２９のチャネル内に
位置するレジスタへの読み出しおよび書き込みアクセス
を行なうために使用される。モジュール間バス２４はま
たは、割込み情報のような、システム情報を転送する。
モジュール間バス２４は各々のＩＯＣＭ２５〜２９へそ
れぞれバスインタフェースユニット３６〜４０によりイ
ンタフェースする。本発明のいくつかの実施形態では、
グローバルチャネル通信バス２００は単にモジュール間
バス２４の一部として導入される。

【０１２７】しかしながら、本発明の別の実施形態で
は、グローバルチャネル通信バス２００はモジュール間
バス２４から区別される。グローバルチャネル通信バス
２００は直接各々のＩＯＣＭ２５日〜２９におけるピン
制御チャネル（例えば、２０１〜２０３）へ導かれる。
グローバルチャネル通信バス２００はバスインタフェー
スユニット３６〜４０により間接的に通信するのではな
く直接各々のピン制御チャネル（例えば、２０１〜２０
３）に通信する。

【０１２８】それぞれ各ピン制御チャネル２０１〜２０
３における結合回路２２０〜２２２は、それぞれ、１つ
またはそれ以上の制御レジスタ２２４〜２２６に結合さ
れる。一例として、制御レジスタ２２４の制御レジスタ
格納ビットはピン／ステータスバス２１６の導体の内の
どの１つまたはそれ以上がグローバルチャネル通信バス
２００に結合されるかを選択するためユーザプログラム
することができる。したがって、ユーザは制御レジスタ
２２９〜２３０およびピン制御回路２２７〜２２８によ
ってどのチャネルがピン／ステータスバス２１６のどの
導体に結合されるか、および制御レジスタ２２４および
結合回路２２０によってピン／ステータスバス２１６の
どの導体がグローバルチャネル通信バス２００のどの導
体に結合されるかを選択することができる。

【０１２９】本発明の一実施形態では、グローバルチャ
ネル通信バス２００の導体の各々の１つはワイヤＯＲ導
体であり、該ワイヤＯＲ導体は弱いプルダウン装置（図
示せず）によって論理レベル“０”にプルダウンされ
る。したがって、もしワークチャネル２１２が、結合回
路２２２によって、グローバルチャネル通信バス２００
の第１の導体上に論理レベル“１”を与え、一方ワーク
チャネル２１０は、結合回路２２１によって、論理レベ
ル“０”をグローバルチャネル通信バス２００の同じ第
１の導体上に与えれば、グローバルチャネル通信バス２
００のその第１の導体の論理レベルは論理レベル“１”
であろう。その結果、ワイヤＯＲ導体に対しては、論理
レベル“１”が支配することになる。別の実施形態ては
ワイヤＮＯＲ導体を使用することができる。

【０１３０】図１０を参照すると、本発明の一実施形態
においては、ピン／ステータスバス（例えば、２１６〜
２１８）はワイヤＯＲまたはワイヤＮＯＲバスではな
い。その結果、チャネル（例えば、２０４〜２０６）が
放送された値を受信するために、結合回路（例えば、２
２０〜２２２）はグローバルチャネル通信バス２００の
導体から前記値を受信しかつ次にピン／ステータスバス
（例えば、２１６〜２１８）の選択された導体を適切な
値でドライブする。同様に、チャネル（例えば、２０４
〜２０６）が放送された値を提供するために、結合回路
（例えば、２２０〜２２２）はピン／ステータスバス
（例えば、２１６〜２１８）の適切な導体から前記値を
読み取りかつ次にグローバルチャネル通信バス２００を
適切な値でドライブする。

【０１３１】その結果、本発明はデータ処理システム１
０（図１を参照）のユーザが集積回路２２上の、または
異なる集積回路（例えば、集積回路１２）上のどのチャ
ネル（単数または複数）がグローバルチャネル通信バス
２００の導体に情報を提供できるかをプログラム可能に
選択できるようにする。次に、グローバルチャネル通信
バス２００に提供される情報は、サービスプロセッサの
介在なしに、同期してユーザが集積回路２２上にまたは
異なる集積回路（例えば、集積回路１２）上に選択した
すべてのチャネルに放送される。

【０１３２】本発明はしたがってデータ処理システム１
０内のすべてのチャネルに信号または情報を包括的に同
期して通信する方法を提供する。本発明は複数の独立し
た機能ブロックの回路（例えば、ＩＯＣＭ２５〜２９）
の間で情報を共有するための柔軟性を与え、したがって
ＩＯＣＭ２５〜２９が一緒に働きかつそれらが行なう機
能の１つまたはそれ以上を調整できるようにする。さら
に、本発明はサービスプロセッサによってサービスされ
なければならない割込みの数を低減しかつデータ処理シ
ステム１０内でより多くの機能が同期して達成できるよ
うにする。

【０１３３】図１１は、図１０の制御レジスタ２２６の
一部の一実施形態を示す。本発明の一実施形態では、グ
ローバルチャネル通信バス２００は８つの導体を含む。
グローバルチャネル通信バス２００の８つの導体の各々
に対し、１つの対応するＳＦＵＮ（ステータス機能制
御：Ｓｔａｔｕｓ Ｆｕｎｃｔｉｏｎ Ｃｏｎｔｒｏ
ｌ）レジスタ格納ビット２５０、１つのＳＤＡＴ（ステ
ータスデータ：Ｓｔａｔｕｓ Ｄａｔａ）レジスタ格納
ビット２５１、１つのＧＬＳ（グローバル／ローカル選
択制御：Ｇｌｏｂａｌ／Ｌｏｃａｌ Ｓｅｌｅｃｔ Ｃ
ｏｎｔｒｏｌ）レジスタ格納ビット２５２、および１つ
のＧＤＯ（グローバルデータ出力：Ｇｌｏｂａｌ Ｄａ
ｔａ Ｏｕｔｐｕｔ）レジスタ格納ビット２５３があ
る。例えば、導体２４６（図１２を参照）はＳＦＵＮビ
ット２５４、ＳＤＡＴビット２５５、ＧＬＳビット２５
６、およびＧＤＯビット２５７に対応する。

【０１３４】ＳＤＡＴビット２５１はチャネル対チャネ
ル通信およびチャネル対ＣＰＵ通信の目的でグローバル
またはローカルチャネルによって発生される出力ステー
タス事象の結果を表わすステータスデータを含む。各々
のＳＤＡＴビット２５１は対応するＳＦＵＮビット２５
０によって制御される。各々のＳＦＵＮビット２５０は
対応するＳＤＡＴビット２５１に関連するモードを割当
てる。各々のＳＤＡＴビット２５１に割当てられるモー
ドは「ハードウェア制御（ｈａｒｄｗａｒｅｃｏｎｔｒ
ｏｌｌｅｄ）」モードおよび「ソフトウェア制御（ｓｏ
ｆｔｗａｒｅｃｏｎｔｒｏｌｌｅｄ）」モードである。
ＳＦＵＮビット２５０に加えて、ＳＤＡＴビット２５１
もまたＧＬＳビット２５２によって構築される。各々の
ＧＬＳビット２５２は対応するＳＤＡＴビット２５１が
ローカルステータスデータを表わすかあるいはグローバ
ルステータスデータを表わすかを制御する。

【０１３５】一例として、図１０および図１２を参照す
ると、もしＳＤＡＴビット２５５が対応するＧＬＳビッ
ト２５６によってローカルとして構築されかつ対応する
ＳＦＵＮビット２５４によって「ハードウェア制御」と
して構築されれば、ＳＤＡＴビット２５５はチャネル２
０６によって導体２４１上にドライブされるチャネル出
力ステータス事象の結果を含む。もしＳＤＡＴビット２
５５が対応するＧＬＳビット２５６によってグローバル
として構築されかつ対応するＳＦＵＮビット２５４によ
って「ハードウェア制御」として構築されれば、ＳＤＡ
Ｔビット２５５は集積回路２２（図１を参照）上の任意
の場所に配置された選択されたチャネルによって導体２
４６上にドライブされるグローバルステータス事象の結
果を表わすデータを含む。ＳＤＡＴビット２５５はその
データを導体２４０を介してチャネル２０６に提供す
る。ＳＤＡＴビット２５１は「ハードウェア制御」モー
ドにおいてはＣＰＵ１３（図１を参照）によって書き込
まれることはできない。

【０１３６】もし前記ＳＤＡＴビット２５５が対応する
ＧＬＳビット２５６によってローカルとして構築されか
つ対応するＳＦＵＮビット２５４によって「ソフトウェ
ア制御」として構築されれば、ＳＤＡＴビット２５５は
導体２４１のステータスをエミュレートするためにＣＰ
Ｕ１３によってそこに書き込まれるデータを含む。しか
しながら、グローバルとして構築された場合、ＳＤＡＴ
ビット２５５はソフトウェア制御モードにある間は書き
込むことができない。ＳＤＡＴビット２５５は導体２４
６からのグローバルステータスを反映する。ＳＤＡＴビ
ット２５５は常に導体２４０に対する値を提供する。ソ
フトウェア制御モードにおいては、ＳＤＡＴビット２５
５はローカルステータスに対して構築された場合にＣＰ
Ｕ１３によってのみ書き込まれることができる。グロー
バルステータスを書き込むために、ＧＤＯビット２５７
が書き込まれる。

【０１３７】ＳＤＡＴビット２５１を書き込む場合、残
りのビットに影響を与えることなく単一のＳＤＡＴビッ
トを強制的に新しい状態にすることができる。これを行
なうためには、ＳＤＡＴビット２５１およびＳＦＵＮビ
ット２５０の双方が同時にＣＰＵ１３によって書き込ま
れなければならない。ＳＦＵＮビット２５０の内容は書
き込みがＳＤＡＴビット２５１に影響を与えるか否かを
決定し、それはＳＦＵＮビット２５０の各々はＳＤＡＴ
ビット２５１の対応する１つを制御するからである。前
記書き込みがＳＤＡＴビット２５１の１つに影響を与え
るために、ＳＦＵＮビット２５０の対応する１つは％０
で書き込まれなければならない。書き込みがＳＤＡＴビ
ット２５１の１つに影響を与えるのを防止するために
は、ＳＦＵＮビット２５０の対応する１つは％１で書き
込まれなければならない。このようにして、ＳＦＵＮビ
ット２５０は特定のＳＤＡＴビット２５１に対するビッ
ト書き込みを制御するため対応するＳＤＡＴビット２５
１をマスクするために使用される。

【０１３８】図１１および図１２を参照すると、前記Ｇ
ＤＯビット２５３はグローバルチャネル通信バス２００
に提供されるグローバルデータを含む。ＧＤＯビット２
５７に格納されたデータは２つの可能な供給源、すなわ
ち導体２４１およびＣＰＵ１３、の内の１つによって提
供される。ＳＦＵＮビット２５０およびＧＬＳビット２
５６はＧＤＯビット２５７にグローバルデータを導体２
４１が提供するかあるいはＣＰＵ１３が提供するかを決
定する。

【０１３９】ＧＬＳビット２５６がグローバルとして構
成されている場合は、ＧＤＯビット２５７はあるグロー
バルステータス値を導体２４６に提供する。ＧＤＯビッ
ト２５７は該グローバルステータス値を、ソフトウェア
制御モードおよびハードウェア制御モードの双方におい
て、該グローバルステータス値を導体２４６上にドライ
ブすることにより提供する。もしＧＤＯビット２５７が
対応するＳＦＵＮビット２５４によってソフトウェア制
御されるものとして構成されていれば、ＣＰＵ１３はＧ
ＤＯビット２５７に格納されたグローバルステータス値
を更新することができる。もしＧＤＯビット２５７が対
応するＳＦＵＮビット２５４によってハードウェア制御
されるものとして構成されていれば、導体２４１のみが
ＧＤＯビット２５７に格納されたグローバルステータス
値を更新することができる。

【０１４０】ＧＬＳビット２５６がローカルとして構成
されている場合、ＧＤＯビット２５７は導体２４６にグ
ローバルステータスを提供するために使用されない。Ｇ
ＤＯビット２５７はＣＰＵ１３によって書き込むことが
できない。ＧＤＯビット２５７は導体２４１によっての
み更新できる。

【０１４１】図３を参照すると、ピン１１０（ＰＣＣ１
０５に対応する）の内の１つを（対の他のＰＣＣ１０７
に対応する）ピン／ステータス情報導体１１５の内の１
つに結合する能力はユーザがグローバルチャネル通信バ
ス２００からのチャネル出力を出力ピン１１０に提供で
きるようにすることに注意を要する。したがって、出力
事象はグローバルチャネル通信バス２００を介して集積
回路２２（図１を参照）上の任意のチャネルによって任
意の出力ピン３１〜３５に発生することができる。本発
明の一実施形態では、入力ピン１１０の論理レベルは前
記ピン／ステータス情報導体１１５上に反映されず、し
たがってピン入力はグローバルチャネル通信バス２００
を介して包括的に通信されることはできない。本発明り
別の実施形態では、入力ピン１１０の論理レベルは前記
ピン／ステータス情報導体１１５上に反映させることが
でき、かつしたがってピン入力はグローバルチャネル通
信バス２００を介して包括的に通信することができる。

【０１４２】本発明の一実施形態では、ＧＤＯビット２
５３はＣＰＵ１３によって任意の時間に読み取ることが
でき、かつＣＰＵ１３によってソフトウェア制御モード
においてグローバルステータスのために構成された場合
にのみ書き込むことができる。

【０１４３】図１１および図１２を参照すると、ＳＦＵ
Ｎビット２５０の各々の１つはＳＤＡＴビット２５１お
よびＧＤＯビット２５３の内の各々の対応する１つに対
し、前記モード、すなわちソフトウェア制御モードまた
はハードウェア制御モード、を選択するために使用され
る。ＣＰＵ１３は任意の時間にＳＦＵＮビット２５０を
読み取りかつ書き込むことができる。

【０１４４】図１１および図１２を参照すると、ＧＬＳ
ビット２５２の各々の１つはＳＤＡＴビット２５１の対
応する１つがローカルであるかあるいはグローバルであ
るかを選択するために使用される。ＳＤＡＴビット２５
１に格納されたローカルステータス値は前記ローカルピ
ン制御チャネル（例えば、図１０における２０３）によ
って制御されるローカルピン／ステータスバス（例え
ば、図１０における２１８）によってのみ通信される。
ＧＤＯビット２５７に格納されたグローバルステータス
値はグローバルチャネル通信バス２００あるいはローカ
ルピン／ステータスバス（例えば、図１０の２１８）か
ら提供することができる。ＣＰＵ１３は任意の時間にＧ
ＬＳビット２５２を読み取りかつ書き込むことができ
る。

【０１４５】図１２を参照すると、ＳＤＡＴビット２５
５は個々に対応するＧＬＳビット２５６によってグロー
バルとしてまたはローカルとして構成できる。グローバ
ルとして構成された場合、導体２４１はグローバルステ
ータス値をＧＤＯビット２５７に提供し、かつＳＤＡＴ
ビット２５５には提供しない。ＧＤＯビット２５７はグ
ローバルステータス値を導体２４６によってグローバル
チャネル通信バス２００に提供する供給源である。ワイ
ヤＯＲ導体２４６の結果として生ずる論理レベル（すな
わち、グローバルステータス値）はＳＤＡＴビット２５
５に格納される。このグローバルステータス値は導体２
４０によってチャネル２０６の入力へとドライブされる
（図１０を参照）。

【０１４６】本発明の１実施形態では、集積回路２２
（図１を参照）上の種々のタイマバス（例えば、図２の
７１および７２）に対し１つまたはそれ以上のタイムベ
ース値を通信するためにマスタタイマバス制御チャネル
（例えば、図２の６１および６３）のおのおのに結合さ
れた１つのグローバルタイマバス（図示せず）があるこ
とに注意を要する。このグローバルタイマバス（図示せ
ず）は前記グローバルチャネル通信バス２００（図１０
を参照）と類似の方法で機能する。本発明の別の実施形
態では、グローバルタイマバスは使用されない。その代
わり、もし別個のＩＯＣＭ２５〜２９が同じタイムベー
ス値を必要とすれば、要求されるタイムベースを発生す
るタイムベースチャネル（たとえば、図２のディグリー
クロックチャネル９４）は複数のＩＯＣＭ２５〜２９に
おいて２重化される。

【０１４７】〈チャネル間データ転送〉「チャネルのシ
リコンライブラリ」内には、データ転送動作を行うよう
プログラムできる数多くのチャネルがある。データ転送
動作においては、データは頭部隣接チャネルのデータレ
ジスタ（例えば、図２０の４００）からチャネルそれ自
体のデータレジスタ（例えば、４０１）へ、およびチャ
ネルそれ自体のデータレジスタ（例えば、４０１）から
底部隣接チャネルのデータレジスタ（例えば、４０２）
へとデータを転送できる。チャネルの制御レジスタビッ
トをこれらのチャネル間データ転送を行うようプログラ
ミングすることにより、スタックおよびファーストイン
・ファーストアウト（ＦＩＦＯ）構造が形成できかつ使
用できる。本発明の１実施形態では、チャネル間データ
転送をサポートするワークチャネルは、（１）整合チャ
ネル、（２）捕捉チャネル、および（３）アップカウン
タチャネルを含む。１実施形態では、ダウン／アップカ
ウンタチャネルもまたいくつかのデータ転送能力を可能
にする。

【０１４８】本発明の１実施形態では、データ転送動作
をサポートするチャネルを使用して構成できる３つの基
本的なタイプの構造がある。すなわち、（１）数多くの
タイムベース値またはカウント動作値を集めるために有
用な構造である、スタック、（２）ＦＩＦＯ、複数の整
合出力事象はＦＩＦＯ構造内に格納されたタイムベース
値の集積を使用してピンまたはステータス導体へ出力で
きる（これらの出力事象は他のチャネルによってまたは
Ｉ／Ｏ集積回路（例えば、図１の２２）の外部の装置に
よって使用できる）、および（３）ＦＩＦＯはまた最も
最近に捕捉されたタイムベース値または最も最近のカウ
ント動作を集積しかつ格納するために利用できる。

【０１４９】これらのタイプのスタックおよびＦＩＦＯ
データ格納構造はチャネルによって必要とされるサービ
スの頻度を低減することができ、かつ従ってＣＰＵ１３
（図１を参照）によって応答されなければならない割込
みの数を低減することができる。図２０は隣接チャネル
４００〜４０２の間のデータ転送動作の一例を示す。

【０１５０】図２０に示されるように、整合チャネル４
００、捕捉チャネル４０１、およびカウンタチャネル４
０２はおのおのそれらの頭部隣接チャネルからそれら自
身のデータレジスタへのデータの転送を制御する。デー
タ転送を制御するため、１つのチャネルのデータ転送論
理（例えば、４０７〜４０９の内の１つ）は頭部隣接チ
ャネルのデータ転送論理と通信する。各チャネルのデー
タ転送論理はステータスバス４１４への２つのタイプの
出力事象を生成することができ、すなわちチャネルおよ
び頭部隣接チャネルの双方が有効なデータを有すること
を示す出力事象、およびチャネルおよび頭部隣接チャネ
ルが共に無効なデータを有することを示す出力事象であ
る。さらに、前記捕捉チャネル４０１はステータスバス
４１４からの入力事象を使用してそのデータレジスタ４
０４内のデータを無効にすることができる。

【０１５１】本発明の１実施形態では、前記ピン制御チ
ャネル（ＰＣＣ）（例えば、図２の５２）はそこを通る
３２ビットのデータ経路を有し、それによって前記ＰＣ
Ｃの頭部隣接チャネルが該ＰＣＣを通りデータをその底
部隣接チャネルへと転送できる。ＰＣＣを通って転送さ
れるデータは該ＰＣＣに対して何らの影響も持たない
（すなわち、ＰＣＣはデータ転送制御を持たずかつそこ
を通るデータを格納しない）。

【０１５２】図２１および図２２は、チャネル（例え
ば、捕捉チャネル４０１）におけるデータ転送動作をサ
ポートするのに必要な、制御およびステータスレジスタ
格納回路を含む、回路を示している。図２１は１６ビッ
トのデータ転送動作に必要な回路を示し、かつ図２２は
３２ビットのデータ転送動作のために必要な回路を示し
ている。該３２／１６ビットデータ転送機能、該データ
転送動作において使用されるレジスタビット、隣接チャ
ネル間で通信される信号、および使用される入力事象お
よびチャネルのデータ転送論理によって生成される出力
事象について以下に説明する。制御およびステータスレ
ジスタ格納回路は点線のボックスとして示されている
が、それはこれらが物理的に１つまたはそれ以上のユー
ザプログラム可能レジスタの一部として配置できるから
である。また、クリアＤＶＢ入力事象信号は捕捉チャネ
ル（例えば、図２０の４０４）によってのみ使用される
ことに注意を要する。

【０１５３】前記整合チャネル４００、捕捉チャネル４
０１、およびカウンタチャネル４０２はおのおの２つの
完全に独立な１６ビットハーフとしてあるいは１つの３
２ビットチャネルとしてのデータ転送モードで動作する
構成できる。一例として、図２１は１６ビットデータ転
送動作のために構成された捕捉チャネル４０１を示し、
かつ図２２は３２ビットデータ転送動作のために構成さ
れた捕捉チャネル４０１を示す。整合チャネル４００お
よびカウンタチャネル４０２は同様にデータ転送動作の
ために構成される。

【０１５４】図２１を参照すると、おのおのの１６ビッ
トに対する論理は同じでありかつ他の１６ビットに対す
る論理と独立であることに注意を要する。本発明の１実
施形態では、１６ビット動作のために構成された、チャ
ネルの両方のハーフは同じ動作モードで使用されること
は必要とされない。例えば、整合チャネル４００の上位
ハーフはタイマバス（例えば、図２のタイマバス７１）
上の１６ビットの値と整合するよう構成でき、かつ整合
チャネル４００の下位ハーフは１６ビットのデータ転送
動作のために構成できる。

【０１５５】また、図２１を参照すると、チャネルの上
位１６ビットを制御するために使用されるレジスタ格納
ビットは“０”によってラベル付けられ、かつチャネル
の下位１６ビットを制御するために使用されるレジスタ
格納ビットは“１”によってラベル付けられている（例
えば、ＤＴＣ０およびＤＴＣ１）。チャネル（例えば、
４０１）が、図２２のように、３２ビットのデータ転送
動作のために構成された場合、該チャネルの上位１６ビ
ットを制御するレジスタ格納ビットは３２ビットのデー
タ転送を制御するために使用される。

【０１５６】本発明の１実施形態では、データ転送動作
をサポートするチャネルはデータ転送を制御するために
使用されかつステータス情報をＣＰＵ１３（図１を参
照）に提供する３つの異なるレジスタフィールドビット
を有する。これら３つのレジスタビットフィールドはデ
ータ有効ビット（ＤＶＢ）、データ転送制御ビット（Ｄ
ＴＣ）、およびデータ転送ステータスビット（ＤＴＳ）
である。本発明の１実施形態では、おのおのの捕捉チャ
ネルおよびおのおののカウンタチャネルもまたデータ転
送動作を制御するために同様に入力事象エッジ選択（Ｉ
Ｅ）ビットを使用する。

【０１５７】図２１および図２２を参照すると、おのお
ののデータ有効ビット（ＤＶＢ）４２５〜４２６はステ
ータスおよび制御の双方のために対応するデータ転送論
理４２２，４２９，４３０によって使用される。ステー
タスビットとして、ＤＶＢは対応するデータレジスタ内
の有効または無効データの存在を示すために使用され
る。制御ビットとして、ＤＶＢは対応するデータ転送論
理によってチャネルの頭部隣接チャネルからのデータ転
送を制御するために使用される。

【０１５８】本発明の１実施形態においては、ＤＶＢビ
ットが論理レベル“１”である場合、それは該チャネル
のデータレジスタ内の有効データの存在を示す。例え
ば、捕捉チャネル４０１においては、ＤＶＢビットは捕
捉動作が完了したときには常に論理レベル“１”にセッ
トされ、かつカウンタチャネル４０２においては、ＤＶ
Ｂはカウント動作が完了したときには常に論理レベル
“１”にセットされる。例えば、図２０および図２２を
参照すると、データがデータレジスタ４０４へ転送され
たとき（例えば、その頭部隣接チャネル４００から）、
捕捉チャネルのデータ転送論理４３０はそのＤＶＢビッ
ト４２５を論理レベル“１”にセットする。

【０１５９】さらに、もしＣＰＵ１３（図１を参照）が
データ転送モードに構成されたいずれかのチャネルのデ
ータレジタスに書き込めば、ＤＶＢビットは自動的に論
理レベル“１”にセットされてそのデータが有効である
ことを示す。本発明の１実施形態では、整合チャネルに
おけるＤＶＢビットはまた該整合チャネルが整合モード
にあるときデータレジスタへの書込みによって論理レベ
ル“１”にセットすることができる。

【０１６０】本発明の１実施形態では、ＤＶＢビットが
論理レベル“０”である場合、それは無効データが前記
チャネルのデータレジスタ内に存在することを示す。例
えば、整合チャネル４００において、ＤＶＢビットは整
合出力事象が生じた場合には常に論理レベル“０”にク
リアされる。例えば、図２０および図２２を参照する
と、データがデータレジスタ４０４からデータレジスタ
４０５へ転送されるとき（底部隣接チャネル）、転送論
理４０９は捕捉チャネル４０１におけるＤＶＢビット４
２５を論理レベル“０”にクリアする。いったんデータ
が転送されると、チャネル４０１のＤＶＢビット４２５
はデータがもはや有効でないことを示すために論理レベ
ル“０”にクリアされる。

【０１６１】さらに、ＣＰＵ１３はデータレジスタ４０
４のデータをその対応するＤＶＢビット４２５を論理レ
ベル“０”にクリアすることにより無効化することがで
きる。ＤＶＢビット４２５をクリアするためには、ＣＰ
Ｕ１３はＤＶＢビット４２５をその肯定された状態にお
いて読み取らなければならず、かつ次に論理レベル
“１”をＤＶＢビット４２５に書き込まなければならな
い。ＤＶＢビット４２５における論理レベル“１”はデ
ータレジスタ４０４のデータが無効であることを示す。
前記ＤＶＢビットはステータスおよび制御ビットの双方
であるから、ＣＰＵ１３によるＤＶＢビットのクリアは
もし注意が行われなければデータ転送動作によって有効
データがオーバライトされる可能性があることに注意を
要する。

【０１６２】本発明の１実施形態のために、図２３はそ
れがその動作モードのおのおのにおいて構成される間に
データ転送動作をサポートする各チャネルのＤＶＢビッ
ト（例えば、図２２の４２５）をセットおよびクリアで
きる動作を示す。図２０および図２２を参照すると、チ
ャネル４０２がデータ転送動作のために構成されている
場合、データ転送は頭部隣接チャネルのＤＶＢビット
（チャネル４０１のＤＶＢビット４２５）が論理レベル
“１”でありかつ該チャネルの自身のＤＶＢビット（す
なわち、チャネル４０２のＤＶＢビット）が論理レベル
“０”である場合にデータ転送が行われる。前記チャネ
ルのデータ転送論理（すなわち、チャネル４０２の転送
論理）は始めにデータを頭部隣接チャネルのデータレジ
スタ４０４から該チャネルの自身のデータレジスタ４０
５へとコピーする。次に、頭部隣接チャネルのＤＶＢビ
ット（チャネル４０１のＤＶＢビット４２５）が論理レ
ベル“０”にクリアされる。最後に、前記チャネルのそ
れ自身のＤＶＢビット（すなわち、チャネル４０２のＤ
ＶＢビット）が論理レベル“１”にセットされる。

【０１６３】図２１および図２２を参照すると、データ
転送制御（ＤＴＣ）ビット４２３〜４２４は対応するデ
ータ転送論理４２２，４２９，４３０をイネーブルおよ
びディスエーブルするために使用される。あるチャネル
のデータ転送論理がイネーブルされたとき、頭部隣接チ
ャネルのデータレジスタの内容は該チャネルの自身のデ
ータレジスタに転送されることができる。該転送は該チ
ャネルのＤＶＢビットが論理レベル“０”でありかつ頭
部隣接チャネルのＤＶＢビットが論理レベル“１”であ
る場合に行われる。

【０１６４】データ転送動作の２つのモードにおいて、
出力事象は発生でき、すなわち、（１）もし前記チャネ
ルおよび前記頭部隣接チャネルのＤＶＢビットが共に論
理レベル“１”であればデータを転送しかつ出力事象を
引き起こし（この出力事象はチャネルおよび頭部隣接チ
ャネルの双方における有効なデータの存在を示しかつ有
効隣接データ対（ＶＡＤＰ）出力事象と称される）、お
よび（２）もし前記チャネルおよび前記頭部隣接チャネ
ルのＤＶＢビットが共に論理レベル“０”であればデー
タを転送しかつ出力事象を引き起こす（この出力事象は
前記チャネルおよび前記頭部隣接チャネルにおける無効
なデータの存在を示しかつ無効隣接データ対（ＩＡＤ
Ｐ）出力事象と称される）。

【０１６５】本発明の１実施形態では、これら２つのモ
ードに対する前記デスティネイション（出力事象導体）
および出力事象のタイプ（立上り、立下り、トグル）は
ソフトウエア制御されない。両方の出力事象はステータ
スバス４１４の同じ導体（図２１および図２２を参照）
にハードワイヤ結合され、かつ双方はトグル事象を生じ
させる。

【０１６６】図２４はデータ転送動作を有する各チャネ
ルにおけるデータ転送制御ビット（ＤＴＣ）（例えば、
図２１および図２２の４２３〜４２４）によって制御さ
れるデータ転送動作のモードを示す。

【０１６７】図２１および図２２を参照すると、データ
転送ステータス（ＤＴＳ）ビット４２７〜４２８は出力
事象が対応するデータ転送論理４２２，４２９，４３０
によって発生されたことを示す（ｆｌａｇ）ために使用
される。もしＤＴＣ＝％１０であれば、かつＶＡＤＰ検
出出力事象が対応するデータ転送論理によって発生され
れば、ＤＴＳビットは論理レベル“１”にセットされ
る。同様に、もしＤＴＣ＝％１１であれば、かつＩＡＤ
Ｐ検出出力事象が対応するデータ転送論理によって発生
されれば、ＤＴＳビットは論理レベル“１”にセットさ
れる。ＤＴＳビット４２７をクリアするため、ＣＰＵ１
３はＤＴＳビット４２７をその肯定された状態で読み取
らなければならず、かつ次に論理レベル“１”をＤＴＳ
ビット４２７に書き込まなければならない。

【０１６８】データ転送動作を行うために使用される制
御信号につき説明する。図２１および図２２を参照する
と、データ転送動作において構成されたチャネルの頭部
隣接チャネルへ／から通信される数多くのデータ転送制
御信号がある。前記２つのチャネルの間の通信の３つの
経路は前記３２／１６ビットデータ導体、前記読出し信
号導体および前記クリア信号導体である。前記３２／１
６ビットデータ導体は頭部隣接チャネル（たとえば、図
２０のチャネル４００）から該チャネルのそれ自身のデ
ータレジスタ（例えば、チャネル４０１のデータレジス
タ４０４）へデータを転送するために使用される。

【０１６９】前記読出し信号は前記頭部隣接チャネルの
ＤＶＢビットの状態を前記チャネルのそれ自身のデータ
転送論理に通信するために使用される。この情報は２つ
の目的で使用される。第１に、データ転送動作におい
て、もし頭部隣接チャネルのＤＶＢビットが論理レベル
“１”でありかつ前記チャネルのそれ自身のＤＶＢが論
理レベル“０”であれば、データ転送が行われる。第２
に、前記読出し信号は前記チャネルがＶＡＤＰまたはＩ
ＡＤＰ出力事象を生成するためにプログラムされている
場合に有効なまたは無効な隣接データ対が存在するかを
決定するために使用される。

【０１７０】前記クリア信号は前記頭部隣接チャネルに
よってデータが前記頭部隣接チャネルのデータレジスタ
から前記チャネルのそれ自身のデータレジスタへ転送さ
れた後にそのＤＶＢビットを条件的にクリアするために
使用される。

【０１７１】図２２においては、データ転送チャネルは
底部隣接チャネルへの通信の３つの経路を有する。これ
らは上に述べたデータ、読出し、およびクリア信号導体
である。データ転送チャネルのための回路（例えば、図
２０における４００〜４０２）が物理的にお互いに隣接
して集積回路上に配置されていれば、前記データ、読出
し、およびクリア信号導体は直接１つのチャネルから次
の隣接チャネルへと導くことができる。本発明の１実施
形態では、おのおののデータ転送チャネルは頭部隣接チ
ャネルからそれ自身のデータレジスタへのデータの転送
を制御する。本発明の別の実施形態ではＩ／Ｏ集積回路
２２（図１を参照）における隣接チャネル間でデータを
転送するために異なる手法を使用することができ、異な
るステータスおよび制御レジスタビットを使用すること
ができ、異なるデータ転送制御信号を使用することがで
き、かつ異なる回路を使用することができる。

【０１７２】本発明の１実施形態では、すべてのデータ
転送チャネルは２つのタイプの出力事象を生成すること
ができ、すなわち有効な隣接データ対（ＶＡＤＰ）出力
事象、および無効な隣接データ対（ＩＡＤＰ）出力事象
である。さらに、本発明のいくつかの実施形態では、デ
ータ転送動作において機能している捕捉チャネルおよび
カウンタチャネルは捕捉またはカウンタチャネルのそれ
自身のＤＶＢビット（図２１および図２２を参照）をク
リアするために入力事象を使用することができる。

【０１７３】さらに図２１および図２２を参照すると、
本発明の１実施形態では、前記有効隣接データ対（ＶＡ
ＤＰ）または無効隣接データ対（ＩＡＤＰ）出力事象信
号（単数または複数）はハードワイヤ結合されたステー
タスライン４１４に出力されかつトグル事象を生成す
る。前記ＶＡＤＰおよびＩＡＤＰ出力事象はスタックが
満杯であることまたはＦＩＦＯが空であることを示すた
めにＣＰＵ１３（図１を参照）に割込みをかけるために
使用できる。前記ＶＡＤＰ／ＩＡＤＰ出力事象が出力さ
れるステータス導体４１４（例えば、ピン／ステータス
バス７６の導体）を監視するピン制御チャネル（ＰＣ
Ｃ）（例えば、図２の５２）はトグル事象がステータス
導体上で認識された場合に割込みを生じさせるようプロ
グラムできる。

【０１７４】捕捉チャネルまたはカウンタチャネルの入
力事象論理は、データ転送動作の間に、そのＤＶＢビッ
トをクリアするために入力事象を使用するようプログラ
ムできる（それぞれ図２１および図２２のクリアＤＶＢ
入力事象信号４３１および４３３を参照）。これはＦＩ
ＦＯ内の底部データ転送チャネルのデータを無効化する
ために有用であり、それによって前記底部データ転送チ
ャネルの上のすべてのデータ値が１チャネル下に転送さ
れる。

【０１７５】タイマの用途において一般に使用されてい
る３つの基本的なタイプのデータ転送構造がある。第１
のデータ転送構造は捕捉されたタイムベース値またはカ
ウント動作値を保持するスタックである。第２のデータ
転送構造は一連の整合出力事象を生成するために使用さ
れるタイムベース値のＦＩＦＯである。また、第３のデ
ータ転送構造は数多くの最も最近捕捉されたタイムベー
ス値または最も最近のカウント動作値を含むＦＩＦＯで
ある。本発明はこれら３つの基本的なタイプのデータ転
送構造が前記データ転送能力および１つまたはそれ以上
のチャネルの動作によってユーザプログラムできるよう
にする。

【０１７６】〈カウント動作制御機能〉数多くのマイク
ロコントローラをベースとした制御の用途は目標または
ターゲット信号の高度に正確な累積測定（ａｃｃｕｍｕ
ｌａｔｉｏｎ ｍｅａｓｕｒｅｍｅｎｔｓ）を必要とす
る。例えば、図２のカウンタチャネル５８はターゲット
信号の累積測定を行うために使用できる。該ターゲット
信号は外部から入力／出力（Ｉ／Ｏ）集積回路２２（図
１を参照）へと提供されるか、あるいは内部的にＩ／Ｏ
集積回路２２へ発生される。カウンタチャネル５８は所
定の制御値をカウンタチャネル（図２を参照）内の１つ
またはそれ以上のユーザプログラム可能制御レジスタ格
納ビット６７へ所定の制御値を書き込むことにより選択
できる種々のカウント動作を行うことができる。

【０１７７】例えば、図２６を参照すると、第１のプロ
グラム可能な選択肢として、カウンタチャネル５８はタ
ーゲット信号が「ハイ」であることに基づき、あるいは
ターゲット信号が「ロー」であることに基づきカウンタ
値を増分または減分できる。第２に、カウンタチャネル
５８はターゲット信号のアクティブエッジが受信される
たびごとにカウンタ値を増分できる。該アクティブエッ
ジはターゲット信号の立上りまたは立下りエッジとして
プログラム可能に選択できる。第３に、カウンタチャネ
ル５８はターゲット信号の第１のアクティブエッジで連
続的にスタートしてカウンタ値を増分または減分するこ
とができる。第４に、カウンタチャネル５８はターゲッ
ト信号のアクティブエッジが受信されるたびごとにカウ
ンタ値を減分することができる。本発明の別の実施形態
では他のカウント動作を使用することができる。

【０１７８】いくつかの制御の用途はターゲット信号に
対するカウント動作がいつイネーブルされるかを定める
ために第２のチャネル（例えば、整合チャネル５６、捕
捉チャネル５５、チャネル８７における他のカウンタチ
ャネル、その他）によって生成される第２の信号を必要
とする。従来技術においては、もしあるカウンタチャネ
ルがあるインターバルにわたりターゲット信号の累積を
行えば、第２の信号は前記ターゲット信号によってゲー
ティングされ、あるいは第２の信号は割込みサービスプ
ロセッサへの割込みを発生することが要求される。次に
カウンタチャネル内のターゲット信号のカウント動作を
イネーブルするために割込みサービスプロセッサが介在
することが要求される。

【０１７９】また、従来技術においては、カウンタチャ
ネル内のターゲット信号のカウント動作をディスエーブ
ルするために、前記ターゲット信号によってゲーティン
グされる第２の信号が否定されるかあるいは前記第２の
信号は割込みサービスプロセッサへの割込みを発生する
ことが要求される。割込みサービスプロセッサは次にカ
ウンタチャネル内のターゲット信号のカウント動作をデ
ィスエーブルするために介在することが要求される。残
念なことに、この従来技術の方法はしばしばカウント動
作における累積エラーを生じる結果となる。

【０１８０】図２５の例で示すように、累積エラーは従
来技術では前記第２の信号がカウンタチャネル内のター
ゲット信号のカウント動作をディスエーブルするために
使用される場合に導入される。前記第２の信号はターゲ
ット信号の立下りエッジの前に否定されるから、カウン
タチャネルはターゲット信号の全体の数の期間が完了す
る前にカウントを停止することになる。従って、従来技
術のカウンタチャネルに格納された周期または期間累積
値は累積エラーの量だけ正しい値よりも低くなる。図２
５および図２６の上方向を示す矢印はカウンタチャネル
５８におけるカウンタの増分を示し、かつ図２５および
図２６の下方向を示す矢印はカウンタチャネル５８にお
けるカウンタの減分を示すことに注意を要する。

【０１８１】さらに図２５を参照すると、従来技術は、
単にカウントウインドウ信号の肯定および否定によって
規定される、時間インターバル、すなわち、「カウント
ウインドウ」、にわたり期間累積を行った。一般に、第
１のカウンタチャネルが使用されて前記ターゲット信号
の事象をカウントし、一方第２のチャネルが使用されて
前記カウントウインドウ信号を発生した。第１のカウン
タチャネルは前記ターゲット信号および前記カウントウ
インドウ信号の双方を受信した。図２５に示される例で
は、カウントウインドウ信号の肯定された状態は「ハ
イ」でありかつ前記ターゲット信号のアクティブエッジ
は立下りエッジである。

【０１８２】図２５に示される従来技術の期間累積手法
を参照すると、第１のカウンタチャネルによって受信さ
れたカウントウインドウ信号が肯定されたとき、第１の
カウンタチャネルはターゲット信号の次のアクティブエ
ッジにおいてカウントスタートを始める。前記カウント
ウインドウ信号がアクティブに留まっている間に前記第
１のカウンタチャネルはカウントを継続した。第１のカ
ウンタチャネルによって受信されたカウントウインドウ
信号がその後否定されたとき、第１のカウンタチャネル
はただちにカウントを停止する。その結果、もしカウン
トウインドウ信号が、図２５に示されるように、ターゲ
ット信号の周期または期間の境界で否定されなければし
ばしば累積エラーが生じた。

【０１８３】しかしながら、本発明はカウンタチャネル
５８が第３のチャネル（例えば、図２を参照すると、整
合チャネル５６、捕捉チャネル５５、チャネル８７にお
ける他のカウンタチャネル、その他）によって、または
Ｉ／Ｏ集積回路２２（図１を参照）の外部の供給源によ
って提供される第３の信号を受信できるようにする。図
２６において「カウント停止信号」と名付けられた、こ
の第３の信号はカウンタチャネル５８によって受信され
かつ使用されていつカウント動作を停止するかを決定す
る。カウンタチャネル５８のイネーブルおよびディスエ
ーブルはプロセッサ（例えば、図１のＣＰＵ１３）によ
る何らの割込みサービスをも必要としないことに注意を
要する。さらに、カウント動作のディスエーブルを制御
するために第３の信号を使用することはターゲット信号
の周期または期間の境界でカウント動作が停止できるよ
うにし、従って累積エラーを防止する。

【０１８４】カウント停止信号として使用される、第３
の信号の付加によりエラーなしにある時間インターバル
にわたりターゲット信号事象を正確に累積する方法が提
供される。従来技術では、外部事象により生成されるあ
るいはチャネルによって生成される第３の信号がさらに
カウント動作のディスエーブルを規定することができる
方法は存在しなかった。第３の信号の付加は割込みサー
ビスの介在の必要性を除去しかつエラーなしにある時間
インターバルにわたりターゲット信号事象を正確に累積
する方法を提供する。

【０１８５】本発明のいくつかの実施形態においては、
前記ターゲット信号はまたカウント停止信号として使用
できることに注意を要する。例えば、図２５を参照する
と、前記カウント停止条件はターゲット信号の特定のエ
ッジとなるようプログラムできる。例えば、図２５にお
いて、ターゲット信号の立下りエッジがカウンタチャネ
ル５８の制御レジスタ格納ビット６７に所定の値を書き
込むことによりカウント停止信号として選択される（図
２を参照）。従って、カウンタチャネル５８のカウント
動作はカウントウインドウ信号が否定され、かつカウン
ト停止事象が生じた場合（すなわち、ターゲット信号の
立下りエッジ）停止する。従って、カウンタチャネル５
８はカウントウインドウ信号が肯定された後に生じるタ
ーゲット信号の最初の立下りエッジでカウントを開始
し、かつカウントウインドウ信号が否定された後に生じ
るターゲット信号の最初の立下りエッジにおいてカウン
トを停止する。その結果、カウンタチャネル５８は従来
技術に比較して実質的に何らの累積エラーなしに非常に
正確な周期または期間累積値をカウントしかつ格納す
る。

【０１８６】本発明はカウントが第２の信号によって規
定される「カウントウインドウ」の間にイネーブルでき
かつ該第２の信号または第３の信号によってさらに規定
される第２の信号によってディスエーブルできるように
ターゲット信号に基づくカウント動作が第２の信号の状
態によって規定できるようにする。いくつかの場合、前
記ターゲット信号のエッジは前記第３の信号として使用
される。１実施形態では、カウンタチャネル５８（図２
を参照）における制御レジスタ格納ビット６７の一部は
カウント停止信号が使用されるかを選択するために使用
される。また、制御レジスタ格納ビット６７の一部はカ
ウント動作を停止する事象が第３の信号（すなわち、図
２６に示されるカウント停止信号）の事象であるか、図
２５に示されるターゲット信号の事象であるか、あるい
は従来技術のようなカウントウインドウ信号の事象であ
るかを選択する。従来技術においては、カウントウイン
ドウ信号の否定がカウント動作を停止するために常に使
用された。

【０１８７】図２７はカウンタチャネル５８（図２を参
照）の一部の１実施形態を示す。カウンタチャネル５８
はカウンタ回路４４０およびデータレジスタ４４７を含
む。データレジスタ４４７は双方向的にバス２４（図１
を参照）に結合されている。カウンタ回路４４０はカウ
ンタ４４１、制御回路４４２、および制御回路４４３を
含む。制御回路４４２は導体４４８によってカウントウ
インドウ信号を受信する。制御回路４４３は導体４４８
によってカウントウインドウ信号を受信し、導体４４９
によってカウント停止信号を受信し、そして導体４５０
によってターゲット信号を受信する。制御回路４４２は
導体４４４によってカウンタ４４１にカウントイネーブ
ル信号を提供し、かつ制御回路４４３は導体４４５によ
ってカウントディスエーブル信号をカウンタ４４１に提
供する。カウンタ４４１はまた導体４５０によってター
ゲット信号を受信する。カウンタ４４１は導体４４６に
よってデータレジスタ４４７へカウント値を提供する。

【０１８８】制御およびステータス情報はカウンタ４４
１、制御回路４４２、および制御回路４４３の間で導体
４５１によって転送される。例えば、制御回路４４２お
よび４４３の内の１つが導体４５１によってカウンタ４
４１にデータ転送制御信号を提供する。カウンタ４４１
に提供されるデータ転送制御信号が肯定されたとき、カ
ウンタ４４１は現在のカウント値を導体４４６によって
データレジスタ４４７に転送する。データレジスタ４４
７は読出しアクセスおよび書込みアクセスを使用してバ
ス２４によりアクセスすることができる。カウンタ４４
１は導体４５２によってクロック信号を受信する。制御
レジスタ格納ビット６７は導体４５３によって制御回路
４４２および４４３に結合されている。

【０１８９】図２８は、制御レジスタ６７（図２および
図２７を参照）の一部の１実施形態を示す。レジスタビ
ットのいくつかはカウンタチャネル５８に対して選択さ
れるモードに応じて異なる機能を持つことができること
に注意を要する。たとえば、ＣＺＯ／ＷＴＯ／ＤＴＯビ
ット４７８はカウントウインドウモードがディスエーブ
ルされたとき「ゼロへのカウント出力（Ｃｏｕｎｔ ｔ
ｏ Ｚｅｒｏ Ｏｕｔｐｕｔ：ＣＺＯ）」ビットとして
機能し、カウントウインドウモードがイネーブルされた
とき「ウインドウ終了出力（Ｗｉｎｄｏｗ Ｔｅｒｍｉ
ｎａｔｉｏｎＯｕｔｐｕｔ：ＷＴＯ）」として機能し、
かつデータ転送モードが選択されたとき「データ転送出
力（Ｄａｔａ Ｔｒａｎｓｆｅｒ Ｏｕｔｐｕｔ：ＤＴ
Ｏ）」ビットとして機能する。１実施形態では、図２８
に示される制御レジスタビットは以下の機能を行う。

【０１９０】１６／１８＆２４／３２−１６ビット、８
および２４ビット、または３２ビット動作ビット４６９ ００−３２ビット動作 ０１−組合わされたアップ／ダウン８および２４ビット
動作 １Ｘ−１６ビット動作

【０１９１】 ＣＣＳ：カウンタクロック選択ビット４７０ ０−入力事象を使用してカウンタをクロッキング １−クロックバス入力を使用してカウンタクロッキング

【０１９２】 ＤＴＣ：データ転送制御ビット４７１ ０Ｘ−カウントモードイネーブル １０−イネーブルされたｗ／ＶＡＤＰ検出出力事象 １１−イネーブルされたｗ／ＩＡＤＰ検出出力事象

【０１９３】 ＣＬＫ：クロックバスソース選択ビット４７２ ０００〜１１１−クロックバスライン０〜７

【０１９４】 ＳＳＣ：単一／連続カウント動作ビット４７３ ０−連続カウント動作 １−単一カウント動作

【０１９５】 ＣＩ：カウント入力ビット４７４ ００００〜０１１１−ピンライン０〜ピンライン７ １０００〜１１１１−ステータスライン０〜ステータス
ライン７

【０１９６】 ＣＩＥＬ：カウント入力エッジまたはレベルビット４７
５ ＣＣＳ＝０ Ｘ００−入力ディスエーブル Ｘ０１−カウント立上りエッジ入力事象 Ｘ１０−カウント立下りエッジ入力事象 Ｘ１１−カウント両エッジ入力事象 ＣＣＳ＝１ ０００−入力ディスエーブル ００１−クロックを使用し立上りエッジでスタート ０１０−クロックを使用し立下りエッジでスタート ０１１−クロックを使用しどちらかのエッジでスタート １００−クロックを使用し入力ローでスタート １０１−クロックを使用し入力ハイでスタート １１０−クロックを使用し入力がローの間カウント １１１−クロックを使用し入力がハイの間カウント

【０１９７】ＵＳＩ／ＭＴＩ／ＣＤＶＩ：アップカウン
ト停止入力／モジュラス転送入力／クリアデータ有効入
力ビット４７６ ００００〜０１１１−ピン０〜ピン７ １０００〜１１１１−ステータス０〜ステータス７

【０１９８】ＵＳＩＥ／ＭＴＩＥ／ＣＤＶＥ：アップカ
ウント停止入力エッジ／モジュラス転送入力エッジ／ク
リアデータ有効エッジビット４７７ ００−入力ディスエーブル ０１−立上りエッジでカウント停止／モジュラス転送／
クリアＤＶＢ １０−立下りエッジでカウント停止／モジュラス転送／
クリアＤＶＢ １１−いずれかのエッジでカウント停止／モジュラス転
送／ＤＶＢクリア

【０１９９】ＣＺＯ／ＷＴＯ／ＤＴＯ：ゼロへのカウン
ト出力／ウインドウ終了出力／データ転送出力ビット４
７８ ００００〜０１１１−ピンライン０〜ピンライン７ １０００〜１１１１−ステータスライン０〜ステータス
ライン７

【０２００】ＣＺＯＥＬ／ＷＴＯＥＬ／ＤＴＯＥ：ゼロ
へのカウント出力エッジまたは論理操作／ウインドウ終
了出力エッジまたは論理操作／データ転送出力エッジビ
ット４７９ ＣＺＯＥＬ／ＷＴＯＥＬ ０００−出力ディスエーブル ００１−立上りエッジを出力 ０１０−立下りエッジを出力 ０１１−トグルを出力 １００−ピン／ステータスをセットするため条件ＡＮＤ
出力 １０１−ピン／ステータスをセットするため条件ＯＲ出
力 １１０−ピン／ステータスをクリアするため条件ＡＮＤ
出力 １１１−ピン／ステータスをクリアするため条件ＯＲ出
力 ＤＴＯＥ Ｘ００−出力ディスエーブル Ｘ０１−立上りエッジを出力 Ｘ１０−立下りエッジを出力 Ｘ１１−トグルを出力

【０２０１】図２９は制御レジスタ６７（図２７を参
照）の一部の１実施形態を示す。１実施形態では、図２
９に示される制御レジスタビットは次の機能を行う。 ＣＭ：カウンタモードビット４８０ ０−ダウンカウントモード １−アップカウントモード

【０２０２】 ＣＷＥ：カウントウインドウイネーブルビット４８１ ００−カウントウインドウ動作ディスエーブル ０１−選択されたステータスラインを使用してイネーブ
ル １Ｘ−底部隣接デュアルＦＩＦＯチャネルからの入力を
使用してイネーブル（もし適用できれば） 備考：もし底部隣接デュアルＦＩＦＯチャネルが存在せ
ずかつＣＷＥ＝１Ｘが選択されれば、ウインドウ入力は
常にローである。

【０２０３】 ＷＴＯＣ：ウインドウ終了出力制御ビット４８２ ００−ゼロへのカウント出力イネーブル、ウインドウ終
了出力ディスエーブル １０−ゼロへの出力ディスエーブル、ウインドウ終了出
力はウインドウ内の第１のカウント動作に対してイネー
ブル １０−ゼロへのカウント出力イネーブル、ウインドウ終
了出力はウインドウ内の第１のカウント動作に対してイ
ネーブル １１−ゼロへのカウント出力イネーブル、ウインドウ終
了出力はウインドウ内の任意のカウント動作に対しイネ
ーブル

【０２０４】 ＯＦＣ：オーバフロー制御ビット４８３ ０−オーバフローに際しゼロで停止 １−オーバフローに際し増分を継続

【０２０５】 ＬＣＥ：論理的相補イネーブルビット４８５ ０−論理的相補出力ディスエーブル １−論理的相補出力イネーブル

【０２０６】 ＣＷＩ：カウントウインドウ入力ビット４８４ ０００〜１１１−ステータスライン０〜ステータスライ
ン７

【０２０７】図３０は、レジスタ６７（図２７を参照）
の一部の１実施形態を示す。いくつかの実施形態では、
レジスタ６７は制御レジスタビットおよびステータスレ
ジスタビットの双方を含むことに注意を要する。図３０
に示される実施形態では、レジスタ６７の一部はステー
タス情報を格納するために使用される。１実施形態で
は、図３０に示されるステータスレジスタビットは以下
の機能を行う。

【０２０８】 ＷＴＳ：ウインドウ終了ステータスビット４９０ ０−単一カウント動作、またはウインドウ内の第１の連
続カウント動作が終了していない １−単一カウント動作、またはウインドウ内の第１の連
続カウント動作が終了している

【０２０９】 ＵＳＩＳ／ＭＴＳ／ＣＤＶＳ：アップカウント停止入力
ステータス／モジュラス転送ステータス／クリアデータ
有効ステータスビット４９１ ０−カウンタ停止／モジュラス転送／クリアデータ有効
が生じていない １−カウンタ停止／モジュラス転送／クリアデータ有効
が生じている

【０２１０】ＣＺＳ／ＤＴＳ：ゼロへのカウントステー
タス／データ転送ステータスビット４９２ ０−ゼロへの増分／減分またはＶＡＤＰ／ＩＡＤＰが生
じていない １−ゼロへの増分／減分またはＶＡＤＰ／ＩＡＤＰが生
じている

【０２１１】 ＤＶＢ：データ有効ビット４９３ ０−データレジスタ内のデータが無効 １−データレジスタ内のデータが有効

【０２１２】 ＣＩＳ：カウント入力ステータスビット４９４ ０−アップ／ダウンカウント入力が生じていない １−アップ／ダウンカウント入力が生じている

【０２１３】図３１は、カウンタ４４１（図２７を参
照）におけるカウント動作と図２８〜図２９に示された
制御レジスタビットのいくつかの間の関係を示す。図３
１を参照すると、ＣＣＳ＝０およびＣＩＥＬ＝Ｘ０１で
ある場合、カウンタ４４１はカウントウインドウ信号が
ハイになった後のそれぞれの立上りエッジ入力で増分す
る。カウンタ４４１はカウントウインドウ信号がローに
なった後も増分し続けることに注意を要する。カウンタ
４４１はカウントウインドウ信号がローに移行した後に
第１のカウント停止信号事象が生じたときに停止する。
この時点で、カウント動作は完了し、制御レジスタ６７
のアップカウント停止入力ステータスビットがセットさ
れ、カウント値がデータレジスタ４４７に転送され、か
つ制御レジスタ６７のＤＶＢビットがセットされる。

【０２１４】ＣＣＳ＝１およびＣＩＥＬ＝１１１である
場合、カウンタ４４１はターゲット信号がハイでありか
つカウントウインドウ信号がハイである場合は常にＣＬ
Ｋビットフィールドによって選択されたクロック入力を
使用して増分する。前述のように、カウンタ４４１はカ
ウントウインドウ信号がローになった後の最初のカウン
ト停止信号事象が生じたときに停止する。ＣＣＳ＝１お
よびＣＩＥＬ＝０１０である場合、カウンタ４４１は導
体４５２からのクロック信号を使用して増分しかつカウ
ントウインドウ信号がハイである場合にターゲット信号
の最初の立下りエッジでカウント動作を開始する。再
び、カウンタ４４１はカウントウインドウ信号が否定さ
れた後に最初のカウント停止信号事象が生じたときに停
止する。

【０２１５】図３２は、カウンタチャネル５８（図２を
参照）の一部の別の実施形態を示す。この実施形態で
は、カウンタチャネル５８はカウンタレジスタ４６０、
データレジスタ４６１、および出力事象論理４６７を含
む。１実施形態では、カウンタレジスタ４６０は独立に
動作できる２つのカウンタ部分に区分できる。第１のカ
ウンタ部分はカウンタ制御論理４６２および入力事象論
理４６４に応答する。第２のカウンタ部分はカウンタ制
御論理４６３および入力事象論理４６５に応答する。１
実施形態では、各カウンタ部分はまた図２８および図２
９に示されるように別個の組の制御レジスタビットを有
する。

【０２１６】図３２に示される種々の制御およびステー
タスビットは、読出しおよび書込みアクセス可能なレジ
スタに配置されているが、図３２に示されるようにカウ
ンタチャネル５８のふるまいに影響を与える。ＤＴＣレ
ジスタビット４７１、ＤＶＢレジスタビット４９３、お
よびＤＴＳレジスタビット４９２は図２０〜図２４およ
び明細書の関連部分において説明されたのと同様にして
チャネル間でデータ転送を行うために使用される。

【０２１７】１実施形態では、前記カウント停止信号は
もしカウンタ（例えば、図２７のカウンタ４４１）がダ
ウンカウンタであれば必要ではないことに注意を要す
る。ダウンカウンタを使用するいくつかの実施形態で
は、カウント動作が停止すべきであることを示すために
オールゼロのカウント値を使用できる。従って、ダウン
カウンタに対するオールゼロのカウント値はアップカウ
ンタに対するカウント停止信号と同じ機能を果たすこと
ができる。その結果、ダウンカウンタはカウントウイン
ドウ信号が否定された後に初めてカウント値がオールゼ
ロに到達したときにカウントを停止することになる。

【０２１８】〈捕捉ウインドウ機能〉数多くのマイクロ
コントローラをベースとした制御の用途はタイムベース
値がターゲット信号の立上りエッジか、立下りエッジ
か、あるいは立上りおよび立下りエッジの両方で捕捉さ
れることを必要とする。例えば、図２の捕捉チャネル５
５はターゲット信号の選択されたエッジが生じたことに
基づきタイマバス７１からタイムベース値を捕捉するた
めに使用できる。ターゲット信号は入力／出力（Ｉ／
Ｏ）集積回路２２（図１を参照）の外部から供給しても
よく、あるいはＩ／Ｏ集積回路２２の内部で発生しても
よい。捕捉チャネル５５は種々の捕捉動作を行うことが
できこれらの動作は所定の制御値を捕捉チャネル５５の
１つまたはそれ以上のユーザプログラム可能な制御レジ
スタ格納ビット６６（図２、図５、図３５および図３６
を参照）に書き込むことにより選択することができる。

【０２１９】数多くの制御の用途はいつタイムベース値
を捕捉するかおよびターゲット信号のエッジが生じたこ
とに基づきいつタイムベース値を捕捉しないかを決定す
るため第２の信号が第２のチャネルによって生成される
ことを必要とする。例えば、図２を参照すると、前記第
２の信号を生成するこの第２のチャネルはチャネル５４
であり、該チャネルは整合チャネル、カウンタチャネ
ル、あるいはチャネル５７のワークチャネルの内の他の
別の形式のものとすることができる。理想的には、タイ
ムベース値の捕捉のイネーブルおよびディスエーブルは
プロセッサ（例えば、図１のＣＰＵ１３）による直接の
サービスを要求すべきではなく、かつ捕捉タイムベース
値はターゲット信号の周波数にかかわりなくコヒーレン
トであるべきである。

【０２２０】しかしながら、従来技術の制御の用途にお
いては、前記第２の信号は割込みを発生することを要求
され、かつプロセッサ（例えば図１のＣＰＵ１３）によ
って実行される割込みサービスルーチンが捕捉チャネル
内の捕捉動作をイネーブルするために介在することが要
求された。さらに、捕捉チャネル内の捕捉動作をディス
エーブルするために、前記第２の信号は割込みを発生す
ることを要求され、かつ割込みサービスルーチンが前記
捕捉チャネル内の捕捉動作をディスエーブルするために
介在することが要求された。

【０２２１】また、捕捉されたタイムベース値のコヒー
レンシーを維持するため、従来技術の制御の用途は一般
にターゲット信号の次のアクティブエッジの前におのお
のの捕捉されたタイムベース値を保持レジスタまたはメ
モリに転送するため割込みサービス処理を必要とした。
従って、もしターゲット信号の周波数または頻度が十分
高ければ、割込みサービスルーチンはターゲット信号の
次のアクティブエッジが生じる前に捕捉されたタイムベ
ース値を保持レジスタまたはメモリに常には転送でき
ず、従って捕捉されたタイムベース値のコヒーレンシー
を失うことになる。

【０２２２】図３３は、第２の信号、すなわち捕捉ウイ
ンドウ信号、がタイマバスからのタイムベース値の捕捉
を規定するためにどのように使用されるかを示す。第１
のプログラム可能な選択として、捕捉チャネル５５はタ
ーゲット信号の最後の事象（すなわち、最後のアクティ
ブエッジ）に基づきタイムベース値を捕捉しかつ格納す
ることができる。前記アクティブエッジはターゲット信
号の立上りエッジ、立下りエッジ、または任意のエッジ
としてプログラム可能に選択できる。第２に、“Ｎ−
１”の他の捕捉チャネルと組み合わせて捕捉チャネル５
５はターゲット信号の“Ｎ”の最後のアクティブエッジ
のおのおのに対し１つのタイムベース値を、“Ｎ”のタ
イムベース値を捕捉しかつ格納することができる。第３
に、“Ｎ−１”の他の捕捉チャネルと組み合わせて捕捉
チャネル５５はターゲット信号の“Ｎ”の最後の正エッ
ジのおのおのに対し１つのタイムベース値で、“Ｎ”の
タイムベース値を捕捉しかつ格納することができる。あ
るいは、“Ｎ−１”の他の捕捉チャネルトと組み合わせ
て捕捉チャネル５５は、ターゲット信号の“Ｎ”の最後
の負エッジのおのおのに対し１つのタイムベース値で、
“Ｎ”のタイムベース値を捕捉しかつ格納することがで
きる。第４に、“Ｎ−１”の他の捕捉チャネルと組み合
わせて捕捉チャネル５５は、ターゲット信号の“Ｎ”の
最初のアクティブエッジのおのおのに対し１つのタイム
ベース値で、“Ｎ”のタイムベース値を捕捉しかつ格納
することができる。本発明の１実施形態では、２つの捕
捉チャネルが使用され、従って前記数“Ｎ”は２であ
る。このパラグラフにおいて使用されているように、
“Ｎ”は正の整数を表す。本発明の別の実施形態では他
の捕捉動作を使用することができる。

【０２２３】上に述べたように、上記捕捉ウインドウ機
能はプロセッサ（例えば、図１のＣＰＵ１３）によるサ
ービス介在の必要性を除去しかつターゲット信号の周波
数にかかわりなくデータのインタロックを提供する。前
記捕捉ウインドウ機能はタイムベースをいつ捕捉しかつ
いつ捕捉しないかを決定するために捕捉チャネルが直接
スティミュラス（ｓｔｉｍｕｌｕｓ）（すなわち、捕捉
ウインドウ信号）を受けることができるようにする。従
って、プロセッサ（例えば、図１のＣＰＵ１３）による
割込みサービスが大幅に低減されかつ捕捉されたタイム
ベース値のコヒーレンシーが、ターゲット信号の周波数
にかかわりなく、維持される。

【０２２４】前記捕捉ウインドウの特徴的機能は捕捉チ
ャネルによるタイムベース値の捕捉が第２の信号、すな
わち捕捉ウインドウ信号、の論理状態により規定される
ようにすることができ、それによってタイムベース値の
捕捉が前記第２の信号によって規定される「ウインド
ウ」の間にイネーブルされるようにすることができる。

【０２２５】捕捉ウインドウイネーブルレジスタビット
（図３５のＣＷＥ５０１）は捕捉ウインドウ機能をイネ
ーブルするために使用される。捕捉ウインドウはタイム
ベース捕捉動作が行われる時間／角度のインターバルま
たは「ウインドウ」である。捕捉ウインドウビットがセ
ットされている間に、ターゲット信号のエッジに基づく
タイムベースの捕捉は第２の信号、すなわち捕捉ウイン
ドウ信号、の状態により規定される。ターゲット信号に
よるタイムベースの捕捉は捕捉ウインドウ信号の状態が
肯定されている（図３３〜図３４における論理レベル
“１”）間に許容されかつ前記第２の信号の状態が否定
されている（図３３〜図３４における論理レベル
“０”）間においてディスエーブルされる。

【０２２６】図３４は、捕捉ウインドウの特徴的機能の
使用および捕捉チャネル５５のレジスタ６６（図２を参
照）に配置されたあるレジスタ制御ビットの使用の例を
示す。この例では、捕捉ウインドウイネーブルビット
（図３５のＣＷＥ５０１）がセットされ、従って捕捉ウ
インドウ機能をイネーブルする。捕捉チャネル５５はタ
ーゲット信号のおのおのの立上りエッジが生じたときに
タイマバス７１（図２を参照）上に存在するタイムベー
ス値を捕捉する。しかしながら、捕捉チャネル５５は捕
捉ウインドウ信号が肯定されかつターゲット信号の選択
されたエッジが生じたときにタイマバス７１上に存在す
るタイムベース値を捕捉するのみであることに注意を要
する。従って、捕捉ウインドウ信号が肯定されたインタ
ーバルは捕捉が許容される「ウインドウ」を規定する。
捕捉ウインドウ信号が否定されている間は、ターゲット
信号のさらなるタイムベース捕捉はディスエーブルされ
る。

【０２２７】図３４に示された例では、捕捉ウインドウ
信号はピン／ステータスバス７５によりまたは底部隣接
デュアルＦＩＦＯチャネル（もしそれが実施されていれ
ば）から捕捉チャネル５５に提供されることに注意を要
する。１実施形態では、デュアルＦＩＦＯチャネルは値
を格納するための２ディープ（ｔｗｏ−ｄｅｅｐ）ＦＩ
ＦＯとして動作することができるワークチャネルであ
る。例えば、図２０を参照すると、カウンタチャネル４
０２はデュアルＦＩＦＯチャネルによって置き換えるこ
とができ、該チャネルは次に捕捉チャネル４０１のため
の底部隣接デュアルＦＩＦＯチャネルとして動作するこ
とができる。もしＣＷＥビット５０１がピン／ステータ
スバス７５を捕捉ウインドウ信号の供給源として選択す
れば、ＣＷＩビット５０５は捕捉チャネル５５に捕捉ウ
インドウ信号を提供するために前記ピン／ステータスバ
ス導体７５のどれが使用されるかを選択するために使用
される。もしＣＷＥビット５０１が底部隣接デュアルＦ
ＩＦＯチャネルを捕捉ウインドウ信号の供給源として選
択すれば、ＣＷＩビット５０５は無視される。もし底部
隣接チャネルがデュアルＦＩＦＯチャネルでなければ、
かつＣＷＥビット５０５が底部隣接デュアルＦＩＦＯチ
ャネルを選択するようプログラムされていれば、捕捉ウ
インドウはディスエーブルされた状態に留まる。

【０２２８】さらに図３４に示される例を参照すると、
レジスタ６６（図３５を参照）におけるＣＩビット５０
６が前記捕捉ターゲット信号を捕捉チャネル５５に提供
するために前記ピン／ステータスバス導体７５の内のど
れを使用するかを選択するために使用される。ＣＩＢビ
ット５０７はタイマバス７１からのタイムベース値の捕
捉をトリガするために前記捕捉ターゲット信号のどのエ
ッジ、すなわち立上りエッジ、立下りエッジ、または両
方のエッジ、を選択するために使用される。また、前記
ＣＴＢビット５０３はタイムベース値のどれがタイマバ
ス７１からの捕捉チャネル５５によって捕捉されるかを
選択するために使用される。

【０２２９】図３５は、レジスタ６６（図２および図２
７を参照）の一部の１実施形態を示す。該レジスタビッ
トのいくつかは捕捉チャネル５５に対して選択されるモ
ードに依存して異なる機能を持つことができることに注
意を要する。例えば、ＣＩ／ＣＤＶＩビット５０６は捕
捉ウインドウモードがイネーブルされたときは捕捉入力
（ＣＩ）ビットとして機能し、かつデータ転送モードが
選択されたときはクリアデータ有効入力（ＣＤＶＩ）ビ
ットとして機能する。１実施形態では、図３５に示され
る制御レジスタビットは次の機能を行う。

【０２３０】 １６／３２：１６ビットまたは３２ビット機能ビット５
００ ０−３２ビット １−１６ビット

【０２３１】 ＣＷＥ：捕捉ウインドウイネーブルビット５０１ ００−捕捉ウインドウディスエーブル ０１−ＣＷＩビットフィールドによって選択されたステ
ータスラインを使用して捕捉ウインドウイネーブル １Ｘ−底部隣接デュアルＦＩＦＯチャネル（もし適用で
きれば）からの入力を使用して捕捉ウインドウイネーブ
ル

【０２３２】 ＤＴＣ：データ転送制御ビット５０２ ０Ｘ−データ転送ディスエーブル、捕捉イネーブル １０−ＶＡＤＰ １１−ＩＡＤＰ

【０２３３】 ＣＴＢ：捕捉タイムベースビット５０３ ０００〜１１１ タイムベース０〜７

【０２３４】 ＳＣＣ：単一／連続捕捉ビット５０４ ０−連続捕捉動作 １−単一捕捉動作

【０２３５】 ＣＷＩ：捕捉ウインドウ入力ビット５０５ ０００〜１１１ ステータスビット０〜７

【０２３６】 ＣＩ／ＣＤＶＩ：捕捉入力／クリアデータ有効入力ビッ
ト５０６ ００００〜０１１１ ピンバス０〜７ １０００〜１１１１ ステータスバス０〜７

【０２３７】 ＣＩＥ／ＣＤＶＥ：捕捉入力エッジ／クリアデータ有効
エッジビット５０７ ００−入力ディスエーブル ０１−立上りエッジ １０−立下りエッジ １１−両方のエッジ

【０２３８】 ＣＯ／ＤＴＯ：捕捉出力／データ転送出力ビット５０８ ０００〜１１１ ステータスライン０〜７

【０２３９】 ＣＯＥ／ＤＴＯＥ：捕捉出力エッジ／データ転送出力エ
ッジビット５０９ ００−出力ディスエーブル ０１−立上りエッジ １０−立下りエッジ １１−トグル

【０２４０】図３６は、レジスタ６６（図２を参照）の
一部の１実施形態を示す。いくつかの実施形態において
は、レジスタ６６は制御レジスタビットおよびステータ
スレジスタビットの双方を含むことに注意を要する。図
３６に示される実施形態では、レジスタ６６の一部はス
テータス情報を格納するために使用される。１実施形態
では、図３６に示されるステータスレジスタビットは次
の機能を行う。

【０２４１】 ＣＥＳ：捕捉エッジステータスビット５１０ ０−立下りエッジ入力事象検出および関連する捕捉動作
発生 １−立上りエッジ入力事象検出および関連する捕捉動作
発生

【０２４２】 ＣＤＶＳ：クリアデータ有効ステータスビット５１１ ０−ＤＶＢ＝１検出と共に規定された入力事象なし １−ＤＶＢ＝１検出と共に規定された入力事象あり

【０２４３】 ＣＯＳ：捕捉出力ステータスビット５１２ ０−捕捉動作発生せずまたはＣＯＥビットフィールド＝
００ １−捕捉動作発生およびＣＯＥビットフィールド＝００

【０２４４】 ＤＴＳ：データ転送出力ステータスビット５１２ ０−ＶＡＤＰまたはＩＡＤＰに対する条件検出なし １−ＶＡＤＰまたはＩＡＤＰに対する条件検出

【０２４５】 ＤＶＢ：データ有効ビット５１３ ０−データレジスタのデータは有効でない １−データレジスタのデータは有効

【０２４６】 ＣＩＳ：捕捉入力ステータス／クリアデータ有効ステー
タスビット５１４ ０−捕捉は発生せず １−捕捉は発生

【０２４７】図３７は、捕捉チャネル５５（図２を参
照）の一部の１実施形態を示す。この実施形態では、捕
捉チャネル５５はデータレジスタ５２０、捕捉論理５２
１、データ転送論理５２２、単一／連続捕捉論理５２
３、出力事象論理５２４、入力事象論理５２５、および
１６〜３２ビット論理５２６を含む。

【０２４８】図３７に示される種々の制御およびステー
タスビットは読出しおよび書込みアクセス可能なレジス
タ内に位置しているが、図３７に示されるように捕捉チ
ャネル５５のふるまいに影響を与える。ＤＴＣレジスタ
ビット５０２、ＤＶＢレジスタビット５１３、およびＤ
ＴＳレジスタビット５１２は図２０〜図２４および明細
書の関連部分において説明したのと同様にしてチャネル
間でデータ転送を行うために使用されることに注意を要
する。

【０２４９】〈単一／連続動作タイマチャネルの特徴的
機能〉Ｉ／Ｏ集積回路２２（図１を参照）の１実施形態
においては、各ワークチャネルは単一動作モードおよび
連続動作モードを有する。本発明の１実施形態では、各
カウンタチャネル（例えば、カウンタチャネル５８）、
各捕捉チャネル（例えば、捕捉チャネル５５）、および
各整合チャネル（例えば、整合チャネル５７）はチャネ
ルが単一モードまたは連続モードで動作できるようにす
るユーザがプログラム可能なレジスタを有する。

【０２５０】例えば、単一／連続カウント動作（ＳＣ
Ｃ）レジスタビット４７３（図２８を参照）はカウンタ
チャネル５８（図２を参照）が単一動作モードにあるか
あるいは連続動作モードにあるかを決定する。単一／連
続捕捉（ＳＣＣ）レジスタビット５０４（図３５を参
照）は捕捉チャネル５５（図２を参照）が単一動作モー
ドにあるかあるいは連続動作モードにあるかを決定す
る。また、単一／連続整合（ＳＣＭ）レジスタビット５
３１（図３８を参照）は整合チャネル５７（図２を参
照）が単一動作モードにあるかあるいは連続動作モード
にあるかを決定する。

【０２５１】単一動作モードに入ると、前記関連するタ
イマ機能ステータスビット（例えば、図３０のカウント
入力ステータス（ＣＩＳ）ビット４９４、図３６の捕捉
出力ステータス（ＣＯＳ）ビット５１２、および図３９
の整合ステータス（ＭＳ）ビット５３４）はクリアされ
かつ次にタイマ機能のステータスおよび制御の双方を提
供する。前記ワークチャネルが単一動作モードに対して
構成されている間に、前記チャネルはもし関連するタイ
マ機能ステータスビットがセットされていればディスエ
ーブルされ、かつ前記チャネルはもし関連するタイマ機
能ステータスビットがクリアされていればイネーブルさ
れることになる。

【０２５２】しかしながら、残念なことに、単一動作モ
ード／連続動作モードのワークチャネルに関連する３つ
の問題がある。第１の問題は連続動作モードから単一動
作モードへのコヒーレントな移行である。第２の問題は
単一動作モードにある場合の整合チャネルの偶然の（ｉ
ｎａｄｖｅｒｔｅｎｔ）再イネーブルを防止することで
ある。また、第３の問題は連続動作モードにおける整合
チャネルからの冗長整合事象に基づく複数出力の防止で
ある。

【０２５３】連続動作モードから単一動作モードへのコ
ヒーレントな移行の問題は次のようにして解決される。
単一動作モードにおいてタイマ機能を行う場合（即ち、
「単一ショット」整合、捕捉、その他）、前記タイマ機
能に関連するステータスビット（即ち、図３０における
ＣＩＳビット４９４、図３６におけるＣＯＳビット５１
２、および図３９におけるＭＳビット５３４）は前記タ
イマ機能がイネーブルされているかあるいはディスエー
ブルされているかを示す。１実施形態では、もしステー
タスビットがクリアされていれば、タイマ機能はイネー
ブルされ、かつもしステータスビットがセットされてい
れば、タイマ機能はディスエーブルされる。実質的に、
前記ステータスビットはタイマ機能の動作を「制御す
る」ことになる。

【０２５４】連続動作モードにおいてタイマ機能を行う
場合（即ち、「連続」整合、捕捉、その他）、前記タイ
マ機能に関連する同じステータスビットは１つまたはそ
れ以上の事象（即ち、整合、捕捉、その他）が生じてい
るか否かを示す。前記ステータスビットは動作について
の情報を提供するのみであるが、タイマ機能には影響を
与えずあるいはタイマ機能を制御しない。

【０２５５】連続動作モードから単一動作モードへと移
行する場合、同じ関連するタイマ機能ステータスビット
が「ステータス」機能を行うことから「ステータスおよ
び制御」機能へと移行しなければならない。ワークチャ
ネルが連続動作モードにある間にステータスビットがセ
ットされる可能性が最も高い。単一動作モードへ移行す
る場合、もしステータスビットがセットされた状態にと
どまっておればワークチャネルは直ちに、１つのタイマ
機能を行うことなしに、それ自身をディスエーブルする
ことになる。もしワークチャネルが単一動作モードに入
るに応じてディスエーブルされることになれば、該チャ
ネルはスティミュラス（ｓｔｉｍｕｌｕｓ）を「失う
（ｍｉｓｓ）」ことになり、したがって連続から単一動
作モードへのコヒーレントでない移行を引き起こす。

【０２５６】ワークチャネル回路は関連するステータス
ビットを単一動作モードに入るに応じてそれ自身をクリ
アさせかつ次に該ステータスビットが「ステータスおよ
び制御」機能を達成できるようにする。ワークチャネル
回路は、ステータスビットが使用される方法はモードに
応じて異なるが、連続および単一動作モードの双方に応
じて同じステータスビットを使用する。さらに、２つの
モードの間の遷移は２つのモードの間で遷移している間
にワークチャネルへのスティミュラスが失われない点で
コヒーレントである。

【０２５７】単一動作モードにある場合の整合チャネル
の偶然の再イネーブルを防止する問題は次のように解決
する。整合チャネル（例えば、図２および図４０の整合
チャネル５７）が単一動作モードで動作している場合
（即ち、１つの真の比較のみが生じることが可能であり
かつ次に整合チャネルをディスエーブルする）、整合チ
ャネルは関連する整合ステータスビット（例えば、図３
９のＭＳビット５３４）が整合が生じていないことを示
している場合（ＭＳ＝％０）イネーブルされることにな
る。整合チャネルは関連する整合ステータスビットが整
合が生じていることを示している場合（ＭＳ＝％１）デ
ィスエーブルされることになる。

【０２５８】幾つかの場合、整合ステータスビットをク
リアしかつ整合チャネルを再イネーブルしないことが望
ましい。前記整合チャネル回路は整合ステータスビット
のみをクリアすることにより前記整合チャネルが再イネ
ーブルされることを防止する。整合チャネルを再イネブ
ールするためには、前記整合ステータスビットはクリア
されなければならずかつ前記データレジスタ（例えば、
図４０におけるデータレジスタ５４０）が書き込まれな
ければならない。これはＣＰＵ１３（図１を参照）が整
合チャネルを再イネーブルされることなく整合チャネル
を操作する（即ち、制御レジスタに格納された制御値を
変更し、整合レジスタ（例えば、図４０の５４０）に格
納されたデータ値を変更し、かつ前記整合ステータスビ
ットを否定する）コヒーレントな方法を提供する。整合
機能を再イネーブルすることなくＣＰＵ１３（図１を参
照）が整合ステータスビットをクリアできるようにする
ことは有用な機能である。

【０２５９】連続動作モードにある場合に冗長な整合事
象に基づく複数出力を防止する問題は次のようにして解
決される。連続動作モードにおいて整合チャネルが「低
速（ｓｌｏｗ）」タイムベースに対して整合している場
合（即ち、整合レートの半分より低い周波数で増分す
る）、同じタイムベース値に対して複数の比較をもつこ
とが可能である。該タイムベース値がデータレジスタに
おける値に等しくかつ複数の比較にわたり同じにとどま
っている場合は、データレジスタはそれが比較を行うた
びごとに真の比較信号を肯定することになる。

【０２６０】どれだけ多くの「真の比較」信号が発生さ
れるかにかかわりなく、タイムベース値と整合レジスタ
の値との間の整合に応じて１つの出力のみを肯定するこ
とが望ましい。前記整合チャネル回路は出力を発生する
ために以下の真の比較信号のみを可能にする。即ち、
（１）最後の偽の比較から最初の真の比較、そして
（２）整合レジスタがそのデータレジスタにおける新し
いデータを受信してから最初の真の比較（即ち、ＣＰＵ
１３によって書き込まれまたは隣接チャネルからの転
送）である。連続整合インタロックは前記最初の真の整
合が生じた場合にセットされ（整合を禁止し）、かつ同
じタイムベースにおける最後の真の比較から最初の偽の
比較の発生に応じて、あるいは連続モードにある間に整
合がディスエーブルされた時（即ち、ＳＣＭ＝％０およ
びＭＯＥ＝％０００）クリアされる（整合をイネーブ
ル）その結果、整合タイムベースの周波数または頻度に
かかわりなく、何らの冗長な整合も生じない。

【０２６１】図３８は、レジスタ６５（図２を参照）の
一部の１実施形態を示す。１実施形態では、図３８に示
された制御レジスタビットは次の機能を行う。

【０２６２】 １２／１６／３２：１２／ハーフワード／ワード選択ビ
ット５２９ ０Ｘ−３２ビット（ワード） １０−１２ビット １１−１６ビット

【０２６３】 ＭＴＢ：整合タイムベースビット５３０ ０００〜１１１ タイムベース０〜７

【０２６４】 ＳＣＭ：単一／連続整合ビット５３１ ０−連続整合動作 １−単一整合動作

【０２６５】 ＭＯ：整合出力ビット５３２ ００００〜０１１１ ピンバス０〜７ １０００〜１１１１ ステータスバス０〜７

【０２６６】 ＭＯＥ：整合出力エッジビット５３３ ０００−出力およびイコールツウコンペアがディスエー
ブル ００１−立上りエッジを出力 ０１０−立下りエッジを出力 ０１１−トグルを出力 １００−ピン／ステータスをセットするため条件ＡＮＤ
出力 １０１−ピン／ステータスをセットするため条件ＯＲ出
力 １１０−ピン／ステータスをクリアするため条件ＡＮＤ
出力 １１１−ピン／ステータスをクリアするため条件ＯＲ出
力

【０２６７】図３９は、レジスタ６５（図２７を参照）
の一部の１実施形態を示す。幾つかの実施形態では、レ
ジスタ６５は制御レジスタビットおよびステータスレジ
スタビットの双方を含むことに注意を要する。図３９に
示される実施形態では、レジスタ６５の一部はステータ
ス情報を格納するために使用される。１実施形態では、
図３９に示されるステータスレジスタビットは次の機能
を行う。

【０２６８】 ＭＳ：整合ステータス ０−整合が生じていない。 １−整合事象が生じている。

【０２６９】図４０は、整合チャネル５７（図２を参
照）の一部の１実施形態を示す。この実施形態では、整
合チャネル５７はデータレジスタ５４０、イコールツウ
コンパレータ論理（ｅｑｕａｌ ｔｏ ｃｏｍｐａｒａ
ｔｏｒ ｌｏｇｉｃ）５４１、１２／１６／３２選択論
理５４２、整合論理５４３、および出力事象論理５４４
を含む。１実施形態では、データレジスタ５４０は独立
に動作できる２つの部分、即ち上位部分および下位部
分、に区分することができる。１実施形態では、前記２
つの整合部分の各々は、前記区分を制御する一組の１２
／１６／３２選択ビット５２９のみを有することを除
き、図３８および図３９に示されるように別個の組の制
御およびステータスレジスタビットを有する。前記第１
の整合部分はデータレジスタ５４０の第１の部分、イコ
ールツウコンパレータ論理５４１、整合論理５４３およ
び出力事象論理５４４を使用し、第２の整合部分はデー
タレジスタ５４０の第２の部分、イコールツウコンパレ
ータ論理５４１、整合論理５４３、および出力事象論理
５４４を使用する。

【０２７０】図４０に示される種々の制御およびステー
タスビットは、読出しおよび書込みアクセス可能なレジ
スタ内に位置するが、図４０に示されるように整合チャ
ネル５７のふるまいに影響を与える。図４０に示される
実施形態では、整合チャネル５７は前記レジスタビット
および隣接チャネル間でデータ転送を行うのに必要な回
路を含まない。しかしながら、図４０および図３７を参
照すると、本発明の別の実施形態では、整合チャネル５
７は捕捉チャネル５５におけるデータ転送論理５２２お
よびレジスタビットＤＴＣ４７１，ＤＶＢ４９３および
ＤＴＳ４９２と同じ機能を行うデータ転送論理およびレ
ジスタビットＤＴＣ，ＤＶＢおよびＤＴＳを含むことが
できる。もし実施されれば、整合チャネルへのまたは整
合チャネルからのデータ転送は図２０〜図２４および明
細書の関連部分に記載されたのと同様に行われる。

【０２７１】さらに図４０を参照すると、整合チャネル
５７は単一および連続整合動作をサポートする。単一ま
たは連続整合動作で機能する間に、データレジスタ５４
０の値はタイマバス７１からの８つの値の内の１つと比
較される。出力事象はピン／ステータスバス７６へ発生
されかつ提供されるようにプログラムすることができ
る。整合チャネル５７の１実施形態の動作を該動作の目
的、該動作を構成する制御ビット、および発生される出
力事象に従って説明する。

【０２７２】単一および連続整合動作においては、有効
データおよびタイマバス７１からの値（３２ビットまた
は１２／１６ビットのタイムベース値）の間で整合が発
生する。前記タイムベース値はＭＴＢレジスタビット５
３０（図３８を参照）をプログラムすることにより選択
される。タイムベース値のビットの数は前記１２／１６
／３２選択ビット５２９をプログラムすることにより選
択される。例えば、もし１２ビット動作が選択されれ
ば、タイムベース値の下位１２ビットおよびデータレジ
スタ５４０の値の下位１２ビットがイコールツウコンパ
レータ５４１によって比較されることになる。

【０２７３】もしＭＯＥビット５３３が％０００に等し
くなければ、かつデータレジスタ５４０の値がタイマバ
ス７１からのタイムベース値に等しければ、整合が発生
しかつＭＳビット５３４（図３９を参照）がセットされ
る。次に出力事象が発生されかつ前記バス／ステータス
バス導体７６の１つに提供される。出力事象の形式はＭ
ＯＥビット５３３（図３８を参照）をプログラムするこ
とにより選択される。もしＭＯＥビット５３３が％００
０に等しければ、出力事象論理５４４およびイコールツ
ウコンパレータ５４１の双方がディスエーブルされる。
出力事象のデスティネイションはＭＯビット５３２（図
３８を参照）をプログラムすることにより選択される。

【０２７４】前記単一／連続整合（ＳＣＭ）ビット５３
１（図３８を参照）はＣＰＵ１３（図１を参照）よりサ
ービスを行うソフトウエアの間で１つのみの出力事象を
生成するか（即ち、単一動作モード）あるいは１つより
多くの出力事象を生成するか（即ち、連続動作モード）
を選択するために使用される。

【０２７５】前記単一／連続整合（ＳＣＭ）ビット５３
１（図３８を参照）が％１である場合は、単一整合動作
が選択される。単一整合動作においては、いったんタイ
マバス７１からのタイムベース値およびデータレジスタ
５４０に格納された値が等しくなると、出力事象がピン
／ステータスバス７６上に発生されかつ単一整合インタ
ロックメカニズムが肯定されて冗長な整合を防止する。
その後の出力事象は単一の整合インタロックメカニズム
が解除された後にのみ発生することができる。前記単一
の整合インタロックメカニズムを解除するために以下の
２つの行動が必要とされ（該２つの行動は任意の順序で
行うことができる）、即ち、（１）整合ステータス（Ｍ
Ｓ）ビット５３４（図３９を参照）が肯定状態（即ち、
論理レベル“１”）で読み取られかつ否定状態（即ち、
論理レベル“０”）でＭＳビット５３４に書き戻され、
かつ（２）データレジスタ５４０に１つの値が書き込ま
れる。

【０２７６】ＣＰＵ１３（図１を参照）は前記単一整合
インタロックメカニズムによって要求される読出しおよ
び書込みアクセスを行うために使用できる。また、アク
ション（２）が以下の理由で前記単一の整合インタロッ
クメカニズムを解除するのに必要である。もし出力事象
および割込み要求を同じピン／ステータスバス状態７６
上に発生している複数の整合チャネルがあれば、アクシ
ョン（２）はＭＳビット５３４が整合チャネルに対して
クリアできるようにし、それによって、整合を再イネー
ブルすることなく、割込み供給源のステータスをクリア
する。

【０２７７】前記単一／連続整合（ＳＣＭ）ビット５３
１（図３８を参照）が％０である場合は、連続整合動作
が選択される。連続整合動作においては、いったんタイ
マバス７１からのタイムベース値およびデータレジスタ
５４０に格納された値が等しくなると、出力事象がピン
／ステータスバス７６上に発生されかつ連続整合インタ
ロックメカニズムが肯定されて冗長な整合を防止する。
その後の出力事象は前記連続整合インタロックメカニズ
ムが解除された後にのみに発生できる。前記整合インタ
ロックは等しくない比較が生じた後にあるいはＭＯＥビ
ット５３３が％０００にクリアされた場合に解除され
る。前記ＭＳビット５３４は最初の整合が生じた後にセ
ットされるが、ＭＳビット５３４のクリアはその後の整
合が生じるのに必要とされない。

【０２７８】本発明が特定の実施形態に関して示されか
つ説明されたが、当業者にはさらなる変更および改善を
なすことができる。従って、この発明は示された特定の
形式に限定されるものではなくかつ添付の特許請求の範
囲によりこの発明の精神および範囲から離れることのな
いすべての変更をカバーすることを意図していることが
理解されるべきである。

【０２７９】

【発明の効果】以上のように、本発明によれば、柔軟性
および強化されたＩ／Ｏ能力を備えた改善されたタイマ
能力を有する入力／出力プロセッサが提供される。

【図面の簡単な説明】

【図１】本発明の１実施形態に係わるデータ処理システ
ム１０を示すブロック図である。

【図２】本発明の１実施形態に係わる図１の回路２５の
一部を示すブロック図である。

【図３】本発明の１実施形態に係わる図１の回路２６の
一部を示すブロック図である。

【図４】本発明の１実施形態に係わる図１の回路２５の
一部を示すブロック図である。

【図５】本発明の１実施形態に係わる図１の回路２５の
一部を示すブロック図である。

【図６】リセット導体１６８の論理レベルを決定するた
めに図５のピン制御回路６４によって使用される真理値
表を示す説明図である。

【図７】本発明の１実施形態に係わる図５の制御レジス
タ１６６の一部および制御レジスタ１６７の一部を示す
ブロック図である。

【図８】図７のピン出力スティミュラス制御ビット１８
２または１８３によってユーザプログラム可能な一組の
機能を図表形式で示す説明図である。

【図９】整合チャネル１６０および１６１の状態の論理
的ＡＮＤ操作および論理的ＯＲ操作によって図５のピン
１６５に生成される結果の例を図表形式で示す説明図で
ある。

【図１０】本発明の１実施形態に係わる図１の回路２６
および２７の一部を示すブロック図である。

【図１１】本発明の１実施形態に係わる図１０の制御レ
ジスタ２２６の一部を示すブロック図である。

【図１２】本発明の１実施形態に係わる図１０の回路２
６の一部を示すブロック図である。

【図１３】本発明の１実施形態に係わる図２の回路６
１，６２，８０，８１および８６における各チャネルの
一部を示すブロック図である。

【図１４】本発明の１実施形態に係わる図２の回路２５
の一部を示すブロック図である。

【図１５】タイマバスの異なるタイムスロットの間にユ
ーザがどのようにして選択的に１つまたはそれ以上のタ
イムベース値を提供することができるかの８つの例を図
表形式で示す説明図である。

【図１６】本発明の１実施形態に係わるタイマシステム
集積回路２８０を示すブロック図である。

【図１７】本発明の１実施形態に係わるデータ処理シス
テム３１５を示すブロック図である。

【図１８】本発明の１実施形態に係わる図１６のマスタ
タイムベースチャネル２８５の一部およびスレイブタイ
ムベースチャネル２８８の一部を示すブロック図であ
る。

【図１９】本発明の１実施形態に係わる図１７のマスタ
タイムベースチャネル３０４の一部およびスレイブタイ
ムベースチャネル３１０の一部を示すブロック図であ
る。

【図２０】本発明の１実施形態に係わる図１の回路２５
の一部を示すブロック図である。

【図２１】本発明の１実施形態に係わる図２０の捕捉チ
ャネル４０１の一部を示すブロック図である。

【図２２】本発明の１実施形態に係わる図２０の捕捉チ
ャネル４０１の一部を示すブロック図である。

【図２３】その動作モードの各々において構成されてい
る間のデータ転送動作をサポートする各チャネルのＤＶ
Ｂビット（例えば、図２２の４２５）をセットおよびク
リアできるアクションを図表形式で示す説明図である。

【図２４】データ転送動作を有する各チャネルにおける
データ転送制御ビット（ＤＴＣ）（例えば、図２１およ
び図２２の４２３〜４２４）によって制御されるデータ
転送動作のモードを図表形式で示す説明図である。

【図２５】本発明の１実施形態に係わる従来技術の手法
より累積エラーが少ない結果異なる周期または期間累積
測定を行うための改善された方法を示すタイミング図で
ある。

【図２６】本発明の１実施形態に係わる期間または周期
累積測定を行うための改善された方法を示すタイミング
図である。

【図２７】本発明の１実施形態に係わる図２のカウンタ
チャネル５８の一部を示すブロック図である。

【図２８】本発明の１実施形態に係わる図２のレジスタ
６７の第１の部分を示すブロック図である。

【図２９】本発明の１実施形態に係わる図２のレジスタ
６７の第２の部分を示すブロック図である。

【図３０】本発明の１実施形態に係わる図２のレジスタ
６７の第３の部分を示すブロック図である。

【図３１】本発明の１実施形態に係わる期間または周期
累積測定を行うための改善された方法を示すタイミング
図である。

【図３２】本発明の１実施形態に係わる図２のカウンタ
チャネル５８の一部を示すブロック図である。

【図３３】本発明の１実施形態に係わるタイムベース値
を捕捉するための改善された方法を示すタイミング図で
ある。

【図３４】本発明の１実施形態に係わるタイムベース値
を捕捉するための改善された方法を示すタイミング図で
ある。

【図３５】本発明の１実施形態に係わる図２のレジスタ
６６の第１の部分を示すブロック図である。

【図３６】本発明の１実施形態に係わる図２のレジスタ
６６の第２の部分を示すブロック図である。

【図３７】本発明の１実施形態に係わる図２の捕捉チャ
ネル５５の一部を示すブロック図である。

【図３８】本発明の１実施形態に係わる図２のレジスタ
６５の第１の部分を示すブロック図である。

【図３９】本発明の１実施形態に係わる図２のレジスタ
６５の第２の部分を示すブロック図である。

【図４０】本発明の１実施形態に係わる図２の整合チャ
ネル５７の一部を示すブロック図である。

【符号の説明】

２２ タイマプロセッサ ２５〜２９ ＩＯＣＭ ５０ タイムベース選択信号 ５２ ピン制御チャネル ５６，５７ ワークチャネル ６１，６２ タイマバス制御チャネル ７１，７２ タイマバス ８０，８１ タイムベースチャネル ５８ チャネル ７５〜７７ ピン／ステータスバス ８６，８７ チャネル

フロントページの続き (72)発明者 デービッド・リベラ アメリカ合衆国テキサス州78749、オース チン、マリコパ・コウブ 7404

Claims (8)

【特許請求の範囲】
1. 【請求項１】 タイマプロセッサ（２２）であって、 第１のタイマバス（７１）、 第２のタイマバス（７２）、 複数のタイムベース選択信号（５０）、 第１のタイムベース値を発生するための第１のタイムベ
   ースチャネル（８０の内の１つ）であって、該第１のタ
   イムベースチャネル（８０の内の１つ）は前記複数のタ
   イムベース選択信号（５０）に結合されているもの、 第２のタイムベース値を発生するための第２のタイムベ
   ースチャネル（８１の内の１つ）であって、該第２のタ
   イムベースチャネル（８１の内の１つ）は前記複数のタ
   イムベース選択信号に結合されているもの、 前記第１のタイムベースチャネル（８０の内の１つ）に
   対応し、前記第１および第２のタイムベースチャネル
   （８０，８１）の内の１つを選択し、かつもし前記第１
   のタイムベースチャネル（８Ｏの内の１つ）が選択され
   れば、前記第１のタイマバス（７１）を前記第１のタイ
   ムベース値でドライブする第１のタイマバス制御チャネ
   ル（６１）であって、該第１のタイマバス制御チャネル
   （６１）は前記第１のタイマバス（７１）におよび前記
   複数のタイムベース選択信号（５０）に結合されている
   もの、 前記第２のタイムベースチャネル（８１の内の１つ）に
   対応し、前記第２のタイムベースチャネル（８１の内の
   １つ）が選択されれば前記第１のタイマバス（７１）を
   前記第２のタイムベース値でドライブする第２のタイマ
   バス制御チャネル（６２）であって、該第２のタイマバ
   ス制御チャネル（８１の内の１つ）は前記第１のタイマ
   バス（７１）にかつ前記複数のタイムベース選択信号
   （５０）に結合されているもの、 ピンおよびステータス情報を提供するためのピン／ステ
   ータスバス、 前記ピンおよびステータスバスによる前記ピンおよびス
   テータス情報の転送を制御するためのピン制御チャネル
   （５２）、 前記第１のタイムベース値を受信するために前記第１の
   タイマバス（７１）に結合されかつ前記ピンおよびステ
   ータス情報を受信するために前記ピン／ステータスバス
   に結合された、第１のワークチャネル（５７）、そして
   第３のタイムベース値を受信するために前記第２のタイ
   マバス（７２）に結合されかつ前記ピンおよびステータ
   ス情報を受信するために前記ピン／ステータスバスに結
   合された、第２のワークチャネル（５６）、 を具備することを特徴とするタイマプロセッサ（２
   ２）。
2. 【請求項２】 集積回路タイマ（２２）であって、 第１のタイマバス（７１）、 第１のタイムベース値を発生するための第１のタイムベ
   ースチャネル（８０の内の１つ）、 第２のタイムベース値を発生するための第２のタイムベ
   ースチャネル（８１の内の１つ）、 前記第１のタイムベースチャネル（８０の内の１つ）に
   対応し、前記第１および第２のタイムベースチャネル
   （８０，８１）の内の１つを選択し、かつもし前記第１
   のタイムベースチャネル（８０の内の１つ）が選択され
   れば、前記第１のタイマバス（７１）を前記第１のタイ
   ムベース値でドライブするための第１のタイマバス制御
   チャネル（６１）、そして前記第２のタイムベースチャ
   ネル（８１の内の１つ）に対応し、前記第２のタイムベ
   ースチャネル（８１の内の１つ）が選択された場合には
   前記第１のタイマバス（７１）を前記第２のタイムベー
   ス値でドライブするための第２のタイマバス制御チャネ
   ル（６２）、 を具備することを特徴とする集積回路タイマ（２２）。
3. 【請求項３】 集積回路タイマ（２２）であって、 複数のデータ導体（４３５）、 第１のタイマチャネル（４００）であって、 第１のデータ値を格納するための第１のデータ格納回路
   （４０３）、を具備するもの、 第２のタイマチャネル（４０４）であって、 第２のデータ格納回路（４０４）、 前記第１のデータ格納回路から前記第２のデータ格納回
   路への前記第１のデータ値の転送を制御するための転送
   回路（４０８）であって、前記第１のデータ値は前記複
   数の導体によって転送されるもの、を具備する前記第２
   のタイマチャネル（４０４）、 を具備し、前記第１および第２のタイマチャネル（４０
   ０，４０４）の内の第１の１つは前記第１のデータ値に
   関連するタイマ機能を行い、かつ前記第１および第２の
   タイマチャネル（４００，４０４）の内の第２の１つは
   前記第１のデータ値に関連するタイマ機能を行うことな
   く前記第１のデータ値を格納することを特徴とする集積
   回路タイマ（２２）。
4. 【請求項４】 タイマプロセッサ（２２）であって、 第１の集積回路ボンディングパッド（１１０の内の１
   つ）、 第２の集積回路ボンディングパッド（１１１の内の１
   つ）、 第１のワークチャネル（１０１）、 第２のワークチャネル（１０２）、 第３のワークチャネル（１０３）、 第１のピン／ステータスバスであって、 第１のピン情報導体（１１２の内の１つ）、および第１
   のピン／ステータス情報導体（１１３の内の１つ）、を
   具備するもの、 第２のピン／ステータスバスであって、 第２の情報導体（１１４の内の１つ）、および第２のピ
   ン／ステータス情報導体（１１５の内の１つ）、を具備
   するもの、そして前記第１のピン情報導体（１１２の内
   の１つ）を介して前記第１のワークチャネル（１０１）
   と前記第１の集積回路ボンディングパッド（１１０の内
   の１つ）の間で情報を選択的に転送し、前記第１のピン
   ／ステータス情報導体（１１３の内の１つ）を介して前
   記第１のワークチャネル（１０１）と前記第２の集積回
   路ボンディングパッド（１１１の内の１つ）の間で情報
   を選択的に転送し、前記第１のピン／ステータス導体
   （１１３の内の１つ）を介して前記第１のワークチャネ
   ル（１０１）と前記第２のワークチャネル（１０２）と
   の間で選択的に情報を転送し、そして前記第１および第
   ２のピン／ステータス導体（１１３，１１５）を介して
   前記第１のワークチャネル（１０１）と前記第３のワー
   クチャネル（１０３）との間で選択的に情報を転送する
   ための制御手段（１０５，１０６，１０７）であって、
   該制御手段（１０５，１０６，１０７）は前記第１およ
   び第２の集積回路ボンディングパッド（１１０，１１
   １）、前記第１および第２および第３のワークチャネル
   （１０１，１０２，１０３）、および前記第１および第
   ２のピン／ステータスバスに結合されているもの、 を具備することを特徴とするタイマプロセッサ（２
   ２）。
5. 【請求項５】 集積回路タイマ（２２）であって、 第１の複数のワークチャネル（２０６）、 前記第１の複数のワークチャネル（２０６）の各々に結
   合された第１のローカルバス（２１８）、 第２の複数のワークチャネル（２０５）、 前記第２の複数のワークチャネル（２０５）の各々に結
   合された第２のローカルバス（２１７）、そして前記第
   １の複数のワークチャネル（２０６）の内の少なくとも
   １つに選択的に結合されかつ前記第２の複数のワークチ
   ャネル（２０５）の内の少なくとも１つに選択的に結合
   されたグローバル通信バス（２００）であって、該グロ
   ーバル通信バス（２００）は前記第１の複数のワークチ
   ャネル（２０６）の内の少なくとも１つからタイミング
   信号を受信しかつ該タイミング信号を前記第２の複数の
   ワークチャネル（２０５）の内の少なくとも１つに提供
   するもの、 を具備することを特徴とする集積回路タイマ（２２）。
6. 【請求項６】 集積回路タイマ（２２）であって、 第１のワークチャネル（１６０）、 第２のワークチャネル（１６１）、 前記第１のワークチャネル（１６０）から第１のセット
   値を受信し、前記第２のワークチャネル（１６１）から
   第２のセット値を受信し、かつ結果セット値を提供する
   ためのセット導体手段（１５７）であって、該セット導
   体手段（１５７）は前記第１および第２のワークチャネ
   ル（１６０，１６１）に結合されているもの、 前記第１のワークチャネル（１６０）から第１のクリア
   値を受信し、前記第２のワークチャネル（１６１）から
   第２のクリア値を受信し、かつ結果クリア値を提供する
   ためのクリア導体手段（１５８）であって、該クリア導
   体手段（１５８）は前記第１および第２のワークチャネ
   ル（１６０，１６１）に結合されているもの、 前記第１のワークチャネル（１６０）から第１のトグル
   値を受信し、前記第２のワークチャネル（１６１）から
   第２のトグル値を受信し、かつ結果トグル値を提供する
   ためのトグル導体手段（１５９）であって、該トグル導
   体手段（１５９）は前記第１および第２のワークチャネ
   ル（１６０，１６１）に結合されているもの、 前記結果セット値、前記結果クリア値、および前記結果
   トグル値を受信するための制御手段（６４）であって、
   該制御手段（６４）は前記出力信号の論理状態が前記結
   果セット値、前記結果クリア値および前記結果トグル値
   によって決定されるように出力信号（１６８）を提供
   し、前記制御手段（６４）は前記セット導体（１５
   ７）、前記クリア導体（１５８）、および前記トグル導
   体（１５９）に結合されているもの、 を具備することを特徴とする集積回路タイマ（２２）。
7. 【請求項７】 集積回路タイマ（２８０）であって、 第１のタイムベース値を転送するための第１のタイムベ
   ースバス（７１、または２７１）を有する第１のタイマ
   モジュール（２８１）、 第２のタイムベース値を転送するための第２のタイムベ
   ースバスを有する第２のタイマモジュール（２８２）、 クロック信号を転送するためのクロック導体（３２８）
   であって、前記クロック信号は前記第１および第２のタ
   イマモジュール（２８１，２８２）の内の１つによって
   発生され、前記クロック導体（３２８）は前記第１およ
   び第２のタイマモジュール（２８１，２８２）に結合さ
   れているもの、そして同期信号を転送するための同期導
   体（３２９）であって、前記同期信号は前記第１および
   第２のタイマモジュール（２８１，２８２）の内の１つ
   によって肯定され、前記同期導体は前記第１および第２
   のタイマモジュール（２８１，２８２）に結合されてい
   るもの、 を具備し、前記第１のタイマモジュール（２８１）は、 前記第１のタイムベース値を発生するための第１のタイ
   ムベースカウンタ（３２０）であって、該第１のタイム
   ベースカウンタ（３２０）は前記クロック信号によって
   増分または減分され、前記第１のタイムベースカウンタ
   （３２０）は前記同期信号が肯定された時所定の値によ
   ってロードされるもの、 を具備し、前記第２のタイマモジュール（２８２）は、 第２のタイムベース値を発生するための第２のタイムベ
   ースカウンタ（３２１）であって、該第２のタイムベー
   スカウンタ（３２１）は前記クロック信号により増分ま
   たは減分され、前記第２のタイムベースカウンタ（３２
   １）は前記同期信号が肯定された時前記所定の値によっ
   てロードされるもの、 を具備することを特徴とする集積回路タイマ（２８
   ０）。
8. 【請求項８】 集積回路タイマ（２２）であって、 第１のタイマチャネル（５５）、 第２のタイマチャネル（５７）、 第１の期間の間に第１のタイムベース値を転送し、かつ
   第２の期間の間に第２のタイムべース値を転送するため
   のタイマバス導体手段（７１）であって、該タイマバス
   導体手段（７１）は前記第１および第２のタイマチャネ
   ル（５５，５７）に結合されているもの、そして前記第
   １のタイムベース値に対応する第１のタグ値を転送し、
   かつ前記第２のタイムベース値に対応する第２のタグ値
   を転送するためのタグ導体手段（５０）であって、該タ
   グ導体手段（５０）は前記第１および第２のタイマチャ
   ネル（５５，５７）に結合されているもの、 を具備することを特徴とする集積回路タイマ（２２）。