JPH09139630A - 携帯型通信機器における電力増幅装置及び携帯型通信機器 - Google Patents
携帯型通信機器における電力増幅装置及び携帯型通信機器Info
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- JPH09139630A JPH09139630A JP7295689A JP29568995A JPH09139630A JP H09139630 A JPH09139630 A JP H09139630A JP 7295689 A JP7295689 A JP 7295689A JP 29568995 A JP29568995 A JP 29568995A JP H09139630 A JPH09139630 A JP H09139630A
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Abstract
(57)【要約】
【課題】 温度補償回路を備えることなく温度補償が可
能な電力増幅装置を実現する。 【解決手段】 電力増幅装置は、ＧａＡｓ基板上に形成
されており入力された高周波電力を増幅する増幅用ＦＥ
Ｔと、抵抗とＧａＡｓ基板上に形成された温度補償用Ｆ
ＥＴとが直列に接続されてなる自己バイアス型のゲート
バイアス回路とを備えている。ゲートバイアス回路の一
端は電圧電源に接続されていると共に他端は接地されて
いる。ゲートバイアス回路における抵抗と温度補償用Ｆ
ＥＴとの接続点は増幅用ＦＥＴのゲートに接続されてい
る。増幅用ＦＥＴのＧａＡｓ基板のオリフラに対するゲ
ート方位は９０°であり、温度補償用ＦＥＴのＧａＡｓ
基板に対するゲート方位は０°であって、増幅用ＦＥＴ
の温度特性と温度補償用ＦＥＴの温度特性とは互いに逆
特性である。
能な電力増幅装置を実現する。 【解決手段】 電力増幅装置は、ＧａＡｓ基板上に形成
されており入力された高周波電力を増幅する増幅用ＦＥ
Ｔと、抵抗とＧａＡｓ基板上に形成された温度補償用Ｆ
ＥＴとが直列に接続されてなる自己バイアス型のゲート
バイアス回路とを備えている。ゲートバイアス回路の一
端は電圧電源に接続されていると共に他端は接地されて
いる。ゲートバイアス回路における抵抗と温度補償用Ｆ
ＥＴとの接続点は増幅用ＦＥＴのゲートに接続されてい
る。増幅用ＦＥＴのＧａＡｓ基板のオリフラに対するゲ
ート方位は９０°であり、温度補償用ＦＥＴのＧａＡｓ
基板に対するゲート方位は０°であって、増幅用ＦＥＴ
の温度特性と温度補償用ＦＥＴの温度特性とは互いに逆
特性である。
Description
【０００１】
【発明の属する技術分野】本発明は、携帯型通信機器に
おける電力増幅装置に関し、特に小型で低コストの携帯
型通信機器に使用される高周波電力の増幅装置に関す
る。
おける電力増幅装置に関し、特に小型で低コストの携帯
型通信機器に使用される高周波電力の増幅装置に関す
る。
【０００２】
【従来の技術】近年、携帯型通信機器、特に携帯電話機
が一般に普及し、携帯型通信機器において使用される高
周波電力の増幅装置の高性能化がますます求められるよ
うになってきている。
が一般に普及し、携帯型通信機器において使用される高
周波電力の増幅装置の高性能化がますます求められるよ
うになってきている。
【０００３】図１３は、携帯電話機において使用されて
いる、ガリウム砒素（ＧａＡｓ）等の化合物半導体上に
形成されたゲートバイアス回路を有する２段構成の電力
増幅装置の従来例を示している。図１３において、１は
前段の電力増幅回路となるソース接地の前段の増幅用Ｆ
ＥＴ、２は後段の電力増幅回路となるソース接地の後段
の増幅用ＦＥＴ、３は入力信号の高周波電力の例えば５
０Ωのインピーダンスを前段の増幅用ＦＥＴ１に最適な
インピーダンスに変換する入力マッチング回路、４は前
段の増幅用ＦＥＴ１から出力される高周波電力のインピ
ーダンスを後段の増幅用ＦＥＴ２に最適なインピーダン
スに変換する段間マッチング回路、５は後段の増幅用Ｆ
ＥＴ２から出力される高周波電力のインピーダンスをア
ンテナ側配線の例えば５０Ωのインピーダンスに変換す
る出力マッチング回路、６は前段の増幅用ＦＥＴ１のド
レイン電圧が入力信号の高周波電力の影響を受けないよ
うに高周波的に開放（ｏｐｅｎ）となるように設定され
た前段のドレインバイアス回路、７は後段の増幅用ＦＥ
Ｔ２のドレイン電圧が入力信号の高周波電力の影響を受
けないように高周波的に開放（ｏｐｅｎ）となるように
設定された後段のドレインバイアス回路、８Ｅは入力信
号の高周波電力を直流に変換して前段の増幅用ＦＥＴ１
のゲートに入力させるための前段のゲートバイアス回
路、９Ｅは入力信号の高周波電力を直流に変換して後段
の増幅用ＦＥＴ２のゲートに入力させるための後段のゲ
ートバイアス回路である。前段及び後段のゲートバイア
ス回路８Ｅ，９Ｅにおいては、前段及び後段の増幅用Ｆ
ＥＴ１，２のゲートにそれぞれ最適な電圧が印加される
ように抵抗分割によりゲートバイアス電圧を得ている。
いる、ガリウム砒素（ＧａＡｓ）等の化合物半導体上に
形成されたゲートバイアス回路を有する２段構成の電力
増幅装置の従来例を示している。図１３において、１は
前段の電力増幅回路となるソース接地の前段の増幅用Ｆ
ＥＴ、２は後段の電力増幅回路となるソース接地の後段
の増幅用ＦＥＴ、３は入力信号の高周波電力の例えば５
０Ωのインピーダンスを前段の増幅用ＦＥＴ１に最適な
インピーダンスに変換する入力マッチング回路、４は前
段の増幅用ＦＥＴ１から出力される高周波電力のインピ
ーダンスを後段の増幅用ＦＥＴ２に最適なインピーダン
スに変換する段間マッチング回路、５は後段の増幅用Ｆ
ＥＴ２から出力される高周波電力のインピーダンスをア
ンテナ側配線の例えば５０Ωのインピーダンスに変換す
る出力マッチング回路、６は前段の増幅用ＦＥＴ１のド
レイン電圧が入力信号の高周波電力の影響を受けないよ
うに高周波的に開放（ｏｐｅｎ）となるように設定され
た前段のドレインバイアス回路、７は後段の増幅用ＦＥ
Ｔ２のドレイン電圧が入力信号の高周波電力の影響を受
けないように高周波的に開放（ｏｐｅｎ）となるように
設定された後段のドレインバイアス回路、８Ｅは入力信
号の高周波電力を直流に変換して前段の増幅用ＦＥＴ１
のゲートに入力させるための前段のゲートバイアス回
路、９Ｅは入力信号の高周波電力を直流に変換して後段
の増幅用ＦＥＴ２のゲートに入力させるための後段のゲ
ートバイアス回路である。前段及び後段のゲートバイア
ス回路８Ｅ，９Ｅにおいては、前段及び後段の増幅用Ｆ
ＥＴ１，２のゲートにそれぞれ最適な電圧が印加される
ように抵抗分割によりゲートバイアス電圧を得ている。
【０００４】図１４は、前記２段構成の電力増幅回路装
置における動作電流及び利得の温度依存性を示してお
り、図１４から電力増幅回路装置の周囲温度が変化する
と動作電流が変化し、これに伴って利得も変化してしま
うことが分かる。電力増幅回路装置の温度依存性を考慮
することなく、電力増幅回路装置を例えば携帯電話機に
使用すると、気温が低い場合と高い場合との間で送信電
力に差が生じてしまい、携帯電話機として十分な性能を
発揮できない場合がある。
置における動作電流及び利得の温度依存性を示してお
り、図１４から電力増幅回路装置の周囲温度が変化する
と動作電流が変化し、これに伴って利得も変化してしま
うことが分かる。電力増幅回路装置の温度依存性を考慮
することなく、電力増幅回路装置を例えば携帯電話機に
使用すると、気温が低い場合と高い場合との間で送信電
力に差が生じてしまい、携帯電話機として十分な性能を
発揮できない場合がある。
【０００５】電力増幅回路装置の温度依存性を補償する
ためには、温度に応じてＦＥＴのゲートバイアス電圧を
制御すればよいが、図１３に示した前段側及び後段側の
ゲートバイアス回路８Ｅ，９Ｅにおいては、抵抗分割に
より前段及び後段の増幅用ＦＥＴ１，２にゲートバイア
ス電圧を与えているので、ゲートバイアス電圧は温度変
化の影響を殆ど受けない。
ためには、温度に応じてＦＥＴのゲートバイアス電圧を
制御すればよいが、図１３に示した前段側及び後段側の
ゲートバイアス回路８Ｅ，９Ｅにおいては、抵抗分割に
より前段及び後段の増幅用ＦＥＴ１，２にゲートバイア
ス電圧を与えているので、ゲートバイアス電圧は温度変
化の影響を殆ど受けない。
【０００６】そこで、図１５に示すようなサーミスタを
用いた温度補償回路を図１３に示す前段及び後段のゲー
トバイアス回路８Ｅ，９Ｅのゲート電圧Ｖg1，Ｖg2に接
続して、前段及び後段の増幅用ＦＥＴ１，２のゲートバ
イアス電圧を制御している。すなわち、図１５に示す温
度補償回路は、温度上昇と共に動作電流が減少するＦＥ
Ｔを用いた増幅回路の場合であり、温度が上昇すると動
作電流が低下するので、出力されるゲート電圧Ｖg が上
昇する。これにより、増幅回路における動作電流が使用
温度範囲において殆ど変化しなくなる。
用いた温度補償回路を図１３に示す前段及び後段のゲー
トバイアス回路８Ｅ，９Ｅのゲート電圧Ｖg1，Ｖg2に接
続して、前段及び後段の増幅用ＦＥＴ１，２のゲートバ
イアス電圧を制御している。すなわち、図１５に示す温
度補償回路は、温度上昇と共に動作電流が減少するＦＥ
Ｔを用いた増幅回路の場合であり、温度が上昇すると動
作電流が低下するので、出力されるゲート電圧Ｖg が上
昇する。これにより、増幅回路における動作電流が使用
温度範囲において殆ど変化しなくなる。
【０００７】図１６は前記の温度補償回路を備えた携帯
電話機の送信部のブロック図であって、図１６におい
て、１０Ｃは図１３に示した２段増幅型の電力増幅回
路、１１は図１５に示した温度補償回路、１２は音声信
号の周波数を送信周波数に変換するアップコンバータ、
１３はアップコンバータ１２からの出力を増幅する前段
アンプ、１４は電力増幅回路１０Ｃから出力される高周
波電力が逆方向に流れないようにするアイソレータ、１
５は送信側と出力側とを切替えるＲＦスイッチ、１６は
所定周波数の高周波電力のみを通過させるフィルター、
１７は送信信号の出力及び受信信号の入力を行なうアン
テナである。
電話機の送信部のブロック図であって、図１６におい
て、１０Ｃは図１３に示した２段増幅型の電力増幅回
路、１１は図１５に示した温度補償回路、１２は音声信
号の周波数を送信周波数に変換するアップコンバータ、
１３はアップコンバータ１２からの出力を増幅する前段
アンプ、１４は電力増幅回路１０Ｃから出力される高周
波電力が逆方向に流れないようにするアイソレータ、１
５は送信側と出力側とを切替えるＲＦスイッチ、１６は
所定周波数の高周波電力のみを通過させるフィルター、
１７は送信信号の出力及び受信信号の入力を行なうアン
テナである。
【０００８】
【発明が解決しようとする課題】ところが、図１６に示
すように、温度補償回路１１を電力増幅回路１０Ｃに接
続すると、温度補償回路１１が大きなスペースを必要と
するため、電力増幅回路１０Ｃと温度補償回路１１とか
らなる電力増幅装置の面積が大きくなり、これに伴っ
て、携帯型通信機器の小型化が妨げられると共に、温度
補償回路１１の分だけ携帯型通信機器のコスト高を招く
という問題がある。
すように、温度補償回路１１を電力増幅回路１０Ｃに接
続すると、温度補償回路１１が大きなスペースを必要と
するため、電力増幅回路１０Ｃと温度補償回路１１とか
らなる電力増幅装置の面積が大きくなり、これに伴っ
て、携帯型通信機器の小型化が妨げられると共に、温度
補償回路１１の分だけ携帯型通信機器のコスト高を招く
という問題がある。
【０００９】前記に鑑み、本発明は、温度補償回路を備
えることなく温度補償が可能な電力増幅装置を実現し、
これにより、電力増幅装置ひいては携帯型通信機器の小
型化及び低コスト化を図ることを目的とする。
えることなく温度補償が可能な電力増幅装置を実現し、
これにより、電力増幅装置ひいては携帯型通信機器の小
型化及び低コスト化を図ることを目的とする。
【００１０】
【課題を解決するための手段】前記の目的を達成するた
め、本発明は、分割された複数の抵抗よりなるゲートバ
イアス回路のうちの一部の抵抗を温度補償用ＦＥＴに置
き換えると共に、増幅用ＦＥＴの温度特性と温度補償用
ＦＥＴの温度特性とを互いに逆特性にするものである。
め、本発明は、分割された複数の抵抗よりなるゲートバ
イアス回路のうちの一部の抵抗を温度補償用ＦＥＴに置
き換えると共に、増幅用ＦＥＴの温度特性と温度補償用
ＦＥＴの温度特性とを互いに逆特性にするものである。
【００１１】具体的に請求項１の発明が講じた解決手段
は、携帯型通信機器における電力増幅装置を、化合物半
導体基板上に形成されており入力された高周波電力を増
幅する増幅用ＦＥＴと、抵抗と化合物半導体基板上に形
成された温度補償用ＦＥＴとからなる直列回路とを備
え、前記増幅用ＦＥＴのゲートの該増幅用ＦＥＴが形成
されている化合物半導体基板に対する結晶方位と、前記
温度補償用ＦＥＴのゲートの該温度補償用ＦＥＴが形成
されている化合物半導体基板に対する結晶方位とは、前
記増幅用ＦＥＴの温度特性と前記温度補償用ＦＥＴの温
度特性とが互いに逆特性になるように設定されており、
前記直列回路の一端は電圧電源に接続されていると共
に、前記直列回路の他端は接地されており、前記直列回
路における前記抵抗と前記温度補償用ＦＥＴとの接続点
は前記増幅用ＦＥＴのゲートに接続されている構成とす
るものである。
は、携帯型通信機器における電力増幅装置を、化合物半
導体基板上に形成されており入力された高周波電力を増
幅する増幅用ＦＥＴと、抵抗と化合物半導体基板上に形
成された温度補償用ＦＥＴとからなる直列回路とを備
え、前記増幅用ＦＥＴのゲートの該増幅用ＦＥＴが形成
されている化合物半導体基板に対する結晶方位と、前記
温度補償用ＦＥＴのゲートの該温度補償用ＦＥＴが形成
されている化合物半導体基板に対する結晶方位とは、前
記増幅用ＦＥＴの温度特性と前記温度補償用ＦＥＴの温
度特性とが互いに逆特性になるように設定されており、
前記直列回路の一端は電圧電源に接続されていると共
に、前記直列回路の他端は接地されており、前記直列回
路における前記抵抗と前記温度補償用ＦＥＴとの接続点
は前記増幅用ＦＥＴのゲートに接続されている構成とす
るものである。
【００１２】請求項１の構成により、抵抗と温度補償用
ＦＥＴとからなる直列回路の一端は電圧電源に接続され
ていると共に他端は接地されており、直列回路における
抵抗と温度補償用ＦＥＴとの接続点は増幅用ＦＥＴのゲ
ートに接続されているため、直列回路は抵抗分割のゲー
トバイアス回路となる。また、増幅用ＦＥＴのゲートの
結晶方位と温度補償用ＦＥＴのゲートの結晶方位とは、
増幅用ＦＥＴの温度特性と温度補償用ＦＥＴの温度特性
とが互いに逆特性になるように設定されているため、温
度が上昇して増幅用ＦＥＴの動作電流が増加しようとす
る場合には、温度補償用ＦＥＴの動作電流が減少して増
幅用ＦＥＴの動作電流の増加を抑制し、温度が降下して
増幅用ＦＥＴの動作電流が減少しようとする場合には、
温度補償用ＦＥＴの動作電流が増加して増幅用ＦＥＴの
動作電流の減少を抑制するので、増幅用ＦＥＴの動作電
流の温度による変化量は少なくなる。
ＦＥＴとからなる直列回路の一端は電圧電源に接続され
ていると共に他端は接地されており、直列回路における
抵抗と温度補償用ＦＥＴとの接続点は増幅用ＦＥＴのゲ
ートに接続されているため、直列回路は抵抗分割のゲー
トバイアス回路となる。また、増幅用ＦＥＴのゲートの
結晶方位と温度補償用ＦＥＴのゲートの結晶方位とは、
増幅用ＦＥＴの温度特性と温度補償用ＦＥＴの温度特性
とが互いに逆特性になるように設定されているため、温
度が上昇して増幅用ＦＥＴの動作電流が増加しようとす
る場合には、温度補償用ＦＥＴの動作電流が減少して増
幅用ＦＥＴの動作電流の増加を抑制し、温度が降下して
増幅用ＦＥＴの動作電流が減少しようとする場合には、
温度補償用ＦＥＴの動作電流が増加して増幅用ＦＥＴの
動作電流の減少を抑制するので、増幅用ＦＥＴの動作電
流の温度による変化量は少なくなる。
【００１３】請求項２の発明は、請求項１の構成に、前
記増幅用ＦＥＴと前記温度補償用ＦＥＴとは同一の化合
物半導体基板上に形成されているという構成を付加する
ものである。
記増幅用ＦＥＴと前記温度補償用ＦＥＴとは同一の化合
物半導体基板上に形成されているという構成を付加する
ものである。
【００１４】請求項３の発明は、請求項１又は２の構成
に、前記増幅用ＦＥＴの相互コンダクタンスは前記温度
補償用ＦＥＴの相互コンダクタンスよりも高いという構
成を付加するものである。
に、前記増幅用ＦＥＴの相互コンダクタンスは前記温度
補償用ＦＥＴの相互コンダクタンスよりも高いという構
成を付加するものである。
【００１５】請求項４の発明が講じた解決手段は、入力
される高周波電力を増幅する２段構成の電力増幅装置を
有する携帯型通信機器を対象とし、前記２段構成の電力
増幅装置を構成する前段の電力増幅手段及び後段の電力
増幅手段のうちの少なくとも１つの電力増幅手段は、化
合物半導体基板上に形成されており入力された高周波電
力を増幅する増幅用ＦＥＴと、抵抗と化合物半導体基板
上に形成された温度補償用ＦＥＴとからなる直列回路と
を備え、前記増幅用ＦＥＴのゲートの該増幅用ＦＥＴが
形成されている化合物半導体基板に対する結晶方位と、
前記温度補償用ＦＥＴのゲートの該温度補償用ＦＥＴが
形成されている化合物半導体基板に対する結晶方位と
は、前記増幅用ＦＥＴの温度特性と前記温度補償用ＦＥ
Ｔの温度特性とが互いに逆特性になるように設定されて
おり、前記直列回路の一端は電圧電源に接続されている
と共に、前記直列回路の他端は接地されており、前記直
列回路における前記抵抗と前記温度補償用ＦＥＴとの接
続点は前記増幅用ＦＥＴのゲートに接続されている構成
とするものである。
される高周波電力を増幅する２段構成の電力増幅装置を
有する携帯型通信機器を対象とし、前記２段構成の電力
増幅装置を構成する前段の電力増幅手段及び後段の電力
増幅手段のうちの少なくとも１つの電力増幅手段は、化
合物半導体基板上に形成されており入力された高周波電
力を増幅する増幅用ＦＥＴと、抵抗と化合物半導体基板
上に形成された温度補償用ＦＥＴとからなる直列回路と
を備え、前記増幅用ＦＥＴのゲートの該増幅用ＦＥＴが
形成されている化合物半導体基板に対する結晶方位と、
前記温度補償用ＦＥＴのゲートの該温度補償用ＦＥＴが
形成されている化合物半導体基板に対する結晶方位と
は、前記増幅用ＦＥＴの温度特性と前記温度補償用ＦＥ
Ｔの温度特性とが互いに逆特性になるように設定されて
おり、前記直列回路の一端は電圧電源に接続されている
と共に、前記直列回路の他端は接地されており、前記直
列回路における前記抵抗と前記温度補償用ＦＥＴとの接
続点は前記増幅用ＦＥＴのゲートに接続されている構成
とするものである。
【００１６】請求項５の発明は、請求項４の構成に、前
記増幅用ＦＥＴと前記温度補償用ＦＥＴとは同一の化合
物半導体基板上に形成されているという構成を付加する
ものである。
記増幅用ＦＥＴと前記温度補償用ＦＥＴとは同一の化合
物半導体基板上に形成されているという構成を付加する
ものである。
【００１７】請求項６の発明は、請求項４又は５の構成
に、前記増幅用ＦＥＴの相互コンダクタンスは前記温度
補償用ＦＥＴの相互コンダクタンスよりも高いという構
成を付加するものである。
に、前記増幅用ＦＥＴの相互コンダクタンスは前記温度
補償用ＦＥＴの相互コンダクタンスよりも高いという構
成を付加するものである。
【００１８】
【発明の実施の形態】以下、本発明の実施形態に係る携
帯型通信機における電力増幅装置及び携帯型通信機につ
いて説明するが、その前提として、各実施形態に共通し
て用いられる電力増幅回路について説明する。
帯型通信機における電力増幅装置及び携帯型通信機につ
いて説明するが、その前提として、各実施形態に共通し
て用いられる電力増幅回路について説明する。
【００１９】図１は、各実施形態に共通して用いられる
第１の電力増幅回路を示しており、図１においては、図
１３に基づき説明した電力増幅装置と同様の回路につい
ては同一の符号を付すことにより説明を省略する。
第１の電力増幅回路を示しており、図１においては、図
１３に基づき説明した電力増幅装置と同様の回路につい
ては同一の符号を付すことにより説明を省略する。
【００２０】第１の電力増幅回路の特徴は、図２（ａ）
に示すような前段の第１のゲートバイアス回路８Ａ及び
後段の第１のゲートバイアス回路９Ａ（図示は省略して
いる。）を備えている。後段の第１のゲートバイアス回
路９Ａは前段の第１のゲートバイアス回路８Ａと同様の
回路構成を有しているので、以下においては、前段の第
１のゲートバイアス回路８Ａについてのみ説明する。
に示すような前段の第１のゲートバイアス回路８Ａ及び
後段の第１のゲートバイアス回路９Ａ（図示は省略して
いる。）を備えている。後段の第１のゲートバイアス回
路９Ａは前段の第１のゲートバイアス回路８Ａと同様の
回路構成を有しているので、以下においては、前段の第
１のゲートバイアス回路８Ａについてのみ説明する。
【００２１】図２（ａ）に示すように、第１のゲートバ
イアス回路８Ａは、第１の抵抗２１と、第２の抵抗２２
と、温度補償用ＦＥＴ２３とが直列に接続されてなるバ
イアス直列回路を有している。バイアス直列回路の一端
側となる第１の抵抗２１の一端は接地されていると共
に、第１の抵抗２１と並列に接地側キャパシタ２４が接
続されている。バイアス直列回路の他端側となる温度補
償用ＦＥＴ２３のソースはゲート電圧電源Ｖg に接続さ
れていると共に電源側キャパシタ２５を介して接地され
ている。接地側キャパシタ２４及び電源側キャパシタ２
５は高周波成分を逃がすパスコンデンサとしての機能を
有している。
イアス回路８Ａは、第１の抵抗２１と、第２の抵抗２２
と、温度補償用ＦＥＴ２３とが直列に接続されてなるバ
イアス直列回路を有している。バイアス直列回路の一端
側となる第１の抵抗２１の一端は接地されていると共
に、第１の抵抗２１と並列に接地側キャパシタ２４が接
続されている。バイアス直列回路の他端側となる温度補
償用ＦＥＴ２３のソースはゲート電圧電源Ｖg に接続さ
れていると共に電源側キャパシタ２５を介して接地され
ている。接地側キャパシタ２４及び電源側キャパシタ２
５は高周波成分を逃がすパスコンデンサとしての機能を
有している。
【００２２】第２の抵抗２２と温度補償用ＦＥＴ２３と
の接続点２６は前段の増幅用ＦＥＴ１のゲートに接続さ
れており、接続点２６は前段の増幅用ＦＥＴ１にゲート
電圧Ｖgg1 を与える。温度補償用ＦＥＴ２３のしきい値
電圧は前段の増幅用ＦＥＴ１のしきい値よりも大きく設
定されていると共に、温度補償用ＦＥＴ２３は温度によ
って動作電流が変化するので、該温度補償用ＦＥＴ２３
は温度補償用抵抗として働く。
の接続点２６は前段の増幅用ＦＥＴ１のゲートに接続さ
れており、接続点２６は前段の増幅用ＦＥＴ１にゲート
電圧Ｖgg1 を与える。温度補償用ＦＥＴ２３のしきい値
電圧は前段の増幅用ＦＥＴ１のしきい値よりも大きく設
定されていると共に、温度補償用ＦＥＴ２３は温度によ
って動作電流が変化するので、該温度補償用ＦＥＴ２３
は温度補償用抵抗として働く。
【００２３】図２（ｂ）は、第２の電力増幅回路に用い
られる第２のゲートバイアス回路８Ｂの回路構成を示し
ている。第２のゲートバイアス回路８Ｂは第１のゲート
バイアス回路８Ａと異なり、バイアス直列回路の一端側
となる第１の抵抗２１の一端がゲート電圧電源Ｖg に接
続されていると共に、第１の抵抗２１と並列に電源側キ
ャパシタ２５が接続されている。バイアス直列回路の他
端側となる温度補償用ＦＥＴ２３のソースは直接に接地
されている。尚、第２の抵抗２２と温度補償用ＦＥＴ２
３との接続点２６が増幅用ＦＥＴにゲート電圧Ｖgg1 を
与える点は第１のゲートバイアス回路８Ａと同様であ
る。
られる第２のゲートバイアス回路８Ｂの回路構成を示し
ている。第２のゲートバイアス回路８Ｂは第１のゲート
バイアス回路８Ａと異なり、バイアス直列回路の一端側
となる第１の抵抗２１の一端がゲート電圧電源Ｖg に接
続されていると共に、第１の抵抗２１と並列に電源側キ
ャパシタ２５が接続されている。バイアス直列回路の他
端側となる温度補償用ＦＥＴ２３のソースは直接に接地
されている。尚、第２の抵抗２２と温度補償用ＦＥＴ２
３との接続点２６が増幅用ＦＥＴにゲート電圧Ｖgg1 を
与える点は第１のゲートバイアス回路８Ａと同様であ
る。
【００２４】図２（ｃ）は、第３の電力増幅回路に用い
られる第３のゲートバイアス回路８Ｃの回路構成を示し
ている。第３のゲートバイアス回路８Ｃは第１のゲート
バイアス回路８Ａから第１の抵抗２１を除いた回路構成
であって、第２の抵抗２２の一端は直接に接地されてい
ると共に接地側キャパシタ２４を介して接地されてい
る。
られる第３のゲートバイアス回路８Ｃの回路構成を示し
ている。第３のゲートバイアス回路８Ｃは第１のゲート
バイアス回路８Ａから第１の抵抗２１を除いた回路構成
であって、第２の抵抗２２の一端は直接に接地されてい
ると共に接地側キャパシタ２４を介して接地されてい
る。
【００２５】図２（ｄ）は、第４の電力増幅回路に用い
られる第４のゲートバイアス回路８Ｄの回路構成を示し
ている。第４のゲートバイアス回路８Ｄは第２のゲート
バイアス回路８Ｂから第１の抵抗２１を除いた回路構成
であって、第２の抵抗２２の一端はゲート電圧電源Ｖg
に接続されていると共に電源側キャパシタ２５を介して
接地されている。
られる第４のゲートバイアス回路８Ｄの回路構成を示し
ている。第４のゲートバイアス回路８Ｄは第２のゲート
バイアス回路８Ｂから第１の抵抗２１を除いた回路構成
であって、第２の抵抗２２の一端はゲート電圧電源Ｖg
に接続されていると共に電源側キャパシタ２５を介して
接地されている。
【００２６】以下に説明する第１〜第４の実施形態にお
いては、第１のゲートバイアス回路８Ａを用いる場合に
ついて説明するが、第１のゲートバイアス回路８Ａに代
えて、第２〜第４のゲートバイアス回路８Ｂ，８Ｃ，８
Ｄを用いてもよい。
いては、第１のゲートバイアス回路８Ａを用いる場合に
ついて説明するが、第１のゲートバイアス回路８Ａに代
えて、第２〜第４のゲートバイアス回路８Ｂ，８Ｃ，８
Ｄを用いてもよい。
【００２７】（第１の実施形態）図３は本発明の第１の
実施形態に係る携帯型通信機器における電力増幅装置で
あるＭＣＭ（マルチチップモジュール）の平面構造を示
している。図３に示すように、プリント基板３０の上に
は、前段の増幅用ＦＥＴ１となる第１のＦＥＴ３１、後
段の増幅用ＦＥＴ２となる第２のＦＥＴ３２、入力マッ
チング回路３、段間マッチング回路４、出力マッチング
回路５、前段のドレインバイアス回路６、後段のドレイ
ンバイアス回路７、前段のゲートバイアス回路８Ａ及び
後段のゲートバイアス回路９Ａが搭載されている。前段
のドレインバイアス回路６及び後段のドレインバイアス
回路７は、図示を省略しているが、それぞれ配線パター
ンとチップキャパシタとから構成されている。また、入
力マッチング回路３、段間マッチング回路４及び出力マ
ッチング回路５は、図示を省略しているが、それぞれ配
線パターンとチップキャパシタとチップ抵抗とから構成
されている。
実施形態に係る携帯型通信機器における電力増幅装置で
あるＭＣＭ（マルチチップモジュール）の平面構造を示
している。図３に示すように、プリント基板３０の上に
は、前段の増幅用ＦＥＴ１となる第１のＦＥＴ３１、後
段の増幅用ＦＥＴ２となる第２のＦＥＴ３２、入力マッ
チング回路３、段間マッチング回路４、出力マッチング
回路５、前段のドレインバイアス回路６、後段のドレイ
ンバイアス回路７、前段のゲートバイアス回路８Ａ及び
後段のゲートバイアス回路９Ａが搭載されている。前段
のドレインバイアス回路６及び後段のドレインバイアス
回路７は、図示を省略しているが、それぞれ配線パター
ンとチップキャパシタとから構成されている。また、入
力マッチング回路３、段間マッチング回路４及び出力マ
ッチング回路５は、図示を省略しているが、それぞれ配
線パターンとチップキャパシタとチップ抵抗とから構成
されている。
【００２８】また、プリント基板３０の上には、入力マ
ッチング回路３の入力パッド３ａ、該入力パッド３ａと
入力マッチング回路３とを接続する配線パターン３ｂ、
出力マッチング回路５の出力パッド５ａ、該出力パッド
５ａと出力マッチング回路５とを接続する配線パターン
５ｂ、前段側ドレインバイアス回路６のドレインパッド
６ａ、該ドレインパッド６ａと前段側ドレインバイアス
回路６とを接続する配線パッド６ｂ、後段側ドレインバ
イアス回路７のドレインパッド７ａ、該ドレインパッド
７ａと後段側ドレインバイアス回路７とを接続する配線
パターン７ｂが形成されている。
ッチング回路３の入力パッド３ａ、該入力パッド３ａと
入力マッチング回路３とを接続する配線パターン３ｂ、
出力マッチング回路５の出力パッド５ａ、該出力パッド
５ａと出力マッチング回路５とを接続する配線パターン
５ｂ、前段側ドレインバイアス回路６のドレインパッド
６ａ、該ドレインパッド６ａと前段側ドレインバイアス
回路６とを接続する配線パッド６ｂ、後段側ドレインバ
イアス回路７のドレインパッド７ａ、該ドレインパッド
７ａと後段側ドレインバイアス回路７とを接続する配線
パターン７ｂが形成されている。
【００２９】第１の実施形態の特徴として、プリント基
板３０の上には、第１のゲートバイアス回路８Ａを構成
する、ゲート電圧電源Ｖg となるゲートパッド８ａ、接
地となるグランドパッド８ｂ、第１の抵抗２１となる第
１のチップ抵抗８ｃ、第２の抵抗２２となる第２のチッ
プ抵抗８ｄ、温度補償用ＦＥＴ２３となる第３のＦＥＴ
３３、及びこれらを接続する配線パターン８ｅが形成さ
れていると共に、後段の第１のゲートバイアス回路９Ａ
を構成する、ゲートパッド９ａ、グランドパッド９ｂ、
第１のチップ抵抗９ｃ、第２のチップ抵抗９ｄ、第４の
ＦＥＴ３４及び配線パターン８ｅが形成されている。
尚、接地側キャパシタ２４及び電源側キャパシタ２５は
直流的には影響を及ぼさないので図面を簡略化するため
に図示を省略している。
板３０の上には、第１のゲートバイアス回路８Ａを構成
する、ゲート電圧電源Ｖg となるゲートパッド８ａ、接
地となるグランドパッド８ｂ、第１の抵抗２１となる第
１のチップ抵抗８ｃ、第２の抵抗２２となる第２のチッ
プ抵抗８ｄ、温度補償用ＦＥＴ２３となる第３のＦＥＴ
３３、及びこれらを接続する配線パターン８ｅが形成さ
れていると共に、後段の第１のゲートバイアス回路９Ａ
を構成する、ゲートパッド９ａ、グランドパッド９ｂ、
第１のチップ抵抗９ｃ、第２のチップ抵抗９ｄ、第４の
ＦＥＴ３４及び配線パターン８ｅが形成されている。
尚、接地側キャパシタ２４及び電源側キャパシタ２５は
直流的には影響を及ぼさないので図面を簡略化するため
に図示を省略している。
【００３０】前記の第１〜第４のＦＥＴ３１〜３４は、
図４に示すＧａＡｓよりなる半絶縁性の化合物半導体基
板上に個別に形成されたものである。化合物半導体基板
は、面方位が（１００）面であって、オリエンテーショ
ンフラット（以下、オリフラと略称する。）の方位が
［０ -1 -1］方向である。
図４に示すＧａＡｓよりなる半絶縁性の化合物半導体基
板上に個別に形成されたものである。化合物半導体基板
は、面方位が（１００）面であって、オリエンテーショ
ンフラット（以下、オリフラと略称する。）の方位が
［０ -1 -1］方向である。
【００３１】ＧａＡｓはＳｉ（シリコン）と異なり２つ
の元素から構成されているので、Ｇａ及びＡｓは弱い極
性（＋及び−）を帯びている。このため、同じ大きさの
ＦＥＴを同じ条件で且つ同一のＧａＡｓ基板上に作製し
ても、ゲート方位が異なると、ピエゾ効果によりｇｍや
しきい値が異なることが知られている（例えば文献 :P.
Asbeck etal. "Piezoelectric Effects in GaAs FET's
and Their Role in Orientation-Dependent Device Cha
racteristics" IEEE Transactions on Electron Devic
es, Vol.ED-31, No.10, pp.1377-1380,1984 参照）。
このため、ＦＥＴの温度特性もゲート方位によって異な
る。
の元素から構成されているので、Ｇａ及びＡｓは弱い極
性（＋及び−）を帯びている。このため、同じ大きさの
ＦＥＴを同じ条件で且つ同一のＧａＡｓ基板上に作製し
ても、ゲート方位が異なると、ピエゾ効果によりｇｍや
しきい値が異なることが知られている（例えば文献 :P.
Asbeck etal. "Piezoelectric Effects in GaAs FET's
and Their Role in Orientation-Dependent Device Cha
racteristics" IEEE Transactions on Electron Devic
es, Vol.ED-31, No.10, pp.1377-1380,1984 参照）。
このため、ＦＥＴの温度特性もゲート方位によって異な
る。
【００３２】図６はオリフラに対してゲート方位が０°
（［０ -1 -1］方向）であるＦＥＴ及びゲート方位が９
０°（［０ -1 １］方向）であるＦＥＴの動作電流の温
度依存性の一例を示している。図６からゲート方位が０
°のＦＥＴの動作電流は温度の上昇に伴って増加する
が、ゲート方位が９０°のＦＥＴの動作電流は温度の上
昇に伴って減少することが分かる。
（［０ -1 -1］方向）であるＦＥＴ及びゲート方位が９
０°（［０ -1 １］方向）であるＦＥＴの動作電流の温
度依存性の一例を示している。図６からゲート方位が０
°のＦＥＴの動作電流は温度の上昇に伴って増加する
が、ゲート方位が９０°のＦＥＴの動作電流は温度の上
昇に伴って減少することが分かる。
【００３３】図７はゲート方位が０°であるＦＥＴ及び
ゲート方位が９０°であるＦＥＴの単位ゲート幅当たり
のｇｍのゲート電圧依存性の一例を示している。図７よ
り、ゲート電圧が同じ場合には、単位ゲート幅当たりの
ｇｍ（相互コンダクタンス）は、ゲート方位が９０°で
あるＦＥＴの方がゲート方位が０°であるＦＥＴよりも
大きいことが分かる。
ゲート方位が９０°であるＦＥＴの単位ゲート幅当たり
のｇｍのゲート電圧依存性の一例を示している。図７よ
り、ゲート電圧が同じ場合には、単位ゲート幅当たりの
ｇｍ（相互コンダクタンス）は、ゲート方位が９０°で
あるＦＥＴの方がゲート方位が０°であるＦＥＴよりも
大きいことが分かる。
【００３４】図８はＦＥＴの単位ゲート幅当たりのｇｍ
のゲート方位依存性を示している。図８から分かるよう
に、ゲート方位が０°から９０°に変化するのに伴って
ｇｍは大きくなる。
のゲート方位依存性を示している。図８から分かるよう
に、ゲート方位が０°から９０°に変化するのに伴って
ｇｍは大きくなる。
【００３５】再び、図４を参照しながら説明する。増幅
用ＦＥＴである第１のＦＥＴ３１及び第２のＦＥＴ３２
のゲート方位をオリフラに対して９０°に設定し、温度
補償用ＦＥＴである第３のＦＥＴ３３及び第４のＦＥＴ
３４のゲート方位をオリフラに対して０°に設定する。
第１のゲートバイアス回路８Ａの第３のＦＥＴ３３及び
第２のゲートバイアス回路９Ａの第４のＦＥＴ３４は、
いずれも、図２（ａ）に示すように、ソースとゲートと
を直接に接続した自己バイアス型とし、ソースドレイン
間の抵抗（図１におけるＲ3 、Ｒ6 ）が５００Ω〜２ｋ
Ω程度になるようにしておく。そして、図１に示す第１
及び第２のゲートバイアス回路８Ａ，８Ｂにおいて抵抗
Ｒ1 、Ｒ2 及び抵抗Ｒ4 ，Ｒ5 を適当に設定して、第１
のＦＥＴ３１及び第２のＦＥＴ３２に対する所望のゲー
トバイアスが得られるようにする。
用ＦＥＴである第１のＦＥＴ３１及び第２のＦＥＴ３２
のゲート方位をオリフラに対して９０°に設定し、温度
補償用ＦＥＴである第３のＦＥＴ３３及び第４のＦＥＴ
３４のゲート方位をオリフラに対して０°に設定する。
第１のゲートバイアス回路８Ａの第３のＦＥＴ３３及び
第２のゲートバイアス回路９Ａの第４のＦＥＴ３４は、
いずれも、図２（ａ）に示すように、ソースとゲートと
を直接に接続した自己バイアス型とし、ソースドレイン
間の抵抗（図１におけるＲ3 、Ｒ6 ）が５００Ω〜２ｋ
Ω程度になるようにしておく。そして、図１に示す第１
及び第２のゲートバイアス回路８Ａ，８Ｂにおいて抵抗
Ｒ1 、Ｒ2 及び抵抗Ｒ4 ，Ｒ5 を適当に設定して、第１
のＦＥＴ３１及び第２のＦＥＴ３２に対する所望のゲー
トバイアスが得られるようにする。
【００３６】前述したように、温度補償用ＦＥＴとなる
第３及び第４のＦＥＴ３３，３４と、増幅用ＦＥＴとな
る第１及び第２のＦＥＴ３１，３２とはゲート方位が互
いに９０°異なるので、温度の上昇に伴って、第１及び
第２のＦＥＴ３１，３２の動作電流は上昇しようとする
が、第３及び第４のＦＥＴ３３，３４の動作電流は減少
しようとする。このため、図１におけるＶgg1 ，Ｖgg2
の各電位は温度の上昇に伴って低くなる。
第３及び第４のＦＥＴ３３，３４と、増幅用ＦＥＴとな
る第１及び第２のＦＥＴ３１，３２とはゲート方位が互
いに９０°異なるので、温度の上昇に伴って、第１及び
第２のＦＥＴ３１，３２の動作電流は上昇しようとする
が、第３及び第４のＦＥＴ３３，３４の動作電流は減少
しようとする。このため、図１におけるＶgg1 ，Ｖgg2
の各電位は温度の上昇に伴って低くなる。
【００３７】図９は、前記第１の実施形態における電力
増幅装置の動作電流の温度依存性を示しており、図９か
ら分かるように、第１の増幅用ＦＥＴ１及び第２の増幅
用ＦＥＴ２よりなる電力増幅回路においては、動作電流
の温度による変化を低減することができる。
増幅装置の動作電流の温度依存性を示しており、図９か
ら分かるように、第１の増幅用ＦＥＴ１及び第２の増幅
用ＦＥＴ２よりなる電力増幅回路においては、動作電流
の温度による変化を低減することができる。
【００３８】尚、前記第１の実施形態とは逆に、増幅用
ＦＥＴである第１のＦＥＴ３１及び第２のＦＥＴ３２の
ゲート方位をオリフラに対して０°に設定し、温度補償
用ＦＥＴである第３のＦＥＴ３３及び第４のＦＥＴ３４
のゲート方位をオリフラに対して９０°に設定してもよ
い。この場合にも、前記第１の実施形態と同様の原理に
より、第１の増幅用ＦＥＴ１及び第２の増幅用ＦＥＴ２
よりなる電力増幅回路における動作電流の温度による変
化を低減することができる。
ＦＥＴである第１のＦＥＴ３１及び第２のＦＥＴ３２の
ゲート方位をオリフラに対して０°に設定し、温度補償
用ＦＥＴである第３のＦＥＴ３３及び第４のＦＥＴ３４
のゲート方位をオリフラに対して９０°に設定してもよ
い。この場合にも、前記第１の実施形態と同様の原理に
より、第１の増幅用ＦＥＴ１及び第２の増幅用ＦＥＴ２
よりなる電力増幅回路における動作電流の温度による変
化を低減することができる。
【００３９】図７及び図８に基づき説明したように、単
位ゲート幅当たりのｇｍは、ゲート方位が９０°である
ＦＥＴの方がゲート方位が０°であるＦＥＴよりも大き
いので、第１のＦＥＴ３１及び第２のＦＥＴ３２のゲー
ト方位をオリフラに対して０°に設定すると、第１のＦ
ＥＴ３１及び第２のＦＥＴ３２のゲート方位をオリフラ
に対して９０°に設定する場合よりも、電力増幅回路の
利得が低くなって不利である。
位ゲート幅当たりのｇｍは、ゲート方位が９０°である
ＦＥＴの方がゲート方位が０°であるＦＥＴよりも大き
いので、第１のＦＥＴ３１及び第２のＦＥＴ３２のゲー
ト方位をオリフラに対して０°に設定すると、第１のＦ
ＥＴ３１及び第２のＦＥＴ３２のゲート方位をオリフラ
に対して９０°に設定する場合よりも、電力増幅回路の
利得が低くなって不利である。
【００４０】従って、第１の実施形態においては、高い
利得が要求される増幅用ＦＥＴである第１のＦＥＴ３１
及び第２のＦＥＴ３２のゲート方位をオリフラに対して
９０°に設定し、増幅には寄与しない温度補償用ＦＥＴ
である第３のＦＥＴ３３及び第４のＦＥＴ３４のゲート
方位をオリフラに対して０°に設定している。
利得が要求される増幅用ＦＥＴである第１のＦＥＴ３１
及び第２のＦＥＴ３２のゲート方位をオリフラに対して
９０°に設定し、増幅には寄与しない温度補償用ＦＥＴ
である第３のＦＥＴ３３及び第４のＦＥＴ３４のゲート
方位をオリフラに対して０°に設定している。
【００４１】以上のように、第１の実施形態によると、
ゲートバイアス回路に抵抗となる温度補償用ＦＥＴを用
いると共に、該温度補償用ＦＥＴ及び増幅用ＦＥＴのゲ
ート方位を最適化しているため、ゲートバイアス回路が
温度補償機能を有しているので、温度が変化しても動作
電流の変化が小さくなると共に、ＧａＡｓよりなる基板
上に形成された増幅用ＦＥＴが本来有している高い利得
を減殺しない電力増幅装置を提供することができる。
ゲートバイアス回路に抵抗となる温度補償用ＦＥＴを用
いると共に、該温度補償用ＦＥＴ及び増幅用ＦＥＴのゲ
ート方位を最適化しているため、ゲートバイアス回路が
温度補償機能を有しているので、温度が変化しても動作
電流の変化が小さくなると共に、ＧａＡｓよりなる基板
上に形成された増幅用ＦＥＴが本来有している高い利得
を減殺しない電力増幅装置を提供することができる。
【００４２】尚、第１の実施形態においては、温度補償
用ＦＥＴ及び増幅用ＦＥＴのゲート方位をオリフラに対
して０°及び９０°になるようにそれぞれ設定したが、
ＦＥＴの温度特性のゲート方位依存性はＦＥＴの作製プ
ロセスに依存する場合があるので、ゲート方位を必ずし
もオリフラに対して０°及び９０°になるように設定し
なくてもよい。ＦＥＴの温度特性のゲート方位依存性を
把握した上で、高いｇｍをもつゲート方位のＦＥＴを増
幅用ＦＥＴに使用すると共に、該増幅用ＦＥＴと逆の温
度特性をもつゲート方位のＦＥＴを温度補償用ＦＥＴに
使用することが好ましい。
用ＦＥＴ及び増幅用ＦＥＴのゲート方位をオリフラに対
して０°及び９０°になるようにそれぞれ設定したが、
ＦＥＴの温度特性のゲート方位依存性はＦＥＴの作製プ
ロセスに依存する場合があるので、ゲート方位を必ずし
もオリフラに対して０°及び９０°になるように設定し
なくてもよい。ＦＥＴの温度特性のゲート方位依存性を
把握した上で、高いｇｍをもつゲート方位のＦＥＴを増
幅用ＦＥＴに使用すると共に、該増幅用ＦＥＴと逆の温
度特性をもつゲート方位のＦＥＴを温度補償用ＦＥＴに
使用することが好ましい。
【００４３】また、第１の実施形態においては、温度補
償用ＦＥＴ及び増幅用ＦＥＴが形成される化合物半導体
としてＧａＡｓを用いたが、これに代えて、他の化合物
半導体、例えばＩｎＰ（インジウムリン）を用いてもよ
い。
償用ＦＥＴ及び増幅用ＦＥＴが形成される化合物半導体
としてＧａＡｓを用いたが、これに代えて、他の化合物
半導体、例えばＩｎＰ（インジウムリン）を用いてもよ
い。
【００４４】（第２の実施形態）図１０は本発明の第２
の実施形態に係る携帯型通信機器における電力増幅装置
であるＭＭＩＣ（Microwave Monolithic IC ）の平面構
造を示している。図１０に示すように、ＧａＡｓ基板４
０上に、前段の増幅用ＦＥＴ１となる第１のＦＥＴ４
１、後段の増幅用ＦＥＴ２となる第２のＦＥＴ４２、入
力マッチング回路３、段間マッチング回路４、出力マッ
チング回路５、前段側ゲートバイアス回路８Ｂ及び後段
側ゲートバイアス回路９Ｂが形成されている。入力マッ
チング回路３、段間マッチング回路４及び出力マッチン
グ回路５は、図示を省略しているが、それぞれ配線パタ
ーンとチップキャパシタとチップ抵抗とから構成されて
いる。また、図示を省略しているが、前段及び後段のド
レインバイアス回路は、それぞれ配線パターンとチップ
キャパシタとから構成されており、ドレインパッド６
ａ，７ａに接続されている。また、ＧａＡｓ基板４０上
には、ソースパッド６ｃ，７ｃ、第１の実施例と同様、
入力パッド３ａ、配線パターン３ｂ、出力パッド５ａ及
び配線パターン５ｂが形成されている。
の実施形態に係る携帯型通信機器における電力増幅装置
であるＭＭＩＣ（Microwave Monolithic IC ）の平面構
造を示している。図１０に示すように、ＧａＡｓ基板４
０上に、前段の増幅用ＦＥＴ１となる第１のＦＥＴ４
１、後段の増幅用ＦＥＴ２となる第２のＦＥＴ４２、入
力マッチング回路３、段間マッチング回路４、出力マッ
チング回路５、前段側ゲートバイアス回路８Ｂ及び後段
側ゲートバイアス回路９Ｂが形成されている。入力マッ
チング回路３、段間マッチング回路４及び出力マッチン
グ回路５は、図示を省略しているが、それぞれ配線パタ
ーンとチップキャパシタとチップ抵抗とから構成されて
いる。また、図示を省略しているが、前段及び後段のド
レインバイアス回路は、それぞれ配線パターンとチップ
キャパシタとから構成されており、ドレインパッド６
ａ，７ａに接続されている。また、ＧａＡｓ基板４０上
には、ソースパッド６ｃ，７ｃ、第１の実施例と同様、
入力パッド３ａ、配線パターン３ｂ、出力パッド５ａ及
び配線パターン５ｂが形成されている。
【００４５】第２の実施形態の特徴として、ＧａＡｓ基
板４０の上には、第１のゲートバイアス回路８Ａを構成
する、ゲート電圧電源Ｖg となるゲートパッド８ａ、第
１の抵抗２１となる第１のチップ抵抗８ｃ、第２の抵抗
２２となる第２のチップ抵抗８ｄ、温度補償用ＦＥＴ２
３となる第３のＦＥＴ４３、及びこれらを接続する配線
パターン８ｅが形成されていると共に、第２のゲートバ
イアス回路９Ａを構成する、ゲートパッド９ａ、第１の
チップ抵抗９ｃ、第２のチップ抵抗９ｄ、第４のＦＥＴ
４４及び配線パターン９ｅが形成されている。すなわ
ち、第２の実施形態の特徴は、増幅用ＦＥＴとなる第１
のＦＥＴ４１及び第２のＦＥＴ４２と、温度補償用ＦＥ
Ｔとなる第３のＦＥＴ４３及び第４のＦＥＴ４４が同一
のＧａＡｓ基板４０の上に形成されている。尚、接地側
キャパシタ２４及び電源側キャパシタ２５は直流的には
影響を及ぼさないので図面を簡略化するために図示を省
略している。
板４０の上には、第１のゲートバイアス回路８Ａを構成
する、ゲート電圧電源Ｖg となるゲートパッド８ａ、第
１の抵抗２１となる第１のチップ抵抗８ｃ、第２の抵抗
２２となる第２のチップ抵抗８ｄ、温度補償用ＦＥＴ２
３となる第３のＦＥＴ４３、及びこれらを接続する配線
パターン８ｅが形成されていると共に、第２のゲートバ
イアス回路９Ａを構成する、ゲートパッド９ａ、第１の
チップ抵抗９ｃ、第２のチップ抵抗９ｄ、第４のＦＥＴ
４４及び配線パターン９ｅが形成されている。すなわ
ち、第２の実施形態の特徴は、増幅用ＦＥＴとなる第１
のＦＥＴ４１及び第２のＦＥＴ４２と、温度補償用ＦＥ
Ｔとなる第３のＦＥＴ４３及び第４のＦＥＴ４４が同一
のＧａＡｓ基板４０の上に形成されている。尚、接地側
キャパシタ２４及び電源側キャパシタ２５は直流的には
影響を及ぼさないので図面を簡略化するために図示を省
略している。
【００４６】第２の実施形態においても、図５に示すよ
うに、ＧａＡｓ基板４０は、基板面方位が（１００）で
あって、オリフラの方位が［０ -1 -1］である。また、
第２の実施形態においても、増幅用ＦＥＴである第１の
ＦＥＴ４１及び第２のＦＥＴ４２のゲート方位をオリフ
ラに対して９０°に設定し、温度補償用ＦＥＴである第
３のＦＥＴ４３及び第４のＦＥＴ４４のゲート方位をオ
リフラに対して０°に設定する。第１のゲートバイアス
回路８Ａの第３のＦＥＴ４３及び第２のゲートバイアス
回路９Ａの第４のＦＥＴ４４は、いずれも、ソースとゲ
ートとを直接に接続した自己バイアス型とし、ソースド
レイン間の抵抗（図１におけるＲ3 、Ｒ6 ）が５００Ω
〜２ｋΩ程度になるようにしておく。そして、図１に示
す第１及び第２のゲートバイアス回路８Ａ，８Ｂにおい
て抵抗Ｒ1 、Ｒ2 及び抵抗Ｒ4 ，Ｒ5 を適当に設定し
て、第１のＦＥＴ４１及び第２のＦＥＴ４２に対する所
望のゲートバイアスが得られるようにする。
うに、ＧａＡｓ基板４０は、基板面方位が（１００）で
あって、オリフラの方位が［０ -1 -1］である。また、
第２の実施形態においても、増幅用ＦＥＴである第１の
ＦＥＴ４１及び第２のＦＥＴ４２のゲート方位をオリフ
ラに対して９０°に設定し、温度補償用ＦＥＴである第
３のＦＥＴ４３及び第４のＦＥＴ４４のゲート方位をオ
リフラに対して０°に設定する。第１のゲートバイアス
回路８Ａの第３のＦＥＴ４３及び第２のゲートバイアス
回路９Ａの第４のＦＥＴ４４は、いずれも、ソースとゲ
ートとを直接に接続した自己バイアス型とし、ソースド
レイン間の抵抗（図１におけるＲ3 、Ｒ6 ）が５００Ω
〜２ｋΩ程度になるようにしておく。そして、図１に示
す第１及び第２のゲートバイアス回路８Ａ，８Ｂにおい
て抵抗Ｒ1 、Ｒ2 及び抵抗Ｒ4 ，Ｒ5 を適当に設定し
て、第１のＦＥＴ４１及び第２のＦＥＴ４２に対する所
望のゲートバイアスが得られるようにする。
【００４７】前述したように、温度補償用ＦＥＴとなる
第３及び第４のＦＥＴ４３，４４と、増幅用ＦＥＴとな
る第１及び第２のＦＥＴ４１，４２とはゲート方位が互
いに９０°異なるので、温度の上昇に伴って、第１及び
第２のＦＥＴ４１４３２の動作電流は上昇しようとする
が、第３及び第４のＦＥＴ４３，４４の動作電流は減少
しようとする。このため、図１におけるＶgg1 ，Ｖgg2
の各電位は温度の上昇に伴って低くなる。従って、図１
に示す第１の増幅用ＦＥＴ１及び第２の増幅用ＦＥＴ２
よりなる２段構成の電力増幅回路においては、図９に示
すように、動作電流の温度による変化を低減することが
できる。
第３及び第４のＦＥＴ４３，４４と、増幅用ＦＥＴとな
る第１及び第２のＦＥＴ４１，４２とはゲート方位が互
いに９０°異なるので、温度の上昇に伴って、第１及び
第２のＦＥＴ４１４３２の動作電流は上昇しようとする
が、第３及び第４のＦＥＴ４３，４４の動作電流は減少
しようとする。このため、図１におけるＶgg1 ，Ｖgg2
の各電位は温度の上昇に伴って低くなる。従って、図１
に示す第１の増幅用ＦＥＴ１及び第２の増幅用ＦＥＴ２
よりなる２段構成の電力増幅回路においては、図９に示
すように、動作電流の温度による変化を低減することが
できる。
【００４８】また、第２の実施形態においては、増幅用
ＦＥＴである第１のＦＥＴ３１及び第２のＦＥＴ３２の
ゲート方位をオリフラに対して９０°に設定し、温度補
償用ＦＥＴである第３のＦＥＴ３３及び第４のＦＥＴ３
４のゲート方位をオリフラに対して０°に設定している
理由は第１の実施形態と同様である。
ＦＥＴである第１のＦＥＴ３１及び第２のＦＥＴ３２の
ゲート方位をオリフラに対して９０°に設定し、温度補
償用ＦＥＴである第３のＦＥＴ３３及び第４のＦＥＴ３
４のゲート方位をオリフラに対して０°に設定している
理由は第１の実施形態と同様である。
【００４９】以上のように、第２の実施形態によると、
ゲートバイアス回路に抵抗となる温度補償用ＦＥＴを用
いると共に、該温度補償用ＦＥＴと増幅用ＦＥＴとのゲ
ート方位を最適化しているため、ゲートバイアス回路が
温度補償機能を有しているので、温度が変化しても動作
電流の変化が小さくなると共に、ＧａＡｓよりなる基板
上に形成された増幅用ＦＥＴが本来有している高い利得
を減殺しない電力増幅装置を提供することができる。
ゲートバイアス回路に抵抗となる温度補償用ＦＥＴを用
いると共に、該温度補償用ＦＥＴと増幅用ＦＥＴとのゲ
ート方位を最適化しているため、ゲートバイアス回路が
温度補償機能を有しているので、温度が変化しても動作
電流の変化が小さくなると共に、ＧａＡｓよりなる基板
上に形成された増幅用ＦＥＴが本来有している高い利得
を減殺しない電力増幅装置を提供することができる。
【００５０】尚、第２の実施形態においては、温度補償
用ＦＥＴ及び増幅用ＦＥＴのゲート方位をオリフラに対
して０°及び９０°になるように設定したが、ＦＥＴの
温度特性のゲート方位依存性はＦＥＴの作製プロセスに
依存する場合があるので、ゲート方位を必ずしもオリフ
ラに対して０°及び９０°になるように設定しなくても
よい。ＦＥＴの温度特性のゲート方位依存性を把握した
上で、高いｇｍをもつゲート方位のＦＥＴを増幅用ＦＥ
Ｔに使用すると共に、該増幅用ＦＥＴと逆の温度特性を
もつゲート方位のＦＥＴを温度補償用ＦＥＴに使用する
ことが好ましい。
用ＦＥＴ及び増幅用ＦＥＴのゲート方位をオリフラに対
して０°及び９０°になるように設定したが、ＦＥＴの
温度特性のゲート方位依存性はＦＥＴの作製プロセスに
依存する場合があるので、ゲート方位を必ずしもオリフ
ラに対して０°及び９０°になるように設定しなくても
よい。ＦＥＴの温度特性のゲート方位依存性を把握した
上で、高いｇｍをもつゲート方位のＦＥＴを増幅用ＦＥ
Ｔに使用すると共に、該増幅用ＦＥＴと逆の温度特性を
もつゲート方位のＦＥＴを温度補償用ＦＥＴに使用する
ことが好ましい。
【００５１】また、第２の実施形態においては、温度補
償用ＦＥＴ及び増幅用ＦＥＴが形成される化合物半導体
としてＧａＡｓを用いたが、これに代えて、他の化合物
半導体、例えばＩｎＰ（インジウムリン）を用いてもよ
い。
償用ＦＥＴ及び増幅用ＦＥＴが形成される化合物半導体
としてＧａＡｓを用いたが、これに代えて、他の化合物
半導体、例えばＩｎＰ（インジウムリン）を用いてもよ
い。
【００５２】また、一般に化合物半導体基板は高価であ
るため、部品コストを下げるためには化合物半導体チッ
プの面積をできるだけ小さくすることが望ましい。従っ
て、第２の実施形態に代えて、増幅用ＦＥＴである第１
及び第２のＦＥＴ４１，４２と、温度補償用ＦＥＴであ
る第３及び第４のＦＥＴ４３，４４とを同一の化合物半
導体基板上に形成し、その他の抵抗やマッチング回路等
を前記の化合物半導体基板とは異なる基板上に形成して
もよい。
るため、部品コストを下げるためには化合物半導体チッ
プの面積をできるだけ小さくすることが望ましい。従っ
て、第２の実施形態に代えて、増幅用ＦＥＴである第１
及び第２のＦＥＴ４１，４２と、温度補償用ＦＥＴであ
る第３及び第４のＦＥＴ４３，４４とを同一の化合物半
導体基板上に形成し、その他の抵抗やマッチング回路等
を前記の化合物半導体基板とは異なる基板上に形成して
もよい。
【００５３】（第３の実施形態）図１１は本発明の第３
の実施形態に係る携帯型通信機器である携帯電話機の送
信部のブロック図であって、図１１において、１０Ａは
第１の実施形態に係る送信増幅器（ＭＣＭ）、１２は音
声信号の周波数を送信増幅器１０Ａの増幅用ＦＥＴに適
した高い周波数に変換するアップコンバータ、１３はア
ップコンバータ１２からの出力を増幅する前段アンプ、
１４は送信増幅器１０Ａから出力される高周波電力が逆
方向に流れないようにするアイソレータ、１５は送信側
ブロックと出力側ブロックとを切替えるＲＦスイッチ、
１６は所定の周波数の高周波電力のみを通過させるフィ
ルター、１７は送信信号の出力及び受信信号の入力を行
なうアンテナである。
の実施形態に係る携帯型通信機器である携帯電話機の送
信部のブロック図であって、図１１において、１０Ａは
第１の実施形態に係る送信増幅器（ＭＣＭ）、１２は音
声信号の周波数を送信増幅器１０Ａの増幅用ＦＥＴに適
した高い周波数に変換するアップコンバータ、１３はア
ップコンバータ１２からの出力を増幅する前段アンプ、
１４は送信増幅器１０Ａから出力される高周波電力が逆
方向に流れないようにするアイソレータ、１５は送信側
ブロックと出力側ブロックとを切替えるＲＦスイッチ、
１６は所定の周波数の高周波電力のみを通過させるフィ
ルター、１７は送信信号の出力及び受信信号の入力を行
なうアンテナである。
【００５４】第３の実施形態に係る携帯電話機が図１６
に基づき説明した従来の携帯電話機と異なるのは、送信
用増幅器１０Ａが温度補償用回路を有していないこと
と、送信増幅器１０Ａが温度補償用ＦＥＴを内蔵してい
ることである。
に基づき説明した従来の携帯電話機と異なるのは、送信
用増幅器１０Ａが温度補償用回路を有していないこと
と、送信増幅器１０Ａが温度補償用ＦＥＴを内蔵してい
ることである。
【００５５】（第４の実施形態）図１２は本発明の第４
の実施形態に係る携帯型通信機器である携帯電話機の送
信部のブロック図である。第４の実施形態が第３の実施
形態と異なるのは、第１実施形態に係る送信増幅器（Ｍ
ＣＭ）１０Ａに代えて、第２実施形態に係る送信増幅器
（ＭＭＩＣ）１０Ｂを備えていることである。
の実施形態に係る携帯型通信機器である携帯電話機の送
信部のブロック図である。第４の実施形態が第３の実施
形態と異なるのは、第１実施形態に係る送信増幅器（Ｍ
ＣＭ）１０Ａに代えて、第２実施形態に係る送信増幅器
（ＭＭＩＣ）１０Ｂを備えていることである。
【００５６】第３の実施形態及び第４の実施形態に係る
携帯電話機によると、送信増幅器１０Ａ，１０Ｂが温度
補償回路を有していないので、送信増幅器１０Ａ，１０
Ｂの実装面積を小さくできると共に、温度補償回路の分
だけ送信増幅器１０Ａ，１０Ｂひいては携帯電話機の部
品コストを低減することができる。
携帯電話機によると、送信増幅器１０Ａ，１０Ｂが温度
補償回路を有していないので、送信増幅器１０Ａ，１０
Ｂの実装面積を小さくできると共に、温度補償回路の分
だけ送信増幅器１０Ａ，１０Ｂひいては携帯電話機の部
品コストを低減することができる。
【００５７】
【発明の効果】請求項１の発明に係る携帯型通信機器に
おける電力増幅装置によると、増幅用ＦＥＴのゲートの
結晶方位と温度補償用ＦＥＴのゲートの結晶方位とは、
増幅用ＦＥＴの温度特性と温度補償用ＦＥＴの温度特性
とが互いに逆特性になるように設定されていると共に、
ゲートバイアス回路を構成する温度補償用ＦＥＴが増幅
用ＦＥＴの温度補償機能を有しているため、温度補償用
回路を増幅回路とは別に設ける必要がないので、部品点
数が減少し、これにより、電力増幅装置ひいては携帯型
通信機器の小型化及び低コスト化を図ることができる。
おける電力増幅装置によると、増幅用ＦＥＴのゲートの
結晶方位と温度補償用ＦＥＴのゲートの結晶方位とは、
増幅用ＦＥＴの温度特性と温度補償用ＦＥＴの温度特性
とが互いに逆特性になるように設定されていると共に、
ゲートバイアス回路を構成する温度補償用ＦＥＴが増幅
用ＦＥＴの温度補償機能を有しているため、温度補償用
回路を増幅回路とは別に設ける必要がないので、部品点
数が減少し、これにより、電力増幅装置ひいては携帯型
通信機器の小型化及び低コスト化を図ることができる。
【００５８】請求項２の発明に係る携帯型通信機器にお
ける電力増幅装置によると、増幅用ＦＥＴと温度補償用
ＦＥＴとは同一の化合物半導体基板上に形成されている
ため、化合物半導体基板上における増幅用ＦＥＴのゲー
ト幅方向と温度補償用ＦＥＴのゲート幅方向とを互いに
異ならせることにより、増幅用ＦＥＴの温度特性と温度
補償用ＦＥＴの温度特性とが互いに逆特性になるように
することができると共に、ＭＭＩＣを実現することがで
きる。
ける電力増幅装置によると、増幅用ＦＥＴと温度補償用
ＦＥＴとは同一の化合物半導体基板上に形成されている
ため、化合物半導体基板上における増幅用ＦＥＴのゲー
ト幅方向と温度補償用ＦＥＴのゲート幅方向とを互いに
異ならせることにより、増幅用ＦＥＴの温度特性と温度
補償用ＦＥＴの温度特性とが互いに逆特性になるように
することができると共に、ＭＭＩＣを実現することがで
きる。
【００５９】請求項３の発明に係る携帯型通信機器にお
ける電力増幅装置によると、増幅用ＦＥＴの相互コンダ
クタンスは温度補償用ＦＥＴの相互コンダクタンスより
も高いため、増幅用ＦＥＴの利得が高くなる一方、増幅
には寄与しない温度補償用ＦＥＴの相互コンダクタンス
は低くても差支えがないので、効率的である。
ける電力増幅装置によると、増幅用ＦＥＴの相互コンダ
クタンスは温度補償用ＦＥＴの相互コンダクタンスより
も高いため、増幅用ＦＥＴの利得が高くなる一方、増幅
には寄与しない温度補償用ＦＥＴの相互コンダクタンス
は低くても差支えがないので、効率的である。
【００６０】請求項４の発明に係る携帯型通信機器によ
ると、請求項１の発明に係る電力増幅装置を備えている
ため、小型化及び低コスト化を図ることができる。ま
た、部品点数の増加を招くことなく、増幅用ＦＥＴの温
度補償を行なうことができるので、前段及び後段の両方
のゲートバイアス回路に温度補償用ＦＥＴを設けること
が容易になるので、温度補償機能を確実に実現すること
ができる。
ると、請求項１の発明に係る電力増幅装置を備えている
ため、小型化及び低コスト化を図ることができる。ま
た、部品点数の増加を招くことなく、増幅用ＦＥＴの温
度補償を行なうことができるので、前段及び後段の両方
のゲートバイアス回路に温度補償用ＦＥＴを設けること
が容易になるので、温度補償機能を確実に実現すること
ができる。
【００６１】請求項５の発明に係る携帯型通信機器によ
ると、請求項２の発明に係る電力増幅装置を備えている
ため、ＭＭＩＣを有する携帯型通信機器を実現できる。
ると、請求項２の発明に係る電力増幅装置を備えている
ため、ＭＭＩＣを有する携帯型通信機器を実現できる。
【００６２】請求項６の発明に係る携帯型通信機器によ
ると、請求項３の発明に係る電力増幅装置を備えている
ため、増幅用ＦＥＴの利得を高くすることができる。
ると、請求項３の発明に係る電力増幅装置を備えている
ため、増幅用ＦＥＴの利得を高くすることができる。
【図１】本発明の各実施形態に共通して用いられる電力
増幅回路を示す図である。
増幅回路を示す図である。
【図２】本発明の各実施形態に共通して用いられる第１
〜第４の電力増幅回路を構成する第１〜第４のゲートバ
イアス回路を示す図である。
〜第４の電力増幅回路を構成する第１〜第４のゲートバ
イアス回路を示す図である。
【図３】本発明の第１実施形態に係る携帯型通信機器に
おける電力増幅装置であるＭＣＭのブロック図である。
おける電力増幅装置であるＭＣＭのブロック図である。
【図４】本発明の第１実施形態に係る携帯型通信機器に
おける電力増幅装置であるＭＣＭに用いられる増幅用Ｆ
ＥＴ及び温度補償用ＦＥＴのゲート方位を説明する図で
ある。
おける電力増幅装置であるＭＣＭに用いられる増幅用Ｆ
ＥＴ及び温度補償用ＦＥＴのゲート方位を説明する図で
ある。
【図５】本発明の第２実施形態に係る携帯型通信機器に
おける電力増幅装置であるＭＭＩＣに用いられる増幅用
ＦＥＴ及び温度補償用ＦＥＴのゲート方位を説明する図
である。
おける電力増幅装置であるＭＭＩＣに用いられる増幅用
ＦＥＴ及び温度補償用ＦＥＴのゲート方位を説明する図
である。
【図６】オリフラに対してゲート方位が０°であるＦＥ
Ｔ及びゲート方位が９０°であるＦＥＴの動作電流の温
度依存性を示す特性図である。
Ｔ及びゲート方位が９０°であるＦＥＴの動作電流の温
度依存性を示す特性図である。
【図７】オリフラに対してゲート方位が０°であるＦＥ
Ｔ及びゲート方位が９０°であるＦＥＴの相互コンダク
タンスのゲート電圧依存性を示す特性図である。
Ｔ及びゲート方位が９０°であるＦＥＴの相互コンダク
タンスのゲート電圧依存性を示す特性図である。
【図８】本発明の第１実施形態に係る携帯型通信機器に
おける電力増幅装置の相互コンダクタンスのゲート電圧
依存性を示す特性図である。
おける電力増幅装置の相互コンダクタンスのゲート電圧
依存性を示す特性図である。
【図９】本発明の第１実施形態に係る携帯型通信機器に
おける電力増幅装置の動作電流の温度依存性を示す特性
図である。
おける電力増幅装置の動作電流の温度依存性を示す特性
図である。
【図１０】本発明の第２実施形態に係る携帯型通信機器
における電力増幅装置であるＭＭＩＣのブロック図であ
る。
における電力増幅装置であるＭＭＩＣのブロック図であ
る。
【図１１】本発明の第３実施形態に係る携帯電話機にお
ける高周波送信部のブロック図である。
ける高周波送信部のブロック図である。
【図１２】本発明の第４実施形態に係る携帯電話機にお
ける高周波送信部のブロック図である。
ける高周波送信部のブロック図である。
【図１３】従来の携帯電話機における電力増幅装置の回
路図である。
路図である。
【図１４】従来の携帯電話機における電力増幅装置の動
作電流の温度依存性を示す特性図である。
作電流の温度依存性を示す特性図である。
【図１５】従来の携帯電話機における電力増幅装置に用
いられる温度補償回路を示す図である。
いられる温度補償回路を示す図である。
【図１６】従来の携帯電話機における高周波送信部のブ
ロック図である。
ロック図である。
１ 前段の増幅用ＦＥＴ ２ 後段の増幅用ＦＥＴ ３ 入力マッチング回路 ４ 段間マッチング回路 ５ 出力マッチング回路 ６ 前段のドレインバイアス回路 ７ 後段のドレインバイアス回路 ８Ａ 前段の第１のゲートバイアス回路 ８Ｂ 前段の第２のゲートバイアス回路 ８Ｃ 前段の第３のゲートバイアス回路 ８Ｄ 前段の第４のゲートバイアス回路 ８ａ ゲートパッド ８ｂ グランドパターン ８ｃ 第１のチップ抵抗 ８ｄ 第２のチップ抵抗 ８ｅ 配線パターン ９ａ ゲートパッド ９ｂ グランドパターン ９ｃ 第１のチップ抵抗 ９ｄ 第２のチップ抵抗 ９Ａ 後段の第１のゲートバイアス回路 １０Ａ 送信用増幅器 １０Ｂ 送信用増幅器 １２ アップコンバータ １３ 前段アンプ １４ アイソレータ １５ ＲＦスイッチ １６ フィルター １７ アンテナ ２１ 第１の抵抗 ２２ 第２の抵抗 ２３ 温度補償用ＦＥＴ ２４ 接地側キャパシタ ２５ 電源側キャパシタ ２６ 第２の抵抗と温度補償用ＦＥＴとの接続点 ３０ プリント基板 ３１ 第１のＦＥＴ ３２ 第２のＦＥＴ ３３ 第３のＦＥＴ ３４ 第４のＦＥＴ ４０ ＧａＡｓ基板 ４１ 第１のＦＥＴ ４２ 第２のＦＥＴ ４３ 第３のＦＥＴ ４４ 第４のＦＥＴ
Claims (6)
- 【請求項１】 化合物半導体基板上に形成されており入
力された高周波電力を増幅する増幅用ＦＥＴと、抵抗と
化合物半導体基板上に形成された温度補償用ＦＥＴとか
らなる直列回路とを備え、 前記増幅用ＦＥＴのゲートの該増幅用ＦＥＴが形成され
ている化合物半導体基板に対する結晶方位と、前記温度
補償用ＦＥＴのゲートの該温度補償用ＦＥＴが形成され
ている化合物半導体基板に対する結晶方位とは、前記増
幅用ＦＥＴの温度特性と前記温度補償用ＦＥＴの温度特
性とが互いに逆特性になるように設定されており、 前記直列回路の一端は電圧電源に接続されていると共
に、前記直列回路の他端は接地されており、 前記直列回路における前記抵抗と前記温度補償用ＦＥＴ
との接続点は前記増幅用ＦＥＴのゲートに接続されてい
ることを特徴とする携帯型通信機器における電力増幅装
置。 - 【請求項２】 前記増幅用ＦＥＴと前記温度補償用ＦＥ
Ｔとは同一の化合物半導体基板上に形成されていること
を特徴とする請求項１に記載の携帯型通信機器における
電力増幅装置。 - 【請求項３】 前記増幅用ＦＥＴの相互コンダクタンス
は前記温度補償用ＦＥＴの相互コンダクタンスよりも高
いことを特徴とする請求項１又は２に記載の携帯型通信
機器における電力増幅装置。 - 【請求項４】 入力される高周波電力を増幅する２段構
成の電力増幅装置を有する携帯型通信機器であって、 前記２段構成の電力増幅装置を構成する前段の電力増幅
手段及び後段の電力増幅手段のうちの少なくとも１つの
電力増幅手段は、 化合物半導体基板上に形成されており入力された高周波
電力を増幅する増幅用ＦＥＴと、抵抗と化合物半導体基
板上に形成された温度補償用ＦＥＴとからなる直列回路
とを備え、 前記増幅用ＦＥＴのゲートの該増幅用ＦＥＴが形成され
ている化合物半導体基板に対する結晶方位と、前記温度
補償用ＦＥＴのゲートの該温度補償用ＦＥＴが形成され
ている化合物半導体基板に対する結晶方位とは、前記増
幅用ＦＥＴの温度特性と前記温度補償用ＦＥＴの温度特
性とが互いに逆特性になるように設定されており、 前記直列回路の一端は電圧電源に接続されていると共
に、前記直列回路の他端は接地されており、 前記直列回路における前記抵抗と前記温度補償用ＦＥＴ
との接続点は前記増幅用ＦＥＴのゲートに接続されてい
ることを特徴とする携帯型通信機器。 - 【請求項５】 前記増幅用ＦＥＴと前記温度補償用ＦＥ
Ｔとは同一の化合物半導体基板上に形成されていること
を特徴とする請求項４に記載の携帯型通信機器。 - 【請求項６】 前記増幅用ＦＥＴの相互コンダクタンス
は前記温度補償用ＦＥＴの相互コンダクタンスよりも高
いことを特徴とする請求項４又は５に記載の携帯型通信
機器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7295689A JPH09139630A (ja) | 1995-11-14 | 1995-11-14 | 携帯型通信機器における電力増幅装置及び携帯型通信機器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7295689A JPH09139630A (ja) | 1995-11-14 | 1995-11-14 | 携帯型通信機器における電力増幅装置及び携帯型通信機器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09139630A true JPH09139630A (ja) | 1997-05-27 |
Family
ID=17823909
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7295689A Withdrawn JPH09139630A (ja) | 1995-11-14 | 1995-11-14 | 携帯型通信機器における電力増幅装置及び携帯型通信機器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09139630A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6043713A (en) * | 1998-01-05 | 2000-03-28 | Mitsuhishi Denki Kabushiki Kaisha | Amplifier with temperature compensation function |
-
1995
- 1995-11-14 JP JP7295689A patent/JPH09139630A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6043713A (en) * | 1998-01-05 | 2000-03-28 | Mitsuhishi Denki Kabushiki Kaisha | Amplifier with temperature compensation function |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20030204 |