JPH09129729A - Formation of connection hole - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は半導体デバイス製造
等の微細加工分野に適用される接続孔の形成方法に関
し、特に絶縁膜／導電膜／絶縁膜の積層構造を持つ多層
膜を貫通して接続孔を形成する自己整合コンタクト・プ
ロセスにおいて、接続孔の側壁面に露出する導電膜と、
該接続孔に埋め込まれるメタル・プラグとの間の絶縁耐
圧を確保する方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of forming a connection hole applied to the field of microfabrication such as semiconductor device manufacturing, and in particular, it connects through a multilayer film having a laminated structure of insulating film / conductive film / insulating film. A conductive film exposed on the side wall surface of the contact hole in a self-aligned contact process for forming the hole,
The present invention relates to a method of ensuring a dielectric strength with a metal plug buried in the connection hole.
【０００２】[0002]
【従来の技術】０．３μｍ以降のデザイン・ルールが適
用される微細な半導体デバイスの製造プロセスでは、接
続孔の設計余裕を下層配線との位置合わせのバラつきを
考慮して決定すると、接続孔の設計寸法（＝ホール径＋
設計余裕）が大きくなり過ぎる問題が生じている。この
位置合わせのバラつきは、フォトリソグラフィで用いら
れる縮小投影露光装置のアライメント性能の不足に起因
するものである。しかし、このバラつきは、半導体プロ
セスに含まれる様々なスケーリング・ファクターの中で
も特にスケール・ダウンが困難な項目であり、解像度以
上に露光技術の限界を決定する要因であるとすら言われ
ている。接続孔の設計寸法が大きくなると、下層配線の
線幅を縮小することができず、半導体デバイスの微細化
や高密度化の大きな障害となる。一方、設計寸法の増大
をホール径の縮小で抑えようとすると、現状の露光装置
では焦点深度が不足し、レジスト膜にホール・パターン
を形成することができない問題が起こる。2. Description of the Related Art In a manufacturing process of a fine semiconductor device to which a design rule of 0.3 μm or later is applied, when a design margin of a connection hole is determined in consideration of a variation in alignment with a lower layer wiring, Design dimensions (= hole diameter +
There is a problem that the design margin is too large. This variation in alignment is caused by insufficient alignment performance of a reduction projection exposure apparatus used in photolithography. However, this variation is an item that is particularly difficult to scale down among various scaling factors included in the semiconductor process, and is said to be a factor that determines the limit of the exposure technique beyond the resolution. If the design size of the connection hole becomes large, the line width of the lower wiring cannot be reduced, which is a major obstacle to miniaturization and high density of the semiconductor device. On the other hand, if it is attempted to suppress the increase in design size by reducing the hole diameter, the current exposure apparatus has a problem that the depth of focus is insufficient and a hole pattern cannot be formed in the resist film.
【０００３】かかる背景から、位置合わせのための設計
余裕をフォトマスク上で不要にできる自己整合コンタク
ト・プロセスが関心を集めている。このプロセスには色
々な種類があるが、露光工程が増えないことから最もよ
く検討されているのは、窒化膜（ＳｉＮ）をエッチング
停止層として用いるプロセスである。これは、２本の配
線パターンの間に接続孔を開口しようとする場合に、該
配線パターンとその両側のサイドウォールをまとめてコ
ンフォーマルなＳｉＮ膜で被覆し、この上に積層された
ＳｉＯｘ層間絶縁膜を上記配線間スペースよりも広い範
囲でエッチングするものである。ＳｉＮ膜がその下の配
線パターンやサイドウォールをエッチングから保護する
ため、配線間スペースが両側のサイドウォールでさらに
狭められた微小な領域を底面とする接続孔が自己整合的
に形成される。このようなプロセスは、当然ながらチッ
プやメモリセルの占有面積の縮小にも貢献する。From such a background, a self-aligned contact process capable of eliminating a design margin for alignment on a photomask is attracting attention. Although there are various types of this process, the process that has been most studied since the number of exposure steps does not increase is a process using a nitride film (SiN) as an etching stop layer. This is because, when a connection hole is to be opened between two wiring patterns, the wiring pattern and the sidewalls on both sides thereof are collectively covered with a conformal SiN film, and the SiOx layer laminated on this. The insulating film is etched in a range wider than the space between the wirings. Since the SiN film protects the wiring pattern and the sidewalls thereunder from etching, a connection hole is formed in a self-aligned manner with a microscopic region where the inter-wiring space is further narrowed by the sidewalls on both sides as the bottom surface. Such a process naturally contributes to the reduction of the area occupied by chips and memory cells.
【０００４】[0004]
【発明が解決しようとする課題】ところで、自己整合コ
ンタクト・プロセスは、デザイン・ルール増大の抑制や
露光工程のコスト低減等を目的として、上記以外の他の
構造部にも積極的に採用されようとしている。この例の
ひとつとして、ＡＳＩＣ用ＤＲＡＭのプレート電極の間
でビット線を基板にコンタクトさせるプロセスを、図９
ないし図１４を参照しながら説明する。By the way, the self-aligned contact process may be positively adopted for other structural parts than the above for the purpose of suppressing the increase of design rules and reducing the cost of the exposure process. I am trying. As one example of this, a process of contacting a bit line with a substrate between plate electrodes of a DRAM for ASIC is shown in FIG.
It will be described with reference to FIGS.
【０００５】図９は、予め下層配線としての不純物拡散
領域（図示せず。）が形成されたシリコン基板（Ｓｉ）
２１の上に、酸化シリコンよりなる第１層間絶縁膜（Ｓ
ｉＯｘ）２２，ｎ+ 型ポリシリコン膜（ｐｏｌｙＳｉ）
２３，酸化シリコンよりなる第２層間絶縁膜（ＳｉＯ
ｘ）２４がこの順に積層された多層膜が形成され、さら
にこの多層膜上でレジスト・パターン（ＰＲ）２５が形
成された、エッチング前のウェハの状態を示している。
上記ｎ+ 型ポリシリコン膜２３は、ＤＲＡＭのプレート
電極を構成するものである。また、上記レジスト・パタ
ーン２５には、ホール・パターンにならった開口２６が
形成されている。FIG. 9 shows a silicon substrate (Si) in which an impurity diffusion region (not shown) as a lower layer wiring is formed in advance.
21 on the first interlayer insulating film (S
iOx) 22, n + type polysilicon film (polySi)
23, a second interlayer insulating film (SiO 2
x) 24 is a multilayer film formed by stacking in this order, and a resist pattern (PR) 25 is further formed on the multilayer film, showing the state of the wafer before etching.
The n + type polysilicon film 23 constitutes a plate electrode of DRAM. Further, the resist pattern 25 is formed with an opening 26 in the shape of a hole pattern.
【０００６】次に、図１０に示されるように、通常のフ
ルオロカーボン系ガスを用いて上記第１層間絶縁膜２２
をドライエッチングする。このときのエッチングは、形
成されゆく第１開口２７の側壁面にカーボン系ポリマー
を主体とする側壁保護膜２８が堆積しながら進行するた
め、第１開口２７は異方性形状を有するものとなる。こ
のカーボン系ポリマーは、フルオロカーボン系ガスの
他、レジスト・パターンのスパッタ生成物にも由来して
いる。Next, as shown in FIG. 10, the first interlayer insulating film 22 is formed by using an ordinary fluorocarbon type gas.
Dry etching. Since the etching at this time proceeds while depositing the side wall protective film 28 mainly made of carbon-based polymer on the side wall surface of the first opening 27 that is being formed, the first opening 27 has an anisotropic shape. . The carbon-based polymer is derived from the fluorocarbon-based gas as well as the sputtered product of the resist pattern.
【０００７】続いて、エッチング・ガスをハロゲン系ガ
スに切り替えてｎ+ 型ポリシリコン膜２３をドライエッ
チングし、さらにフルオロカーボン系ガスに戻して第１
層間絶縁膜２２をドライエッチングする。このときのエ
ッチングも異方的に進行するが、先の第２層間絶縁膜２
４のエッチング時に堆積した側壁保護膜２８の厚み分だ
けレジスト・パターン２５の開口２６が狭まる。このた
め、図１１に示されるように、このエッチングにより形
成される第２開口２９は第１開口２７よりも開口径が狭
くなる。この結果、レジスト・パターン２５と側壁保護
膜２８をアッシングおよびＲＣＡ洗浄により除去した後
に得られるコンタクト・ホールＣＨは、第１層間絶縁膜
２４とｎ+ 型ポリシリコン膜２３との間に段差を生じた
ものとなる。Subsequently, the etching gas is switched to a halogen-based gas to dry-etch the n + -type polysilicon film 23, and then the fluorocarbon-based gas is returned to the first gas.
The interlayer insulating film 22 is dry-etched. The etching at this time also progresses anisotropically, but the second interlayer insulating film 2
The opening 26 of the resist pattern 25 is narrowed by the thickness of the side wall protective film 28 deposited during the etching of 4. Therefore, as shown in FIG. 11, the second opening 29 formed by this etching has a smaller opening diameter than the first opening 27. As a result, the contact hole CH obtained after removing the resist pattern 25 and the sidewall protection film 28 by ashing and RCA cleaning causes a step difference between the first interlayer insulating film 24 and the n + type polysilicon film 23. It becomes a thing.
【０００８】上記コンタクト・ホールＣＨの側壁面には
ｎ+ 型ポリシリコン膜２３の加工断面が露出しているの
で、該コンタクト・ホールを上層配線膜のプラグで埋め
込む際には、予めこの加工断面を絶縁膜で被覆しておか
なければならない。そこで、図１２に示されるように、
基体の全面に絶縁膜３０としてＳｉＯｘ膜を成膜し、続
いてこの絶縁膜３０を異方的にエッチバックすることに
より、図１３に示されるように、コンタクト・ホールＣ
Ｈの側壁面にサイドウォール３０ＳＷを形成する。しか
し、コンタクト・ホールＣＨの側壁面に段差が存在して
いるために、この段差の肩の部分は十分な厚さのサイド
ウォール３０で被覆されることがなく、オーバーエッチ
ングの量によっては露出することもある。Since the processed cross section of the n + type polysilicon film 23 is exposed on the side wall surface of the contact hole CH, when the contact hole is filled with the plug of the upper wiring film, this processed cross section is previously formed. Must be covered with an insulating film. Therefore, as shown in FIG.
A SiOx film is formed as the insulating film 30 on the entire surface of the substrate, and then the insulating film 30 is anisotropically etched back to form contact holes C as shown in FIG.
The sidewall 30SW is formed on the sidewall surface of H. However, since there is a step on the side wall surface of the contact hole CH, the shoulder portion of this step is not covered with the sidewall 30 having a sufficient thickness and is exposed depending on the amount of overetching. Sometimes.
【０００９】このような状態で、図１４に示されるよう
なアルミニウム系多層膜からなる上層配線膜（Ａｌ）３
１を用いてコンタクト・ホールＣＨを埋め込んだとして
も、プラグ部分とｎ+ 型ポリシリコン膜２３との間の絶
縁耐圧を十分高く確保することができず、最悪の場合は
両者が短絡してしまう。In this state, the upper wiring film (Al) 3 made of an aluminum-based multilayer film as shown in FIG.
Even if the contact hole CH is buried by using No. 1, it is not possible to secure a sufficiently high dielectric strength voltage between the plug portion and the n + type polysilicon film 23, and in the worst case, both are short-circuited. .
【００１０】上述の問題は、そもそも積層膜のドライエ
ッチング中にカーボン系ポリマーが発生し、これが堆積
して側壁保護膜２８を形成することに端を発している
が、現状の絶縁膜加工ではこのような堆積物の発生を完
全に抑えることは困難である。また、カーボン系ポリマ
ーの発生にはレジスト・パターン２５も一部寄与してい
るが、同一マスクを介したエッチングが要求される上述
のようなケースでは、途中でレジスト・パターン２５を
アッシングすることもできない。The above problem originates from the fact that carbon-based polymer is generated during dry etching of the laminated film and is deposited to form the side wall protective film 28. It is difficult to completely suppress the generation of such deposits. Further, although the resist pattern 25 partially contributes to the generation of the carbon-based polymer, in the above-mentioned case where etching through the same mask is required, the resist pattern 25 may be ashed during the process. Can not.
【００１１】そこで本発明は、この問題を解決し、絶縁
膜／導電膜／絶縁膜の積層構造を持つ多層膜を貫通して
接続孔を形成する自己整合コンタクト・プロセスにおい
て、接続孔の側壁面に露出する導電膜と、該接続孔に埋
め込まれるプラグとの間の絶縁耐圧を確保することが可
能な接続孔の形成方法を提供することを目的とする。Therefore, the present invention solves this problem, and in the self-aligned contact process of forming a connection hole through a multilayer film having a laminated structure of insulating film / conductive film / insulating film, the sidewall surface of the connection hole is formed. It is an object of the present invention to provide a method of forming a connection hole capable of ensuring a withstand voltage between a conductive film exposed at the bottom and a plug embedded in the connection hole.
【００１２】[0012]
【課題を解決するための手段】本発明は、第２層間絶縁
膜のドライエッチングの段階で発生する側壁保護膜をエ
ッチング終了時に一旦除去し、引き続き導電膜と第１層
間絶縁膜のドライエッチングを行うことで、上述の目的
を達成しようとするものである。このために、第２層間
絶縁膜のエッチングでは、放電解離条件下でプラズマ中
に遊離のイオウを発生できるエッチング・ガスを使用
し、イオウ系堆積物からなる側壁保護膜を生成させる。
イオウ系堆積物は昇華性もしくは熱分解性を有するた
め、たとえエッチング・マスクとしてレジスト・マスク
を使用した場合であっても、その耐熱温度を超えない温
度範囲で基板を加熱することにより容易に除去すること
ができる。しかも、基板上に何らパーティクル汚染を残
す虞れがない。According to the present invention, the sidewall protective film generated at the stage of dry etching of the second interlayer insulating film is temporarily removed at the end of etching, and then the dry etching of the conductive film and the first interlayer insulating film is continued. By doing so, the above-described object is achieved. For this reason, in the etching of the second interlayer insulating film, an etching gas capable of generating free sulfur in plasma under discharge dissociation conditions is used to form a sidewall protective film made of a sulfur-based deposit.
Sulfur-based deposits have sublimation or thermal decomposition properties, so even if a resist mask is used as an etching mask, it can be easily removed by heating the substrate within a temperature range that does not exceed its heat resistance temperature. can do. Moreover, there is no risk of particle contamination remaining on the substrate.
【００１３】このように側壁保護膜が接続孔の形成途中
で除去されることで、その後の導電膜と第１層間絶縁膜
のエッチングがエッチング・マスクの初期の開口寸法に
したがって行われることになるため、本発明では接続孔
の途中に階段状の段差が発生しない。したがって、接続
孔の側壁面、特に導電膜の加工断面を絶縁膜からなるサ
イドウォールで十分に被覆することが可能となり、該導
電膜と後工程でこの接続孔に埋め込まれるプラグとの間
の絶縁耐圧を確保することができる。By removing the side wall protective film during the formation of the contact hole in this way, the subsequent etching of the conductive film and the first interlayer insulating film is performed according to the initial opening size of the etching mask. Therefore, in the present invention, a step-like step does not occur in the middle of the connection hole. Therefore, it becomes possible to sufficiently cover the side wall surface of the connection hole, particularly the processed cross section of the conductive film, with the side wall made of the insulating film, and the insulation between the conductive film and the plug to be embedded in this connection hole in a later step. Withstand voltage can be secured.
【００１４】[0014]
【発明の実施の形態】本発明で第２層間絶縁膜のエッチ
ングに用いるエッチング・ガスは、具体的にはＳ2 Ｆ
2 ，ＳＦ2 ，ＳＦ4 ，Ｓ2 Ｆ10，Ｓ3 Ｃｌ2 ，Ｓ2 Ｃｌ
2 ，ＳＣｌ2 ，Ｓ3 Ｂｒ2 ，Ｓ2 Ｂｒ2 ，ＳＢｒ2 ，Ｈ
2 Ｓから選ばれる少なくとも１種類のイオウ系化合物を
含むものである。BEST MODE FOR CARRYING OUT THE INVENTION The etching gas used for etching the second interlayer insulating film in the present invention is specifically S 2 F
2 , SF 2 , SF 4 , S 2 F 10 , S 3 Cl 2 , S 2 Cl
2 , SCl 2 , S 3 Br 2 , S 2 Br 2 , SBr 2 , H
It contains at least one sulfur compound selected from 2 S.
【００１５】これらのイオウ系化合物のうち、最後のＨ
2 Ｓ（硫化水素）以外はハロゲン化イオウと総称される
ものであり、第２層間絶縁膜の典型的な構成材料である
ＳｉＯｘ膜やＳｉＮ膜のエッチャントであるハロゲン・
ラジカル（Ｆ* ，Ｃｌ* ，Ｂｒ* ）や、ラジカル反応を
アシストするイオン（ＳＦｘ+ ，ＳＣｌｘ+ ，ＳＢｒｘ
+ ，Ｓｘ+ ，Ｃｌｘ+ ，Ｂｒｘ+ 等）を発生させる。ま
た、これらと共に遊離のイオウ（Ｓ）を発生させる。な
お、ハロゲン化イオウとしては従来よりＳＦ6（六フッ
化イオウ）が良く知られ、ドライエッチングにも多用さ
れているが、この化合物は放電解離条件下における遊離
のイオウの放出効率に劣ることを本願出願人が以前に確
認しており、本発明では使用しない。また、上記ハロゲ
ン化イオウの中で常温で液体の化合物については、バブ
リングや超音波噴霧等の方法でエッチング・チャンバ内
へ導入することができる。上に列挙したイオウ系化合物
は、絶縁膜のエッチングに通常用いられるフルオロカー
ボン系ガスと併用しても良い。特に、イオウ系化合物が
Ｈ2 Ｓである場合には、これ自身がエッチャントの供給
源ではないため、フルオロカーボン系化合物との併用が
必要である。Of these sulfur compounds, the last H
2 Except for S (hydrogen sulfide), it is a generic name for sulfur halides. Halogen, which is an etchant for the SiOx film and SiN film, which is a typical constituent material of the second interlayer insulating film,
Radicals (F * , Cl * , Br * ) and ions (SFx + , SClx + , SBrx) that assist radical reaction.
+ , Sx + , Clx + , Brx +, etc.) are generated. In addition, free sulfur (S) is generated together with these. SF 6 (sulfur hexafluoride) has been well known as a sulfur halide and is often used for dry etching. However, this compound is inferior in the release efficiency of free sulfur under discharge dissociation conditions. It has been previously confirmed by the applicant and is not used in the present invention. Further, the compound that is liquid at room temperature in the above sulfur halide can be introduced into the etching chamber by a method such as bubbling or ultrasonic atomization. The sulfur compounds listed above may be used in combination with a fluorocarbon gas that is usually used for etching an insulating film. In particular, when the sulfur-based compound is H 2 S, it is necessary to use it together with the fluorocarbon-based compound because it is not a source of the etchant itself.
【００１６】ここで、昇華性物質であるイオウは、真空
度等のドライエッチング条件にもよるが、基板温度がお
およそ９０℃未満の領域に維持されていればその表面に
堆積し、それ以上の温度域で昇華することを、以前に本
願出願人が実験的に確認している。ただし、このイオウ
を効率良く堆積させて側壁保護に利用し、かつプロセス
の低温化による異方性の向上を図る観点からは、基板の
温度を室温以下に制御しながらエッチングを行うことが
特に好適である。Here, sulfur, which is a sublimable substance, depends on the dry etching conditions such as the degree of vacuum, but if the substrate temperature is maintained in a region of less than about 90 ° C., it is deposited on the surface thereof, and more than that. The applicant of the present application has previously experimentally confirmed that sublimation occurs in the temperature range. However, from the viewpoint of efficiently depositing this sulfur for sidewall protection and improving the anisotropy by lowering the process temperature, it is particularly preferable to carry out etching while controlling the substrate temperature below room temperature. Is.
【００１７】上記イオウは、エッチング終了後に基板を
おおよそ９０℃以上に加熱すれば昇華してしまうので、
基板上に何らパーティクル汚染を残す虞れがない。この
ときの加熱温度は、９０℃を大幅に上回る必要はない。
通常のプロセス、特にエッチング・マスクとして有機材
料（レジスト材料）膜のパターンを用いるプロセスで
は、このパターンの耐熱性で加熱温度の上限が自ずと決
まる。Since the above sulfur will sublime if the substrate is heated to approximately 90 ° C. or higher after the etching is completed,
There is no risk of particle contamination remaining on the substrate. The heating temperature at this time does not have to significantly exceed 90 ° C.
In a normal process, particularly in a process using a pattern of an organic material (resist material) film as an etching mask, the upper limit of the heating temperature is naturally determined by the heat resistance of this pattern.
【００１８】この他、ガス系に通常加えられる添加ガス
についても、その使用は任意である。たとえば、希釈効
果、スパッタリング効果、冷却効果を得るためにＨｅ，
Ａｒ等の希ガスを添加することができる。また、Ｎ2 ,
Ｎ2 Ｏ等の窒素系ガスを添加した場合には、窒素（Ｎ）
とイオウとの反応により生成する窒化イオウ系化合物を
側壁保護膜の構成成分として利用することができる。ポ
リチアジル（ＳＮ）ｘは、かかる窒化イオウ系化合物の
代表例であり、やはり基板を加熱するだけで容易に分解
除去することができる。In addition to the above, the use of an additive gas usually added to the gas system is optional. For example, in order to obtain a dilution effect, a sputtering effect, and a cooling effect, He,
A rare gas such as Ar can be added. Also, N 2 ,
If a nitrogen-based gas such as N 2 O is added, nitrogen (N)
The sulfur nitride-based compound produced by the reaction between the sulfur and sulfur can be used as a constituent component of the sidewall protective film. Polythiazyl (SN) x is a typical example of such a sulfur nitride compound and can be easily decomposed and removed only by heating the substrate.
【００１９】なお、本発明では、導電膜と第１層間絶縁
膜のドライエッチングに用いるガス系については特に限
定しない。すなわち、導電膜が不純物含有ポリシリコン
膜であればＣｌ2 ／Ｏ2 混合ガス、第１層間絶縁膜がＳ
ｉＯｘ膜であればＣＨＦ3 ／ＣＨ2 Ｆ2 混合ガスといっ
た様に、従来公知のガス系を使用することができる。し
かし、これら導電膜と第１層間絶縁膜のドライエッチン
グに上述のイオウ系化合物を含むエッチング・ガスを用
いても、もちろん構わない。In the present invention, the gas system used for dry etching the conductive film and the first interlayer insulating film is not particularly limited. That is, if the conductive film is an impurity-containing polysilicon film, Cl 2 / O 2 mixed gas, and the first interlayer insulating film is S
For the iOx film, a conventionally known gas system such as a CHF 3 / CH 2 F 2 mixed gas can be used. However, it goes without saying that the above-mentioned etching gas containing a sulfur-based compound may be used for dry etching the conductive film and the first interlayer insulating film.
【００２０】[0020]
【実施例】以下、本発明の具体的な実施例について説明
する。DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, specific embodiments of the present invention will be described.
【００２１】実施例１ ここでは、本発明の具体的な実施例として、ＡＳＩＣ用
ＤＲＡＭのプレート電極の間でビット線を基板にコンタ
クトクさせるプロセスを、図１ないし図８を参照しなが
ら説明する。 Embodiment 1 Here, as a specific embodiment of the present invention, a process of contacting a bit line with a substrate between plate electrodes of an ASIC DRAM will be described with reference to FIGS. 1 to 8. .
【００２２】図１は、予め下層配線としての不純物拡散
領域（図示せず。）が形成されたシリコン基板（Ｓｉ）
１の上に酸化シリコンよりなる第１層間絶縁膜（ＳｉＯ
ｘ）２，ｎ+ 型ポリシリコン膜（ｐｏｌｙＳｉ）３，酸
化シリコンよりなる第２層間絶縁膜（ＳｉＯｘ）４がこ
の順に積層された多層膜が形成され、さらにこの多層膜
上でレジスト・パターン（ＰＲ）５が形成された、エッ
チング前のウェハの状態を示している。FIG. 1 shows a silicon substrate (Si) in which an impurity diffusion region (not shown) as a lower layer wiring is formed in advance.
On the first interlayer insulating film (SiO 2) made of silicon oxide.
x) 2, an n + type polysilicon film (polySi) 3, and a second interlayer insulating film (SiOx) 4 made of silicon oxide are stacked in this order to form a multilayer film, and a resist pattern ( 2 shows the state of the wafer on which the PR) 5 has been formed and before etching.
【００２３】ここで、上記第１層間絶縁膜２は、たとえ
ばＳｉＨ4 ／Ｎ2 Ｏ混合ガスを用いたＬＰＣＶＤ法によ
り、約１００ｎｍの膜厚に形成した。上記ｎ+ 型ポリシ
リコン膜３は、ＤＲＡＭのプレート電極を構成する膜で
あり、たとえばＳｉＨ4 ／ＰＨ3 混合ガスを用いたＬＰ
ＣＶＤ法により約１００ｎｍの厚さに形成した。さらに
上記第２層間絶縁膜４は、ＴＥＯＳ（テトラエトキシシ
ラン）／Ｏ3 混合ガスを用いた常圧ＣＶＤ法により、約
５００ｎｍの膜厚に形成した。さらに、上記レジスト・
パターン５は化学増幅系レジスト材料を用い、ＫｒＦエ
キシマ・レーザ・リソグラフィおよび現像処理を経て形
成しており、ホール・パターンにならって直径約０．３
μｍの開口６を有する。Here, the first interlayer insulating film 2 is formed to a thickness of about 100 nm by the LPCVD method using, for example, a SiH 4 / N 2 O mixed gas. The n + type polysilicon film 3 is a film that constitutes a plate electrode of DRAM, and is an LP using, for example, SiH 4 / PH 3 mixed gas.
It was formed to a thickness of about 100 nm by the CVD method. Further, the second interlayer insulating film 4 was formed to a thickness of about 500 nm by the atmospheric pressure CVD method using a mixed gas of TEOS (tetraethoxysilane) / O 3 . In addition, the above resist
The pattern 5 is formed using a chemically amplified resist material through KrF excimer laser lithography and development processing, and has a diameter of about 0.3 after the hole pattern.
It has an opening 6 of μm.
【００２４】次に、上記開口６の内部に表出する第２層
間絶縁膜４をドライエッチングした。このときのドライ
エッチング条件は、たとえば、 エッチング装置 有磁場マイクロ波プラズマ・エッチング装置 （ＳｉＯｘエッチング用） ＣＨＦ3 流量 ４５ ＳＣＣＭ Ｏ2 流量 ５ ＳＣＣＭ Ｓ2 Ｆ2 流量 ５ ＳＣＣＭ 圧力 ０．２７ Ｐａ マイクロ波パワー １２００ Ｗ（２．４５ ＧＨｚ） ＲＦバイアス・パワー ２５０ Ｗ（８００ ｋＨｚ） ウェハ温度 ２０ ℃ オーバエッチング ３０ ％ である。Next, the second interlayer insulating film 4 exposed inside the opening 6 was dry-etched. The dry etching conditions at this time are, for example, an etching apparatus, a magnetic field microwave plasma etching apparatus (for SiOx etching) CHF 3 flow rate 45 SCCM O 2 flow rate 5 SCCM S 2 F 2 flow rate 5 SCCM pressure 0.27 Pa microwave power 1200 W (2.45 GHz) RF bias power 250 W (800 kHz) Wafer temperature 20 ° C. Overetching 30%.
【００２５】このエッチングでは、第２層間絶縁膜４の
加工断面が側壁保護膜８で保護されながらエッチングが
進行するため、図２に示されるように、異方性形状を有
するコンタクト・ホール７が途中まで形成された。上記
のエッチング条件は、ガス系のＣ／Ｆ比（炭素原子数と
フッ素原子数の比）を制御してフルオロカーボン系ポリ
マーの堆積を抑制しているため、上記側壁保護膜８はほ
ぼイオウを主体として構成されており、その最終的な厚
さは約３０ｎｍであった。In this etching, since the etching progresses while the processed cross section of the second interlayer insulating film 4 is protected by the side wall protection film 8, as shown in FIG. 2, the contact hole 7 having an anisotropic shape is formed. It was formed halfway. Since the etching conditions control the gas-based C / F ratio (ratio of the number of carbon atoms and the number of fluorine atoms) to suppress the deposition of the fluorocarbon-based polymer, the sidewall protection film 8 mainly contains sulfur. And its final thickness was about 30 nm.
【００２６】この後、ウェハを１００℃で３分間加熱す
ることにより、図３に示されるように側壁保護膜８を除
去した。本実施例ではこの加熱を、上記のエッチングを
行ったチャンバにインライン式に接続されているアッシ
ング・チャンバのウェハ・ステージ上で行った。この加
熱条件は、レジスト・パターン５の耐熱性にとって許容
範囲内である。また、側壁保護膜８が除去された時点
で、レジスト・パターン５は初期の開口寸法を維持して
いることになる。After that, the wafer was heated at 100 ° C. for 3 minutes to remove the side wall protective film 8 as shown in FIG. In this example, this heating was performed on the wafer stage of the ashing chamber which was connected inline to the chamber in which the above etching was performed. This heating condition is within an allowable range for the heat resistance of the resist pattern 5. Further, the resist pattern 5 maintains the initial opening size when the side wall protective film 8 is removed.
【００２７】次に、ｎ+ 型ポリシリコン膜３のドライエ
ッチングを行った。このときのエッチング条件は、たと
えば、 エッチング装置 有磁場マイクロ波プラズマ・エッチング装置 （ポリシリコン・エッチング用） Ｃｌ2 流量 ７５ ＳＣＣＭ Ｏ2 流量 ５ ＳＣＣＭ 圧力 １．０ Ｐａ マイクロ波パワー １２００ Ｗ（２．４５ ＧＨｚ） ＲＦバイアス・パワー ５０ Ｗ（２ ＭＨｚ） ウェハ温度 ２０ ℃ オーバエッチング ５０ ％ とした。このエッチングでは、ＳｉＯｘ系の側壁保護膜
の寄与で異方性加工が行われるが、被エッチング物が薄
く、側壁保護膜もごく少量であるため、図示は省略し
た。この段階では、従来プロセスと異なり、コンタクト
・ホール７の側壁面に階段状の段差は発生していない。Next, the n + type polysilicon film 3 was dry-etched. The etching conditions at this time are, for example, an etching apparatus, a magnetic field microwave plasma etching apparatus (for polysilicon etching), a Cl 2 flow rate 75 SCCM O 2 flow rate 5 SCCM pressure 1.0 Pa microwave power 1200 W (2.45). GHz) RF bias power 50 W (2 MHz) Wafer temperature 20 ° C. Overetching 50%. In this etching, the anisotropic processing is performed due to the contribution of the SiOx-based side wall protective film, but the illustration is omitted because the etching target is thin and the side wall protective film is very small. At this stage, unlike the conventional process, no step-like step is formed on the side wall surface of the contact hole 7.
【００２８】次に、ウェハをＳｉＯｘエッチング用の有
磁場マイクロ波プラズマ・エッチング装置に戻し、第１
層間絶縁膜２をドライエッチングした。このときのエッ
チング条件は、たとえば エッチング装置 有磁場マイクロ波プラズマ・エッチング装置 （ＳｉＯｘエッチング用） ＣＨＦ3 流量 ４５ ＳＣＣＭ ＣＨ2 Ｆ2 流量 ５ ＳＣＣＭ 圧力 ０．２７ Ｐａ マイクロ波パワー １２００ Ｗ（２．４５ ＧＨｚ） ＲＦバイアス・パワー ２５０ Ｗ（８００ ｋＨｚ） ウェハ温度 ２０ ℃ オーバエッチング ２０ ％ とした。このエッチングでは、フルオロカーボン系ポリ
マーからなる側壁保護膜の寄与で異方性加工が行われる
が、被エッチング物が薄く、側壁保護膜もごく少量であ
るため、図示は省略した。Next, the wafer is returned to the magnetic field microwave plasma etching apparatus for SiOx etching, and the first
The interlayer insulating film 2 was dry-etched. The etching conditions at this time are, for example, an etching apparatus, a magnetic field microwave plasma etching apparatus (for SiOx etching) CHF 3 flow rate 45 SCCM CH 2 F 2 flow rate 5 SCCM pressure 0.27 Pa microwave power 1200 W (2.45 GHz) ) RF bias power 250 W (800 kHz) Wafer temperature 20 ° C. Overetching 20% In this etching, anisotropic processing is performed due to the contribution of the side wall protective film made of a fluorocarbon polymer, but the illustration is omitted because the object to be etched is thin and the side wall protective film is very small.
【００２９】上述のドライエッチング終了後、レジスト
・パターン５を通常のＯ2 プラズマ・アッシングにより
除去し、図５に示されるように段差の無い、異方性形状
を有するコンタクト・ホール７を完成させた。After the above dry etching is completed, the resist pattern 5 is removed by ordinary O 2 plasma ashing to complete the contact hole 7 having a stepless and anisotropic shape as shown in FIG. It was
【００３０】次に、図６に示されるように、上記コンタ
クト・ホール７を被覆するごとく絶縁膜９を堆積させ
た。ここでは、ＴＥＯＳ（テトラエトキシシラン）を原
料ガスとするＬＰＣＶＤによりＳｉＯｘ膜を堆積させ
た。その堆積条件は、たとえば ＴＥＯＳ流量 １００ ＳＣＣＭ 圧力 ７０ Ｐａ ウェハ温度 ７２０ ℃ 堆積時間 ３ 分 とした。このＬＰＣＶＤにより、絶縁膜９は約 ？ ｎ
ｍの厚さに形成された。次に、図７に示されるように、
上記の絶縁膜９をエッチバックしてサイドウォール９Ｓ
Ｗを形成した。このときのエッチバック条件はたとえ
ば、 エッチング装置 有磁場マイクロ波プラズマ・エッチング装置 （ＳｉＯｘエッチング用） ＣＨＦ3 流量 ５０ ＳＣＣＭ 圧力 ０．２７ Ｐａ マイクロ波パワー １２００ Ｗ（２．４５ ＧＨｚ） ＲＦバイアス・パワー ２００ Ｗ（８００ ｋＨｚ） ウェハ温度 ２０ ℃ オーバエッチング ２０ ％ とした。本発明では、コンタクト・ホール７の側壁面が
平らであるため、サイドウォール９ＳＷがホール底まで
到達しており、ｎ+ 型ポリシリコン膜３の加工断面が絶
縁膜で完全に被覆された状態となった。Next, as shown in FIG. 6, an insulating film 9 was deposited so as to cover the contact holes 7. Here, a SiOx film was deposited by LPCVD using TEOS (tetraethoxysilane) as a source gas. The deposition conditions were, for example, TEOS flow rate 100 SCCM pressure 70 Pa wafer temperature 720 ° C. deposition time 3 minutes. By this LPCVD, the insulating film 9 is about? n
It was formed to a thickness of m. Next, as shown in FIG.
The insulating film 9 is etched back to form the sidewall 9S.
W was formed. The etchback conditions at this time are, for example, an etching apparatus, a magnetic field microwave plasma etching apparatus (for SiOx etching), a CHF 3 flow rate, 50 SCCM pressure, 0.27 Pa, a microwave power, 1200 W (2.45 GHz), an RF bias power, 200. W (800 kHz) Wafer temperature 20 ° C. Overetching 20% In the present invention, since the side wall surface of the contact hole 7 is flat, the side wall 9SW reaches the hole bottom, and the processed cross section of the n + type polysilicon film 3 is completely covered with the insulating film. became.
【００３１】この後、コンタクト・ホール７を上層配線
膜１０で埋め込んだ。この上層配線膜１０は、パターニ
ングされてビット線取出し電極となる膜であり、その具
体的な構成はたとえばＴｉ（厚さ約３０ｎｍ）／ＴｉＮ
（厚さ約７０ｎｍ）積層系からなる厚さ約１００ｎｍの
バリヤメタル，厚さ約３００ｎｍのＡｌ−１％Ｓｉ膜，
厚さ約３０ｎｍのＴｉＯＮ反射防止膜を順次積層したＡ
ｌ系多層膜である。このようにして作製されたＤＲＡＭ
セルの降伏電圧は約５０Ｖであり、コンタクト・ホール
に段差が残る従来のＤＲＡＭセルに比べて約２倍に改善
されていた。After that, the contact hole 7 is filled with the upper wiring film 10. The upper wiring film 10 is a film that becomes a bit line extraction electrode by patterning, and its specific configuration is, for example, Ti (thickness about 30 nm) / TiN.
(Thickness: about 70 nm) About 100 nm thick barrier metal composed of laminated system, about 300 nm thick Al-1% Si film,
A 30 nm thick TiON anti-reflection film was sequentially laminated
It is an l-based multilayer film. DRAM manufactured in this way
The breakdown voltage of the cell is about 50 V, which is about twice as much as that of the conventional DRAM cell in which a step remains in the contact hole.
【００３２】実施例２ 本実施例では、第１層間絶縁膜４のドライエッチングが
終了した後の側壁保護膜８の除去を、実施例１のような
基板加熱ではなく、Ｏ2 プラズマ処理で行った。このＯ
2 プラズマ処理は、たとえば エッチング装置 有磁場マイクロ波プラズマ・エッチング装置 （ＳｉＯｘエッチング用） Ｏ2 流量 ５０ ＳＣＣＭ 圧力 １．０ Ｐａ マイクロ波パワー １２００ Ｗ（２．４５ ＧＨｚ） ＲＦバイアス・パワー ０ Ｗ ウェハ温度 ２０ ℃ プラズマ処理時間 １０ 秒 の条件で行った。このプラズマ処理は短時間で行われる
ため、レジスト・パターン５に悪影響が及ぶことはな
い。 Example 2 In this example, the sidewall protective film 8 is removed after the dry etching of the first interlayer insulating film 4 is completed by O 2 plasma treatment instead of substrate heating as in Example 1. It was This O
2 Plasma processing is, for example, an etching apparatus, a magnetic field microwave plasma etching apparatus (for SiOx etching) O 2 flow rate 50 SCCM pressure 1.0 Pa microwave power 1200 W (2.45 GHz) RF bias power 0 W wafer temperature The plasma treatment was performed at 20 ° C. for 10 seconds. Since this plasma treatment is performed in a short time, the resist pattern 5 is not adversely affected.
【００３３】実施例３ 本実施例では、第２層間絶縁膜４と第１層間絶縁膜２の
ドライエッチング、側壁保護膜８の除去、および絶縁膜
９のエッチバックにいずれも誘導結合プラズマ・エッチ
ング装置を用いた。サンプル・ウェハの構成やプロセス
の流れは、ほぼ実施例１で上述した通りなので、ここで
は主として実施例１と異なる部分について述べる。 Embodiment 3 In this embodiment, inductively coupled plasma etching is used for dry etching the second interlayer insulating film 4 and the first interlayer insulating film 2, removing the side wall protective film 8 and etching back the insulating film 9. The device was used. Since the structure of the sample wafer and the process flow are almost the same as those described in the first embodiment, the parts different from the first embodiment will be mainly described here.
【００３４】第２層間絶縁膜４のドライエッチング条件
は、たとえば エッチング装置 誘導結合プラズマ・エッチング装置 Ｃ2 Ｆ6 流量 ３０ ＳＣＣＭ Ｏ2 流量 ５ ＳＣＣＭ Ｓ2 Ｃｌ2 流量 １０ ＳＣＣＭ 圧力 ０．２ Ｐａ ソース・パワー ２０００ Ｗ（２ ＭＨｚ） ＲＦバイアス・パワー １２００ Ｗ（１．８ ＭＨｚ） ウェハ温度 ３０ ℃ 上部電極温度 ２００ ℃ オーバーエッチング ５０ ％ とした。The dry etching conditions for the second interlayer insulating film 4 are, for example, an etching device, an inductively coupled plasma etching device, a C 2 F 6 flow rate, 30 SCCM O 2 flow rate, 5 SCCM S 2 Cl 2 flow rate, 10 SCCM pressure, 0.2 Pa source, Power 2000 W (2 MHz) RF bias power 1200 W (1.8 MHz) Wafer temperature 30 ° C. Upper electrode temperature 200 ° C. Overetching 50%
【００３５】また、上記第２層間絶縁膜のドライエッチ
ング中に形成された側壁保護膜８は、たとえば エッチング装置 誘導結合プラズマ・エッチング装置 Ｏ2 流量 ２０ ＳＣＣＭ 圧力 １．０ Ｐａ ソース・パワー ２０００ Ｗ（２ ＭＨｚ） ＲＦバイアス・パワー ０ Ｗ ウェハ温度 ３０ ℃ 上部電極温度 ２００ ℃ プラズマ処理時間 ５ 秒 の条件で除去した。The side wall protective film 8 formed during the dry etching of the second interlayer insulating film is, for example, an etching apparatus inductively coupled plasma etching apparatus O 2 flow rate 20 SCCM pressure 1.0 Pa source power 2000 W ( 2 MHz) RF bias power 0 W Wafer temperature 30 ° C. Upper electrode temperature 200 ° C. Plasma treatment time 5 seconds
【００３６】この後、有磁場マイクロ波プラズマ・エッ
チング装置を用いて実施例１と同じ条件でｎ+ 型ポリシ
リコン膜３をドライエッチングした後、第１層間絶縁膜
２のドライエッチングをたとえば エッチング装置 誘導結合プラズマ・エッチング装置 Ｃ2 Ｆ6 流量 ２０ ＳＣＣＭ 圧力 ０．２ Ｐａ ソース・パワー ２０００ Ｗ（２ ＭＨｚ） ＲＦバイアス・パワー １０００ Ｗ（１．８ ＭＨｚ） ウェハ温度 ３０ ℃ 上部電極温度 ２００ ℃ オーバーエッチング ３０ ％ の条件で行った。After that, the n + type polysilicon film 3 is dry-etched under the same conditions as in Embodiment 1 by using a magnetic field microwave plasma etching apparatus, and then the first interlayer insulating film 2 is dry-etched by, for example, an etching apparatus. Inductively coupled plasma etching equipment C 2 F 6 flow rate 20 SCCM pressure 0.2 Pa source power 2000 W (2 MHz) RF bias power 1000 W (1.8 MHz) wafer temperature 30 ° C upper electrode temperature 200 ° C overetching It was conducted under the condition of 30%.
【００３７】さらに、実施例１と同じ条件で絶縁膜９を
成膜した後、これをサイドウォール９ＳＷに加工するた
めのエッチバックを、たとえば エッチング装置 誘導結合プラズマ・エッチング装置 Ｃ2 Ｆ6 流量 ２０ ＳＣＣＭ 圧力 １．０ Ｐａ ソース・パワー ２０００ Ｗ（２ ＭＨｚ） ＲＦバイアス・パワー １０００ Ｗ（１．８ ＭＨｚ） ウェハ温度 ２０ ℃ 上部電極温度 ２００ ℃ オーバーエッチング ２０ ％ の条件で行った。さらに、実施例１と同様に、コンタク
ト・ホール７を上層配線膜１０で埋め込んだ。Further, after forming the insulating film 9 under the same conditions as in Example 1, etching back for processing the insulating film 9 into the sidewall 9SW is performed by, for example, an etching apparatus inductively coupled plasma etching apparatus C 2 F 6 flow rate 20. SCCM pressure 1.0 Pa source power 2000 W (2 MHz) RF bias power 1000 W (1.8 MHz) Wafer temperature 20 ° C. Upper electrode temperature 200 ° C. Overetching 20%. Further, as in Example 1, the contact hole 7 was filled with the upper wiring film 10.
【００３８】本実施例においても、サイドウォール９Ｓ
Ｗがｎ+ 型ポリシリコン膜３の加工断面を完全に被覆し
ているために、プレート電極（ｎ+ 型ポリシリコン膜
３）とビット線取出し電極（上層配線膜１０）との間の
絶縁耐圧が、従来よりも改善された。Also in this embodiment, the sidewall 9S is formed.
W To completely covers the processed cross section of the n + -type polysilicon film 3, the dielectric strength between the plate electrode (n + -type polysilicon film 3) and the bit line extraction electrode (upper wiring layer 10) However, it is an improvement over the past.
【００３９】実施例４ 本実施例では、第２層間絶縁膜４と第１層間絶縁膜２の
ドライエッチング、側壁保護膜８の除去、および絶縁膜
９のエッチバックにいずれもヘリコン波プラズマ・エッ
チング装置を用いた。サンプル・ウェハの構成やプロセ
スの流れは、ほぼ実施例１で上述した通りなので、ここ
では主として実施例１と異なる部分について述べる。 Embodiment 4 In this embodiment, helicon wave plasma etching is used for dry etching the second interlayer insulating film 4 and the first interlayer insulating film 2, removing the side wall protective film 8 and etching back the insulating film 9. The device was used. Since the structure of the sample wafer and the process flow are almost the same as those described in the first embodiment, the parts different from the first embodiment will be mainly described here.
【００４０】第２層間絶縁膜４のドライエッチング条件
は、たとえば エッチング装置 ヘリコン波プラズマ・エッチング装置 ｃ−Ｃ4 Ｆ8 流量 ３０ ＳＣＣＭ Ｏ2 流量 ５ ＳＣＣＭ Ｓ2 Ｂｒ2 流量 １０ ＳＣＣＭ 圧力 ０．２ Ｐａ ソース・パワー １５００ Ｗ（１３．５６ ＭＨｚ） ＲＦバイアス・パワー ２００ Ｗ（４００ ｋＨｚ） ウェハ温度 ３０ ℃ オーバーエッチング ３０ ％ とした。The dry etching conditions for the second interlayer insulating film 4 are, for example, an etching device, a helicon wave plasma etching device, c-C 4 F 8 flow rate, 30 SCCM O 2 flow rate, 5 SCCM S 2 Br 2 flow rate, 10 SCCM pressure, 0.2 Pa. Source power 1500 W (13.56 MHz) RF bias power 200 W (400 kHz) Wafer temperature 30 ° C. Overetching 30%.
【００４１】また側壁保護膜８は、たとえば エッチング装置 ヘリコン波プラズマ・エッチング装置 Ｏ2 流量 ２０ ＳＣＣＭ Ｈｅ流量 ８０ ＳＣＣＭ 圧力 １．０ Ｐａ ソース・パワー １５００ Ｗ（１３．５６ ＭＨｚ） ＲＦバイアス・パワー ０ Ｗ ウェハ温度 ３０ ℃ プラズマ処理時間 ５ 秒 の条件で除去した。このときのプラズマ放電は、ウェハ
を静電気力によりウェハ・ステージに吸着させている単
極式静電チャックの動作を解除して、該ステージの残留
電荷を除去するための放電を兼ねている。The side wall protective film 8 is, for example, an etching device, a helicon wave plasma etching device, an O 2 flow rate 20 SCCM He flow rate 80 SCCM pressure 1.0 Pa source power 1500 W (13.56 MHz) RF bias power 0 W The wafer was removed at a temperature of 30 ° C. and a plasma treatment time of 5 seconds. The plasma discharge at this time also serves as a discharge for removing the residual charge of the stage by releasing the operation of the monopolar electrostatic chuck that attracts the wafer to the wafer stage by electrostatic force.
【００４２】この後、有磁場マイクロ波プラズマ・エッ
チング装置を用いて実施例１と同じ条件でｎ+ 型ポリシ
リコン膜３をドライエッチングした後、第１層間絶縁膜
２のドライエッチングをたとえば エッチング装置 ヘリコン波プラズマ・エッチング装置 ｃ−Ｃ4 Ｆ8 流量 ４０ ＳＣＣＭ Ｏ2 流量 １０ ＳＣＣＭ 圧力 ０．２ Ｐａ ソース・パワー １５００ Ｗ（１３．５６ ＭＨｚ） ＲＦバイアス・パワー １８０ Ｗ（４００ ｋＨｚ） ウェハ温度 ３０ ℃ オーバーエッチング ３０ ％ の条件で行った。After that, the n + type polysilicon film 3 is dry-etched under the same conditions as in Embodiment 1 by using a magnetic field microwave plasma etching apparatus, and then the first interlayer insulating film 2 is dry-etched by, for example, an etching apparatus. Helicon wave plasma etching device c-C 4 F 8 flow rate 40 SCCM O 2 flow rate 10 SCCM pressure 0.2 Pa source power 1500 W (13.56 MHz) RF bias power 180 W (400 kHz) wafer temperature 30 ° C. Over-etching was performed under the condition of 30%.
【００４３】さらに、実施例１と同じ条件で絶縁膜９を
成膜した後、これをサイドウォール９ＳＷに加工するた
めのエッチバックを、たとえば エッチング装置 ヘリコン波プラズマ・エッチング装置 ｃ−Ｃ4 Ｆ8 流量 ４０ ＳＣＣＭ Ｏ2 流量 １０ ＳＣＣＭ 圧力 ０．２ Ｐａ ソース・パワー １５００ Ｗ（１３．５６ ＭＨｚ） ＲＦバイアス・パワー １８０ Ｗ（４００ ｋＨｚ） ウェハ温度 ２０ ℃ オーバーエッチング ２０ ％ の条件で行った。さらに、実施例１と同様に、コンタク
ト・ホール７を上層配線膜１０で埋め込んだ。Further, after forming the insulating film 9 under the same conditions as in Example 1, an etching back process for processing the insulating film 9 into the sidewall 9SW is performed by, for example, an etching apparatus helicon wave plasma etching apparatus c-C 4 F 8 Flow rate 40 SCCM O 2 Flow rate 10 SCCM Pressure 0.2 Pa Source power 1500 W (13.56 MHz) RF bias power 180 W (400 kHz) Wafer temperature 20 ° C. Overetching 20%. Further, as in Example 1, the contact hole 7 was filled with the upper wiring film 10.
【００４４】本実施例においても、サイドウォール９Ｓ
Ｗがｎ+ 型ポリシリコン膜３の加工断面を完全に被覆し
ているために、プレート電極（ｎ+ 型ポリシリコン膜
３）とビット線取出し電極（上層配線膜１０）との間の
絶縁耐圧が、従来よりも改善された。Also in this embodiment, the sidewall 9S is formed.
W To completely covers the processed cross section of the n + -type polysilicon film 3, the dielectric strength between the plate electrode (n + -type polysilicon film 3) and the bit line extraction electrode (upper wiring layer 10) However, it is an improvement over the past.
【００４５】以上、具体的な実施例を４例挙げたが、本
発明はこれらの実施例に何ら限定されるものではなく、
プラズマ源、サンプル・ウェハの構成、堆積条件、ドラ
イエッチング条件、加熱条件、プラズマ処理条件の細部
は、適宜変更および選択が可能である。Although four specific examples have been given above, the present invention is not limited to these examples.
The details of the plasma source, the structure of the sample wafer, the deposition conditions, the dry etching conditions, the heating conditions, and the plasma processing conditions can be appropriately changed and selected.
【００４６】[0046]
【発明の効果】以上の説明からも明らかなように、本発
明によれば、絶縁膜／導電膜／絶縁膜の積層構造を持つ
多層膜を貫通して接続孔を形成する自己整合コンタクト
・プロセスにおいて、接続孔の側壁面に露出する導電膜
と、該接続孔に埋め込まれるプラグとの間の絶縁耐圧を
確保することが可能となる。したがって本発明は、接続
孔形成の信頼性の向上を通じて、半導体デバイスの高集
積化，微細化，高性能化に大きく貢献するものである。As is apparent from the above description, according to the present invention, a self-aligned contact process for forming a connection hole through a multilayer film having a laminated structure of insulating film / conductive film / insulating film. In the above, it becomes possible to secure the dielectric strength voltage between the conductive film exposed on the side wall surface of the connection hole and the plug embedded in the connection hole. Therefore, the present invention greatly contributes to high integration, miniaturization, and high performance of semiconductor devices by improving the reliability of formation of connection holes.
【図１】本発明をＤＲＡＭの自己整合的なビット線コン
タクト形成に適用したプロセス例において、第１層間絶
縁膜／ｎ+ 型ポリシリコン膜／第２層間絶縁膜の積層系
である多層膜上でレジスト・パターニングを行った状態
を示す模式的断面図である。FIG. 1 is a view showing an example of a process in which the present invention is applied to a self-aligned bit line contact formation of a DRAM, in which a first interlayer insulating film / n + -type polysilicon film / second interlayer insulating film is laminated on a multilayer film. FIG. 3 is a schematic cross-sectional view showing a state in which resist patterning has been performed in FIG.
【図２】図１の第２層間絶縁膜をドライエッチングして
コンタクト・ホールを途中まで形成した状態を示す模式
的断面図である。FIG. 2 is a schematic cross-sectional view showing a state in which a contact hole is formed halfway by dry etching the second interlayer insulating film of FIG.
【図３】図２の側壁保護膜を除去した状態を示す模式的
断面図である。3 is a schematic cross-sectional view showing a state in which the side wall protective film of FIG. 2 is removed.
【図４】図３のｎ+ 型ポリシリコン膜をドライエッチン
グした状態を示す模式的断面図である。FIG. 4 is a schematic cross-sectional view showing a state where the n + type polysilicon film of FIG. 3 is dry-etched.
【図５】図４の第１層間絶縁膜をドライエッチングして
コンタクト・ホールを完成させた状態を示す模式的断面
図である。5 is a schematic cross-sectional view showing a state where a contact hole is completed by dry etching the first interlayer insulating film of FIG.
【図６】図５のコンタクト・ホールを被覆して絶縁膜を
堆積させた状態を示す模式的断面図である。FIG. 6 is a schematic cross-sectional view showing a state in which an insulating film is deposited by covering the contact hole of FIG.
【図７】図６の絶縁膜をエッチバックしてコンタクト・
ホールの側壁面にサイドウォールを形成した状態を示す
模式的断面図である。FIG. 7 is a diagram showing a contact made by etching back the insulating film of FIG.
FIG. 6 is a schematic cross-sectional view showing a state in which a sidewall is formed on the sidewall surface of the hole.
【図８】図７のコンタクト・ホールに上層配線膜を埋め
込んだ状態を示す模式的断面図である。8 is a schematic cross-sectional view showing a state where an upper wiring film is embedded in the contact hole of FIG.
【図９】従来のＤＲＡＭの自己整合的なビット線コンタ
クト形成プロセスにおいて、第１層間絶縁膜／ｎ+ 型ポ
リシリコン膜／第２層間絶縁膜の積層系である多層膜上
でレジスト・パターニングを行った状態を示す模式的断
面図である。FIG. 9 shows resist patterning on a multilayer film which is a laminated system of a first interlayer insulating film / n + type polysilicon film / second interlayer insulating film in a conventional DRAM self-aligning bit line contact forming process. It is a typical sectional view showing the state where it performed.
【図１０】図９の第２層間絶縁膜をドライエッチングし
て第１開口を形成した状態を示す模式的断面図である。10 is a schematic cross-sectional view showing a state in which a first opening is formed by dry etching the second interlayer insulating film of FIG.
【図１１】図１０のｎ+ 型ポリシリコン膜と第１層間絶
縁膜をドライエッチングして第２開口を形成し、段差付
きのコンタクト・ホールを完成させた状態を示す模式的
断面図である。FIG. 11 is a schematic cross-sectional view showing a state where the n + type polysilicon film and the first interlayer insulating film of FIG. 10 are dry-etched to form a second opening and a stepped contact hole is completed. .
【図１２】図１１のコンタクト・ホールを被覆して絶縁
膜を堆積させた状態を示す模式的断面図である。12 is a schematic cross-sectional view showing a state in which an insulating film is deposited by covering the contact hole of FIG.
【図１３】図１２の絶縁膜をエッチバックして、コンタ
クト・ホールの段差上にサイドウォールを形成した状態
を示す模式的断面図である。FIG. 13 is a schematic cross-sectional view showing a state where the insulating film of FIG. 12 is etched back to form sidewalls on the steps of the contact holes.
【図１４】図１３のコンタクト・ホールに上層配線膜を
埋め込んだ状態を示す模式的断面図である。14 is a schematic cross-sectional view showing a state where an upper wiring film is embedded in the contact hole of FIG.
１ シリコン基板 ２ 第１層間絶縁膜 ３ ｎ+ 型ポリシリコン膜 ４ 第２層間絶縁膜 ５ レジスト・パターン ７ コンタクト・ホール ８ 側壁保護膜 ９ 絶縁膜 ９ＳＷ サイドウォール １０ 上層配線膜1 Silicon Substrate 2 First Interlayer Insulating Film 3 n + Type Polysilicon Film 4 Second Interlayer Insulating Film 5 Resist Pattern 7 Contact Hole 8 Sidewall Protective Film 9 Insulating Film 9SW Sidewall 10 Upper Wiring Film
Claims (6)
膜，第２層間絶縁膜がこの順に積層された多層膜を下層
配線を被覆するごとく成膜する工程と、 前記多層膜上にエッチング・マスクを形成する工程と、 放電解離条件下でプラズマ中に遊離のイオウを発生し得
るエッチング・ガスを用い、前記エッチング・マスクを
介して上記第２層間絶縁膜をエッチングする工程と、 前記第２層間絶縁膜の加工断面に付着したイオウ系堆積
物からなる側壁保護膜を除去する工程と、 前記導電膜および前記第１層間絶縁膜を順次ドライエッ
チングして前記下層配線に臨む接続孔を開口する工程
と、 前記エッチング・マスクを除去する工程と、 前記接続孔の側壁面に絶縁膜からなるサイドウォールを
形成する工程とを有する接続孔の形成方法。1. A step of forming a multilayer film in which a first interlayer insulating film, a conductive film, and a second interlayer insulating film are laminated in this order on a substrate so as to cover a lower layer wiring, and etching on the multilayer film. A step of forming a mask; a step of etching the second interlayer insulating film through the etching mask using an etching gas capable of generating free sulfur in plasma under discharge dissociation conditions; 2. A step of removing the side wall protective film made of a sulfur-based deposit adhering to the processed cross section of the interlayer insulating film, and a dry etching of the conductive film and the first interlayer insulating film in order to open a connection hole facing the lower layer wiring. And a step of removing the etching mask, and a step of forming a sidewall made of an insulating film on a sidewall surface of the connection hole.
Ｆ2 ，ＳＦ4 ，Ｓ2 Ｆ10，Ｓ3 Ｃｌ2 ，Ｓ2 Ｃｌ2 ，Ｓ
Ｃｌ2 ，Ｓ3 Ｂｒ2 ，Ｓ2 Ｂｒ2 ，ＳＢｒ2 ，Ｈ2 Ｓか
ら選ばれる少なくとも１種類のイオウ系化合物を含む請
求項１記載の接続孔の形成方法。2. The etching gas is S 2 F 2 , S
F 2 , SF 4 , S 2 F 10 , S 3 Cl 2 , S 2 Cl 2 , S
The method of forming a connection hole according to claim 1, further comprising at least one sulfur compound selected from Cl 2 , S 3 Br 2 , S 2 Br 2 , SBr 2 and H 2 S.
用いて構成する請求項１記載の接続孔の形成方法。3. The method of forming a connection hole according to claim 1, wherein the etching mask is formed of an organic material film.
を、前記基板の温度を室温以下に制御しながら行う請求
項１記載の接続孔の形成方法。4. The method of forming a connection hole according to claim 1, wherein the dry etching of the second interlayer insulating film is performed while controlling the temperature of the substrate to be room temperature or lower.
度を９０℃以上に加熱することにより行う請求項１記載
の接続孔の形成方法。5. The method of forming a connection hole according to claim 1, wherein the removal of the side wall protection film is performed by heating the temperature of the substrate to 90 ° C. or higher.
線コンタクト用に形成する請求項１記載の接続孔の形成
方法。6. The method of forming a connection hole according to claim 1, wherein the connection hole is formed for a bit line contact of a semiconductor memory device.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7285697A JPH09129729A (en) | 1995-11-02 | 1995-11-02 | Formation of connection hole |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7285697A JPH09129729A (en) | 1995-11-02 | 1995-11-02 | Formation of connection hole |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09129729A true JPH09129729A (en) | 1997-05-16 |
Family
ID=17694867
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7285697A Withdrawn JPH09129729A (en) | 1995-11-02 | 1995-11-02 | Formation of connection hole |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09129729A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6184584B1 (en) | 1998-04-16 | 2001-02-06 | Nec Corporation | Miniaturized contact in semiconductor substrate and method for forming the same |
| JP5268112B2 (en) * | 2007-04-11 | 2013-08-21 | 株式会社アルバック | Dry etching method |
| WO2022230414A1 (en) * | 2021-04-28 | 2022-11-03 | ソニーセミコンダクタソリューションズ株式会社 | Semiconductor device and etching method |
-
1995
- 1995-11-02 JP JP7285697A patent/JPH09129729A/en not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6184584B1 (en) | 1998-04-16 | 2001-02-06 | Nec Corporation | Miniaturized contact in semiconductor substrate and method for forming the same |
| JP5268112B2 (en) * | 2007-04-11 | 2013-08-21 | 株式会社アルバック | Dry etching method |
| WO2022230414A1 (en) * | 2021-04-28 | 2022-11-03 | ソニーセミコンダクタソリューションズ株式会社 | Semiconductor device and etching method |
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| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20030107 |