JPH09115866A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH09115866A JPH09115866A JP7268160A JP26816095A JPH09115866A JP H09115866 A JPH09115866 A JP H09115866A JP 7268160 A JP7268160 A JP 7268160A JP 26816095 A JP26816095 A JP 26816095A JP H09115866 A JPH09115866 A JP H09115866A
- Authority
- JP
- Japan
- Prior art keywords
- conductor
- forming
- groove
- semiconductor device
- insulating layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
- H01L21/76882—Reflowing or applying of pressure to better fill the contact hole
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Electrodes Of Semiconductors (AREA)
- Mechanical Treatment Of Semiconductor (AREA)
Abstract
(57)【要約】
【課題】 欠陥の少ない電極配線を歩留まり良く形成す
ることができる半導体装置の製造方法を得る。 【解決手段】 半導体基板１上に形成された半導体素子
２上に絶縁層３を形成し、この絶縁層３に必要に応じて
接続孔４０を有する溝４を形成し、溝４の低面及び絶縁
層３の表面の上にバリア層５を形成し、溝４及び絶縁層
３の上に導電体６を形成し、高温高圧の印加により溝４
内へ導電体６を埋め込む。その後、溝４内にのみ導電体
６を残すように、ＣＭＰ法による研磨を行い、導電体６
を含む配線８を形成する。
ることができる半導体装置の製造方法を得る。 【解決手段】 半導体基板１上に形成された半導体素子
２上に絶縁層３を形成し、この絶縁層３に必要に応じて
接続孔４０を有する溝４を形成し、溝４の低面及び絶縁
層３の表面の上にバリア層５を形成し、溝４及び絶縁層
３の上に導電体６を形成し、高温高圧の印加により溝４
内へ導電体６を埋め込む。その後、溝４内にのみ導電体
６を残すように、ＣＭＰ法による研磨を行い、導電体６
を含む配線８を形成する。
Description
【０００１】
【発明の属する技術分野】この発明は半導体装置の製造
方法に係わり、特に、絶縁層に形成され、必要に応じ電
極を有する配線（以下、電極配線という）の形成方法に
関するものである。
方法に係わり、特に、絶縁層に形成され、必要に応じ電
極を有する配線（以下、電極配線という）の形成方法に
関するものである。
【０００２】
【従来の技術】近年、半導体素子の微細化に伴い、半導
体基板の一主面に形成された導電性を有する拡散層叉は
半導体素子の上部に形成された金属膜等からなる第１の
導電層と、絶縁層を挟んでその上層に位置する金属膜等
からなる第２の導電層との電気的な接続のために、絶縁
層に形成された接続孔においてもそのサイズが微細化さ
れてきている。
体基板の一主面に形成された導電性を有する拡散層叉は
半導体素子の上部に形成された金属膜等からなる第１の
導電層と、絶縁層を挟んでその上層に位置する金属膜等
からなる第２の導電層との電気的な接続のために、絶縁
層に形成された接続孔においてもそのサイズが微細化さ
れてきている。
【０００３】これら接続孔の微細化に伴い、接続孔のア
スペクト比（接続孔の径に対する高さの比）が大きくな
るため、スパッタ法で形成した第２の導電層により、接
続孔内部に空間を残した状態でその空間の上部を塞いだ
後、高温高圧の雰囲気に保持することにより上記接続孔
へ第２の導電層を埋め込むことで、第１の導電層と第２
の導電層の電気的接続を行うことが検討されてきてい
る。
スペクト比（接続孔の径に対する高さの比）が大きくな
るため、スパッタ法で形成した第２の導電層により、接
続孔内部に空間を残した状態でその空間の上部を塞いだ
後、高温高圧の雰囲気に保持することにより上記接続孔
へ第２の導電層を埋め込むことで、第１の導電層と第２
の導電層の電気的接続を行うことが検討されてきてい
る。
【０００４】上記のような、スパッタ法で形成した第２
の導電層により、接続孔内部に空間を残した状態でその
空間の上部を塞いだ後、高温高圧の雰囲気に保持するこ
とにより上記接続孔へ第２の導電層を埋め込むことで、
半導体素子の上部に形成された第１の導電層と第２の導
電層との電気的接続を行う半導体装置の製造方法、例え
ば特表平７−５０３１０６号公報に示された方法につい
て図１０ないし図１４に従って説明する。
の導電層により、接続孔内部に空間を残した状態でその
空間の上部を塞いだ後、高温高圧の雰囲気に保持するこ
とにより上記接続孔へ第２の導電層を埋め込むことで、
半導体素子の上部に形成された第１の導電層と第２の導
電層との電気的接続を行う半導体装置の製造方法、例え
ば特表平７−５０３１０６号公報に示された方法につい
て図１０ないし図１４に従って説明する。
【０００５】まず、図１０に示すように、半導体素子１
０の上部に第１の導電層１１を形成し、その上に絶縁層
１２を形成し、この絶縁層１２に接続孔１３を形成す
る。次に、図１１に示すように、スパッタ法により上記
絶縁層１２上および接続孔１３内部に第２の導電層１４
を蒸着する。この時、図に示されるように、接続孔１３
の側壁１３ａおよび底面１３ｂに蒸着される第２の導電
層１４の厚さは、絶縁層１２の表面を覆う第２の導電層
１４の厚さに比べて薄くなる。そして、第２の導電層１
４のスパッタ法による蒸着を続けると、接続孔１３上の
第２導電層１４の間隙１５が狭くなる。
０の上部に第１の導電層１１を形成し、その上に絶縁層
１２を形成し、この絶縁層１２に接続孔１３を形成す
る。次に、図１１に示すように、スパッタ法により上記
絶縁層１２上および接続孔１３内部に第２の導電層１４
を蒸着する。この時、図に示されるように、接続孔１３
の側壁１３ａおよび底面１３ｂに蒸着される第２の導電
層１４の厚さは、絶縁層１２の表面を覆う第２の導電層
１４の厚さに比べて薄くなる。そして、第２の導電層１
４のスパッタ法による蒸着を続けると、接続孔１３上の
第２導電層１４の間隙１５が狭くなる。
【０００６】更に、スパッタ法により第２の導電層１４
の蒸着を続けると、図１２に示すように、接続孔１３の
内部に空間１６を残した状態で、接続孔１３上の第２導
電層１４の間隙１５が塞がる。次に、高圧の雰囲気に保
持することにより、図１３に示されるようになるまで接
続孔１３へ第２の導電層１４を埋め込む。更に、図１４
に示すように、第２の導電層１４をエッチングすること
により配線１７を形成する。
の蒸着を続けると、図１２に示すように、接続孔１３の
内部に空間１６を残した状態で、接続孔１３上の第２導
電層１４の間隙１５が塞がる。次に、高圧の雰囲気に保
持することにより、図１３に示されるようになるまで接
続孔１３へ第２の導電層１４を埋め込む。更に、図１４
に示すように、第２の導電層１４をエッチングすること
により配線１７を形成する。
【０００７】上記の半導体装置の製造方法においては、
スパッタ法で形成した第２の導電層１４により接続孔１
３内部に空間１６を残してその空間１６の上部を塞いだ
後、高温高圧の印加により上記接続孔１３へ第２の導電
層１４を埋め込んでいるので、接続孔１３を介して第１
の導電層１１と第２の導電層１４の電気的接続が可能と
なる。
スパッタ法で形成した第２の導電層１４により接続孔１
３内部に空間１６を残してその空間１６の上部を塞いだ
後、高温高圧の印加により上記接続孔１３へ第２の導電
層１４を埋め込んでいるので、接続孔１３を介して第１
の導電層１１と第２の導電層１４の電気的接続が可能と
なる。
【０００８】
【発明が解決しようとする課題】しかるに、このような
半導体装置の製造方法においては、第２の導電体１４を
含む配線１７を形成するにはエッチングが必要であり、
この方法により得られた配線１７は欠陥が多く歩留まり
も悪かった。
半導体装置の製造方法においては、第２の導電体１４を
含む配線１７を形成するにはエッチングが必要であり、
この方法により得られた配線１７は欠陥が多く歩留まり
も悪かった。
【０００９】この発明は、上記した点に鑑みてなされた
ものであり、欠陥の少ない電極配線を歩留まり良く形成
することを目的とするものである。
ものであり、欠陥の少ない電極配線を歩留まり良く形成
することを目的とするものである。
【００１０】
【００１１】この発明に係る半導体装置の製造方法は、
半導体基板叉は半導体基板上に形成された半導体素子上
に絶縁層を形成する工程と、上記絶縁層に必要に応じて
底部に接続孔を有する溝を形成する工程と、上記溝上に
導電体を形成する工程と、上記導電体に高温及び高圧を
加えることにより上記溝に上記導電体を埋め込む工程
と、上記導電体の一部をＣＭＰ法で削除することにより
上記導電体を有する電極配線を形成する工程とを具備す
るものである。
半導体基板叉は半導体基板上に形成された半導体素子上
に絶縁層を形成する工程と、上記絶縁層に必要に応じて
底部に接続孔を有する溝を形成する工程と、上記溝上に
導電体を形成する工程と、上記導電体に高温及び高圧を
加えることにより上記溝に上記導電体を埋め込む工程
と、上記導電体の一部をＣＭＰ法で削除することにより
上記導電体を有する電極配線を形成する工程とを具備す
るものである。
【００１２】また、半導体基板叉は半導体基板上に形成
された半導体素子上に絶縁層を形成する工程と、上記絶
縁層に必要に応じて底部に接続孔を有する溝を形成する
工程と、上記溝上に導電体を形成する工程と、上記導電
体に３００〜８５０゜Ｃの温度及び５００〜９００ｂａ
ｒの圧力を加えることにより上記溝に上記導電体を埋め
込む工程と、上記導電体の一部をＣＭＰ法で削除するこ
とにより上記導電体を有する電極配線を形成する工程と
を具備するものである。
された半導体素子上に絶縁層を形成する工程と、上記絶
縁層に必要に応じて底部に接続孔を有する溝を形成する
工程と、上記溝上に導電体を形成する工程と、上記導電
体に３００〜８５０゜Ｃの温度及び５００〜９００ｂａ
ｒの圧力を加えることにより上記溝に上記導電体を埋め
込む工程と、上記導電体の一部をＣＭＰ法で削除するこ
とにより上記導電体を有する電極配線を形成する工程と
を具備するものである。
【００１３】
実施の形態１．以下に、この発明の実施の形態１につい
て図１ないし図９に基づいて説明する。図１ないし図９
は本実施の形態１を示す半導体装置を工程順に示したも
のである。まず図１に示すように、例えばシリコン基板
からなる半導体基板１上に形成され、シリコン酸化膜等
からなる絶縁層、および、例えばＡｌ−０．５ｗｔ％Ｃ
ｕ合金からなる配線層等を備えた半導体素子２上に、例
えばＴＥＯＳあるいはシランを原材料としたプラズマＣ
ＶＤ若しくは常圧ＣＶＤ等の方法により形成したシリコ
ン酸化膜と有機ＳＯＧあるいは無機ＳＯＧの組み合わせ
等からなる絶縁層３を形成する。
て図１ないし図９に基づいて説明する。図１ないし図９
は本実施の形態１を示す半導体装置を工程順に示したも
のである。まず図１に示すように、例えばシリコン基板
からなる半導体基板１上に形成され、シリコン酸化膜等
からなる絶縁層、および、例えばＡｌ−０．５ｗｔ％Ｃ
ｕ合金からなる配線層等を備えた半導体素子２上に、例
えばＴＥＯＳあるいはシランを原材料としたプラズマＣ
ＶＤ若しくは常圧ＣＶＤ等の方法により形成したシリコ
ン酸化膜と有機ＳＯＧあるいは無機ＳＯＧの組み合わせ
等からなる絶縁層３を形成する。
【００１４】次に図２に示すように、上記絶縁層３に、
必要に応じて接続孔４０を有する溝４を写真製版技術な
どを用い形成する。具体的には、例えば、写真製版工程
により、まず配線パターンのみに対応する溝４１を形成
し、次に接続孔４０を形成する。
必要に応じて接続孔４０を有する溝４を写真製版技術な
どを用い形成する。具体的には、例えば、写真製版工程
により、まず配線パターンのみに対応する溝４１を形成
し、次に接続孔４０を形成する。
【００１５】次に、上記溝４の形成後、上記製造中の半
導体装置の表面に吸着している水、窒素、水素あるいは
その他の有機物等を加熱除去（以下、脱ガスと呼ぶ。）
する。具体的には、１〜２ＴｏｒｒのＡｒ等の不活性ガ
ス雰囲気中で、２５０〜５００゜Ｃの温度で、６０〜３
００秒間加熱することにより行う。ここで、必要であれ
ば、１０ー5Ｔｏｒｒ以下の高真空を保持した状態（以
下、この状態を真空連続と呼ぶ。）で、半導体素子２の
表面の一部であり、上記接続孔４０の底面に相当する部
分２ａ上に形成されている自然酸化膜４ａをスパッタエ
ッチ等の方法を用いて除去する。具体的には、ＩＣＰ
（ＩｎｄｕｃｔｉｖｅＣｏｕｐｌｅｄ Ｐｌａｓｍａ）
による低ダメージエッチングを用い、０．５〜１．５ｍ
ＴｏｒｒのＡｒ雰囲気、３００〜５００ＷのＩＣＰパワ
ー、１００〜４５０Ｖのバイアス電圧の条件により、Ｓ
ｉ酸化膜に換算して５０〜３００Å相当除去する。
導体装置の表面に吸着している水、窒素、水素あるいは
その他の有機物等を加熱除去（以下、脱ガスと呼ぶ。）
する。具体的には、１〜２ＴｏｒｒのＡｒ等の不活性ガ
ス雰囲気中で、２５０〜５００゜Ｃの温度で、６０〜３
００秒間加熱することにより行う。ここで、必要であれ
ば、１０ー5Ｔｏｒｒ以下の高真空を保持した状態（以
下、この状態を真空連続と呼ぶ。）で、半導体素子２の
表面の一部であり、上記接続孔４０の底面に相当する部
分２ａ上に形成されている自然酸化膜４ａをスパッタエ
ッチ等の方法を用いて除去する。具体的には、ＩＣＰ
（ＩｎｄｕｃｔｉｖｅＣｏｕｐｌｅｄ Ｐｌａｓｍａ）
による低ダメージエッチングを用い、０．５〜１．５ｍ
ＴｏｒｒのＡｒ雰囲気、３００〜５００ＷのＩＣＰパワ
ー、１００〜４５０Ｖのバイアス電圧の条件により、Ｓ
ｉ酸化膜に換算して５０〜３００Å相当除去する。
【００１６】次に図３に示すように、真空連続で、半導
体素子２の表面の一部であり、上記溝４の底面及び絶縁
層３の表面の上にスパッタ法を用いてバリア層５を形成
する。ここで、バリア層５は、例えば、ＴｉＮ／Ｔｉ：
１０００Å／１５０Å、ＴｉＮ／Ｔｉ：１０００Å／２
００Å、ＴｉＮ／Ｔｉ：５００Å／１５０ÅまたはＴｉ
Ｎ／Ｔｉ：５００Å／２００Åからなるバリアメタル層
で構成される。また、この成膜時における半導体基板１
の加熱温度は、例えば５０〜５００゜Ｃであれば良い。
体素子２の表面の一部であり、上記溝４の底面及び絶縁
層３の表面の上にスパッタ法を用いてバリア層５を形成
する。ここで、バリア層５は、例えば、ＴｉＮ／Ｔｉ：
１０００Å／１５０Å、ＴｉＮ／Ｔｉ：１０００Å／２
００Å、ＴｉＮ／Ｔｉ：５００Å／１５０ÅまたはＴｉ
Ｎ／Ｔｉ：５００Å／２００Åからなるバリアメタル層
で構成される。また、この成膜時における半導体基板１
の加熱温度は、例えば５０〜５００゜Ｃであれば良い。
【００１７】次に、図４に示すように、真空連続で、溝
４及び絶縁層３の上に例えば純Ｃｕからなる導電体６を
形成する。具体的には、例えば、１〜１０ｍＴｏｒｒの
Ａｒガス雰囲気、５〜２０ｋＷのパワー、２５〜１５０
゜Ｃの加熱温度でスパッタ法によりまず５０〜２００ｎ
ｍ成膜する。続いて３００〜４５０゜Ｃの加熱温度でス
パッタ法により所望の膜厚まで成膜する。ここで、半導
体基板１の最高到達温度は６００゜Ｃとする。また、導
電体６の膜厚は接続孔４０の径の１．２倍以上３μｍ以
下とする。この時、溝４内に空間７が形成されることが
あるが、ここでは問題としない。ここで、導電体６の形
成において、成膜初期において加熱温度を低温とする理
由は以下のとおりである。成膜時に半導体基板１がプラ
ズマ雰囲気に曝されると、加熱温度より半導体基板１の
実際の温度が上昇し、溝４の側壁あるいはバリア層５か
らガスが生じ、そのため、このガスにより導電体６は酸
化もしくは窒化してしまい埋め込み特性が悪化する。そ
のため、最初に、導電体６を低温で５０〜２００ｎｍ形
成することにより溝４の側壁およびバリア層５を導電体
６で覆い、ガスの発生を抑止し、その後、半導体基板１
を加熱しながら結晶性の良い導電体６を形成する。
４及び絶縁層３の上に例えば純Ｃｕからなる導電体６を
形成する。具体的には、例えば、１〜１０ｍＴｏｒｒの
Ａｒガス雰囲気、５〜２０ｋＷのパワー、２５〜１５０
゜Ｃの加熱温度でスパッタ法によりまず５０〜２００ｎ
ｍ成膜する。続いて３００〜４５０゜Ｃの加熱温度でス
パッタ法により所望の膜厚まで成膜する。ここで、半導
体基板１の最高到達温度は６００゜Ｃとする。また、導
電体６の膜厚は接続孔４０の径の１．２倍以上３μｍ以
下とする。この時、溝４内に空間７が形成されることが
あるが、ここでは問題としない。ここで、導電体６の形
成において、成膜初期において加熱温度を低温とする理
由は以下のとおりである。成膜時に半導体基板１がプラ
ズマ雰囲気に曝されると、加熱温度より半導体基板１の
実際の温度が上昇し、溝４の側壁あるいはバリア層５か
らガスが生じ、そのため、このガスにより導電体６は酸
化もしくは窒化してしまい埋め込み特性が悪化する。そ
のため、最初に、導電体６を低温で５０〜２００ｎｍ形
成することにより溝４の側壁およびバリア層５を導電体
６で覆い、ガスの発生を抑止し、その後、半導体基板１
を加熱しながら結晶性の良い導電体６を形成する。
【００１８】次に、図５に示すように、真空連続で、導
電体６を高温高圧の下で保持することにより空間７は消
滅し、導電体６で溝４が満たされる。具体的には、Ａｒ
等の不活性ガス雰囲気で、３５０〜７５０゜Ｃの温度、
６５０〜９００ｂａｒの圧力で１〜２０分保持する。
電体６を高温高圧の下で保持することにより空間７は消
滅し、導電体６で溝４が満たされる。具体的には、Ａｒ
等の不活性ガス雰囲気で、３５０〜７５０゜Ｃの温度、
６５０〜９００ｂａｒの圧力で１〜２０分保持する。
【００１９】次に、図６に示すように、溝４内にのみ導
電体６が残るようにＣＭＰ法による研磨を行い、導電体
６を含む電極配線８を形成する。ここで、ＣＭＰのエッ
チャントには例えばプロピオン酸とＨ2 Ｏ2 を用いる。
電体６が残るようにＣＭＰ法による研磨を行い、導電体
６を含む電極配線８を形成する。ここで、ＣＭＰのエッ
チャントには例えばプロピオン酸とＨ2 Ｏ2 を用いる。
【００２０】次に、必要であれば、ＣＭＰを用いた研磨
後、図７に示すように電極配線８及び絶縁層３上に例え
ばＴｉからなる反射防止膜９を形成し、次に、図８に示
すように、通常の写真製版技術を用い、電極配線８上に
のみ反射防止膜９を残す。
後、図７に示すように電極配線８及び絶縁層３上に例え
ばＴｉからなる反射防止膜９を形成し、次に、図８に示
すように、通常の写真製版技術を用い、電極配線８上に
のみ反射防止膜９を残す。
【００２１】上記の半導体装置の製造方法においては、
高温高圧の下で溝４に導電体６を埋め込み、その後、Ｃ
ＭＰ法により上記溝４内にのみ導電体６が残るように研
磨したので、欠陥の少ない電極配線を歩留まり良く形成
することができ、しかも、高温高圧を印加することで、
導電体６のグレインが大きく、かつ、表面の平坦性の良
い電極配線が形成できる。
高温高圧の下で溝４に導電体６を埋め込み、その後、Ｃ
ＭＰ法により上記溝４内にのみ導電体６が残るように研
磨したので、欠陥の少ない電極配線を歩留まり良く形成
することができ、しかも、高温高圧を印加することで、
導電体６のグレインが大きく、かつ、表面の平坦性の良
い電極配線が形成できる。
【００２２】叉、本実施の形態１においては、半導体基
板１上に形成された半導体素子２のさらに上の絶縁層３
に溝４を形成しているが、半導体基板１のすぐ上に絶縁
層３を形成し、そこに溝４を形成しても良い。この場合
にも、上記と同様の効果を得られることとなる。
板１上に形成された半導体素子２のさらに上の絶縁層３
に溝４を形成しているが、半導体基板１のすぐ上に絶縁
層３を形成し、そこに溝４を形成しても良い。この場合
にも、上記と同様の効果を得られることとなる。
【００２３】叉、本実施の形態１においては、脱ガス工
程、自然酸化膜４ａの除去工程、バリア層５の形成工程
及び導電体６の形成工程の各々の工程の間は、真空連続
で、かつ、冷却をせずに進めている。しかし、各工程間
において、真空連続で、かつ、半導体基板１を２５〜２
００゜Ｃに冷却しても良い。さらに、バリア層５の形成
工程前の各工程間において、上記冷却を行っている場合
は当該バリア層形成工程は２５〜２００゜Ｃの下で行
い、冷却を行わなかった場合には３００〜６００゜Ｃの
下で行う。加えて、導電体６の形成工程前の各工程間に
おいて、上記冷却を行っている場合は当該導電体６の形
成工程は２５〜２００゜Ｃの下で行い、冷却を行わなか
った場合には３００〜６００゜Ｃの下で行う。ここで、
これらの場合にも、上記と同様の効果を得られることと
なる。
程、自然酸化膜４ａの除去工程、バリア層５の形成工程
及び導電体６の形成工程の各々の工程の間は、真空連続
で、かつ、冷却をせずに進めている。しかし、各工程間
において、真空連続で、かつ、半導体基板１を２５〜２
００゜Ｃに冷却しても良い。さらに、バリア層５の形成
工程前の各工程間において、上記冷却を行っている場合
は当該バリア層形成工程は２５〜２００゜Ｃの下で行
い、冷却を行わなかった場合には３００〜６００゜Ｃの
下で行う。加えて、導電体６の形成工程前の各工程間に
おいて、上記冷却を行っている場合は当該導電体６の形
成工程は２５〜２００゜Ｃの下で行い、冷却を行わなか
った場合には３００〜６００゜Ｃの下で行う。ここで、
これらの場合にも、上記と同様の効果を得られることと
なる。
【００２４】叉、本実施の形態１においては、脱ガスを
１〜２ＴｏｒｒのＡｒ等の不活性ガス雰囲気中で、２５
０〜５００゜Ｃの温度で、６０〜３００秒間加熱するこ
とにより行っているが、１〜１０ＴｏｒｒのＡｒ等の不
活性ガス雰囲気中で、２００〜６００゜Ｃの温度で、３
０〜６００秒間加熱することにより行っても良い。この
場合にも、上記と同様の効果を得られることとなる。
１〜２ＴｏｒｒのＡｒ等の不活性ガス雰囲気中で、２５
０〜５００゜Ｃの温度で、６０〜３００秒間加熱するこ
とにより行っているが、１〜１０ＴｏｒｒのＡｒ等の不
活性ガス雰囲気中で、２００〜６００゜Ｃの温度で、３
０〜６００秒間加熱することにより行っても良い。この
場合にも、上記と同様の効果を得られることとなる。
【００２５】叉、本実施の形態１においては、自然酸化
膜４ａを０．５〜１．５ｍＴｏｒｒのＡｒ雰囲気、３０
０〜５００ＷのＩＣＰパワー、１００〜４５０Ｖのバイ
アス電圧の条件により、Ｓｉ酸化膜に換算して５０〜３
００Å相当除去しているが、０．１〜５ｍＴｏｒｒのＡ
ｒ雰囲気、１００〜６００ＷのＩＣＰパワー、５０〜６
００Ｖのバイアス電圧の条件により、Ｓｉ酸化膜に換算
して３０〜４００Å相当除去しても良い。さらに、半導
体素子２と電極配線８の電気的接続に問題を起こさない
限り、自然酸化膜４ａの除去工程を省略しても良い。こ
こで、これらの場合にも、上記と同様の効果を得られる
こととなる。
膜４ａを０．５〜１．５ｍＴｏｒｒのＡｒ雰囲気、３０
０〜５００ＷのＩＣＰパワー、１００〜４５０Ｖのバイ
アス電圧の条件により、Ｓｉ酸化膜に換算して５０〜３
００Å相当除去しているが、０．１〜５ｍＴｏｒｒのＡ
ｒ雰囲気、１００〜６００ＷのＩＣＰパワー、５０〜６
００Ｖのバイアス電圧の条件により、Ｓｉ酸化膜に換算
して３０〜４００Å相当除去しても良い。さらに、半導
体素子２と電極配線８の電気的接続に問題を起こさない
限り、自然酸化膜４ａの除去工程を省略しても良い。こ
こで、これらの場合にも、上記と同様の効果を得られる
こととなる。
【００２６】叉、本実施の形態１においては、バリア層
５は、ＴｉＮ／Ｔｉ：１０００Å／１５０Å、ＴｉＮ／
Ｔｉ：１０００Å／２００Å、ＴｉＮ／Ｔｉ：５００Å
／１５０ÅまたはＴｉＮ／Ｔｉ：５００Å／２００Åの
いずれか１つとして形成されているが、ＴｉＮ／Ｔｉ：
１００〜１０００Å／２０〜５００Åを満たすものとし
て形成しても良い。この場合にも、上記と同様の効果を
得られることとなる。
５は、ＴｉＮ／Ｔｉ：１０００Å／１５０Å、ＴｉＮ／
Ｔｉ：１０００Å／２００Å、ＴｉＮ／Ｔｉ：５００Å
／１５０ÅまたはＴｉＮ／Ｔｉ：５００Å／２００Åの
いずれか１つとして形成されているが、ＴｉＮ／Ｔｉ：
１００〜１０００Å／２０〜５００Åを満たすものとし
て形成しても良い。この場合にも、上記と同様の効果を
得られることとなる。
【００２７】叉、本実施の形態１においては、バリア層
５をＴｉＮ／Ｔｉ構造としているが、ＴｉもしくはＴｉ
／ＴｉＮ／Ｔｉ構造を用いても良い。具体的には、例え
ば、Ｔｉ；２０〜５００ÅもしくはＴｉ／ＴｉＮ／Ｔ
ｉ：２０〜５００Å／１００〜１５００Å／２０〜５０
０Åとしても良い。同様に、Ｔｉ、Ｗ、ＴａもしくはＴ
ｉＷ叉はこれらの窒化物、さらには、これらを積層した
複合膜を用いても良い。叉、バリア層５の形成に用いる
スパッタ法として、カバレッジの向上のため、コリメー
ションスパッタ法、低圧スパッタ法叉は遠距離スパッタ
法を用いても良い。具体的には、例えば、コリメーショ
ンスパッタ法においては、スパッタ時において、１〜８
ｍＴｏｒｒの圧力、８〜２０ｋＷのパワー、Ｎ2 ／Ｎ2
＋Ａｒ流量比が０．２〜０．９のガス雰囲気、およびコ
リメータのアスペクト比がコリメータの開口部の直径：
長さが１：１〜１：１．７５の条件を用いる。また、例
えば、低圧スパッタ法においては、スパッタ時におい
て、０．２〜５ｍＴｏｒｒの圧力、１〜２０ｋＷのパワ
ー、Ｎ2 ／Ｎ2 ＋Ａｒ流量比が０．１〜０．９のガス雰
囲気を用いる。また、例えば、遠距離スパッタ法におい
ては、スパッタ時において、０．２〜８ｍＴｏｒｒの圧
力、８〜２０ｋＷのパワー、Ｎ2 ／Ｎ2 ＋Ａｒ流量比が
０．１〜０．９のガス雰囲気、および半導体基板１とス
パッタターゲットの距離が４０〜４００ｍｍの条件を用
いる。ここで、これらの場合にも、上記と同様の効果を
得られることとなる。
５をＴｉＮ／Ｔｉ構造としているが、ＴｉもしくはＴｉ
／ＴｉＮ／Ｔｉ構造を用いても良い。具体的には、例え
ば、Ｔｉ；２０〜５００ÅもしくはＴｉ／ＴｉＮ／Ｔ
ｉ：２０〜５００Å／１００〜１５００Å／２０〜５０
０Åとしても良い。同様に、Ｔｉ、Ｗ、ＴａもしくはＴ
ｉＷ叉はこれらの窒化物、さらには、これらを積層した
複合膜を用いても良い。叉、バリア層５の形成に用いる
スパッタ法として、カバレッジの向上のため、コリメー
ションスパッタ法、低圧スパッタ法叉は遠距離スパッタ
法を用いても良い。具体的には、例えば、コリメーショ
ンスパッタ法においては、スパッタ時において、１〜８
ｍＴｏｒｒの圧力、８〜２０ｋＷのパワー、Ｎ2 ／Ｎ2
＋Ａｒ流量比が０．２〜０．９のガス雰囲気、およびコ
リメータのアスペクト比がコリメータの開口部の直径：
長さが１：１〜１：１．７５の条件を用いる。また、例
えば、低圧スパッタ法においては、スパッタ時におい
て、０．２〜５ｍＴｏｒｒの圧力、１〜２０ｋＷのパワ
ー、Ｎ2 ／Ｎ2 ＋Ａｒ流量比が０．１〜０．９のガス雰
囲気を用いる。また、例えば、遠距離スパッタ法におい
ては、スパッタ時において、０．２〜８ｍＴｏｒｒの圧
力、８〜２０ｋＷのパワー、Ｎ2 ／Ｎ2 ＋Ａｒ流量比が
０．１〜０．９のガス雰囲気、および半導体基板１とス
パッタターゲットの距離が４０〜４００ｍｍの条件を用
いる。ここで、これらの場合にも、上記と同様の効果を
得られることとなる。
【００２８】叉、本実施の形態１においては、バリア層
５の形成方法としてスパッタ法を用いているが、ＴｉＣ
ｌ4 等またはＴｉを含む有機系のガスを原材料ガスとし
たＣＶＤ法を用いても良い。さらに、スパッタ法を用い
て形成した膜とＣＶＤ法を用いて形成した膜の複合膜で
あっても良い。さらに、このＣＶＤ法を用いてバリア層
５を形成した場合、当該製造中の半導体装置を一旦大気
に曝し、これを脱ガスし、上記スパッタ法を用いて上記
バリア層５上にさらにバリア層を積層しても良い。ここ
で、これらの場合にも、上記と同様の効果を得られるこ
ととなる。
５の形成方法としてスパッタ法を用いているが、ＴｉＣ
ｌ4 等またはＴｉを含む有機系のガスを原材料ガスとし
たＣＶＤ法を用いても良い。さらに、スパッタ法を用い
て形成した膜とＣＶＤ法を用いて形成した膜の複合膜で
あっても良い。さらに、このＣＶＤ法を用いてバリア層
５を形成した場合、当該製造中の半導体装置を一旦大気
に曝し、これを脱ガスし、上記スパッタ法を用いて上記
バリア層５上にさらにバリア層を積層しても良い。ここ
で、これらの場合にも、上記と同様の効果を得られるこ
ととなる。
【００２９】叉、本実施の形態１においては、バリア層
５を形成しているが、バリア層５は形成しなくても良
い。この場合にも、上記と同様の効果を得られることと
なる。
５を形成しているが、バリア層５は形成しなくても良
い。この場合にも、上記と同様の効果を得られることと
なる。
【００３０】叉、本実施の形態１においては、導電体６
であるＣｕの形成にスパッタ法を用いているが、このＣ
ｕをＣＶＤ法を用いて形成しても良い。このとき、材料
ガスとしてＣｕ（ＨＦＡ）ＴＭＶＳを用い、基板加熱温
度は１００〜３００゜Ｃとする。この場合にも、上記と
同様の効果を得られることとなる。
であるＣｕの形成にスパッタ法を用いているが、このＣ
ｕをＣＶＤ法を用いて形成しても良い。このとき、材料
ガスとしてＣｕ（ＨＦＡ）ＴＭＶＳを用い、基板加熱温
度は１００〜３００゜Ｃとする。この場合にも、上記と
同様の効果を得られることとなる。
【００３１】叉、本実施の形態１においては、導電体６
の厚さを接続孔４０の直径の１．２倍以上３μｍ以下と
しているが、接続孔４０の直径の０．８倍以上５μｍ以
下としても良い。ここで、これらの場合にも、上記と同
様の効果を得られることとなる。
の厚さを接続孔４０の直径の１．２倍以上３μｍ以下と
しているが、接続孔４０の直径の０．８倍以上５μｍ以
下としても良い。ここで、これらの場合にも、上記と同
様の効果を得られることとなる。
【００３２】叉、本実施の形態１においては、導電層６
として純Ｃｕを用いているが、Ｃｕに対してＡｌ，Ｔ
ｉ，Ｓｃ，Ｐｄ，Ｓｉ，Ｔａ，Ｍｎ，Ｍｇ，Ｎｂ，Ｃ
ｒ，Ｃｏ，Ｎｉ，Ａｇ，Ｐｔ，Ｗ，Ａｕ，Ｖを０．０１
〜２％含むものであれば良く、また、Ｃｕに対して上記
の元素を２種類以上それぞれ０．０１〜２％含むもので
あっても良い。さらに、上記Ｃｕの代わりに、導電体６
の主成分をＡｌ，ＡｇまたはＰｔとしても良い。加え
て、導電体６を純Ａｌ、純Ａｇまたは純Ｐｔとしても良
い。叉、ここで、導電体６の主成分をＡｌをとする合金
を用いる場合、このＡｌをＣＶＤ法により形成しても良
く、例えば、材料ガスとしてＤＭＡＨ、基板加熱温度と
して２００〜３００゜Ｃを用いても良い。さらに、この
場合、Ａｌ以外の添加元素は、ＣＶＤ法による形成時に
その元素を含有するガスを混合することにより添加して
も良いし、添加元素のみをスパッタ法にて成膜した後、
ＡｌをＣＶＤ法を用い形成し、アニールすることにより
反応させても良い。ここで、これらの場合にも、上記と
同様の効果を得られることとなる。
として純Ｃｕを用いているが、Ｃｕに対してＡｌ，Ｔ
ｉ，Ｓｃ，Ｐｄ，Ｓｉ，Ｔａ，Ｍｎ，Ｍｇ，Ｎｂ，Ｃ
ｒ，Ｃｏ，Ｎｉ，Ａｇ，Ｐｔ，Ｗ，Ａｕ，Ｖを０．０１
〜２％含むものであれば良く、また、Ｃｕに対して上記
の元素を２種類以上それぞれ０．０１〜２％含むもので
あっても良い。さらに、上記Ｃｕの代わりに、導電体６
の主成分をＡｌ，ＡｇまたはＰｔとしても良い。加え
て、導電体６を純Ａｌ、純Ａｇまたは純Ｐｔとしても良
い。叉、ここで、導電体６の主成分をＡｌをとする合金
を用いる場合、このＡｌをＣＶＤ法により形成しても良
く、例えば、材料ガスとしてＤＭＡＨ、基板加熱温度と
して２００〜３００゜Ｃを用いても良い。さらに、この
場合、Ａｌ以外の添加元素は、ＣＶＤ法による形成時に
その元素を含有するガスを混合することにより添加して
も良いし、添加元素のみをスパッタ法にて成膜した後、
ＡｌをＣＶＤ法を用い形成し、アニールすることにより
反応させても良い。ここで、これらの場合にも、上記と
同様の効果を得られることとなる。
【００３３】叉、本実施の形態１においては、導電層６
を高温高圧の下で保持することにより溝４内に埋め込む
が、具体的には、例えば、３００〜８５０゜Ｃの温度、
５００〜９００ｂａｒの圧力で１〜４０分保持するとい
う条件を用いても良い。さらに、この高温高圧印加時
に、Ａｒ等の不活性ガス雰囲気を用いているが、導電体
６が純銅叉はＣｕを主成分とする合金からなる場合は、
不活性ガスの他に酸素を２〜３０％含む酸化性雰囲気、
水素を２〜３０％含有した還元性の雰囲気、叉は酸素及
び窒素をともに含有した酸化還元性雰囲気を用いても良
い。ここで、これらの場合にも、上記と同様の効果を得
られることとなる。
を高温高圧の下で保持することにより溝４内に埋め込む
が、具体的には、例えば、３００〜８５０゜Ｃの温度、
５００〜９００ｂａｒの圧力で１〜４０分保持するとい
う条件を用いても良い。さらに、この高温高圧印加時
に、Ａｒ等の不活性ガス雰囲気を用いているが、導電体
６が純銅叉はＣｕを主成分とする合金からなる場合は、
不活性ガスの他に酸素を２〜３０％含む酸化性雰囲気、
水素を２〜３０％含有した還元性の雰囲気、叉は酸素及
び窒素をともに含有した酸化還元性雰囲気を用いても良
い。ここで、これらの場合にも、上記と同様の効果を得
られることとなる。
【００３４】叉、本実施の形態１においては、ＣＭＰの
エッチャントには例えば、酢酸と過酸化水素水の混合物
（酢酸：水：過酸化水素水＝０．３〜０．６：１０：
０．０１〜０．１）、酢酸（酢酸：水＝０．３〜０．
６：１０）、硝酸と過酸化水素水の混合物（硝酸：水：
過酸化水素水＝０．１〜１０：１２０：０．０１〜
１）、または過硫安と過酸化水素水の混合物（過硫安：
水：過酸化水素水＝０．１〜５：３５０：０．０１〜
０．１）を用いても良い。ここで、これらの場合にも、
上記と同様の効果を得られることとなる。
エッチャントには例えば、酢酸と過酸化水素水の混合物
（酢酸：水：過酸化水素水＝０．３〜０．６：１０：
０．０１〜０．１）、酢酸（酢酸：水＝０．３〜０．
６：１０）、硝酸と過酸化水素水の混合物（硝酸：水：
過酸化水素水＝０．１〜１０：１２０：０．０１〜
１）、または過硫安と過酸化水素水の混合物（過硫安：
水：過酸化水素水＝０．１〜５：３５０：０．０１〜
０．１）を用いても良い。ここで、これらの場合にも、
上記と同様の効果を得られることとなる。
【００３５】叉、本実施の形態１においては、反射防止
膜９はＴｉとしているが、Ｓｉの酸化物、窒化物もしく
は酸化窒化物、または、Ｔｉ、Ｔａ、Ｗ、ＴｉＷ、Ｍ
ｏ、Ｃもしくはこれらの窒化物や酸化物を用いても良
い。さらに、反射防止膜９をＣＶＤ法を用いて配線上に
選択的に形成することにより、直接図８の形状を持つも
のとしても良い。加えて、反射防止膜９がＳｉの酸化
膜、窒化物もしくは酸化窒化物の場合、図７に示すよう
に反射防止膜９を形成後、配線上にのみ形成することを
せず、絶縁層３上に積層したまま次の工程に進んでも良
い。ここで、これらの場合にも、上記と同様の効果を得
られることとなる。
膜９はＴｉとしているが、Ｓｉの酸化物、窒化物もしく
は酸化窒化物、または、Ｔｉ、Ｔａ、Ｗ、ＴｉＷ、Ｍ
ｏ、Ｃもしくはこれらの窒化物や酸化物を用いても良
い。さらに、反射防止膜９をＣＶＤ法を用いて配線上に
選択的に形成することにより、直接図８の形状を持つも
のとしても良い。加えて、反射防止膜９がＳｉの酸化
膜、窒化物もしくは酸化窒化物の場合、図７に示すよう
に反射防止膜９を形成後、配線上にのみ形成することを
せず、絶縁層３上に積層したまま次の工程に進んでも良
い。ここで、これらの場合にも、上記と同様の効果を得
られることとなる。
【００３６】叉、本実施の形態１においては、単層の配
線を形成しているが、図９に示すように、各々の配線の
形成に、実施例１に示す配線の形成方法を用いることに
より、多層配線を形成しても良い。ここで、３１は下層
の電極配線８１が形成される溝４１を有する下層の絶縁
層であり、３２は上層の電極配線８２が形成される溝４
２を有する上層の絶縁層である。ここで、これらの場合
にも、上記と同様の効果を得られることとなる。
線を形成しているが、図９に示すように、各々の配線の
形成に、実施例１に示す配線の形成方法を用いることに
より、多層配線を形成しても良い。ここで、３１は下層
の電極配線８１が形成される溝４１を有する下層の絶縁
層であり、３２は上層の電極配線８２が形成される溝４
２を有する上層の絶縁層である。ここで、これらの場合
にも、上記と同様の効果を得られることとなる。
【００３７】
【発明の効果】この発明に係る半導体装置の製造方法
は、欠陥の少ない電極配線を歩留まり良く得ることがで
きるという効果を有するものである。
は、欠陥の少ない電極配線を歩留まり良く得ることがで
きるという効果を有するものである。
【図１】 この発明の実施の形態１を工程順に示す要部
断面図。
断面図。
【図２】 この発明の実施の形態１を工程順に示す要部
断面図。
断面図。
【図３】 この発明の実施の形態１を工程順に示す要部
断面図。
断面図。
【図４】 この発明の実施の形態１を工程順に示す要部
断面図。
断面図。
【図５】 この発明の実施の形態１を工程順に示す要部
断面図。
断面図。
【図６】 この発明の実施の形態１を工程順に示す要部
断面図。
断面図。
【図７】 この発明の実施の形態１を工程順に示す要部
断面図。
断面図。
【図８】 この発明の実施の形態１を工程順に示す要部
断面図。
断面図。
【図９】 この発明の実施の形態１を工程順に示す要部
断面図。
断面図。
【図１０】 従来の半導体装置の製造方法を工程順に示
す要部断面図。
す要部断面図。
【図１１】 従来の半導体装置の製造方法を工程順に示
す要部断面図。
す要部断面図。
【図１２】 従来の半導体装置の製造方法を工程順に示
す要部断面図。
す要部断面図。
【図１３】 従来の半導体装置の製造方法を工程順に示
す要部断面図。
す要部断面図。
【図１４】 従来の半導体装置の製造方法を工程順に示
す要部断面図。
す要部断面図。
１ 半導体基板、 ２ 半導体素子、 ３ 絶縁
層、 ４ 溝、４ａ 自然酸化膜、 ５ バリア
層、 ６ 導電体、 ７ 空間、８ 配線、
９ 反射防止膜、 ４０ 接続孔。
層、 ４ 溝、４ａ 自然酸化膜、 ５ バリア
層、 ６ 導電体、 ７ 空間、８ 配線、
９ 反射防止膜、 ４０ 接続孔。
Claims (5)
- 【請求項１】 半導体基板叉は半導体基板上に形成され
た半導体素子上に絶縁層を形成する工程と、 上記絶縁層に必要に応じて底部に接続孔を有する溝を形
成する工程と、 上記溝上に導電体を形成する工程と、 上記導電体に高温及び高圧を加えることにより、上記溝
に上記導電体を埋め込む工程と、 上記導電体の一部をＣＭＰ法で削除することにより、上
記導電体を有する電極配線を形成する工程とを含む半導
体装置の製造方法。 - 【請求項２】 半導体基板叉は半導体基板上に形成され
た半導体素子上に絶縁層を形成する工程と、 上記絶縁層に必要に応じて底部に接続孔を有する溝を形
成する工程と、 上記溝上に導電体を形成する工程と、 上記導電体に３００〜８５０゜Ｃの温度及び５００〜９
００ｂａｒの圧力を加えることにより、上記溝に上記導
電体を埋め込む工程と、 上記導電体の一部をＣＭＰ法で削除することにより、上
記導電体を有する電極配線を形成する工程とを含む半導
体装置の製造方法。 - 【請求項３】 導電体はＣｕ、Ａｌ、Ａｇ若しくはＰｔ
を主成分とする合金または純Ｃｕ、純Ａｌ、純Ａｇ若し
くは純Ｐｔを含むことを特徴とする請求項１または請求
項２記載の半導体装置の製造方法。 - 【請求項４】 導電体は形成過程の初期に低温で形成過
程の後期に高温で形成することを特徴とする請求項１な
いし請求項３のいずれか一項記載の半導体装置の製造方
法。 - 【請求項５】 導電体は２５〜１５０゜Ｃの温度で５０
〜２００ｎｍ形成した後、さらに高温の下で所望の厚さ
に形成することを特徴とする請求項１ないし請求項３の
いずれか一項記載の半導体装置の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7268160A JPH09115866A (ja) | 1995-10-17 | 1995-10-17 | 半導体装置の製造方法 |
| TW085101604A TW445621B (en) | 1995-10-17 | 1996-02-07 | Manufacturing process of a semiconductor device |
| DE19629886A DE19629886A1 (de) | 1995-10-17 | 1996-07-24 | Verfahren zur Herstellung eines Halbleiterbauelements |
| KR1019960035059A KR100240128B1 (ko) | 1995-10-17 | 1996-08-23 | 반도체 장치의 제조방법 |
| US08/916,708 US6329284B2 (en) | 1995-10-17 | 1997-08-25 | Manufacturing process of a semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7268160A JPH09115866A (ja) | 1995-10-17 | 1995-10-17 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09115866A true JPH09115866A (ja) | 1997-05-02 |
Family
ID=17454746
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7268160A Pending JPH09115866A (ja) | 1995-10-17 | 1995-10-17 | 半導体装置の製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6329284B2 (ja) |
| JP (1) | JPH09115866A (ja) |
| KR (1) | KR100240128B1 (ja) |
| DE (1) | DE19629886A1 (ja) |
| TW (1) | TW445621B (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19980063976A (ko) * | 1996-12-13 | 1998-10-07 | 로더리히네테부쉬 | 알루미늄 접촉부 형성 방법 |
| JP2004221609A (ja) * | 2004-03-05 | 2004-08-05 | Toshiba Corp | スパッタリングターゲット、その製造方法および銅配線膜 |
| JP2005340640A (ja) * | 2004-05-28 | 2005-12-08 | Kobe Steel Ltd | 半導体装置のＡｌ系合金配線形成方法 |
| JP2007023390A (ja) * | 2006-09-21 | 2007-02-01 | Toshiba Corp | スパッタリングターゲットの製造方法および銅配線膜の製造方法 |
| KR100707705B1 (ko) * | 2000-04-11 | 2007-04-18 | 에이저 시스템즈 가디언 코포레이션 | 화학 기계적 폴리싱 중 구리의 디싱을 방지하기 위한 국부영역 합금 |
| JP2007243206A (ja) * | 2007-04-12 | 2007-09-20 | Hitachi Ltd | 半導体装置の製造方法 |
| JP2008277870A (ja) * | 2008-08-21 | 2008-11-13 | Kobe Steel Ltd | 半導体装置のＡｌ系合金配線形成方法 |
Families Citing this family (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100230392B1 (ko) * | 1996-12-05 | 1999-11-15 | 윤종용 | 반도체 소자의 콘택 플러그 형성방법 |
| US6140234A (en) * | 1998-01-20 | 2000-10-31 | International Business Machines Corporation | Method to selectively fill recesses with conductive metal |
| US7338908B1 (en) * | 2003-10-20 | 2008-03-04 | Novellus Systems, Inc. | Method for fabrication of semiconductor interconnect structure with reduced capacitance, leakage current, and improved breakdown voltage |
| JP2001148367A (ja) * | 1999-11-22 | 2001-05-29 | Nec Corp | 半導体装置の製造方法及び半導体装置の製造装置 |
| JP3651765B2 (ja) * | 2000-03-27 | 2005-05-25 | 株式会社東芝 | 半導体装置 |
| JP2002353245A (ja) * | 2001-03-23 | 2002-12-06 | Seiko Epson Corp | 電気光学基板装置及びその製造方法、電気光学装置、電子機器、並びに基板装置の製造方法 |
| US6627550B2 (en) * | 2001-03-27 | 2003-09-30 | Micron Technology, Inc. | Post-planarization clean-up |
| KR100446316B1 (ko) * | 2002-03-30 | 2004-09-01 | 주식회사 하이닉스반도체 | 반도체장치의 콘택플러그 형성 방법 |
| US7972970B2 (en) | 2003-10-20 | 2011-07-05 | Novellus Systems, Inc. | Fabrication of semiconductor interconnect structure |
| US7531463B2 (en) * | 2003-10-20 | 2009-05-12 | Novellus Systems, Inc. | Fabrication of semiconductor interconnect structure |
| US8158532B2 (en) | 2003-10-20 | 2012-04-17 | Novellus Systems, Inc. | Topography reduction and control by selective accelerator removal |
| US8372757B2 (en) * | 2003-10-20 | 2013-02-12 | Novellus Systems, Inc. | Wet etching methods for copper removal and planarization in semiconductor processing |
| US8530359B2 (en) * | 2003-10-20 | 2013-09-10 | Novellus Systems, Inc. | Modulated metal removal using localized wet etching |
| DE102004002464B4 (de) * | 2004-01-16 | 2005-12-08 | Infineon Technologies Ag | Verfahren zum Füllen von Kontaktlöchern |
| US7605082B1 (en) | 2005-10-13 | 2009-10-20 | Novellus Systems, Inc. | Capping before barrier-removal IC fabrication method |
| US8138041B2 (en) * | 2008-06-12 | 2012-03-20 | International Business Machines Corporation | In-situ silicon cap for metal gate electrode |
| US8597461B2 (en) | 2009-09-02 | 2013-12-03 | Novellus Systems, Inc. | Reduced isotropic etchant material consumption and waste generation |
| US8883638B2 (en) * | 2012-01-18 | 2014-11-11 | United Microelectronics Corp. | Method for manufacturing damascene structure involving dummy via holes |
| US9711456B2 (en) * | 2015-12-19 | 2017-07-18 | International Business Machines Corporation | Composite manganese nitride/low-K dielectric cap |
| US10049927B2 (en) * | 2016-06-10 | 2018-08-14 | Applied Materials, Inc. | Seam-healing method upon supra-atmospheric process in diffusion promoting ambient |
Family Cites Families (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4789648A (en) * | 1985-10-28 | 1988-12-06 | International Business Machines Corporation | Method for producing coplanar multi-level metal/insulator films on a substrate and for forming patterned conductive lines simultaneously with stud vias |
| US4994162A (en) * | 1989-09-29 | 1991-02-19 | Materials Research Corporation | Planarization method |
| JPH03225829A (ja) | 1990-01-30 | 1991-10-04 | Fujitsu Ltd | 半導体装置の製造方法 |
| US5011793A (en) * | 1990-06-19 | 1991-04-30 | Nihon Shinku Gijutsu Kabushiki Kaisha | Vacuum deposition using pressurized reflow process |
| FR2663784B1 (fr) * | 1990-06-26 | 1997-01-31 | Commissariat Energie Atomique | Procede de realisation d'un etage d'un circuit integre. |
| US5527561A (en) * | 1991-05-28 | 1996-06-18 | Electrotech Limited | Method for filing substrate recesses using elevated temperature and pressure |
| JPH0529591A (ja) | 1991-07-17 | 1993-02-05 | Fuji Xerox Co Ltd | 密着型イメージセンサ |
| US5171412A (en) * | 1991-08-23 | 1992-12-15 | Applied Materials, Inc. | Material deposition method for integrated circuit manufacturing |
| JPH0677334A (ja) | 1992-08-28 | 1994-03-18 | Hitachi Ltd | 電極配線の製造方法及び処理装置 |
| GB9224260D0 (en) | 1992-11-19 | 1993-01-06 | Electrotech Ltd | Forming a layer |
| US5360524A (en) * | 1993-04-13 | 1994-11-01 | Rudi Hendel | Method for planarization of submicron vias and the manufacture of semiconductor integrated circuits |
| US5602423A (en) * | 1994-11-01 | 1997-02-11 | Texas Instruments Incorporated | Damascene conductors with embedded pillars |
| KR0138305B1 (ko) | 1994-11-30 | 1998-06-01 | 김광호 | 반도체소자 배선형성방법 |
| KR960026249A (ko) * | 1994-12-12 | 1996-07-22 | 윌리엄 이. 힐러 | 고압, 저온 반도체 갭 충진 프로세스 |
| EP0793268A3 (en) * | 1995-05-23 | 1999-03-03 | Texas Instruments Incorporated | Process for filling a cavity in a semiconductor device |
| US5892282A (en) * | 1995-05-31 | 1999-04-06 | Texas Instruments Incorporated | Barrier-less plug structure |
| EP0779655A3 (en) * | 1995-12-14 | 1997-07-16 | International Business Machines Corporation | A method of chemically-mechanically polishing an electronic component |
-
1995
- 1995-10-17 JP JP7268160A patent/JPH09115866A/ja active Pending
-
1996
- 1996-02-07 TW TW085101604A patent/TW445621B/zh not_active IP Right Cessation
- 1996-07-24 DE DE19629886A patent/DE19629886A1/de not_active Withdrawn
- 1996-08-23 KR KR1019960035059A patent/KR100240128B1/ko not_active IP Right Cessation
-
1997
- 1997-08-25 US US08/916,708 patent/US6329284B2/en not_active Expired - Fee Related
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19980063976A (ko) * | 1996-12-13 | 1998-10-07 | 로더리히네테부쉬 | 알루미늄 접촉부 형성 방법 |
| KR100707705B1 (ko) * | 2000-04-11 | 2007-04-18 | 에이저 시스템즈 가디언 코포레이션 | 화학 기계적 폴리싱 중 구리의 디싱을 방지하기 위한 국부영역 합금 |
| JP2004221609A (ja) * | 2004-03-05 | 2004-08-05 | Toshiba Corp | スパッタリングターゲット、その製造方法および銅配線膜 |
| JP2005340640A (ja) * | 2004-05-28 | 2005-12-08 | Kobe Steel Ltd | 半導体装置のＡｌ系合金配線形成方法 |
| JP4646547B2 (ja) * | 2004-05-28 | 2011-03-09 | 株式会社神戸製鋼所 | 半導体装置のＡｌ系合金配線形成方法 |
| JP2007023390A (ja) * | 2006-09-21 | 2007-02-01 | Toshiba Corp | スパッタリングターゲットの製造方法および銅配線膜の製造方法 |
| JP2007243206A (ja) * | 2007-04-12 | 2007-09-20 | Hitachi Ltd | 半導体装置の製造方法 |
| JP4618267B2 (ja) * | 2007-04-12 | 2011-01-26 | 株式会社日立製作所 | 半導体装置の製造方法 |
| JP2008277870A (ja) * | 2008-08-21 | 2008-11-13 | Kobe Steel Ltd | 半導体装置のＡｌ系合金配線形成方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100240128B1 (ko) | 2000-01-15 |
| KR970023743A (ko) | 1997-05-30 |
| DE19629886A1 (de) | 1997-04-24 |
| US6329284B2 (en) | 2001-12-11 |
| US20010009804A1 (en) | 2001-07-26 |
| TW445621B (en) | 2001-07-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH09115866A (ja) | 半導体装置の製造方法 | |
| US7741226B2 (en) | Optimal tungsten through wafer via and process of fabricating same | |
| US7659630B2 (en) | Interconnect structures with interlayer dielectric | |
| US6194315B1 (en) | Electrochemical cobalt silicide liner for metal contact fills and damascene processes | |
| CN1316590C (zh) | 用于在具有帽盖层的半导体互连结构上沉积金属层的方法 | |
| JPH09102541A (ja) | 半導体装置及びその製造方法 | |
| JPH09135005A (ja) | 半導体装置の配線形成方法 | |
| US6455891B2 (en) | Semiconductor device and method for manufacturing the same | |
| US5494860A (en) | Two step annealing process for decreasing contact resistance | |
| US5786637A (en) | Interconnection with metal plug and reduced step | |
| JPH05144811A (ja) | 薄膜半導体装置及びその製造方法 | |
| JP2573621B2 (ja) | 電気的相互接続部の製造方法 | |
| JPH09172017A (ja) | 半導体装置の製造方法 | |
| JPH1116914A (ja) | 半導体装置用の相互接続方法及び構成体 | |
| JPH06204218A (ja) | 半導体装置の製造方法 | |
| JPH1041386A (ja) | 半導体装置の製造方法 | |
| JPH08139190A (ja) | 半導体装置の製造方法 | |
| JP2981366B2 (ja) | 半導体装置の製造方法 | |
| JPH11340330A (ja) | 半導体装置の製造方法 | |
| JPH1174346A (ja) | 多層配線およびその製造方法 | |
| JPH1154507A (ja) | 半導体装置の製造方法 | |
| JP3076500B2 (ja) | 半導体装置の製造方法 | |
| JPH11233517A (ja) | 半導体装置の銅配線 | |
| JPH09275136A (ja) | 半導体装置及びその製造方法 | |
| JPH06104222A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040323 |