JPH09106265A

JPH09106265A - 電圧出力回路および画像表示装置

Info

Publication number: JPH09106265A
Application number: JP7261898A
Authority: JP
Inventors: Yasushi Kubota; 靖久保田; Osamu Sasaki; 修佐々木; Yutaka Yoneda; 裕米田
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1995-10-09
Filing date: 1995-10-09
Publication date: 1997-04-22

Abstract

(57)【要約】【課題】入力映像信号としてデジタル信号を用いる画
像表示装置において、表示品位を損なうことなく、階調
電源線の数を減らすとともに駆動回路の構成を簡素化し
て低コスト化を図る。【解決手段】サンプリング回路１２により、ｎビット
のデジタル信号をサンプリングする。サンプリングされ
た信号のｋビットを一方のデコーダ１４で２^k個のデコ
ード信号に変換し、残りのｍビットを他方のデコーダ１
４で２^m個のデコード信号に変換する。選択回路１６で
２^k個のデコード信号を用いてｋ個のタイミング信号に
基づいて１水平走査期間が２^k等分された期間を１つ選
択するための信号を出力する。論理回路１７では、この
信号と２^m個のデコード信号との組み合わせで２^m個の
信号を発生する。出力スイッチ１８により、この信号を
用いて２^m本の階調電源線ＰＬから１本を選択する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、デジタルの入力信
号に基づいて電源線の電圧を選択して取り込みかつ出力
する電圧出力回路に係り、詳しくは、電源線の数を削減
することが可能な電圧出力回路およびそれをデータ信号
線駆動回路として用いた画像表示装置に関するものであ
る。

【０００２】

【従来の技術】従来、液晶表示装置等の画像表示装置に
は、種々の駆動方式が提案または実用化されている。そ
の中でも、アクティブマトリクス駆動方式は、グラフィ
ックス表示に適しており、研究開発が盛んに行われてい
る。

【０００３】アクティブマトリクス駆動方式の液晶表示
装置は、図３２に示すように、画素アレイ１０１と、デ
ータ信号線駆動回路１０２と、走査信号線駆動回路１０
３とを備えている。画素アレイ１０１は、互いに交差す
る多数のデータ信号線ＳＬ…と多数の走査信号線ＧＬ…
とを備えている。隣り合う２本のデータ信号線ＳＬ・Ｓ
Ｌと隣接する２本の走査信号線ＧＬ・ＧＬとで包囲され
た部分には、画素１０４が１個ずつ設けられており、画
素１０４…は、画素アレイ１０１の全体にわたってマト
リクス状に配されている。

【０００４】データ信号線駆動回路１０２は、クロック
信号ＣＫＳ等のタイミング信号に同期して、入力された
映像信号ＤＡＴをサンプリングし、必要に応じて増幅し
て、各データ信号線ＳＬに書き込むようになっている。
走査信号線駆動回路１０３は、クロック信号ＣＫＧ等の
タイミング信号に同期して、走査信号線ＧＬを順次選択
し、画素１０４内にある図示しないスイッチング素子
（例えば、薄膜トランジスタ）の開閉を制御するように
なっている。これにより、各データ信号線ＳＬに書き込
まれた映像信号（データ）が各画素１０４…に書き込ま
れるとともに、書き込まれたデータが保持される。

【０００５】ところで、従来のアクティブマトリクス型
液晶表示装置において、一般に、上記のスイッチング素
子すなわち画素トランジスタは、透明基板上に形成され
た非晶質シリコン薄膜により形成される。また、データ
信号線駆動回路１０２、走査信号線駆動回路１０３等の
回路は、それぞれ外付けのＩＣで構成されてきた。

【０００６】これに対して、近年、大画面化に伴う画素
トランジスタの駆動力向上、駆動ＩＣの実装コストの低
減、実装における信頼性等の要求から、多結晶シリコン
薄膜を用いて、モノリシックに画素アレイ１０１と駆動
回路１０２・１０３とを形成する技術が報告されてい
る。また、より大画面化および低コスト化を目指して、
ガラスの歪み点（約６００℃）以下のプロセス温度で、
素子をガラス基板上の多結晶シリコン薄膜で形成するこ
とも試みられている。

【０００７】上記のような液晶表示装置において映像デ
ータをデータ信号線ＳＬに書き込む方式について以下に
述べる。データ信号線ＳＬの駆動方式としては、アナロ
グ方式とデジタル方式とがあるが、ここではデジタル方
式についてのみ説明する。

【０００８】従来のデジタル方式のデータ信号線駆動回
路では、図３３に示すように、まず、走査信号ＳＣＡＮ
が入力されることにより、走査回路１０５からは時系列
にサンプリングパルスが出力される。サンプリング回路
１０６により、そのサンプリングパルスに同期して映像
データＤＡＴがサンプリングされる。

【０００９】サンプリングされたｎビットのデジタル信
号は、ラッチ１０７で保持された後、次の水平走査期間
において転送信号ＴＦに同期して転送され、デコーダ１
０８でデコードされて、出力スイッチ１０９の開閉を制
御する。出力スイッチ１０９がＯＮすることにより、２
ⁿ本の階調電源線のうちの１本が選択され、その階調電
源線がデータ信号線ＳＬに接続される。

【００１０】上記のデータ信号線駆動回路は、２ⁿ階調
の画像を表示することができるものの、階調数と同数の
階調電源線が必要となるので、実用上、多階調表示には
限界があり、通常、８階調または１６階調以下で用いら
れることが多い。

【００１１】図３４に示すデータ信号線駆動回路では、
サンプリング回路１０６によりサンプリングされたデジ
タル信号がｍビットとｈビットとに分けられる。それぞ
れの信号は、ラッチ１１０・１１０とデコーダ１１１・
１１１を経て２^m個のデコード信号と２^h個のデコード
信号とに変換される。２^m個のデコード信号は、２^m＋
１本の階調電源線から２本を選択するために出力スイッ
チ１０９に与えられる。２^h個のデコード信号は、出力
スイッチ１０９から出力された２つの電圧の中間値を発
生する中間値発生器１１２に与えられる。

【００１２】中間値発生器１１２は、隣り合う階調電源
線間に多数の抵抗素子を直列接続し、抵抗分割により中
間電位を生成する回路であり、例えば、SID 94 DIGEST
p.35１〜354 に提案されている。また、上記のデータ信
号線駆動回路では、中間値発生器１１２に対し、出力ス
イッチ１０９が２つの階調電源線を選択することによ
り、階調電源線数は階調数の約１／８（６４階調表示に
対し９本）に低減されている。

【００１３】また、階調電源線数を削減する他の構成と
しては、図３５に示すように、振動電圧を用いるデジタ
ルドライバがある。これは、SID 93 DIGEST p.11〜14に
提案されているように、２つの電圧Ｖ_CC・Ｖ_SSの間を振
動する信号を用い、そのデューティ比により中間調を表
示するようになっている。図３５の例では、２つの電圧
Ｖ_CC・Ｖ_SSにより８階調用の電圧Ｖ₁〜Ｖ₈を出力して
いるが、この方法を拡張すれば、図３４に示すデータ信
号線駆動回路と同様に、９電源で６４階調表示を行うこ
とも可能になる。

【００１４】さらに、他の方法としては、図３６に示す
ように、１本の電源線に低レベルから高レベルまで変化
する階段状のランプ波形Ｖを入力することにより、表示
データに対応するタイミング（階調用基本信号Ｆ₁〜Ｆ
_n）で電源線の電圧を取り込む駆動方法がある（特公平
７−５０３８９号公報参照）。この方法によれば、理論
的には、１本の電源線のみで、如何なる階調数の映像を
も表示することが可能である。

【００１５】

【発明が解決しようとする課題】ところで、前述の多結
晶シリコン薄膜により形成される素子（トランジスタ、
抵抗等）を形成する場合、シリコン結晶の粒径が大型化
するため、その粒径と素子の大きさとが同程度になる。
したがって、多結晶シリコン薄膜により形成される素子
は、単結晶シリコン基板上に形成された素子に比べて特
性のバラツキが避けられないという問題点を有してい
る。

【００１６】このような素子を用いて、中間値発生器１
１２の分割抵抗を構成しようとすると、各抵抗の抵抗値
のバラツキが生じる。このため、中間値発生器１１２を
備えたデータ信号線駆動回路では、高精度の中間値を得
ることが困難になり、階調数の増加には限界がある。例
えば、図３４のデータ信号線駆動回路において、分割抵
抗による階調数の増加が実用的に４倍までである場合、
階調電圧が９つとすれば、これらを組み合わせて表示で
きる階調数は３２階調が最高であり、高階調の表示には
不向きである。

【００１７】また、多結晶シリコン薄膜トランジスタを
画素トランジスタとして用いる場合、多結晶シリコン薄
膜トランジスタは非晶質シリコン薄膜トランジスタと比
べて、駆動力（キャリア移動度）が数十〜数百倍ある。
このため、バスライン（データ信号線）および画素トラ
ンジスタをローパスフィルタとみなすとき、そのローパ
スフィルタのカットオフ周波数が高くなる。したがっ
て、このような素子を用いて、前述の振動信号による中
間調表示を行おうとすると、振動信号の積分が不十分に
なり、良好な階調表示ができなくなるおそれがある。

【００１８】また、ランプ波形が印加される１本の電源
線のみを用いる駆動方法では、電源線の数は１本のみと
なるが、階調信号の取り込みに与えられる時間は、水平
走査期間の階調数分の１となる。このため、現実的に
は、データ信号線の時定数（特に負荷容量）からの制約
から、表示階調数が制限される。

【００１９】本発明は、このような従来技術の課題を解
決すべくなされたものであり、デジタル方式のデータ信
号線駆動回路において、中間調の表示性能を劣化を抑え
つつ階調電源線の数を削減すること、およびこのデータ
信号線駆動回路を用いた画像表示装置を提供することを
目的とする。

【００２０】

【課題を解決するための手段】本発明の第１の電圧出力
回路は、上記の課題を解決するために、複数の期間に分
割された走査期間においてその分割期間毎に異なる電圧
が印加される複数の電源線と、複数ビットのデジタル信
号に基づいて上記電源線のいずれか１本を上記分割期間
のうち少なくともいずれか１つの期間で選択することに
より、その期間で選択された電源線に印加された電圧を
出力する選択出力手段とを備えていることを特徴として
いる。

【００２１】上記の構成では、複数ビットのデジタル信
号が入力されると、選択出力手段により、そのデジタル
信号に基づいて１本の電源線が１つまたはそれ以上の分
割期間で選択される。これにより、その期間に選択され
た電源線に出力されている電圧が出力される。

【００２２】したがって、本電圧出力回路を画像表示装
置のデータ信号線駆動回路に適用した場合、表示する画
像の階調に比べて電源線の数を少なくすることができ
る。これにより、外部の電源回路の構成を簡素化するこ
とができるとともに、電源線接続用の外部端子の数も大
幅に削減することができる。また、分割期間が走査時間
の分割数分の１と充分な長さになるため、走査期間を水
平走査期間とする場合、精密な階調電圧を出力すること
ができる。

【００２３】上記第１の電圧出力回路は、具体的には、
上記電源線が、ｎビットの上記デジタル信号に対して２
^m（１＜ｍ＜ｎ）本設けられ、上記選択出力手段が、２
^kに分割された上記分割期間の少なくとも１つの期間を
上記デジタル信号のｋビット（ｋ＝ｎ−ｍ）により作成
した２^k個の信号に基づいて選択する期間選択手段と、
この期間選択手段の出力信号と上記デジタル信号のｍビ
ットにより作成した２^m個の信号とに基づいて上記電源
線のうちの１本の上記期間選択手段により選択された期
間だけ有効となる信号を出力する出力制御手段と、この
出力制御手段からの信号により導通し、選択された電源
線に印加される電圧を出力する出力手段とを有してい
る。

【００２４】上記の構成では、ｎビットのデジタル信号
が入力されると、そのｋビットとｍビットとによりそれ
ぞれ２^k個の信号と２^m個の信号とが作成される。する
と、期間選択手段により、２^k個の信号を用いて分割期
間の少なくとも１つの期間が選択される。一方、出力制
御手段により、例えば、期間選択手段の出力信号と２^m
個の信号との論理積がとられて、上記電源線のうち１本
において上記期間選択手段により選択された期間だけ有
効となる信号が出力される。そして、出力手段からは、
この信号に基づいて出力手段が導通することにより、選
択された１本の電源線から、選択された期間の電圧が出
力される。

【００２５】これにより、２ⁿ階調の画像を表示するた
めに必要な電源線が２^m本となり大幅に削減される。例
えば、６４階調の画像を表示する場合、ｍ＝３とすれ
ば、電源線の数は８本となる。

【００２６】また、上記出力手段が、上記電源線にそれ
ぞれ接続される２^m個の転送ゲートを有していることに
より、電源線から電圧を取り込む際に１個の転送ゲート
を介するだけとなる。それゆえ、電源線から出力までの
間の導通特性が低抵抗になり、電圧の低下を抑えること
ができる。

【００２７】さらに、周期の異なるｋ個のパルス信号を
発生するカウンタを備え、上記期間選択手段が上記カウ
ンタからのパルス信号に基づいて上記各分割期間に有効
となる２^k個の信号を出力することにより、カウンタが
クロックに基づいてｋ個のパルス信号を出力することか
ら、外部よりｋ個のパルス信号を入力する必要がなくな
り、入力信号線の数を少なくすることができる。

【００２８】上記第１の電圧出力回路においては、走査
期間内に上記各電源線に印加される電圧の範囲が上記電
源線間で互いに重ならないことにより、各電源線の電圧
のレベル変化量が小さくなる。それゆえ、電圧レベルが
安定するのに要する時間が短くなるとともに、電源線に
電圧を印加する外部電源回路の規模を小さくすることが
できる。また、近接する電圧を供給する外部電源回路を
同一にすることができ、外部電源回路の出力バラツキに
起因する階調の逆転が生じにくくなる。

【００２９】本発明の第２の電圧出力回路は、上記の課
題を解決するために、複数の期間に分割された走査期間
においてその分割期間毎に異なる電圧が印加される複数
の電源線と、複数ビットのデジタル信号に基づいて上記
電源線のいずれか２本を上記分割期間のうち少なくとも
いずれか１つの期間で選択することにより、その期間で
選択された電源線に印加された電圧を出力する選択出力
手段と、上記選択出力手段により選択された２つの電圧
の間の電圧を発生する中間値発生手段とを備えているこ
とを特徴としている。

【００３０】上記の構成では、複数ビットのデジタル信
号が入力されると、選択出力手段により、そのデジタル
信号に基づいて２本の電源線が１つまたはそれ以上の分
割期間で選択される。これにより、その期間に選択され
た電源線に出力されている２つの電圧が出力される。そ
して、中間値発生手段により、抵抗分割等を用いてその
２つの電圧の間の電圧が発生する。

【００３１】したがって、本電圧出力回路を画像表示装
置のデータ信号線駆動回路に適用した場合、表示する画
像の階調に比べて電源線の数を少なくすることができ
る。これにより、外部の電源回路の構成を簡素化するこ
とができるとともに、電源線接続用の外部端子の数も大
幅に削減することができる。また、分割期間が走査時間
の分割数分の１と充分な長さになるため、走査期間を水
平走査期間とする場合、精密な階調電圧を出力すること
ができる。さらに、中間値発生手段による２つの電圧の
間の電圧が出力されることで、より多くの異なるレベル
の電圧を出力することができ、階調数の増加を図ること
ができる。

【００３２】上記第２の電圧出力回路は、具体的には、
上記電源線が、ｎビットの上記デジタル信号に対して２
^m＋１（１＜ｍ＜ｎ）本設けられ、上記選択出力手段
が、２^kに分割された上記分割期間の少なくとも１つの
期間を上記デジタル信号のｋビット（１＜ｋ＜ｎ−ｍ）
により作成した２^k個の信号に基づいて選択する期間選
択手段と、この期間選択手段の出力信号と上記デジタル
信号のｍビットにより作成した２^m個の信号とに基づい
て上記電源線のうちの２本において上記期間選択手段に
より選択された期間だけ有効となる信号を出力する出力
制御手段と、この出力制御手段からの信号により導通
し、選択された電源線に印加される電圧を出力する出力
手段とを有し、上記中間値発生手段が、上記デジタル信
号のｈ（ｈ＝ｎ−ｍ−ｋ）ビットにより作成した２^h個
の信号に基づいて２つの電圧間で複数に分割された電圧
のうちの１つを選択する。

【００３３】上記の構成では、ｎビットのデジタル信号
が入力されると、そのｋビットとｍビットとによりそれ
ぞれ２^k個の信号と２^m個の信号とが作成される。する
と、期間選択手段により、２^k個の信号を用いて分割期
間の少なくとも１つの期間が選択される。一方、出力制
御手段により、例えば、期間選択手段の出力信号と２^m
個の信号との論理積がとられて、電源線のうち２本にお
いて期間選択手段により選択された期間だけ有効となる
信号が出力される。そして、出力手段からは、この信号
に基づいて出力手段が導通することにより、選択された
２本の電源線から、選択された期間の２つの電圧が出力
される。そして、中間値発生手段では、２^h個の信号に
基づいてその２つの電圧の間の２^h個の電圧のうち１つ
が発生する。

【００３４】これにより、２ⁿ階調の画像を表示するた
めに必要な電源線が２^m＋１本となり大幅に削減され
る。例えば、ｍ＝ｋ＝ｈ＝２とすれば、電源線が５本で
６４階調の画像を表示することができる。また、ｍ＝
３、ｋ＝３、ｈ＝２とすれば、電源線が９本で２５６階
調の画像を表示することができる。

【００３５】また、上記出力手段が、上記電源線にそれ
ぞれ接続される２^m+1個の転送ゲートを有していること
により、２本の電源線から中間値発生手段に電圧を取り
込む際にそれぞれ１個の転送ゲートを介するだけとな
る。それゆえ、電源線から出力までの間の導通特性が低
抵抗になり、電圧の低下を抑えることができる。

【００３６】さらに、周期の異なるｋ個のパルス信号を
発生するカウンタを備え、上記期間選択手段が上記カウ
ンタからのパルス信号に基づいて上記各分割期間に有効
となる２^k個の信号を出力することにより、カウンタが
クロックに基づいてｋ個のパルス信号を出力することか
ら、外部よりｋ個のパルス信号を入力する必要がなくな
り、入力信号線の数を少なくすることができる。

【００３７】上記第２の電圧出力回路においては、複数
本の上記電源線に印加される電圧の範囲が上記各分割期
間で連続していることにより、中間値発生手段に与える
隣り合うレベルの２つの電圧を容易に得ることができ
る。

【００３８】上記第１および第２の電圧出力回路におい
ては、上記期間選択手段が、上記分割期間のうち１つを
選択することにより、回路構成を簡単にすることができ
る。

【００３９】上記第１および第２の電圧出力回路におい
ては、上記期間選択手段が、上記分割期間のうち最初の
期間から所望のデジタル信号が入力される期間までの連
続する期間を選択することにより、出力線の容量に対し
書き込み不足が懸念されるレベルの電圧の取り込み時間
を長くとることができ、精密に電圧を出力することがで
きる。

【００４０】本発明の画像表示装置は、マトリクス状に
配された表示を行う複数の画素と、これらの画素に接続
されたデータ信号線と、デジタル信号からなる映像信号
を所定のタイミングでデータ信号線に書き込むデータ信
号線駆動回路とを備えた画像表示装置において、上記デ
ータ信号線駆動回路が上記の各電圧出力回路のいずれか
を備え、この電圧出力回路により映像信号に基づいて上
記電源線に印加された電圧を上記データ信号線に出力す
ることを特徴としている。

【００４１】この構成では、データ信号線駆動回路に上
記の各電圧出力回路のいずれかを備えることにより、表
示する画像の階調に比べて電源線の数を少なくすること
ができ、電源回路の構成の簡素化および電源線用の外部
端子の削減を図ることができる。また、映像信号のデー
タ信号線への書き込みに要する時間を十分確保すること
ができ、精密な階調電圧を出力することができる。

【００４２】上記画像表示装置においては、上記電源線
に印加される電圧の極性が水平走査期間毎に交互に変化
することにより、フリッカの目立たない良好な画像を表
示することが可能となる。

【００４３】上記画像表示装置においては、上記電源線
に印加される電圧レベルの極性が垂直走査期間毎に交互
に変化することにより、電源回路の出力極性の切り替え
回数が減少し、低消費電力化が図られる。

【００４４】上記画像表示装置においては、人間の目の
特性を利用した疑似階調表示法を用いて生成されるデジ
タル信号が入力されることにより、電圧出力回路による
階調表示に加えてさらに多階調の表示が可能となる。

【００４５】上記画像表示装置においては、上記画素を
構成するスイッチング素子が多結晶シリコン薄膜トラン
ジスタであることにより、映像信号を画素に書き込むた
めに必要とされる時間が短くなり、１水平走査期間の１
／２^kの期間においても良好に書き込みを行うことがで
きる。

【００４６】上記画像表示装置においては、上記データ
信号線駆動回路が、多結晶シリコン薄膜トランジスタに
より構成されていることにより、データ信号線駆動回路
を画素と同一基板上に同一プロセスで形成することが可
能となり、画像表示装置の製造工程が簡素化される。

【００４７】

【発明の実施の形態】本発明の実施の一形態について図
１ないし図３１に基づいて説明すれば、以下の通りであ
る。

【００４８】〔液晶表示装置の構成〕本実施例に係る画
像表示装置は、アクティブマトリクス駆動方式の液晶表
示装置であり、図２に示すように、画素アレイ１と、ソ
ースドライバ２と、ゲートドライバ３と、制御回路４
と、電源回路５と、階調電源６とを備えている。

【００４９】画素アレイ１、ソースドライバ２およびゲ
ートドライバ３は、基板７上に形成されている。基板７
は、ガラスのような絶縁性かつ透光性を有する材料によ
り形成されている。また、基板７と同様な材料から成る
基板８とが対向して貼り合わされて、それらの間に液晶
が封入されることにより、液晶パネル９が構成される。

【００５０】画素アレイ１には、多数のソースラインＳ
Ｌ…と、多数のゲートラインＧＬ…とが直交するように
配されている。また、隣接するゲートラインＧＬ・ＧＬ
と隣接するソースラインＳＬ・ＳＬとで囲まれた領域に
は、画素１０が１つずつ設けられており、全体で画素１
０…はマトリクス状に配列されている。

【００５１】画素１０は、図３に示すように、電界効果
トランジスタからなるスイッチング素子ＳＷと、画素容
量Ｃ_Pとにより構成される。画素容量Ｃ_Pは、液晶容量
Ｃ_Lを有しており、必要に応じて補助容量Ｃ_Sが付加さ
れる。

【００５２】スイッチング素子ＳＷのソースおよびドレ
インを介してソースラインＳＬと画素容量Ｃ_Pの一方の
電極とが接続されている。トランジスタＳＷのゲートは
ゲートラインＧＬに接続され、画素容量Ｃ_Pの他方の電
極は全画素に共通の共通電極線に接続されている。そし
て、各液晶容量Ｃ_Lに印加される電圧により、液晶の透
過率または反射率が変調されて表示が行われる。

【００５３】ソースドライバ２は、入力されたデジタル
映像信号に基づいて、階調電源６からの複数の階調電圧
のうち１つを特定の期間だけ選択して１本のソースライ
ンＳＬに出力するようになっている。このソースドライ
バ２については、後に例を挙げて詳細に説明する。

【００５４】ゲートドライバ３は、制御回路４からの制
御信号ＣＫＧ・ＳＰＧ・ＧＰＳに基づいてゲートライン
ＧＬ…を順次選択して、画素１０…内のスイッチング素
子ＳＷの開閉を制御するようになっている。これによ
り、各ソースラインＳＬ…に与えられたデータ（階調信
号）が各画素１０…に書き込れる。書き込まれたデータ
は、画素１０…に保持される。

【００５５】制御回路４は、デジタルの映像信号ＤＡＴ
と制御信号ＣＫＳ・ＳＰＳとをソースドライバ２に供給
するために出力するとともに、制御信号ＣＫＧ・ＳＰＧ
・ＧＰＳをゲートドライバ３に供給するために出力する
ようになっている。また、制御回路４は、階調電圧選択
のために必要な各種の制御信号を出力するようになって
いる。

【００５６】電源回路５は、電源電圧Ｖ_SH・Ｖ_SL・Ｖ_GH
・Ｖ_GL、接地電位ＣＯＭおよび基準電圧Ｖ_REFを発生す
る回路である。電源電圧Ｖ_SH・Ｖ_SLは、それぞれレベル
の異なる電圧であり、ソースドライバ２に与えられる。
電源電圧Ｖ_GH・Ｖ_GLは、それぞれレベルの異なる電圧で
あり、ゲートドライバ３に与えられる。接地電位ＣＯＭ
は、基板８に設けられる図示しない共通電極線に与えら
れる。基準電圧Ｖ_REFは、階調電源６に与えられる。

【００５７】階調電源６は、図示しない複数の電圧発生
回路を備えており、これらの電圧発生回路により基準電
圧Ｖ_REFに基づいてそれぞれ複数の異なる範囲のレベル
の階調電圧Ｖを発生し、階調電源線ＰＬを介してソース
ドライバ２に印加するようになっている。階調電源６に
は、上記の基準電圧Ｖ_REFの他に、制御回路４からクロ
ックＣＫが与えられ、このクロックＣＫに基づいて後述
する階段状の階調電圧Ｖを発生するようになっている。

【００５８】〔第１のソースドライバ〕第１のソースド
ライバは、図１に示すように、走査回路１１と、サンプ
リング回路１２と、ラッチ１３・１３と、デコーダ１４
・１４と、選択出力回路１５とを備えている。

【００５９】走査回路１１は、図４に示すように、クロ
ックドインバータ１１ａ・１１ｂとインバータ１１ｃと
からなるラッチを含んでおり、スタートパルスＳＰＳに
基づいて１個のデジタル信号をサンプリングするための
サンプリング信号ｓｍｐ_i・／ｓｍｐ_iを発生するよう
になっている。この走査回路１１が多段に接続されて形
成されるシフトレジスタは、スタートパルスＳＰＳをク
ロックＣＫＳ（ＣＬＫ・／ＣＬＫ）に同期して順次シフ
トさせる。

【００６０】サンプリング回路１２は、図５に示すよう
に、クロックドインバータ１２ａ・１２ｂとインバータ
１２ｃとからなる回路をデジタル信号のビット数と同数
備えている。図５に示すサンプリング回路１２は、デジ
タル信号が４ビットの場合の構成である。サンプリング
回路１２は、走査回路１１を構成するラッチとほぼ同様
な回路であるが、クロックドインバータ１２ａ・１２ｂ
には上記のサンプリング信号ｓｍｐ_i・／ｓｍｐ_iが与
えられる。

【００６１】ラッチ１３・１３は、それぞれサンプリン
グ回路１２から出力されるｎビットのデジタル信号ＤＡ
Ｔの上位ｋビットと下位ｍビットとを保持するようにな
っている。なお、ラッチ１３・１３で保持するビット
は、必ずしも上位と下位とに分ける必要はない。ラッチ
１３は、図６に示すように、クロックドインバータ１３
ａ・１３ｂとインバータ１３ｃとからなる回路を、保持
するデータのビット数備えた回路である。この回路は、
保持したビットデータＤ_jを転送信号ＴＦに同期してデ
コーダ１４・１４に転送するようになっている。

【００６２】デコーダ１４・１４は、ラッチ１３・１３
から転送されたビットデータＤ_jに基づいてそれぞれ２
^k個および２^m個のデコード信号Ａを出力するようにな
っている。デコーダ１４は、例えば、図７に示すよう
に、ｊビットのビットデータＤ₁〜Ｄ_jを反転するイン
バータＩＤ₁〜ＩＤ_jと、ＡＮＤ回路ＡＤ₁〜ＡＤ
_f（ｆ＝２^j）とを有している。

【００６３】ｊ＝４の場合、ＡＮＤ回路ＡＤ₁〜ＡＤ₁₆
は、ビットデータＤ₁〜Ｄ₄およびインバータＩＤ₁〜
ＩＤ₄により反転されたビットデータＤ₁〜Ｄ₄の中か
ら、それぞれ異なる組み合わせで４個の信号の論理積を
とるようになっている。

【００６４】選択出力回路１５は、デコーダ１４・１４
からのデコード信号に基づいて、複数の階調電圧のうち
の１つの階調電圧における１つの特定の期間のレベルを
選択するようになっている。

【００６５】階調電圧は、図８に示すように、２^m本の
階調電源線ＰＬ間でレベルが重複しないように前述の階
調電源６で発生する電圧である。また、階調電圧は、水
平走査期間（Ｈ）の先頭から２^kに分割された期間Ｔ₁
〜Ｔ₂ ^k（それぞれ水平走査期間の約１／２^kの長さ）
で順次レベルが階段状に上昇するランプ波形をなす電圧
である。各階調電源線ＰＬには、Ｖ₁〜Ｖ₂ ^k，Ｖ₂ ^k
₊₁〜Ｖ_2*2 ^k，…，Ｖ₍₂ ^m _-1)2 ^k ₊₁〜Ｖ₂ ^m ₂ ^kの階調
電圧が印加される。

【００６６】階調電圧としては、上記のような電圧以外
に、例えば、図９ないし図１１に示すような電圧であっ
てもよい。

【００６７】図９に示す階調電圧は、階段状ではなく直
線状に上昇するランプ波形の電圧である。

【００６８】図１０に示す電圧は、２^m本の階調電源線
ＰＬに同じ期間で同時に発生し、かつそれぞれがレベル
間隔を均等に保った状態で期間Ｔ₁〜Ｔ₂ ^kで順次レベ
ルが階段状に上昇する波形をなす電圧である。この場
合、２^m本の各階調電源線ＰＬには、それぞれ、第１の
階調電源線ＰＬにＶ₁，Ｖ₂ ^m ₊₁，Ｖ_2*2 ^m ₊₁，…，Ｖ
₍₂ ^k _-1)2 ^m ₊₁、第２の階調電源線ＰＬにＶ₂，
Ｖ₂ ^m ₊₂，Ｖ_2*2 ^m ₊₂，…，Ｖ₍₂ ^k _-1)2 ^m ₊₂、第ｍの階
調電源線ＰＬにＶ₂ ^m，Ｖ_2*2 ^m，Ｖ_3*2 ^m，…，Ｖ₂
^k ₂ ^mというように階調電圧が印加される。

【００６９】図１１に示す電圧は、図１０に示す電圧と
同様に、２^m本の階調電源線ＰＬに同じ期間で同時に発
生するが、階段状ではなく直線状に上昇する波形をなす
電圧である。

【００７０】なお、階調電圧は、上記の各階調電圧のよ
うに上昇するランプ波形だけでなく下降するランプ波形
であってもよい。それ以外にも、期間Ｔ₁・Ｔ₂・Ｔ₃
・…・Ｔ₂ ^kのいずれかで上記の各レベルの階調電圧が
階調電源線ＰＬに与えられればよく、電圧レベルが不規
則に変化してもよい。また、上記の例では、各期間の長
さが水平走査期間の１／２^kとなっているが、これに限
らず異なる長さであってもよい。さらに、書き込みを行
っている画素以外の画素への書き込み信号の混入を避け
るために、水平走査期間のうちのある一定の期間は、リ
セット期間として用いないようにしてもよい。

【００７１】上記の選択出力回路１５は、選択回路１
６、論理回路１７および出力スイッチ１８により構成さ
れている。

【００７２】選択回路１６は、図１２に示すタイミング
信号ＴＩＭ₁〜ＴＩＭ_kに基づいて上記の階調電圧の２
^k個の期間のうち１つを選択する回路である。この選択
回路１６は、例えば、図１３に示すように、ｋ個のタイ
ミング信号ＴＩＭ₁〜ＴＩＭ_kを反転するインバータＩ
Ｓ₁〜ＩＳ_k、ＡＮＤ回路ＡＳ₁〜ＡＮＤ回路ＡＳ
_g（ｇ＝２^k）と、トランジスタＴＳ₁〜ＴＳ_gとを有
している。

【００７３】ｋ＝３の場合、ＡＮＤ回路ＡＳ₁〜ＡＳ₈
は、タイミング信号ＴＩＭ₁〜ＴＩＭ₃およびインバー
タＩＳ₁〜ＩＳ₃により反転されたタイミング信号ＴＩ
Ｍ₁〜ＴＩＭ₃の中から、それぞれ異なる組み合わせで
３個の信号の論理積をとるようになっている。トランジ
スタＴＳ₁〜ＴＳ₈は、一方のデコーダ１４からの８個
のデコード信号ＡＴ₁〜ＡＴ₈によりＯＮして期間Ｔ₁
〜Ｔ₈に対応する期間選択信号ＰＲＤ₁〜ＰＲＤ₈のう
ち１つを出力するようになっている。

【００７４】選択回路１６は、上記の構成以外に図１４
に示すように、選択回路１６の前段にカウンタ１９を備
える構成であってもよい。この構成では、カウンタ１９
が、前記の階調電源６に与えられるクロックＣＫとリセ
ット信号ＲＥＳとに基づいてタイミング信号ＴＩＭ₁〜
ＴＩＭ_kを発生し、選択回路１６に供給するようになっ
ている。したがって、本ソースドライバに配線されるタ
イミング信号ＴＩＭ₁〜ＴＩＭ_k用の信号線が不要にな
る。

【００７５】論理回路１７は、上記の期間選択信号ＰＲ
Ｄに基づいて２^m本の階調電源線ＰＬから１本を選択す
る回路である。この論理回路１７は、例えば、図１５に
示すように、期間選択信号ＰＲＤと他方のデコーダ１４
からの２^m（ｍ＝３）個のデコード信号ＡＶ₁〜ＡＶ₈
との論理積をそれぞれとるＡＮＤ回路ＡＬ₁〜ＡＬ₈か
らなる回路である。

【００７６】出力スイッチ１８は、複数のアナログスイ
ッチにより構成されている。図１６に示すように、出力
スイッチ１８は、論理回路１７のＡＮＤ回路ＡＬ₁〜Ａ
Ｌ₈からの書込パルスＳ₁〜Ｓ₈（ｍ＝３）によりＯＮ
するトランジスタＴＯ₁〜ＴＯ₈を備えている。８個の
階調電圧Ｖ₁〜Ｖ₈は、トランジスタＴＯ₁〜ＴＯ₈が
１つだけＯＮすることにより、１つが選択されてソース
ラインＳＬに出力される。

【００７７】出力スイッチ１８は、上記の構成以外に、
トランジスタＴＯ₁〜ＴＯ₈の個々を、図１７に示す転
送ゲート２１に置き換える構成であってもよい。

【００７８】この転送ゲート２１は、ｎチャネル型のト
ランジスタ２１ａとｐチャネル型のトランジスタ２１ｂ
と並列が接続されたＣＭＯＳ構成になっている。トラン
ジスタ２１ｂをトランジスタ２１ａと同時に動作させる
ためには、上記の書込パルスＳを反転させるためのイン
バータ２２が必要になる。このようなアナログスイッチ
では、転送ゲート２１を用いることにより、ｎチャネル
型またはｐチャネル型のトランジスタを単独で用いる場
合に比べて、導通抵抗を低くすることができる。

【００７９】続いて、上記のように構成されるソースド
ライバの動作について説明する。

【００８０】まず、ｎビットのデジタル信号ＤＡＴが、
走査回路１１により生成されたサンプリング信号に同期
して、サンプリング回路１２によりサンプリングかつ保
持される。保持されたｎビットのデジタル信号ＤＡＴ
は、ｍビットとｋビットとに分けられ、ラッチ１３・１
３で保持される。

【００８１】ｍビットのデータとｋビットのデータと
は、サンプリング回路１２でサンプリングされた水平走
査期間の次の水平走査期間に転送信号ＴＦに同期してデ
コーダ１４・１４に転送され、デコーダ１４・１４でそ
れぞれデコードされる。デコーダ１４・１４からは、２
^k個のデコード信号と２^m個のデコード信号とがそれぞ
れ出力され、選択出力回路１５に与えられる。

【００８２】選択回路１６では、ｋ個のタイミング信号
ＴＩＭから２^k個の期間選択信号ＰＲＤが生成される。
また、一方のラッチ１３からの２^k個のデコード信号に
より、２^k個の期間選択信号ＰＲＤのうちの１つが選択
される。

【００８３】一方、論理回路１７では、その期間選択信
号ＰＲＤと他方のラッチ１３から出力された２^m個のデ
コード信号とから、これらの積信号である書込パルスＳ
が生成される。

【００８４】この２^m個の書込パルスＳを用いて期間選
択信号ＰＲＤのＯＮ期間だけ出力スイッチ１８のうちの
１個のトランジスタが導通することにより、２^m本の階
調電源線ＰＬのうち１本が選択される。これにより、所
望の階調電圧Ｖが、２^k個の期間のうちの１つの期間に
ソースラインＳＬに出力される。

【００８５】このとき、２^m本の階調電源線ＰＬのそれ
ぞれには、図８に示すように、１水平走査期間が２^kの
期間Ｔ₁〜Ｔ₂ ^kに分割され、各期間Ｔ₁〜Ｔ₂ ^kに階
段状に変化する階調電圧が与えられている。それゆえ、
ｎビットのデジタル信号を与えることにより、２
^m+k（＝２ⁿ）のレベルのいずれか１つの階調電圧が出
力される。

【００８６】以上のように、本ソースドライバによれ
ば、２ⁿ階調の電圧を出力するために、２^m本の階調電
源線ＰＬとｋ本のタイミング信号線とを要するだけであ
るので、外部端子の数が大幅に低減される。また、階調
電圧を書き込む期間が、水平走査期間の約１／２^kの長
さであるので、映像データの十分な書き込みが可能とな
り、精度の高い階調表示が得られる。

【００８７】例えば、６ビットのデジタル信号をｍ＝３
ビットとｋ＝３ビットとに分ける場合、８（＝２³）本
の階調電源線ＰＬで６４（＝２⁶）階調の表示を行うこ
とができる。しかも、階調電圧の書き込み期間も水平走
査期間の約１／８（＝２³）を確保することができる。

【００８８】また、出力スイッチ１８に転送ゲート２１
を用いることにより、階調電源線ＰＬからの階調電圧
は、１個の転送ゲート（アナログスイッチ）２１を介し
て取り込まれる。これにより、階調電源線ＰＬから出力
までの間の導通抵抗が低抵抗になり、十分な書き込み特
性が得られる。この結果、書き込み不足が解消されると
ともに、アナログスイッチのサイズ（チャネル長）を小
さくすることができる。特に、アナログスイッチのサイ
ズが小さくなることには、回路のサイズが小さくなるだ
けでなく、アナログスイッチの遮断時に生ずる雑音（チ
ャネル容量に依存）が低減するため、書き込み精度が向
上するという利点がある。

【００８９】ところで、上記のソースドライバでは、図
８に示すように、各階調電源線ＰＬにはそれぞれ、互い
に重複しない範囲の階調電圧が印加される。このような
波形の電圧を印加することにより、近接する電圧に対し
ては同一の電圧発生回路を用いることになる。

【００９０】したがって、電圧発生回路のバラツキ（オ
フセット電圧等）の影響により、電圧発生回路間で階調
の近接する電圧の逆転が生ずるのを防ぐことができる。
また、水平走査期間内で各階調電源線ＰＬに印加される
電圧が近接し、かつ、連続しているので、階調電源線Ｐ
Ｌへの充放電電流を抑制することができ、消費電力の削
減が可能となる。

【００９１】また、本ソースドライバでは、図１２に示
すように、階調電圧を書き込む期間を制御する期間選択
信号ＰＲＤは１期間分の長さのパルスであるが、これに
限らず、例えば、図１８に示すように、水平走査期間の
最初から所望の映像データに対応する階調電圧が印加さ
れる期間までの長さの制御信号ＰＲＤを用いてもよい。
このとき、出力スイッチ１８での書き込みに時間がかか
るレベルの大きい階調電圧を時間的に後で印加すること
により、実質的に書き込み時間を長くとることになる。
それゆえ、映像データの書き込み不足が発生する恐れが
なくなり、信号出力の精密な制御が可能となる。

【００９２】上記のような期間選択信号ＰＲＤを生成す
るには、例えば、図１９および図２１に示すような選択
回路１６が採用される。なお、以下の選択回路１６は、
ｋ＝３の場合の構成である。

【００９３】図１９に示す選択回路１６では、インバー
タＩＳ₁〜ＩＳ₃と、ＡＮＤ回路ＡＳ₁〜ＡＳ₈と、ト
ランジスタＴＳ₁〜ＴＳ₈とが設けられているのは、図
１３の選択回路１６と同様であるが、ＡＮＤ回路ＡＳ₁
〜ＡＳ₈とトランジスタＴＳ₁〜ＴＳ₈との間にＯＲ回
路ＯＳ₁〜ＯＳ₇が設けられている。ＯＲ回路ＯＳ₁〜
ＯＳ₇は、対応するＡＮＤ回路とその隣のＡＮＤ回路と
の論理和をとるようになっている。

【００９４】このような構成では、図２０に示すよう
に、ＡＮＤ回路Ａ₁₁〜Ａ₁₈から信号Ｐ₁〜Ｐ₈が出力さ
れる。ＯＲ回路ＯＳ₁〜ＯＳ₇により、信号Ｐ₁〜Ｐ₇
と信号Ｐ₂〜Ｐ₈との論理和がそれぞれとられる結果、
期間が順次長くなっていく期間選択信号ＰＲＤが得られ
る。

【００９５】図２１に示す選択回路１６では、図１９に
示す選択回路におけるＯＲ回路ＯＳ₁〜ＯＳ₇に代えて
ＡＮＤ回路ＡＳ₁〜ＡＳ₈のそれぞれに接続されるフリ
ップフロップＦＳ₁〜ＦＳ₈を備えている。フリップフ
ロップＦＳは、図２２に示すように、ＳＲ型のフリップ
フロップであり、ＮＯＲ回路２３・２４がたすき掛けで
接続される構成である。また、フリップフロップＦＳ₁
〜ＦＳ₈は、セット入力Ｓに共通のリセット信号ＲＥＳ
が与えられている。

【００９６】このような構成では、図２３に示すよう
に、図２０に示すタイミング信号ＴＩＭ₁〜ＴＩＭ₃と
異なるタイミング信号ＴＩＭ₁〜ＴＩＭ₃を用いて、Ａ
ＮＤ回路ＡＳ₁〜ＡＳ₈から信号Ｐ₁〜Ｐ₈が出力され
る。フリップフロップＦＳ₁〜ＦＳ₈は、これらの信号
Ｐ₁〜Ｐ₈がリセット入力Ｒに与えられることにより、
期間が順次長くなっていく期間選択信号ＰＲＤを出力す
る。

【００９７】ところで、図１に示す構成では、ｋ個のタ
イミング信号ＴＩＭから論理演算によって２^k個の期間
選択信号ＰＲＤを生成していたが、これに限らず、外部
から直接２^k個の期間選択信号ＰＲＤを入力するように
してもよい。この構成は、外部入力信号線の数は増加す
るが、ソースドライバ内の回路構成が簡単になるという
利点がある。

【００９８】また、逆に、ソースドライバが図１４に示
すようにカウンタ１９を内蔵することにより、階調電源
６に入力されるクロックＣＫに基づいてｋ個のタイミン
グ信号ＴＩＭを生成することも可能である。この場合に
は、外部入力信号線の数はより少なくなる。

【００９９】さらに、本ソースドライバにおいては、映
像信号であるデジタル信号は、ｎ本の映像信号線から、
１個の走査回路１１から出力されるサンプリング信号に
同期して取り込んでいたが、デジタル信号そのものを走
査させて、１水平走査期間分ずつ取り込んでもよい。

【０１００】これを実現するには、図２４に示す構成が
採用される。この構成では、ｎビットのデジタル信号に
対しｎ個の走査回路１１…が設けられ、それぞれの走査
回路１１…が、映像信号の各ビットデータＤ₁〜Ｄ_nを
直接サンプリングするようになっている。したがって、
このソースドライバでは、図１に示すソースドライバに
おけるサンプリング回路１２が不要になる。

【０１０１】なお、上記のソースドライバでは、階調信
号線や期間選択信号ＰＲＤの数が、２の累乗である場合
について述べてきた。これは、デジタル信号が２進数表
現であるために、その方が効率的であるからである。し
かし、映像信号の分割や伸張を行う外部の制御回路４の
性能や個数との関係から、例えば、階調信号線の数が３
または５などの場合の方が都合がよい場合もある。した
がって、必ずしも、基準信号線や期間選択信号ＰＲＤの
数を、２の累乗にする必要はなく、いかなる数であって
も構わない。

【０１０２】例えば、図２５に示すソースドライバで
は、ｎビットのデジタル信号に対して、ｍ本の階調電源
線ＰＬとｋ個のタイミング信号ＴＩＭ（＝期間選択信号
ＰＲＤ）とが与えられる構成をとっており、２ⁿ≦ｍ＊
ｋである。また、各階調電源線ＰＬには、図２６に示す
波形の階調電圧が入力されている。この階調電圧は、水
平走査期間が均等に分割されたｋ個の期間Ｔ₁〜Ｔ_kで
Ｖ₁からＶ_kまで（第１の階調電源線ＰＬ）のように順
次レベルが階段状に上昇する波形をなしている。

【０１０３】このソースドライバにおいて、サンプリン
グ回路１２によりサンプリングされたｎビットのデジタ
ル信号が、そのままラッチ１３が保持され、さらにデコ
ーダ１４がデコードされる。そして、選択出力回路１５
では、デコーダ１４からの２ⁿ個のデコード信号と上記
のタイミング信号ＴＩＭとに基づいて１本の階調電源線
ＰＬと１つの期間とが選択される。この結果、選択され
た電圧がソースラインに出力される。

【０１０４】例えば、ｎ＝５、ｍ＝５、ｋ＝７の場合、
選択出力回路１５においては、選択回路１６で２⁵＝３
２個のデコード信号のうち７個を用いて期間Ｔ₁〜Ｔ₇
に対応する期間選択信号ＰＲＤ₁〜ＰＲＤ₇から１つが
選択される。すると、７個のデコード信号に基づいて論
理回路１７から出力された３２個の書込パルスＳを用い
て、出力スイッチ１８により５本の階調電源線ＰＬのう
ちの１本から１つの期間だけ電圧が出力される。この結
果、３５レベルの電圧を得ることができる。ただし、３
２階調の表示を行う場合、３階調分の電圧は用いない。

【０１０５】以上に述べた本ソースドライバにおける各
種の変更は、本ソースドライバに限らず、以下の各ソー
スドライバについても当てはまるものである。

【０１０６】〔第２のソースドライバ〕第２のソースド
ライバは、図２７に示すように、走査回路１１と、サン
プリング回路１２と、ラッチ１３・１３・１３と、デコ
ーダ１４・１４・１４と、選択出力回路３１と、中間値
発生器３２とを備えている。

【０１０７】なお、前記の第１のソースドライバにおけ
る構成要素と同等の機能を有する本ソースドライバの構
成要素については、同様の符号を付記してその説明を省
略する。

【０１０８】本ソースドライバでは、サンプリング回路
１２でサンプリングされたｎビットのデジタル信号ＤＡ
Ｔをｋビット、ｍビットおよびｈビットに分けて処理す
るようになっている。このため、３個のラッチ１３・１
３・１３と、３個のデコーダ１４・１４・１４が設けら
れている。

【０１０９】選択出力回路３１は、第１および第２のデ
コーダ１４・１４からのデコード信号に基づいて、複数
の階調電圧のうちの２つの階調電圧における１つの特定
の期間のレベルを選択するようになっている。

【０１１０】階調電圧は、図２８に示すように、図１０
に示す階調電圧と類似する波形をなしているが、２^m＋
１本の階調電源線ＰＬに対し与えられている。また、各
期間の最高電圧とその次の期間の最低電圧とが同じレベ
ルに設定されている点が図１０に示す階調電圧と異なっ
ている。

【０１１１】上記の選択出力回路３１は、選択回路１
６、論理回路１７および出力スイッチ３３により構成さ
れている。

【０１１２】出力スイッチ３３は、図２９に示すよう
に、トランジスタＴＯＡ₁〜ＴＯＡ₈およびトランジス
タＴＯＢ₁〜ＴＯＢ₈を備えており、論理回路１７から
の２^m個の書込パルスＳに基づいて２つの電圧ＶＡ・Ｖ
Ｂを出力するようになっている。

【０１１３】トランジスタＴＯＡ₁〜ＴＯＡ₈は共通す
る出力線に接続され、トランジスタＴＯＢ₁〜ＴＯＢ₈
はトランジスタＴＯＡ₁〜ＴＯＡ₈とは別の共通する出
力線に接続されている。また、トランジスタＴＯＡ₁・
ＴＯＢ₁ないしトランジスタＴＯＡ₈・ＴＯＢ₈は、そ
れぞれ対をなしており、ゲートに同じ書込パルスＳ（Ｓ
₁〜Ｓ₈）が入力される。さらに、トランジスタＴＯＡ
₁・ＴＯＢ₁ないしトランジスタＴＯＡ₈・ＴＯＢ₈に
は、それぞれ順次隣接する階調電源線ＰＬが接続されて
いる。

【０１１４】中間値発生器３２は、上記の電圧ＶＡ・Ｖ
Ｂから、第３のデコーダ１４からの２^h個のデコード信
号を用いて電圧ＶＡ・ＶＢの間の複数の中間値を出力す
る回路である。図３０に示す中間値発生器３２は、ｈ＝
３の場合の構成であり、直列に接続された抵抗Ｒ₁〜Ｒ
₈と、転送ゲートＧ₁〜Ｇ₈とからなっている。

【０１１５】転送ゲートＧ₁〜Ｇ₈は、ｎチャネル型の
トランジスタに論理回路１７からの書込パルスＳ₁〜Ｓ
₈が与えられ、ｐチャネル型のトランジスタに書込パル
スＳ₁〜Ｓ₈の反転パルスが与えられる。また、転送ゲ
ートＧ₁は、抵抗Ｒ₁の一端に接続されており、転送ゲ
ートＧ₂〜Ｇ₈は、それぞれ抵抗Ｒ₁〜Ｒ₈の各接続点
に接続されている。

【０１１６】なお、中間値発生器３２は、電圧ＶＡ・Ｖ
Ｂから複数の中間値の電圧を出力することができれば、
他の回路で構成されていてもよい。

【０１１７】続いて、上記のように構成されるソースド
ライバの動作について説明する。

【０１１８】まず、走査回路１１により生成されたサン
プリング信号に同期して、サンプリング回路１２におい
て、映像情報であるｎビットのデジタル信号ＤＡＴがサ
ンプリングかつ保持される。保持されたｎビットのデジ
タル信号ＤＡＴは、ｍビットとｋビットとｈビットとに
分けられ、３個のラッチ１３・１３・１３で保持され
る。

【０１１９】ｍビットのデータとｋビットのデータと
は、サンプリング回路１２でサンプリングされた水平走
査期間の次の水平走査期間に転送信号ＴＦに同期して２
個のデコーダ１４・１４に転送され、デコーダ１４・１
４でそれぞれデコードされる。デコーダ１４・１４から
は、２^k個のデコード信号と２^m個のデコード信号とが
それぞれ出力され、選択出力回路３１に与えられる。

【０１２０】選択出力回路３１における選択回路１６お
よび論理回路１７の動作は前記の第１のソースドライバ
と同様である。つまり、選択回路１６により、２^k個の
期間選択信号ＰＲＤのうちの１つが選択される一方、論
理回路１７では、その期間選択信号ＰＲＤと２^m個のデ
コード信号とから書込パルスＳが生成される。

【０１２１】この２^m個の書込パルスＳを用いて期間選
択信号ＰＲＤのＯＮ期間だけ出力スイッチ３３のうちの
２個のトランジスタが導通することにより、２^m＋１本
の階調電源線ＰＬのうち２本が選択される。

【０１２２】このとき、２^m＋１本の階調電源線ＰＬの
それぞれには、図２８に示すように、１水平走査期間が
２^kの期間Ｔ₁〜Ｔ₂ ^kに分割され、同じ期間で同時に
発生しかつ各期間Ｔ₁〜Ｔ₂ ^kに階段状に変化する階調
電圧が与えられている。それゆえ、ｎビットのデジタル
信号を与えることにより、２^m+kのレベルのいずれか隣
接する２つの電圧ＶＡ・ＶＢが出力される。

【０１２３】また、ｈビットのデジタル信号からさらに
他のデコーダ１４でデコードされた２^h個のデコード信
号は、中間値発生器３２に与えられる。中間値発生器３
２では、デコード信号により転送ゲートＧ₁〜Ｇ₈のう
ちいずれか１個がＯＮすることにより、その転送ゲート
Ｇを介して上記の２つの電圧ＶＡ・ＶＢの任意の中間値
が選択されて所望の階調信号としてソースラインＳＬに
出力される。

【０１２４】以上のように、本ソースドライバによれ
ば、２ⁿ階調の電圧を出力するために、２^m＋１本の階
調電源線ＰＬとｋ本のタイミング信号線とを要するだけ
であるので、外部端子の数が大幅に低減される。また、
階調電圧を書き込む期間が、水平走査期間の約１／２^k
の長さであるので、映像データの十分な書き込みが可能
となり、精度の高い階調表示が得られる。

【０１２５】しかも、階調電圧の各期間における最高電
圧とその次の期間の最低電圧が同じレベルに設定されて
いるので、電圧ＶＡ・ＶＢ間の電位差を等間隔で分割さ
れた中間値を得ることができる。それゆえ、前記の第１
のソースドライバと比べて、ほぼ同数の外部入力信号に
よっても、さらに多階調（２^h倍）の信号電圧を出力す
ることができる。例えば、デジタル信号が６ビットであ
り、ｍ＝ｋ＝ｈ＝２とする場合、５本の階調電源線ＰＬ
により２⁶＝６４階調の表示が可能となる。また、ｍ＝
３、ｋ＝３、ｈ＝２とすれば、９本の階調電源線ＰＬで
２５６階調の表示が可能となる。

【０１２６】ところで、本ソースドライバにおいて、中
間値発生器３２は、ソースラインＳＬの各段に１個ずつ
設けられているが、これとは異なる構成であってもよ
い。例えば、図３１に示す構成では、階調電源線ＰＬに
おいて全段共通の中間値発生器３４が設けられている。
この中間値発生器３４は、図３０に示すような抵抗分割
回路を介して接続する隣り合う２本の階調電源線ＰＬを
接続する回路である。

【０１２７】したがって、中間値発生器３４以降は階調
電源線ＰＬが２^m+hに増加する。このため、選択出力回
路３１では、１個ずつのラッチ１３およびデコーダ１４
により得られた２^m+h個のデコード信号に基づいて、論
理回路１７から１つの電圧が出力される。

【０１２８】上記の中間値発生器３４によれば、図２７
に示すソースドライバと同様に、２ⁿ階調の表示を行う
ことができる。また、中間値発生器３４がソースライン
ＳＬの各段で共通であるので、中間値発生器３２のよう
に各段に１個ずつ必要なく、ソースドライバの構成を簡
素化することができる。

【０１２９】また、本ソースドライバでは、２^m＋１本
の階調電源線ＰＬとｋ本のタイミング信号線とにより階
調数を確保することができるので、中間値発生器３２・
３４の抵抗数を少なくして、抵抗値のバラツキの影響を
抑えることができる。それゆえ、階調数を増加させると
ともに、良好な階調表示を維持することができる。例え
ば、実用的な抵抗分割数の上限を４（ｈ＝２）とする
と、本ソースドライバでは、前記のように６４階調や２
５６階調といった高階調を得ることができ、分割抵抗を
用いた従来のドライバに比べて大幅に階調数を向上させ
ることができる。

【０１３０】〔液晶表示装置におけるソースドライバの
役割〕前記の第１および第２のソースドライバを液晶表
示装置に設けることにより、液晶パネル９に供給される
信号数が少なくなっても、多階調の画像信号を出力する
ことができる。それゆえ、液晶パネル９に設けられる外
部端子が少ない液晶表示装置でも多階調表示が可能とな
る。

【０１３１】特に、画素１０を構成するスイッチング素
子ＳＷが駆動力の小さい多結晶シリコン薄膜トランジス
タである場合には、画素容量Ｃ_Pへの画像データの書き
込みが高速化される。したがって、大型の液晶表示装置
の場合すなわちソースドライバの負荷が大きい場合にお
いても、画素データの書き込みを所定時間（１水平走査
期間の１／２^k）内で十分に行うことができ、高品位の
画像表示が可能になる。これは、高精細の液晶表示装置
の場合（水平走査期間が短い場合）においても同様であ
る。また、同一の負荷に対しては、書き込み期間の分割
数をより多くできるため、より多階調の画像を表示する
ことができる。

【０１３２】また、ソースドライバを構成する能動素子
が多結晶シリコン薄膜トランジスタである場合には、そ
の能動素子をスイッチング素子ＳＷと同一工程で製造す
ることができる。それゆえ、液晶表示装置の製品コスト
を低減することができる。

【０１３３】また、階調電源線ＰＬに印加される電圧の
極性を、水平走査期間毎または垂直走査期間毎に切り替
えることにより、表示画像のフリッカーが抑えられるの
で、液晶表示装置の表示品位が向上する。前者の場合に
はゲートライン反転駆動方式となる。後者の場合にはフ
レーム反転駆動方式となるが、ソースドライバの電源系
を２系統にすることにより、より表示品位に優れたソー
スライン反転駆動方式とすることもできる（SID 93 DI
GEST p.15 〜18参照）。このときには、外部電源回路の
出力極性の切り替え回数が減少するので、低消費電力化
も図ることができる。

【０１３４】さらに、液晶表示装置に入力される画像信
号が疑似階調表示法を用いて生成されている場合には、
実効的に、より多階調の画像を表示することができる。
特に、本発明は、デジタル信号を入力信号とする構成で
あるので、疑似階調表示のための演算処理の結果をその
まま用いることができる。したがって、これに伴う回路
規模の増大が少ない。

【０１３５】ここでの疑似階調表示法とは、人間の目の
特性を利用した階調表示法であり、ディザ法、誤差拡散
法等が挙げられるが、他にどのような方法を用いても構
わない。また、面積階調法も、広い意味で疑似階調表示
法の範疇に含まれる。

【０１３６】なお、本実施の形態においては、本発明を
液晶表示装置に適用した例について説明したが、本発明
は他の画像表示装置にも適用される。また、これに限ら
ず、同様な目的に対しては画像表示装置以外の装置にお
いても本発明を適用することができる。

【０１３７】

【発明の効果】以上のように、本発明の請求項１に記載
の電圧出力回路は、複数の期間に分割された走査期間に
おいてその分割期間毎に異なる電圧が印加される複数の
電源線と、複数ビットのデジタル信号に基づいて上記電
源線のいずれか１本を上記分割期間のうち少なくともい
ずれか１つの期間で選択することにより、その期間で選
択された電源線に印加された電圧を出力する選択出力手
段とを備えている構成である。

【０１３８】これにより、例えば、本電圧出力回路を画
像表示装置のデータ信号線駆動回路に適用した場合、表
示する画像の階調に比べて電源線の数を少なくすること
ができる。それゆえ、外部の電源回路の構成の簡素化お
よび電源線用の外部端子の削減を図ることができる。ま
た、分割期間を十分な長さに確保でき、精密な階調電圧
を出力することができる。したがって、外部電源回路の
コストや電圧出力回路の実装コストを低減することがで
きるという効果を奏する。

【０１３９】本発明の請求項２に記載の電圧出力回路
は、請求項１に記載の電圧出力回路において、上記電源
線が、ｎビットの上記デジタル信号に対して２^m（１＜
ｍ＜ｎ）本設けられ、上記選択出力手段が、２^kに分割
された上記分割期間の少なくとも１つの期間を上記デジ
タル信号のｋビット（ｋ＝ｎ−ｍ）により作成した２^k
個の信号に基づいて選択する期間選択手段と、この期間
選択手段の出力信号と上記デジタル信号のｍビットによ
り作成した２^m個の信号とに基づいて上記電源線のうち
の１本の上記期間選択手段により選択された期間だけ有
効となる信号を出力する出力制御手段と、この出力制御
手段からの信号により導通し、選択された電源線に印加
される電圧を出力する出力手段とを有している構成であ
る。

【０１４０】これにより、２ⁿ階調の画像を表示するた
めに必要な電源線が２^m本となり大幅に削減することが
でき、請求項１に記載の電圧出力回路において、よりコ
スト低減を図ることができるという効果を奏する。

【０１４１】請求項３に記載の電圧出力回路は、請求項
２に記載の電圧出力回路において、上記出力手段が、上
記電源線にそれぞれ接続される２^m個の転送ゲートを有
しているので、電源線から電圧を取り込む際に１個の転
送ゲートを介するだけとなる。それゆえ、電源線から出
力までの間の導通特性が低抵抗になり、電圧の低下を抑
えることができる。したがって、映像信号のデータ信号
線への書き込みを良好に行うことができるという効果を
奏する。

【０１４２】本発明の請求項４に記載の電圧出力回路
は、請求項１に記載の電圧出力回路において、走査期間
内に上記各電源線に印加される電圧の範囲が上記電源線
間で互いに重ならないので、各電源線の電圧のレベル変
化量が小さくなる。それゆえ、電圧レベルが安定するの
に要する時間が短くなるとともに、電源線に電圧を印加
する外部電源回路の規模を小さくすることができる。ま
た、近接する電圧を供給する外部電源回路を同一にする
ことができ、外部電源回路の出力バラツキに起因する階
調の逆転が生じにくくなる。したがって、映像信号のデ
ータ信号線への書き込みを良好に行うことができるとい
う効果を奏する。

【０１４３】本発明の請求項５に記載の電圧出力回路
は、複数の期間に分割された走査期間においてその分割
期間毎に異なる電圧が印加される複数の電源線と、複数
ビットのデジタル信号に基づいて上記電源線のいずれか
２本を上記分割期間のうち少なくともいずれか１つの期
間で選択することにより、その期間で選択された電源線
に印加された電圧を出力する選択出力手段と、上記選択
出力手段により選択された２つの電圧の間の電圧を発生
する中間値発生手段とを備えている構成である。

【０１４４】これにより、例えば、本電圧出力回路を画
像表示装置のデータ信号線駆動回路に適用した場合、表
示する画像の階調に比べて電源線の数を少なくすること
ができる。これにより、外部の電源回路の構成の簡素化
および電源線用の外部端子のの削減を図ることができ
る。また、分割期間を十分な長さに確保できるため、精
密な階調電圧を出力することができる。さらに、中間値
発生手段による２つの電圧の間の電圧が出力されること
で、より多くの異なるレベルの電圧を出力することがで
き、階調数の増加または電源線の削減を図ることができ
る。したがって、外部電源回路のコストや電圧出力回路
の実装コストを低減することができるという効果を奏す
る。

【０１４５】本発明の請求項６に記載の電圧出力回路
は、請求項５に記載の電圧出力回路において、上記電源
線が、ｎビットの上記デジタル信号に対して２^m＋１
（１＜ｍ＜ｎ）本設けられ、上記選択出力手段が、２^k
に分割された上記分割期間の少なくとも１つの期間を上
記デジタル信号のｋビット（１＜ｋ＜ｎ−ｍ）により作
成した２^k個の信号に基づいて選択する期間選択手段
と、この期間選択手段の出力信号と上記デジタル信号の
ｍビットにより作成した２^m個の信号とに基づいて上記
電源線のうちの２本において上記期間選択手段により選
択された期間だけ有効となる信号を出力する出力制御手
段と、この出力制御手段からの信号により導通し、選択
された電源線に印加される電圧を出力する出力手段とを
有し、上記中間値発生手段が、上記デジタル信号のｈ
（ｈ＝ｎ−ｍ−ｋ）ビットにより作成した２^h個の信号
に基づいて２つの電圧間で複数に分割された電圧のうち
の１つを選択する構成である。

【０１４６】これにより、２ⁿ階調の画像を表示するた
めに必要な電源線が２^m＋１本となり大幅に削減するこ
とができ、請求項５に記載の電圧出力回路において、よ
りコスト低減を図ることができるという効果を奏する。

【０１４７】本発明の請求項７に記載の電圧出力回路
は、請求項６に記載の電圧出力回路において、上記出力
手段が、上記電源線にそれぞれ接続される２^m+1個の転
送ゲートを有しているので、２本の電源線から電圧を取
り込む際にそれぞれ１個の転送ゲートを介するだけとな
る。それゆえ、電源線から出力までの間の導通特性が低
抵抗になり、電圧の低下を抑えることができる。したが
って、映像信号のデータ信号線への書き込みを良好に行
うことができるという効果を奏する。

【０１４８】本発明の請求項８に記載の電圧出力回路
は、請求項１または６に記載の電圧出力回路において、
複数本の上記電源線に印加される電圧の範囲が上記各分
割期間で連続しているので、中間値発生手段に与える隣
り合うレベルの２つの電圧を容易に得ることができ、回
路の構成を簡素化することができるという効果を奏す
る。

【０１４９】本発明の請求項９に記載の電圧出力回路
は、請求項１または６に記載の電圧出力回路において、
上記期間選択手段が、上記分割期間のうち１つを選択す
るので、回路構成を簡単にすることができるという効果
を奏する。

【０１５０】本発明の請求項１０に記載の電圧出力回路
は、請求項１または６に記載の電圧出力回路において、
上記期間選択手段が、上記分割期間のうち最初の期間か
ら所望のデジタル信号が入力される期間までの連続する
期間を選択するので、出力線の容量に対し書き込み不足
が懸念されるレベルの電圧の取り込み時間を長くとるこ
とができる。したがって、精密に電圧を出力することが
でき、映像信号のデータ信号線への書き込みを良好に行
うことができるという効果を奏する。

【０１５１】本発明の請求項１１に記載の電圧出力回路
は、請求項２または７に記載の電圧出力回路において、
周期の異なるｋ個のパルス信号を発生するカウンタを備
え、上記期間選択手段が上記カウンタからのパルス信号
に基づいて上記各分割期間に有効となる２^k個の信号を
出力するので、カウンタがクロックに基づいてｋ個のパ
ルスを出力することから、入力信号線の数を少なくする
ことができる。したがって、回路の構成を簡素化するこ
とができるという効果を奏する。

【０１５２】本発明の請求項１２に記載の画像表示装置
は、マトリクス状に配された表示を行う複数の画素と、
これらの画素に接続されたデータ信号線と、デジタル信
号からなる映像信号を所定のタイミングでデータ信号線
に書き込むデータ信号線駆動回路とを備えた画像表示装
置において、上記データ信号線駆動回路が上記の各電圧
出力回路のいずれかを備え、この電圧出力回路により映
像信号に基づいて上記電源線に印加された電圧を上記デ
ータ信号線に出力する構成である。

【０１５３】これにより、表示する画像の階調に比べて
電源線の数を少なくすることができ、電源回路の構成の
簡素化および電源線用の外部端子の削減を図ることがで
きる。また、映像信号のデータ信号線への書き込みに要
する時間を十分確保することができ、精密な階調電圧を
出力することができる。したがって、画像表示装置のコ
ストを低減し、かつ表示品位を向上させることができる
という効果を奏する。

【０１５４】本発明の請求項１３に記載の画像表示装置
は、請求項１２に記載の画像表示装置において、上記電
源線に印加される電圧の極性が水平走査期間毎に交互に
変化するので、フリッカの目立たない良好な画像を表示
することができるという効果を奏する。

【０１５５】本発明の請求項１４に記載の画像表示装置
は、請求項１２に記載の画像表示装置において、上記電
源線に印加される電圧レベルの極性が垂直走査期間毎に
交互に変化するので、電源回路の出力極性の切り替え回
数が減少し、低消費電力化を図ることができるという効
果を奏する。

【０１５６】本発明の請求項１５に記載の画像表示装置
は、請求項１２に記載の画像表示装置において、人間の
目の特性を利用した疑似階調表示法を用いて生成される
デジタル信号が入力されることにより、電圧出力回路に
よる階調表示に加えてさらに多階調の表示が可能とな
る。したがって、表示品位の極めて高い画像表示装置を
提供することができるという効果を奏する。

【０１５７】本発明の請求項１６に記載の画像表示装置
は、請求項１２に記載の画像表示装置において、上記画
素を構成するスイッチング素子が多結晶シリコン薄膜ト
ランジスタであるので、映像信号を画素に書き込むため
に必要とされる時間が短くなり、１水平走査期間の１／
２^kの期間においても良好に書き込みを行うことができ
るという効果を奏する。

【０１５８】本発明の請求項１７に記載の画像表示装置
は、請求項１２に記載の画像表示装置において、上記デ
ータ信号線駆動回路が、多結晶シリコン薄膜トランジス
タにより構成されているので、データ信号線駆動回路を
画素と同一基板上に同一プロセスで形成することが可能
となり、画像表示装置の製造工程が簡素化される。した
がって、画像表示装置の低コスト化を図ることができる
という効果を奏する。

【図面の簡単な説明】

【図１】本発明の実施の一形態に係る液晶表示装置にお
ける第１のソースドライバの構成を示すブロック図であ
る。

【図２】上記の液晶表示装置の概略構成を示すブロック
図である。

【図３】図２の液晶表示装置における画素の構成を示す
回路図である。

【図４】図１のソースドライバにおける走査回路の構成
を示す回路図である。

【図５】図１のソースドライバにおけるサンプリング回
路の構成を示す回路図である。

【図６】図１のソースドライバにおけるラッチの構成を
示す回路図である。

【図７】図１のソースドライバにおけるデコーダの構成
を示す回路図である。

【図８】図１のソースドライバに与えられる階段状の階
調電圧の波形を示す波形図である。

【図９】図１のソースドライバに与えられる直線状の階
調電圧の波形を示す図である。

【図１０】図１のソースドライバに与えられる他の階段
状の階調電圧の波形を示す波形図である。

【図１１】図１のソースドライバに与えられる他の直線
状の階調電圧の波形を示す図である。

【図１２】図１のソースドライバにおける選択回路に関
する入出力信号の波形を示す波形図である。

【図１３】上記の選択回路の構成を示す回路図である。

【図１４】図１のソースドライバにカウンタが付加され
た構成を示すブロック図である。

【図１５】図１のソースドライバにおける論理回路の構
成を示す回路図である。

【図１６】図１のソースドライバにおける出力スイッチ
の構成を示す回路図である。

【図１７】上記の出力スイッチを構成するアナログスイ
ッチの他の構成を示す回路図である。

【図１８】図１のソースドライバにおける選択回路に関
する他の入出力信号の波形を示す波形図である。

【図１９】図１８の波形の出力信号を発生するための選
択回路の構成を示す回路図である。

【図２０】図１９の選択回路の動作を示す波形図であ
る。

【図２１】図１８の波形の出力信号を発生するための他
の選択回路の構成を示す回路図である。

【図２２】図２１の選択回路におけるフリップフロップ
の構成を示す回路図である。

【図２３】図２１の選択回路の動作を示す波形図であ
る。

【図２４】第１のソースドライバの他の構成を示すブロ
ック図である。

【図２５】第１のソースドライバのさらに他の構成を示
すブロック図である。

【図２６】図２５のソースドライバに与えられる階段状
の階調電圧の波形を示す波形図である。

【図２７】本発明の実施の一形態に係る液晶表示装置に
おける第２のソースドライバの構成を示すブロック図で
ある。

【図２８】図２７のソースドライバに与えられる階段状
の階調電圧の波形を示す波形図である。

【図２９】図２７のソースドライバにおける出力スイッ
チの構成を示す回路図である。

【図３０】図２７のソースドライバにおける中間値発生
器の構成を示す回路図である。

【図３１】第２のソースドライバの他の構成を示すブロ
ック構成を示すブロック図である。

【図３２】従来の液晶表示装置の要部の構成を示すブロ
ック図である。

【図３３】従来のソースドライバの構成を示すブロック
図である。

【図３４】従来のソースドライバの他の構成を示すブロ
ック図である。

【図３５】中間調を表示する従来のソースドライバにお
いて用いられる振動電圧の波形を示す波形図である。

【図３６】１本の階調電源線を有する従来のソースドラ
イバに与えられる階調電圧および階調電圧を選択するた
めの信号の波形を示す波形図である。

【符号の説明】

２ソースドライバ（データ信号線駆動回路）６階調電源１０画素１５・３１選択出力回路（選択出力手段）１６選択回路（期間選択手段）１７論理回路（出力制御手段）１８・３３出力スイッチ（出力手段）２１転送ゲート３２中間値発生器（中間電圧発生手段）ＰＬ階調電源線（電源線）ＰＲＤ期間選択信号

Claims

【特許請求の範囲】

【請求項１】複数の期間に分割された走査期間において
その分割期間毎に異なる電圧が印加される複数の電源線
と、複数ビットのデジタル信号に基づいて上記電源線のいず
れか１本を上記分割期間のうち少なくともいずれか１つ
の期間で選択することにより、その期間で選択された電
源線に印加された電圧を出力する選択出力手段とを備え
ていることを特徴とする電圧出力回路。
【請求項２】上記電源線が、ｎビットの上記デジタル信
号に対して２^m（１＜ｍ＜ｎ）本設けられ、上記選択出力手段が、２^kに分割された上記分割期間の
少なくとも１つの期間を上記デジタル信号のｋビット
（ｋ＝ｎ−ｍ）により作成した２^k個の信号に基づいて
選択する期間選択手段と、この期間選択手段の出力信号
と上記デジタル信号のｍビットにより作成した２^m個の
信号とに基づいて上記電源線のうちの１本において上記
期間選択手段により選択された期間だけ有効となる信号
を出力する出力制御手段と、この出力制御手段からの信
号により導通し、選択された電源線に印加される電圧を
出力する出力手段とを有していることを特徴とする請求
項１に記載の電圧出力回路。
【請求項３】上記出力手段が、上記電源線にそれぞれ接
続される２^m個の転送ゲートを有していることを特徴と
する請求項２に記載の電圧出力回路。
【請求項４】走査期間内に上記各電源線に印加される電
圧の範囲が上記電源線間で互いに重ならないことを特徴
とする請求項１に記載の電圧出力回路。
【請求項５】複数の期間に分割された走査期間において
その分割期間毎に異なる電圧が印加される複数の電源線
と、複数ビットのデジタル信号に基づいて上記電源線のいず
れか２本を上記分割期間のうち少なくともいずれか１つ
の期間で選択することにより、その期間で選択された電
源線に印加された電圧を出力する選択出力手段と、上記選択出力手段により選択された２つの電圧の間の電
圧を発生する中間値発生手段とを備えていることを特徴
とする電圧出力回路。
【請求項６】上記電源線が、ｎビットの上記デジタル信
号に対して２^m＋１（１＜ｍ＜ｎ）本設けられ、上記選択出力手段が、２^kに分割された上記分割期間の
少なくとも１つの期間を上記デジタル信号のｋビット
（１＜ｋ＜ｎ−ｍ）により作成した２^k個の信号に基づ
いて選択する期間選択手段と、この期間選択手段の出力
信号と上記デジタル信号のｍビットにより作成した２^m
個の信号とに基づいて上記電源線のうち２本において上
記期間選択手段により選択された期間だけ有効となる信
号を出力する出力制御手段と、この出力制御手段からの
信号により導通し、選択された電源線に印加される電圧
を出力する出力手段とを有し、上記中間値発生手段が、上記デジタル信号のｈ（ｈ＝ｎ
−ｍ−ｋ）ビットにより作成した２^h個の信号に基づい
て２つの電圧間で複数に分割された電圧のうちの１つを
選択することを特徴とする請求項５に記載の電圧出力回
路。
【請求項７】上記出力手段が、上記電源線にそれぞれ接
続される２^m+1個の転送ゲートを有していることを特徴
とする請求項６に記載の電圧出力回路。
【請求項８】複数本の上記電源線に印加される電圧の範
囲が上記各分割期間で連続していることを特徴とする請
求項６に記載の電圧出力回路。
【請求項９】上記期間選択手段が、上記分割期間のうち
１つを選択することを特徴とする請求項２または６に記
載の電圧出力回路。
【請求項１０】上記期間選択手段が、上記分割期間のう
ち最初の期間から所望のデジタル信号が入力される期間
までの連続する期間を選択することを特徴とする請求項
２または６に記載の電圧出力回路。
【請求項１１】周期の異なるｋ個のパルス信号を発生す
るカウンタを備え、上記期間選択手段が上記カウンタからのパルス信号に基
づいて上記各分割期間に有効となる２^k個の信号を出力
することを特徴とする請求項２または６に記載の電圧出
力回路。
【請求項１２】マトリクス状に配された表示を行う複数
の画素と、これらの画素に接続されたデータ信号線と、
デジタル信号からなる映像信号を所定のタイミングでデ
ータ信号線に書き込むデータ信号線駆動回路とを備えた
画像表示装置において、上記データ信号線駆動回路が上記請求項１ないし１１の
いずれかに記載の電圧出力回路を備え、この電圧出力回
路により映像信号に基づいて上記電源線に印加された電
圧を上記データ信号線に出力することを特徴とする画像
表示装置。
【請求項１３】上記電源線に印加される電圧の極性が水
平走査期間毎に交互に変化することを特徴とする請求項
１２に記載の画像表示装置。
【請求項１４】上記電源線に印加される電圧レベルの極
性が垂直走査期間毎に交互に変化することを特徴とする
請求項１２に記載の画像表示装置。
【請求項１５】上記デジタル信号が人間の目の特性を利
用した疑似階調表示法を用いて生成されることを特徴と
する請求項１２に記載の画像表示装置。
【請求項１６】上記画素を構成するスイッチング素子が
多結晶シリコン薄膜トランジスタであることを特徴とす
る請求項１２に記載の画像表示装置。
【請求項１７】上記データ信号線駆動回路が、多結晶シ
リコン薄膜トランジスタにより構成されていることを特
徴とする請求項１２に記載の画像表示装置。