JPH0898510A - 昇圧回路およびその駆動方法 - Google Patents

Abstract

(57)【要約】 【構成】 電源１と制御手段４と昇圧手段５とで構成
し、制御手段４は発振手段２と時分割の制御信号を出力
するリングカウンタ手段３とで構成し、昇圧手段５は容
量と容量の一方の端子に接続し電源１の一方の端子の電
位を供給する第１のスイッチと容量の他方の端子に接続
し電源１の他方の端子の電位を供給する第２のスイッチ
とを有する充電手段を直列にＮ個（Ｎ≧２）接続するこ
とを特徴とする昇圧手段およびその駆動方法。 【効果】 Ｎ個の容量を直列に接続して、時分割の制御
信号でおのおのの容量を第１のスイッチと第２のスイッ
チとで常に充電しているため、昇圧電圧のリップルが小
さくおさえることができ、昇圧出力電圧をほぼ一定に保
て、またＮ個の容量は充電容量と放電容量とを兼ねこと
ができ構成が簡単になる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は電源の電圧を昇圧し負荷
に電源より高い電圧を発生する昇圧回路の構成と駆動方
法とに関する。

【０００２】

【従来の技術】従来の技術として、例えば、特開昭４８
ー６０２２７号公報に開示された昇圧回路がある。図４
は特開昭４８ー６０２２７号公報に記載の昇圧回路の構
成を示す回路図である。図５は図４に示す従来例の昇圧
回路のおのおのの容量に電荷を蓄積する様子を示す等価
回路である。図６は図４に示す従来例の昇圧回路の昇圧
出力容量に電荷を蓄積する様子を示す等価回路である。

【０００３】図４に示す従来例の昇圧回路の構成を説明
する。従来例の昇圧回路は電源Ｅと、スイッチ操作回路
４１と、複数（図では３個）の容量Ｃと、昇圧出力容量
Ｃ０と、容量Ｃと昇圧出力容量Ｃ０との接続を切り替え
るＮ型電界効果トランジスタ（以下ＮＦＥＴと記載す
る）Ｓ１〜Ｓ１０と、ＮＦＥＴＳ１〜Ｓ１０を制御する
インバータＩ１とで構成し、負荷ＲＬをロード抵抗とし
ている。

【０００４】次に図４に示す従来例の昇圧回路の構成の
回路図と、図５と図６とに示す等価回路とをもちいて従
来例の昇圧回路の動作を説明する。まず、スイッチ操作
回路４１の出力信号Ｐ１を”Ｌ”にして、ＮＦＥＴＳ１
〜Ｓ６を導通にし、ＮＦＥＴＳ７〜Ｓ１０を非導通に
し、図５に示すように、３個の容量Ｃをおのおの電源Ｅ
に並列に接続して充電する。

【０００５】次に、スイッチ操作回路４１の出力信号Ｐ
１を”Ｈ”にして、ＮＦＥＴＳ１〜Ｓ６を非導通にし、
ＮＦＥＴＳ７〜Ｓ１０を導通にし、図６に示すように、
３個の容量Ｃと電源Ｅとを直列に接続し、ＮＦＥＴＳ１
０を介して昇圧出力容量Ｃ０を並列に接続して昇圧出力
容量Ｃ０を充電する。以後出力信号Ｐ１を切り替えるこ
とにより昇圧出力容量Ｃ０に昇圧出力を得るようにする
昇圧回路である。

【０００６】

【発明が解決しようとする課題】しかしながら、従来例
の昇圧回路は、複数の容量Ｃに充電した電荷を再度昇圧
出力容量Ｃ０に充電する必要があり、容量Ｃから昇圧出
力容量Ｃ０への電荷の移動のための損失が避けられな
い。また、複数の容量Ｃを直列接続するＮＦＥＴＳ７〜
Ｓ１０のオン抵抗による内部損失が大きくなりあまり、
大きな電力を取り出せないという課題がある。

【０００７】さらに、昇圧出力容量Ｃ０の出力電圧には
複数の容量Ｃによる充電と負荷ＲＬによる放電時間の繰
り返しによる電圧変動が発生するという課題がある。

【０００８】さらに、電源電圧の極性が逆になったとき
に対応できないという課題もある。

【０００９】本発明の目的は、これらの課題を解決し、
無用な損失を減少させる昇圧回路を提供することであ
る。

【００１０】また、本発明の目的は、電圧変動を少なく
する昇圧回路を提供することである。

【００１１】さらに、本発明の目的は、電源の極性に関
わらず常に一定方向の極性の昇圧電圧は発生する昇圧回
路を提供することである。

【００１２】

【課題を解決するための手段】上記目的を達成するた
め、本発明の昇圧回路の構成とその駆動方法は、下記記
載の手段を採用する。

【００１３】本発明の昇圧回路の構成は、電源と、発振
手段と時分割の制御信号を出力するリングカウンタ手段
とからなる制御手段と、容量と容量の一方の端子に接続
し電源の一方の端子の電位を供給する第１のスイッチと
容量の他方の端子に接続し電源の他方の端子の電位を供
給する第２のスイッチとを有する充電手段を直列にＮ個
（Ｎ≧２）接続する昇圧手段とを有し、制御手段の出力
は昇圧手段を構成するＮ個の第１のスイッチと第２のス
イッチとに接続することを特徴とする。

【００１４】本発明の昇圧回路の構成は、電源と、電源
と昇圧手段および制御手段との間に位置する整流回路
と、発振手段と時分割の制御信号を出力するリングカウ
ンタ手段とからなる制御手段と、容量と容量の一方の端
子に接続し整流回路の一方の出力端子の電位を供給する
第１のスイッチと容量の他方の端子に接続し整流回路の
他方の出力端子の電位を供給する第２のスイッチとを有
する充電手段を直列にＮ個（Ｎ≧２）接続する昇圧手段
とを有し、制御手段の出力は昇圧手段を構成するＮ個の
第１のスイッチと第２のスイッチとに接続する。

【００１５】本発明の昇圧回路の構成は、電源と、電源
と昇圧手段および第１の制御手段との間に位置する整流
回路と、発振手段と時分割の第１の制御信号を出力する
第１のリングカウンタ手段と第１のリングカウンタ手段
の出力を入力する第１のトライステートバッファ手段と
第１のトライステートバッファ手段を制御する切換回路
とからなる第１の制御手段と、時分割の第２の制御信号
を出力する第２のリングカウンタ手段と第２のリングカ
ウンタ手段の出力を入力する第２のトライステートバッ
ファ手段とからなる第２の制御手段と、容量と容量の一
方の端子に接続し整流回路の一方の出力端子の電位を供
給する第１のスイッチと容量の他方の端子に接続し整流
回路の他方の出力端子の電位を供給する第２のスイッチ
とを有する充電手段を直列にＮ個（Ｎ≧２）接続する昇
圧手段とを有し、第１の制御手段の出力と第２の制御手
段の出力とは昇圧手段を構成するＮ個の第１のスイッチ
と第２のスイッチとに接続することを特徴とする。

【００１６】本発明の昇圧回路の構成は、電源と、発振
手段と時分割の第１の制御信号を出力する第１のリング
カウンタ手段と第１のリングカウンタ手段の出力を入力
する第１のトライステートバッファ手段と第１のトライ
ステートバッファ手段を制御する第１の切換回路とから
なる第１の制御手段と、電源の極性を検出する検出回路
と、時分割の第２の制御信号を出力する第２のリングカ
ウンタ手段と第２のリングカウンタ手段の出力を検出回
路の出力で選択的に出力する選択回路と、選択回路の出
力を入力する第２のトライステートバッファ手段と第２
のトライステートバッファ手段を制御する第２の切換回
路とからなる第２の制御手段と、容量と容量の一方の端
子に接続し電源の一方の端子の電位を供給する第１のス
イッチと容量の他方の端子に接続し電源の他方の出力端
子の電位を供給する第２のスイッチとを有する充電手段
を直列にＮ個（Ｎ≧２）接続する昇圧手段とを有し、第
１の制御手段の出力と第２の制御手段の出力とは昇圧手
段を構成するＮ個の第１のスイッチと第２のスイッチと
に接続することを特徴とする。

【００１７】本発明の昇圧回路の駆動方法は、電源と、
発振手段と時分割の制御信号を出力するリングカウンタ
手段とからなる制御手段と、容量と容量の一方の端子に
接続し電源の一方の端子の電位を供給する第１のスイッ
チと容量の他方の端子に接続し電源の他方の端子の電位
を供給する第２のスイッチとを有する充電手段を直列に
Ｎ個（Ｎ≧２）接続する昇圧手段とを有し、制御手段の
出力は昇圧手段を構成するＮ個の第１のスイッチと第２
のスイッチとに接続し、第１のスイッチと第２のスイッ
チとを制御して、電源をＮ個の容量に順次、時分割に接
続して充電し、電源電圧のほぼＮ倍の昇圧電圧を発生す
ることを特徴とする。

【００１８】本発明の昇圧回路の駆動方法は、電源と、
電源と昇圧手段および制御手段との間に位置する整流回
路と、発振手段と時分割の制御信号を出力するリングカ
ウンタ手段とからなる制御手段と、容量と容量の一方の
端子に接続し整流回路の一方の出力端子の電位を供給す
る第１のスイッチと容量の他方の端子に接続し整流回路
の他方の出力端子の電位を供給する第２のスイッチとを
有する充電手段を直列にＮ個（Ｎ≧２）接続する昇圧手
段とを有し、制御手段の出力は昇圧手段を構成するＮ個
の第１のスイッチと第２のスイッチとに接続し、電源の
極性が変化しても整流回路の出力は常に同一方向の極性
を出力し、制御手段の出力によって第１のスイッチと第
２のスイッチとを制御して、整流回路の出力電圧をＮ個
の容量に順次、時分割に接続して充電し、電源電圧のほ
ぼＮ倍の昇圧電圧を発生することを特徴とする。

【００１９】本発明の昇圧回路の駆動方法は、電源と、
電源と昇圧手段および第１の制御手段との間に位置する
整流回路と、発振手段と時分割の第１の制御信号を出力
する第１のリングカウンタ手段と第１のリングカウンタ
手段の出力を入力する第１のトライステートバッファ手
段と第１のトライステートバッファ手段を制御する切換
回路とからなる第１の制御手段と、時分割の第２の制御
信号を出力する第２のリングカウンタ手段と第２のリン
グカウンタ手段の出力を入力する第２のトライステート
バッファ手段とからなる第２の制御手段と、容量と容量
の一方の端子に接続し整流回路の一方の出力端子の電位
を供給する第１のスイッチと容量の他方の端子に接続し
整流回路の他方の出力端子の電位を供給する第２のスイ
ッチとを有する充電手段を直列にＮ個（Ｎ≧２）接続す
る昇圧手段とを有し、第１の制御手段の出力と第２の制
御手段の出力とは昇圧手段を構成するＮ個の第１のスイ
ッチと第２のスイッチとに接続し、整流回路は電源の極
性が変化しても常に同一方向の極性の電圧を昇圧手段と
第１の制御手段とに供給し、第１の制御手段の出力によ
って昇圧手段を構成する第１のスイッチと第２のスイッ
チとを制御して、整流回路の出力電圧をＮ個の容量に順
次、時分割に接続して充電し、電源電圧のほぼＮ倍の昇
圧電圧を第２の制御手段と負荷とに供給し負荷を駆動
し、負荷のクロックを第２の制御手段を構成する第２の
リングカウンタ手段に入力し、負荷が出力する信号は発
振手段を停止し、また負荷が出力する信号は第１の切換
回路を介して第１のトライステートバッファ手段の出力
をディスイネーブルにし、また負荷が出力する信号は第
２のトライステートバッファ手段の出力をイネーブルに
し、第１の制御手段から第２の制御手段に昇圧手段の制
御を切り替えることを特徴とする。

【００２０】本発明の昇圧回路の駆動方法は、電源と、
発振手段と時分割の第１の制御信号を出力する第１のリ
ングカウンタ手段と第１のリングカウンタ手段の出力を
入力する第１のトライステートバッファ手段と第１のト
ライステートバッファ手段を制御する第１の切換回路と
からなる第１の制御手段と、電源の極性を検出する検出
回路と、時分割の第２の制御信号を出力する第２のリン
グカウンタ手段と第２のリングカウンタ手段の出力を検
出回路の出力で選択的に出力する選択回路と、選択回路
の出力を入力する第２のトライステートバッファ手段と
第２のトライステートバッファ手段を制御する第２の切
換回路とからなる第２の制御手段と、容量と容量の一方
の端子に接続し電源の一方の端子の電位を供給する第１
のスイッチと容量の他方の端子に接続し電源の他方の出
力端子の電位を供給する第２のスイッチとを有する充電
手段を直列にＮ個（Ｎ≧２）接続する昇圧手段とを有
し、第１の制御手段の出力と第２の制御手段の出力とは
昇圧手段を構成するＮ個の第１のスイッチと第２のスイ
ッチとに接続し、電源は昇圧手段と第１の制御手段とに
電圧を供給し、第１の制御手段の出力によって昇圧手段
を構成する第１のスイッチと第２のスイッチとを制御し
て、電源をＮ個の容量に順次、時分割に接続して充電
し、電源電圧のほぼＮ倍の昇圧電圧を第２の制御手段と
負荷とに供給し負荷を駆動し、負荷のクロックを第２の
制御手段を構成する第２のリングカウンタ手段に入力
し、負荷が出力する信号は第１の制御信号は発振手段を
停止し、また負荷が出力する信号は第１の切換回路を介
して第１のトライステートバッファ手段の出力をディス
イネーブルにし、また負荷が出力する信号は第２のトラ
イステートバッファ手段の出力をイネーブルにし、第１
の制御手段から第２の制御手段に昇圧手段の制御を切り
替えて昇圧するとともに、電源の負の極性への変化を検
出回路で検出し、検出回路出力によって第２の制御手段
を構成する選択回路による第２のリングカウンタ手段の
出力を切り替えて、容量への充電方向を常に一定方向に
することにより、電源の極性にかかわらず昇圧電圧を発
生することを特徴とする。

【００２１】

【作用】本発明の昇圧回路は、容量と容量の一方の端子
に接続し電源の一方の端子の電位を供給する第１のスイ
ッチと容量の他方の端子に接続し電源の他方の端子の電
位を供給する第２のスイッチとからなる充電手段を直列
にＮ個接続する昇圧手段を有し、電源の電圧で発振する
発振手段の出力をリングカウンタ手段に入力し、リング
カウンタ手段は時分割の制御信号を昇圧手段に出力する
ことで、ほぼＮ倍の昇圧電圧を出力する。

【００２２】また電源と昇圧手段および制御手段との間
に整流回路を設けることで電源の極性に関わらず常に一
定の昇圧電圧を発生する。

【００２３】

【実施例】以下、本発明による実施例を図を用いて説明
する。図１は本発明の第１の実施例における昇圧回路の
回路構成を示す回路図である。図２は本発明の第１の実
施例における昇圧回路を構成する制御手段の制御信号の
波形を示す波形図である。図３は本発明の第１の実施例
における昇圧回路を構成するおのおのの容量が充電され
る様子を示すグラフである。

【００２４】まず、本発明の第１の実施例における昇圧
回路の構成を図１を用いて説明する。図１に示す本発明
の第１の実施例における昇圧回路は、電源１と、発振手
段２とリングカウンタ手段３とからなる制御手段４と、
昇圧手段５とで構成し、負荷としては時計システム６を
用いている。

【００２５】制御手段４を構成する発振手段２は、抵抗
と容量とを有するＲＣ発振回路やマルチバイブレータま
たは水晶振動子やセラミック振動子を用いる発振回路等
を用いる。そして発振手段２の出力はリングカウンタ手
段３のクロック入力に接続する。

【００２６】また制御手段４を構成するリングカウンタ
手段３は、Ｎ個（図では５個）のデータフリップフロッ
プ（以下ＤＦＦと記載する）７〜１１と、ＤＦＦ７〜１
１の最終段のＤＦＦ１１の出力を除くＤＦＦ７〜１０の
出力を入力とし出力を初段のＤＦＦ７のデータ入力端子
に接続するＮＯＲゲート１２と、ＤＦＦ７〜１１の出力
を反転するインバータ１３〜１７とで構成する。そして
ＤＦＦ７〜１１のクロック入力端子は発振手段２の出力
に接続し、ＤＦＦ７〜１１の出力とインバータ１３〜１
７との出力は制御手段４の出力となり昇圧手段５の制御
信号となる。

【００２７】昇圧手段５は容量２８〜３２と、容量２８
〜３２のおのおのの一方の端子に接続し電源１の一方の
端子の電位を供給するＰ型電界効果トランジスタ（以下
第１のスイッチと記載する）１８〜２２と、容量２８〜
３２のおのおのの他方の端子に接続し電源１の他方の端
子の電位を供給するＮ型電界効果トランジスタ（以下第
２のスイッチと記載する）２３〜２７とからなる充電手
段を直列にＮ個（図では５個）接続している。

【００２８】また容量２８の一方の端子は時計システム
６のグランドに接続し、容量３２の他方の端子は時計シ
ステム６の電源に接続する。またおのおのの第１のスイ
ッチ１８〜２２とおのおのの第２のスイッチ２３〜２７
とのゲート端子には制御手段が出力する制御信号を接続
している。

【００２９】時計システム６の内部構成は図示していな
いが、一般的な水晶腕時計の水晶発振回路、分周回路、
波形生成回路、駆動回路、変換器等を含むシステムであ
る。

【００３０】電源１はゼーベック効果の原理に従って人
間の体温と大気との温度差で発電する熱電式発電器であ
り、図示していないが、Ｐ型半導体材料とＮ型半導体材
料とを直列に接続した素子対を複数個組み合わせたモジ
ュールで構成する。そして腕時計の内部に人間の皮膚に
接する裏側が熱極、大気に接する表側が冷極となるよう
に配置して使用する。

【００３１】次に本発明の第１の実施例における昇圧回
路の駆動方法を、図１と図２と図３とをもちいて説明す
る。

【００３２】電源１を内臓する電子腕時計を装着するこ
とにより、人間の体温と大気との温度差によって電源１
に電圧が発生し、発振手段２は発振を開始する。発振手
段２の出力はリングカウンタ手段３のクロック入力端子
に入り、リングカウンタ手段３は、図２に示す波形Φ１
〜Φ１０を制御信号を出力し、昇圧手段５の第１のスイ
ッチ１８〜２２と第２のスイッチ２３〜２７とを制御す
る。

【００３３】まず、Φ１が第２のスイッチ２３を、Φ２
が第１のスイッチ１８を図２に示す時間ｔ＝ｔ１〜ｔ２
の間導通し、容量２８を電源１に並列接続して充電す
る。次にΦ３が第２のスイッチ２４を、Φ４が第１のス
イッチ１９を時間ｔ＝ｔ２〜ｔ３の間導通し、容量２９
を電源１に並列接続して充電する。

【００３４】さらに、Φ５が第２のスイッチ２５を、Φ
６が第１のスイッチ２０を時間ｔ＝ｔ３〜ｔ４の間導通
し、容量３０を電源１に並列接続して充電する。次にΦ
７が第２のスイッチ２６を、Φ８が第１のスイッチ２１
を時間ｔ＝ｔ４〜ｔ５の間導通し、容量３１を電源１に
並列接続して充電する。

【００３５】さらに、Φ９が第２のスイッチ２７を、Φ
１０が第１のスイッチ２２を時間ｔ＝ｔ５〜ｔ６の間導
通し、容量３２を電源１に並列接続して充電する。以下
このように容量２８〜３２を時分割に充電することを繰
り返すことにより、短時間に容量３２の他方の端子に電
源１の電圧のほぼ５倍の昇圧電圧を得ることができ、こ
の昇圧電圧を時計システム６に供給することにより時計
システム６を駆動する。

【００３６】ここで、おのおのの容量２８〜３２が充電
される様子を図３をもちいて説明する。容量１個の容量
値をすべてＣとし、電源１の内部抵抗をＲとし、電源１
の電圧をＥ１とし、簡単のため負荷は無限大とすると、
時間ｔ＝０から容量２８を充電するとして、充電電圧ｖ
は以下のようになる ｖ＝Ｅ１（１ーｅｘｐ（ーｔ／ＲＣ）） 時分割に充電することを考慮すると図３に示すようにな
る。但し簡単のためおのおのの容量の充電時間間隔は時
定数ＲＣに等しくし、横軸はＲＣ（秒）を１単位として
描いてある。

【００３７】例えば容量２８でみると、ｔ＝０〜１の間
充電され、ｖ＝０．６３Ｅ１となり、これをｔ＝５まで
保持する。次にｔ＝５〜６の間充電されｖ＝０．８６Ｅ
１となり、ｔ＝１０まで保持する。さらに、ｔ＝１０〜
１１の間充電されｖ＝０．９５Ｅ１となる。１５ＲＣで
全ての容量の充電電圧はｖ＝０．９５Ｅ１となるから、
出力は全てが加算されて、電源１のほぼ５倍の出力電圧
が得られる。

【００３８】次に本発明の第２の実施例について説明す
る。図７は本発明の第２の実施例における昇圧回路のブ
ロック図である。図８は本発明の第２の実施例における
昇圧回路を構成する整流回路の回路構成を示す回路図で
ある。

【００３９】図７に示す本発明の第２の実施例における
昇圧回路は、電源１と、電源１と制御手段４および昇圧
手段５との間に位置する整流回路３３と、発振手段２と
リングカウンタ手段３とを有する制御手段４と、昇圧手
段５とで構成し、負荷としては時計システム６を用いて
いる。

【００４０】電源１と、発振手段２と、リングカウンタ
手段３と、昇圧手段５と時計システム６との構成は、本
発明の第１の実施例に記載する構成と同じであるので説
明は省略する。

【００４１】整流回路３３は電源１の極性が変化しても
出力は常に同一方向の極性の電源電圧を発振手段２とリ
ングカウンタ手段３と昇圧手段５とに出力するものであ
る。図８をもちいて本発明の第２の実施例における昇圧
回路を構成する整流回路の構成を説明する。

【００４２】図８に示す整流回路は第１のＰＦＥＴ３５
と第２のＰＦＥＴ３６と第１のＮＦＥＴ３９と第２のＮ
ＦＥＴ４０と第１のダイオード３７と第２のダイオード
３８と第３のダイオード４１と第４のダイオード４２と
で構成している。

【００４３】電源１の一方の端子は、第１のＰＦＥＴ３
５の一方の端子と、第１のＮＦＥＴ３９の一方の端子
と、第２のＰＦＥＴ３６のゲート端子と、第２のＮＦＥ
Ｔ４０のゲート端子と、第１のダイオード３７のアノー
ド端子と、第３のダイオード４１のカソード端子とに接
続している。

【００４４】また電源１の他方の端子は、第２のＰＦＥ
Ｔ３６の一方の端子と、第２のＮＦＥＴ４０の一方の端
子と、第１のＰＦＥＴ３５のゲート端子と、第１のＮＦ
ＥＴ３９のゲート端子と、第２のダイオード３８のアノ
ード端子と、第４のダイオード４２のカソード端子とに
接続している。

【００４５】また第１のＰＦＥＴ３５の他方の端子は第
２のＰＦＥＴ３６の他方の端子と整流回路の一方の出力
端子とに接続し、第１のＮＦＥＴ３９の他方の端子は第
２のＮＦＥＴ４０の他方の端子と整流回路の他方の出力
端子とに接続している。

【００４６】さらに第１のダイオード３７のカソード端
子は、第２のダイオード３８のカソード端子と、第１の
ＰＦＥＴ３５のサブストレートと、第２のＰＦＥＴ３６
のサブストレートとに接続する。第３のダイオード４１
のアノード端子は、第４のダイオード４２のアノード端
子と、第１のＮＦＥＴ４１のサブストレートと、第２の
ＮＦＥＴ４２のサブストレートとに接続している。

【００４７】次に、図８に示す整流回路の動作を説明す
る。通常は大気の温度が皮膚の温度より低いため電源１
の発生電圧の極性は矢印３４のようであり、第１のＰＦ
ＥＴ３５と第１のＮＦＥＴ３９とのゲート端子がマイナ
ス電位側に、第２のＰＦＥＴ３６と第２のＮＦＥＴ４０
とのゲート端子がプラス電位側に接地する。このため電
源１の発生電圧がしきい値電圧以上であれば第１のＰＦ
ＥＴ３５と第２のＮＦＥＴ４０とは導通し、整流後の電
圧の極性は矢印４４のようになる。

【００４８】このとき、第１のＰＦＥＴ３５と第２のＮ
ＦＥＴ４０とは導通し、かつ第２のＰＦＥＴ３６と第１
のＮＦＥＴ３９とは導通しない。このために、第１のダ
イオード３７によって第１のＰＦＥＴ３５と第２のＰＦ
ＥＴ３６とのサブストレートにプラス電位を、第４のダ
イオード４２によって第１のＮＦＥＴ３９と第２のＮＦ
ＥＴ４０とのサブストレートにマイナス電位を与える。

【００４９】大気の温度が皮膚の温度より高くなり、電
源１の発生電圧が図の矢印３４と逆の極性になると、第
２のＰＦＥＴ３６と第２のＮＦＥＴ４０とのゲート端子
がマイナス電位側に、第１のＰＦＥＴ３５と第１のＮＦ
ＥＴ３９とのゲート端子がプラス電位側に接地する。こ
のため、第２のＰＦＥＴ３６と第１のＮＦＥＴ３９とは
導通し、整流後の電圧の極性は通常と同じ矢印４４のよ
うになる。

【００５０】このとき、第２のＰＦＥＴ３６と第１のＮ
ＦＥＴ３９とは導通し、かつ第１のＰＦＥＴ３５と第２
のＮＦＥＴ４０とは導通しない。このために、第２のダ
イオード３８によって第１のＰＦＥＴ３５と第２のＰＦ
ＥＴ３６とのサブストレートにプラス電位を、第３のダ
イオード４１によって第１のＮＦＥＴ３９と第２のＮＦ
ＥＴ４０とのサブストレートにマイナス電位を与える。

【００５１】整流回路の出力電圧は第１の実施例と同様
に、図７の制御手段４である発振手段２とリングカウン
タ手段３と、昇圧手段５とに供給され、昇圧出力を得る
ことができる。

【００５２】次に本発明の第３の実施例について説明す
る。図９は本発明の第３の実施例における昇圧回路を示
すブロック図である。図１０は本発明の第３の実施例に
おける昇圧回路の回路構成を示す回路図である。図１１
は本発明の第３の実施例における第１の制御手段を構成
する切換回路の回路構成を示す回路図である。

【００５３】図９に示す本発明の第３の実施例における
昇圧回路の構成は、電源１と、整流回路３３と、昇圧手
段５１と、発振手段５４と第１のリングカウンタ手段５
５と第１のトライステートバッファ手段５６と切換回路
５７とを有する第１の制御手段５２と、第２のリングカ
ウンタ手段５８と第２のトライステートバッファ手段６
０とを有する第２の制御手段５３とで構成し、負荷とし
ては時計システム６を用いている。

【００５４】整流回路３３は電源１と昇圧手段５１およ
び第１の制御手段５２との間に位置する。第１の制御手
段５２を構成する発振手段５４の出力は、第１の制御手
段５２を構成する第１のリングカウンタ手段５５のクロ
ック入力端子と、第１の制御手段５２を構成する切換回
路５７のクロック入力端子とに接続している。

【００５５】また第１の制御手段５２を構成する第１の
トライステートバッファ手段５６の入力端子は、第１の
リングカウンタ手段５５が出力する第１の制御信号を接
続する。さらに第１のトライステートバッファ手段５６
の切換端子は、切換回路５７が出力する切換信号を接続
し、第１のトライステートバッファ手段５６の出力は昇
圧手段５１の制御端子に接続している。

【００５６】また第２の制御手段５３を構成する第２の
リングカウンタ手段５８のクロック入力端子は、時計シ
ステム６が出力する信号Ｆ２を接続する。第２の制御手
段５３を構成する第２のトライステートバッファ手段６
０の入力端子は、第２のリングカウンタ手段５８が出力
する第２の制御信号を入力端子に接続し、第２のトライ
ステートバッファ手段６０の切換端子は切換回路５７が
出力する切換信号を接続し、第２のトライステートバッ
ファ手段６０の出力は昇圧手段５１の制御端子に接続し
ている。

【００５７】また昇圧手段５１が出力する昇圧電圧は、
時計システム６と第２の制御手段５３との電源端子に接
続する。時計システム６が出力する信号Ｆ１は第１の制
御手段５２を構成する発振手段５４の発振停止端子と第
１の制御手段５２を構成する切換回路５７の切換制御端
子とに接続している。

【００５８】電源１と、整流回路３３と、発振手段５４
と、第１のリングカウンタ手段５５と、第２のリングカ
ウンタ手段５８と、昇圧手段５１と、時計システム６と
は本発明の第１の実施例および第２の実施例に記載する
構成と同じであるので説明は省略する。

【００５９】但し、図１０に示す昇圧手段５１を構成す
る第１のスイッチ１０１〜１０５は図１に示す昇圧手段
５を構成する第１のスイッチ１８〜２２に対応し、図１
０に示す昇圧手段５１を構成する第２のスイッチ１０８
〜１１２は図１に示す昇圧手段５を構成する第１のスイ
ッチ２３〜２７に対応している。

【００６０】本発明の第３の実施例の昇圧回路は、第１
の制御手段５２を構成する第１のトライステートバッフ
ァ手段５６と第２の制御手段５３を構成する第２のトラ
イステートバッファ手段６０とを、第１の制御手段５２
を構成する切換回路５７の切換信号によって、電源投入
時に第１のトライステートバッファ手段５６をイネーブ
ルにし第２のトライステートバッファ手段６０をディス
イネーブルにして、第１の制御手段５２が出力する第１
の制御信号で昇圧手段５１を制御する。

【００６１】また電源投入から一定時間後、つまり時計
システム６が出力する信号Ｆ１切り替えることにより第
１のトライステートバッファ手段５６をディスイネーブ
ルにし第２のトライステートバッファ手段６０をイネー
ブルにして、第２の制御手段５３が出力する第２の制御
信号で昇圧手段５１を制御するものである。

【００６２】図１０と図１１とを用いて本発明の昇圧回
路を構成する第１のトライステートバッファ手段５６と
第２のトライステートバッファ手段６０と切換回路５７
との構成を説明する。

【００６３】図１０に示す第１のトライステートバッフ
ァ手段５６は、切換回路５７が出力する切換信号を反転
するインバータ８０と、トライステートバッファ８１〜
９０とで構成する。トライステートバッファ８１〜９０
の入力端子は、第１のリングカウンタ手段５５の出力で
ある第１の制御信号に接続する。インバータ８０の出力
はトライステートバッファ８１〜９０の切換端子に接続
し、トライステートバッファ８１〜９０の出力は昇圧手
段５１の制御端子に接続している。

【００６４】また図１０に示す第２のトライステートバ
ッファ手段６０は、切換回路５７が出力する切換信号を
反転するインバータ１２０と、トライステートバッファ
１２１〜１３０とで構成する。そしてトライステートバ
ッファ１２１〜１３０の入力端子は、第２のリングカウ
ンタ手段５８の出力である第２の制御信号に接続する。
インバータ１２０の出力は、トライステートバッファ１
２１〜１３０の切換端子に接続し、トライステートバッ
ファ１２１〜１３０の出力は昇圧手段５１の制御端子に
接続している。

【００６５】図１１に示す切換回路は抵抗７０と容量７
１とで構成し発振手段５４の発振周期より大きな時定数
をもつ時定数回路と、ＤＦＦ７２とＤＦＦ７３とインバ
ータ７４と２入力アンドゲート７５とで構成するワンシ
ョット回路と、ＲＳフリップフロップ（以下ＲＳＦＦと
記載する）７６と、インバータ７７とで構成している。

【００６６】時定数回路の出力はワンショット回路を構
成する前段のＤＦＦ７２のデータ入力端子に接続する。
ワンショット回路を構成する前段のＤＦＦ７２の出力
は、インバータ７４の入力端子と２入力アンドゲート７
５の一方の入力端子に接続し、インバータ７４の出力は
後段のＤＦＦ７３のデータ入力端子に接続し、後段のＤ
ＦＦ７３の出力は２入力アンドゲート７５の他方の入力
端子に接続する。ワンショット回路を構成する２入力ア
ンドゲート７５の出力はＲＳＦＦ７６のリセット端子に
接続し、ＲＳＦＦ７６の出力はインバータ７７を介して
図９または図１０に示す切換回路５７の切換信号とな
る。

【００６７】図１１に示すワンショット回路を構成する
ＤＦＦ７２とＤＦＦ７３とのクロック入力端子には図９
に示す発振手段５４の出力に接続し、ＲＳＦＦのセット
端子は図９に示す時計システム６の出力信号Ｆ１に接続
している。

【００６８】次に、図９と図１０と図１１とを用いて本
発明の第３の実施例における昇圧回路の動作説明をす
る。熱電式発電器である電源１を内蔵する電子腕時計を
装着すると、第１の実施例と同じように、電源１に電圧
が発生し、発振手段５４が発振を開始する。

【００６９】また電源１に電圧が発生すると、図１１に
示す切換回路を構成するワンショット回路の出力は、時
定数回路の出力電圧が上昇しワンショット回路のデータ
入力端子が”Ｈ”になると、ワンショット回路は発振手
段５４の１クロック分の”Ｈ”のパルスをＲＳＦＦ７６
のリセット端子に出力し、ＲＳＦＦ７６をリセットし、
ＲＳＦＦ７６の出力を”Ｌ”にし、切換回路５７を構成
するインバータ７７の出力である切換信号を”Ｈ”にす
る。

【００７０】切換回路５７の切換信号が”Ｈ”になる
と、第１の制御手段５２を構成する第１のトライステー
トバッファ５６はイネーブルとなり、第２の制御手段５
３を構成する第２のトライステートバッファ６０をディ
スイネーブルになる。

【００７１】また発振手段５４の出力は第１のリングカ
ウンタ手段５５のクロック入力端子に入り、第１のリン
グカウンタ手段５５は図２に示す波形Φ１〜Φ１０を第
１の制御信号として出力し、第１のトライステートバッ
ファ手段５６を介して昇圧手段５１の第１のスイッチ１
０１〜１０５と第２のスイッチ１０８〜１１２とを時分
割で制御する。このことにより昇圧電圧を発生し、時計
システム６と第２の制御手段とに昇圧電圧を出力する。

【００７２】昇圧電圧が発生すると時計システム６が起
動し、時計システム６の出力信号Ｆ２は第２の制御手段
５３を構成する第２のリングカウンタ手段５８のクロッ
ク入力端子に入り、第２のリングカウンタ手段５８を起
動し、第２のリングカウンタ手段５８の出力は図２に示
す波形Φ１〜Φ１０を第２の制御信号として出力し、第
２のトライステートバッファ手段６０に入力するが、こ
の時、第２のトライステートバッファ手段６０はディス
イネーブルとなっているため第２のトライステートバッ
ファ手段６０の出力はハイインピーダンスのままであ
る。

【００７３】次に、時計システム６は出力信号Ｆ１を第
１の制御手段５２を構成する発振手段５４の発振停止端
子と切換回路５７のセット端子とに”Ｈ”の信号を出力
し、発振手段５４を停止し、切換回路５７を構成するイ
ンバータ７７の出力である切換信号を”Ｌ”にする。

【００７４】切換回路５７の切換信号が”Ｌ”になる
と、第１の制御手段５２を構成する第１のトライステー
トバッファ手段５６はディスイネーブルとなり、第１の
トライステートバッファ手段５６の出力はハイイピーダ
ンスとなる。

【００７５】また第２の制御手段５３を構成する第２の
トライステートバッファ手段６０はイネーブルとなり、
第２の制御手段５３を構成する第２のリングカウンタ手
段５８の出力を第２のトライステートバッファ手段６０
を介して出力し、昇圧手段５１の第１のスイッチ１０１
〜１０５と第２のスイッチ１０８〜１１２とを時分割で
制御することにより昇圧電圧を発生し、時計システム６
と第２の制御手段とに昇圧電圧を出力し続ける。

【００７６】次に本発明の第４の実施例について説明す
る。図１２は本発明の第４の実施例における昇圧回路を
示すブロック図である。図１３は本発明の第４の実施例
における昇圧回路の回路構成を示す回路図である。

【００７７】また図１４は本発明の第４の実施例におけ
る第２の制御手段を構成する第２のリングカウンタ手段
と選択回路との回路構成を示す回路図である。図１５は
本発明の第４の実施例における検出回路の回路構成を示
す回路図である。

【００７８】また図１６は本発明の第４の実施例におけ
る電源が正の極性のときの昇圧手段の回路構成を示す回
路図である。図１７は本発明の第４の実施例における電
源が負の極性のときの昇圧手段の回路構成を示す回路図
である。図１８は本発明の第４の実施例における第１の
制御手段と第２の制御手段との制御信号の波形を示す波
形図である。

【００７９】図１２に示す本発明の第４の実施例におけ
る昇圧回路は、電源１と、昇圧手段５１と、発振手段５
４と第１のリングカウンタ手段５５と第１のトライステ
ートバッファ手段５６と第１の切換回路５７とを有する
第１の制御手段５２と、第２のリングカウンタ手段５８
と選択回路５９と第２のトライステートバッファ手段６
０と第２の切換回路６１とを有する第２の制御手段５３
と、検出回路５０とで構成し、負荷としては時計システ
ム６を用いている。

【００８０】電源１は、昇圧手段５１と、第１の制御手
段５２の電源端子とに接続する。第１の制御手段５２を
構成する発振手段５４の出力は、第１の制御手段５２を
構成する第１のリングカウンタ手段５５のクロック入力
端子と、第１の制御手段５２を構成する切換回路５７の
クロック入力端子とに接続している。

【００８１】また第１の制御手段５２を構成する第１の
トライステートバッファ手段５６の入力端子は、第１の
リングカウンタ手段５５が出力する第１の制御信号に接
続し、また第１のトライステートバッファ手段５６の切
換端子は第１の切換回路５７が出力する第１の切換信号
に接続している。

【００８２】また第１の切換回路５７が出力する第１の
切換信号は昇圧手段５１の第１のサブストレート切換端
子に接続し、第１のトライステートバッファ手段５６の
出力は昇圧手段５１の制御端子に接続している。

【００８３】また第２の制御手段５３を構成する第２の
リングカウンタ手段５８のクロック入力端子は、時計シ
ステム６が出力する信号Ｆ２に接続する。また第２の制
御手段５３を構成する選択回路５９の入力端子は、第２
のリングカウンタ手段５８が出力する第２の制御信号に
接続する。また選択回路５９の検出端子は検出回路５０
が出力する検出信号に接続している。

【００８４】また第２の制御手段５３を構成する第２の
トライステートバッファ手段６０の入力端子は、選択回
路５９が第２のリングカウンタ手段５８の出力を選択的
の出力する第２の制御信号に接続する。また第２のトラ
イステートバッファ手段６０の切換端子は、第２の切換
回路６１が出力する第２の切換信号に接続する。また第
２のトライステートバッファ手段６０の出力は、昇圧手
段５１の制御端子に接続している。

【００８５】また第２の切換回路６１が出力する第２の
切換信号は、昇圧手段５１の第２のサブストレート切換
端子に接続している。

【００８６】また昇圧手段５１が出力する昇圧電圧は、
時計システム６と検出回路５０と第２の制御手段５３と
の電源端子に接続する。時計システム６が出力する信号
Ｆ１は、第１の制御手段５２を構成する発振手段５４の
発振停止端子と、第１の制御手段５２を構成する第１の
切換回路５７のセット端子と、第２の切換回路６１のセ
ット端子とに接続している。

【００８７】電源１と、発振手段５４と、第１のリング
カウンタ手段５５と、時計システム６との構成は、本発
明の第１の実施例と第２の実施例および第３の実施例に
記載する構成と同じであり、また第１の切換回路５７
と、第２の切換回路６１とは第３の実施例に記載する切
換回路と同じ構成であるので説明は省略する。

【００８８】本発明の第４の実施例の昇圧回路は、第１
の制御手段５２を構成する第１のトライステートバッフ
ァ手段５６と、第２の制御手段５３を構成する第２のト
ライステートバッファ手段６０と、昇圧手段５１のサブ
ストレートの電位とを、第１の制御手段５２を構成する
第１の切換回路５７の第１の切換信号と第１のサブスト
レート切換信号と、第２の制御手段５３を構成する第２
の切換回路６１の第２の切換信号と第２のサブストレー
ト切換信号とによって、電源投入時に第１のトライステ
ートバッファ手段５６をイネーブルにし第２のトライス
テートバッファ手段６０をディスイネーブルにして第１
の制御手段５２が出力する第１の制御信号で昇圧手段５
１を制御する。

【００８９】また電源投入から一定時間後に、第１のト
ライステートバッファ手段５６をディスイネーブルにし
第２のトライステートバッファ手段６０をイネーブルに
して第２の制御手段５３が出力する第２の制御信号で昇
圧手段５１を制御するものである。

【００９０】図１３をもちいて本発明の昇圧回路を構成
する昇圧手段と、第１のトライステートバッファ手段５
６と、第２のトライステートバッファ手段６０との構成
を説明する。図１４をもちいて本発明の昇圧回路を構成
する第１の切換回路５７および第２の切換回路６１との
構成を説明する。

【００９１】図１３に示す第１のトライステートバッフ
ァ手段５６は、第１の切換回路５７が出力する第１の切
換信号を反転するインバータ８０と、トライステートバ
ッファ８１〜９０とで構成する。またトライステートバ
ッファ８１〜９０の入力端子は、第１のリングカウンタ
手段５５の出力である第１の制御信号に接続する。また
インバータ８０の出力は、トライステートバッファ８１
〜９０の切換端子に接続する。そしてトライステートバ
ッファ８１〜９０の出力は昇圧手段５１の制御端子に接
続している。

【００９２】また図１３に示す第２のトライステートバ
ッファ手段６０は、第２の切換回路６１が出力する第２
の切換信号を反転するインバータ１２０と、トライステ
ートバッファ１２１〜１３２とで構成する。またトライ
ステートバッファ１２１〜１３２の入力端子は、選択回
路５９の出力に接続する。またインバータ１２０の出力
は、トライステートバッファ１２１〜１３２の切換端子
に接続する。そしてトライステートバッファ１２１〜１
３２の出力は昇圧手段５１の制御端子に接続している。

【００９３】また図１３に示す昇圧手段５１は、容量１
１３〜１１７と、容量１１３〜１１７のおのおのの一方
の端子に接続し電源１の一方の端子の電位を供給する第
１のスイッチ１０１〜１０５と、同じく容量１１３〜１
１７のおのおのの一方の端子に接続し電源１の他方の端
子の電位を供給する第２のスイッチ１０７〜１１１とを
直列にＮ個（図では５個）接続している。

【００９４】また図１３に示す昇圧手段５１は、容量１
１７の他方の端子に接続し電源１の一方の端子の電位を
供給する第１のスイッチ１０６と、同じく容量１１７の
他方の端子に接続し電源１の他方の端子の電位を供給す
る第２のスイッチ１１２とで構成している。

【００９５】また図１３に示す昇圧手段５１は容量１１
３の一方の端子は時計システム６のグランドに接続し、
容量１１７の他方の端子は時計システム６の電源に接続
している。

【００９６】また第１のスイッチ１０１〜１０６のおの
おののサブストレートは電源１の一方の端子と時計シス
テム６のグランドとの間に直列に配置するＰＦＥＴ９３
とＰＦＥＴ９４とで構成する第１のサブストレート切換
回路１３６の出力に接続する。また第２のスイッチ１０
７〜１１２のおのおののサブストレートは電源１の他方
の端子と時計システム６の電源との間に直列に配置する
ＮＦＥＴ９１とＮＦＥＴ９２とからなる第２のサブスト
レート切換回路１３５の出力に接続する。

【００９７】また第１のスイッチ１０１〜１０６と第２
のスイッチ１０７〜１１２とのおのおののゲート端子で
ある制御端子には第１の制御手段５２が出力する第１の
制御信号と第２の制御手段５３が出力する第２の制御信
号とが接続している。

【００９８】図１４をもちいて本発明の昇圧回路を構成
する第２のリングカウンタ手段５８と選択回路５９との
構成を説明する。

【００９９】図１４に示す第２のリングカウンタ手段５
８は、本発明の第１の実施例に示すリングカウンタ手段
３の出力のインバータ１３〜１７を除く構成であり、Ｄ
ＦＦ１４０〜１４４とＮＯＲゲート１４５とで構成す
る。またＤＦＦ１４０〜１４４のクロック入力は時計シ
ステム６の信号Ｆ２を接続する。そしてＤＦＦ１４０〜
１４４の出力は選択回路５９の入力端子に接続してい
る。

【０１００】また図１４に示す選択回路５９は、第２の
リングカウンタ手段５８の出力である第２の制御信号を
入力するゲート素子１５２〜１６３と、検出回路５０の
出力である検出信号を接続するインバータ１５１とで構
成する。検出信号のレベルによって第２のリングカウン
タ手段５８の出力を選択的に第２のトライステートバッ
ファ手段６０に出力する一般的な選択回路である。

【０１０１】図１５をもちいて本発明の昇圧回路を構成
する検出回路５０の構成を説明する。

【０１０２】図１５に示す検出回路５０はオペアンプ１
５０からなるゼロクロスディテクタであり、電源１の両
端子をオペアンプ１５０の両入力に接続し、オペアンプ
１５０の出力は選択回路５９の検出端子に接続してい
る。オペアンプ１５０の出力は電源１の極性が正の極性
の時には”Ｌ”を出力し、電源１の極性が負の極性の時
には”Ｈ”を出力する。

【０１０３】次に、図１２と図１３と図１４と図１５と
図１６と図１７と図１８とを用いて本発明の第４の実施
例における昇圧回路の動作説明をする。

【０１０４】熱電式発電器である電源１を内蔵する電子
腕時計を装着すると、第１の実施例と同じように、電源
１に電圧が発生し、発振手段５４が発振を開始する。

【０１０５】また電源１を正の極性の電圧が発生するよ
うに設定し正の極性の電圧を発生すると、図１１に示す
第１の切換回路５７と第２の切換回路６１とを構成する
ワンショット回路の出力は、時定数回路の出力電圧が上
昇しワンショット回路のデータ入力端子が”Ｈ”にな
る。

【０１０６】すると、ワンショット回路は発振手段５４
の１クロック分の”Ｈ”のパルスをＲＳＦＦ７６のリセ
ット端子に出力し、ＲＳＦＦ７６をリセットしＲＳＦＦ
７６の出力は”Ｌ”になると、第１の切換回路５７と第
２の切換回路６１とを構成するインバータ７７の出力で
ある第１の切換信号と第２の切換信号とは”Ｈ”にな
る。

【０１０７】第１の切換回路５７を構成するインバータ
７７の出力である第１の切換信号が”Ｈ”になると、図
１３に示す第１の制御手段５２を構成する第１のトライ
ステートバッファ手段５６はイネーブルとなる。また第
２のサブストレート切換回路１３５を構成するＮＦＥＴ
９１は導通し、またインバータ１３３の出力は”Ｌ”と
なり、第１のサブストレート切換回路１３６を構成する
ＰＦＥＴ９３も導通する。

【０１０８】また第２の切換回路６１を構成するインバ
ータ７７の出力である第２の切換信号が”Ｈ”になる
と、図１３に示す第２の制御手段５３を構成する第２の
トライステートバッファ手段６０をディスイネーブルに
なる。このことにより、第２のトライステートバッファ
手段６０の出力はハイイピーダンスとなり、また第１の
サブストレート切換回路１３６を構成するＰＦＥＴ９４
は非導通となる。またインバータ１３４の出力は”Ｌ”
となり、第２のサブストレート切換回路１３５を構成す
るＮＦＥＴ９２も非導通となる。

【０１０９】したがって、第２のサブストレート切換回
路１３５を構成するＮＦＥＴ９１が導通することにより
昇圧手段５１を構成するＮＦＥＴ１０７〜１１２のサブ
ストレートは電源１の他方の端子の電位となる。また第
１のサブストレート切換回路１３６を構成するＰＦＥＴ
９３が導通することにより昇圧手段５１を構成するＰＦ
ＥＴ１０１〜１０６のサブストレートは電源１の一方の
端子の電位となる。

【０１１０】また発振手段５４の出力は第１のリングカ
ウンタ手段５５のクロック入力端子に入り、第１のリン
グカウンタ手段５５は図１８に示す波形Φ６〜Φ１５を
第１の制御信号として出力し、第１のトライステートバ
ッファ５６を介して昇圧手段５１に出力する。

【０１１１】この時の昇圧手段５１は図１６に示すよう
に第１のスイッチ１０１〜１０５と第２のスイッチ１０
８〜１１２と容量１１３〜１１７とで構成し、第１のス
イッチ１０１〜１０５と第２のスイッチ１０８〜１１２
とを時分割で制御することにより昇圧電圧を発生し、時
計システム６と検出回路５０と第２の制御手段５３とに
昇圧電圧を出力する。

【０１１２】昇圧電圧が発生すると時計システム６が起
動し、時計システム６の出力信号Ｆ２は第２の制御手段
５３を構成する第２のリングカウンタ手段５８のクロッ
ク入力端子に入り、第２のリングカウンタ手段５８を起
動し、第２のリングカウンタ手段５８の出力は選択回路
５９を介して図１８に示す波形Φ６〜Φ１５を第２の制
御信号として出力し、第２のトライステートバッファ６
０に入力する。

【０１１３】しかしこの時、第２のトライステートバッ
ファ６０はディスイネーブルとなっているため第２のト
ライステートバッファ６０の出力はハイインピーダンス
のままである。

【０１１４】次に、時計システム６は出力信号Ｆ１を第
１の制御手段５２を構成する発振手段５４の発振停止端
子と第１の切換回路５７のセット端子と、第２の制御手
段５３を構成する第２の切換回路６０のセット端子とに
出力し、発振手段５４を停止し、第１の切換回路５７の
第１の切換信号と第２の切換回路６０の第２の切換信号
は”Ｌ”にする。

【０１１５】第１の切換回路５７の第１の切換信号が”
Ｌ”になると、第１の制御手段５２を構成する第１のト
ライステートバッファ手段５６はディスイネーブルとな
ることにより、第１のトライステートバッファ手段５６
の出力はハイイピーダンスとなる。また第２のサブスト
レート切換回路１３５を構成するＮＦＥＴ９１は非導通
となり、またインバータ１３３の出力は”Ｈ”となり、
第１のサブストレート切換回路１３６を構成するＰＦＥ
Ｔ９３も非導通となる。

【０１１６】また第２の切換回路６１の切換信号が”
Ｌ”になると、第２の制御手段５３を構成する第２のト
ライステートバッファ６０はイネーブルとなる。また第
１のサブストレート切換回路１３６を構成するＰＦＥＴ
９４は導通し、またインバータ１３４の出力は”Ｈ”と
なり、第２のサブストレート切換回路１３５を構成する
ＮＦＥＴ９２も導通する。

【０１１７】したがって、昇圧手段５１を構成するＮＦ
ＥＴ１０７〜１１２のサブストレートは昇圧電圧である
時計システム６の電源電位となる。また昇圧手段５１を
構成するＰＦＥＴ１０１〜１０６のサブストレートは時
計システム６のグランド電位となる。

【０１１８】第２の制御手段５３を構成する第２のリン
グカウンタ手段５８は図１８に示す波形Φ６〜Φ１５を
第２の制御信号として選択回路５９と第２のトライステ
ートバッファ６０とを介して昇圧手段５１に出力する。

【０１１９】この時、電源１が正の極性の電圧の時には
検出回路５０の検出信号が”Ｌ”となり選択回路５９の
出力は図１４に示すような正極性の信号を昇圧手段５１
に出力する。このことにより、昇圧手段５１は図１６に
示すような回路構成となり、第１のスイッチ１０１〜１
０５と第２のスイッチ１０８〜１１２とを時分割で制御
することにより昇圧電圧を発生し、時計システム６と第
２の制御手段と検出回路５０とに昇圧電圧を出力し続け
る。

【０１２０】また電源１が負の極性の電圧の時には検出
回路５０の検出信号が”Ｈ”となり選択回路５９の出力
は図１４に示すような負極性の信号を昇圧手段５１に出
力する。このことにより、昇圧手段５１は図１７に示す
ような回路構成となり、第１のスイッチ１０２〜１０６
と第２のスイッチ１０７〜１１１とを時分割で制御する
ことにより昇圧電圧を発生し、時計システム６と第２の
制御手段と検出回路５０とに昇圧電圧を出力し続ける。

【０１２１】上記記載のように本発明の第４の実施例で
は、第１の制御手段５２から第２の制御手段５３に制御
が移るときに昇圧手段５１を構成する第１のスイッチ１
０１〜１０６と第２のスイッチ１０７〜１１２とのサブ
ストレートの電位を切り替えているのは、第１のスイッ
チ１０１〜１０６と第２のスイッチ１０７〜１１２との
ゲート端子に印加するゲート電圧に応じて切り替えてい
る。

【０１２２】これはゲート端子に印加するゲート電圧の
違いによるバックゲート効果をなくすためである。

【０１２３】以上説明した本発明の第１の実施例と第２
の実施例と第３の実施例と第４の実施例とでの昇圧手段
を構成する充電手段は５個で構成しているが、電源１の
出力電圧または負荷の消費電力に応じて、充電手段を２
個以上いくつで構成しても良い。

【０１２４】また本発明の第１の実施例と第２の実施例
と第３の実施例と第４の実施例とでの昇圧手段を構成す
る第１のスイッチと第２のスイッチとはＰ型電界効果ト
ランジスタとＮ型電界効果トランジスタとをもちいてい
るが、トランスミッション型のアナログスイッチをもち
いても良い。

【０１２５】また本発明の第２の実施例と第３の実施例
とでもちいる整流回路は電源電圧がある程度大きければ
ダイオードリング等をもちいても良い。

【０１２６】さらに本発明の第３の実施例と第４の実施
例とでの第１のトライステートバッファ手段と第２のト
ライステートバッファ手段とはトライステートバッファ
をもちいているが、トランスミッション型のアナログス
イッチをもちいても良い。

【０１２７】

【発明の効果】本発明の昇圧回路によれば、Ｎ個の容量
をあらかじめ直列に接続する構成とすることにより、従
来例の昇圧回路でＮ個の容量を直列に接続するために必
要であったスイッチを不要とし、そのためにスイッチの
オン抵抗による損失がなくなり、大きな電力を取り出す
ことができる。

【０１２８】また、従来例の昇圧回路ではおのおのの容
量に充電された昇圧電圧を昇圧出力容量に充電し直す必
要があったが、本発明の昇圧回路では直列に接続した容
量が昇圧出力容量を兼ねており、直列に接続した容量の
他方の端子から直接昇圧電圧をとりだすことができ、容
量から容量へ電力の移動にともなう損失がないため、効
率が向上する。

【０１２９】またおのおのの容量は常に時分割に充電さ
れているので、昇圧電圧のリップルが小さくおさえるこ
とができ、昇圧出力電圧をほぼ一定に保つことができ
る。

【０１３０】また電源と昇圧手段および制御手段との間
に整流回路を設けることで、電源の極性が変化しても常
に一定の極性の昇圧電圧を負荷に出力することができ
る。

【０１３１】また電源の極性を検出する検出回路と、検
出回路が出力する検出信号で第２のリングカウンタ手段
が出力する第２の制御信号を選択的に出力する選択回路
とを設けることで、電源の極性が変化しても常に一定の
極性の昇圧電圧を負荷に出力することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例における昇圧回路の回路
構成を示す回路図である。

【図２】本発明の第１の実施例における昇圧回路を構成
する制御手段の制御信号の波形を示す波形図である。

【図３】本発明の第１の実施例における昇圧回路を構成
するおのおのの容量が充電される様子を示す図である。

【図４】従来例の昇圧回路の回路構成を示す回路図であ
る。

【図５】従来例の昇圧回路を構成するおのおのの容量が
充電される様子を示す図である。

【図６】従来例の昇圧回路を構成する昇圧出力容量が充
電される様子を示す図である。

【図７】本発明の第２の実施例における昇圧回路のブロ
ック図を示す図である。

【図８】本発明の第２の実施例における昇圧回路を構成
する整流回路の回路構成を示す回路図である。

【図９】本発明の第３の実施例における昇圧回路のブロ
ック図を示す図である。

【図１０】本発明の第３の実施例における昇圧回路の回
路構成を示す回路図である。

【図１１】本発明の第３の実施例における第１の制御手
段を構成する切換回路の回路構成を示す回路図である。

【図１２】本発明の第４の実施例における昇圧回路のブ
ロック図を示す図である。

【図１３】本発明の第４の実施例における昇圧回路の回
路構成を示す回路図である。

【図１４】本発明の第４の実施例における第２の制御手
段を構成する第２のリングカウンタ手段と選択回路との
回路構成を示す回路図である。

【図１５】本発明の第４の実施例における検出回路の回
路構成を示す回路図である。

【図１６】本発明の第４の実施例における電源が正の極
性の時の昇圧手段の回路構成を示す回路図である。

【図１７】本発明の第４の実施例における電源が負の極
性の時の昇圧手段の回路構成を示す回路図である。

【図１８】本発明の第４の実施例における第１の制御手
段と第２の制御手段との制御信号の波形を示す波形図で
ある。

【符号の説明】

１ 電源 ２ 発振手段 ３ リングカウンタ手段 ４ 制御手段 ５ 昇圧手段 ６ 時計システム

Claims (9)

【特許請求の範囲】
1. 【請求項１】 電源と、発振手段と時分割の制御信号を
   出力するリングカウンタ手段とからなる制御手段と、容
   量と容量の一方の端子に接続し電源の一方の端子の電位
   を供給する第１のスイッチと容量の他方の端子に接続し
   電源の他方の端子の電位を供給する第２のスイッチとを
   有する充電手段を直列にＮ個（Ｎ≧２）接続する昇圧手
   段とを有し、制御手段の出力は昇圧手段を構成するＮ個
   の第１のスイッチと第２のスイッチとに接続することを
   特徴とする昇圧回路。
2. 【請求項２】 電源と、電源と昇圧手段および制御手段
   との間に位置する整流回路と、発振手段と時分割の制御
   信号を出力するリングカウンタ手段とからなる制御手段
   と、容量と容量の一方の端子に接続し整流回路の一方の
   出力端子の電位を供給する第１のスイッチと容量の他方
   の端子に接続し整流回路の他方の出力端子の電位を供給
   する第２のスイッチとを有する充電手段を直列にＮ個
   （Ｎ≧２）接続する昇圧手段とを有し、制御手段の出力
   は昇圧手段を構成するＮ個の第１のスイッチと第２のス
   イッチとに接続することを特徴とする昇圧回路。
3. 【請求項３】 電源と、電源と昇圧手段および第１の制
   御手段との間に位置する整流回路と、発振手段と時分割
   の第１の制御信号を出力する第１のリングカウンタ手段
   と第１のリングカウンタ手段の出力を入力する第１のト
   ライステートバッファ手段と第１のトライステートバッ
   ファ手段を制御する切換回路とからなる第１の制御手段
   と、時分割の第２の制御信号を出力する第２のリングカ
   ウンタ手段と第２のリングカウンタ手段の出力を入力す
   る第２のトライステートバッファ手段とからなる第２の
   制御手段と、容量と容量の一方の端子に接続し整流回路
   の一方の出力端子の電位を供給する第１のスイッチと容
   量の他方の端子に接続し整流回路の他方の出力端子の電
   位を供給する第２のスイッチとを有する充電手段を直列
   にＮ個（Ｎ≧２）接続する昇圧手段とを有し、第１の制
   御手段の出力と第２の制御手段の出力とは昇圧手段を構
   成するＮ個の第１のスイッチと第２のスイッチとに接続
   することを特徴とする昇圧回路。
4. 【請求項４】 電源と、発振手段と時分割の第１の制御
   信号を出力する第１のリングカウンタ手段と第１のリン
   グカウンタ手段の出力を入力する第１のトライステート
   バッファ手段と第１のトライステートバッファ手段を制
   御する第１の切換回路とからなる第１の制御手段と、電
   源の極性を検出する検出回路と、時分割の第２の制御信
   号を出力する第２のリングカウンタ手段と第２のリング
   カウンタ手段の出力を検出回路の出力で選択的に出力す
   る選択回路と、選択回路の出力を入力する第２のトライ
   ステートバッファ手段と第２のトライステートバッファ
   手段を制御する第２の切換回路とからなる第２の制御手
   段と、容量と容量の一方の端子に接続し電源の一方の端
   子の電位を供給する第１のスイッチと容量の他方の端子
   に接続し電源の他方の出力端子の電位を供給する第２の
   スイッチとを有する充電手段を直列にＮ個（Ｎ≧２）接
   続する昇圧手段とを有し、第１の制御手段の出力と第２
   の制御手段の出力とは昇圧手段を構成するＮ個の第１の
   スイッチと第２のスイッチとに接続することを特徴とす
   る昇圧回路。
5. 【請求項５】 整流回路は電源の両方の端子の間に第１
   のＰ型電界効果トランジスタと第２のＰ型電界効果トラ
   ンジスタと、第２のＮ型電界効果トランジスタと第２の
   Ｎ型電界効果トランジスタとを直列に接続し、第２のＰ
   型電界効果トランジスタと第２のＮ型電界効果トランジ
   スタとのゲート端子を電源の一方の端子に接続し、第１
   のＰ型電界効果トランジスタと第１のＮ型電界効果トラ
   ンジスタとのゲート端子を電源の他方の端子に接続し、
   第１のＰ型電界効果トランジスタと第２のＰ型電界効果
   トランジスタとの接続点と第１のＮ型電界効果トランジ
   スタと第２のＮ型電界効果トランジスタとの接続点とを
   整流回路の出力端子とすること特徴とする請求項２ある
   いは請求項３に記載の昇圧回路。
6. 【請求項６】 電源と、発振手段と時分割の制御信号を
   出力するリングカウンタ手段とからなる制御手段と、容
   量と容量の一方の端子に接続し電源の一方の端子の電位
   を供給する第１のスイッチと容量の他方の端子に接続し
   電源の他方の端子の電位を供給する第２のスイッチとを
   有する充電手段を直列にＮ個（Ｎ≧２）接続する昇圧手
   段とを有し、制御手段の出力は昇圧手段を構成するＮ個
   の第１のスイッチと第２のスイッチとに接続し、第１の
   スイッチと第２のスイッチとを制御して、電源をＮ個の
   容量に順次、時分割に接続して充電し、電源電圧のほぼ
   Ｎ倍の昇圧電圧を発生することを特徴とする昇圧回路の
   駆動方法。
7. 【請求項７】 電源と、電源と昇圧手段および制御手段
   との間に位置する整流回路と、発振手段と時分割の制御
   信号を出力するリングカウンタ手段とからなる制御手段
   と、容量と容量の一方の端子に接続し整流回路の一方の
   出力端子の電位を供給する第１のスイッチと容量の他方
   の端子に接続し整流回路の他方の出力端子の電位を供給
   する第２のスイッチとを有する充電手段を直列にＮ個
   （Ｎ≧２）接続する昇圧手段とを有し、制御手段の出力
   は昇圧手段を構成するＮ個の第１のスイッチと第２のス
   イッチとに接続し、電源の極性が変化しても整流回路の
   出力は常に同一方向の極性を出力し、制御手段の出力に
   よって第１のスイッチと第２のスイッチとを制御して、
   整流回路の出力電圧をＮ個の容量に順次、時分割に接続
   して充電し、電源電圧のほぼＮ倍の昇圧電圧を発生する
   ことを特徴とする昇圧回路の駆動方法。
8. 【請求項８】 電源と、電源と昇圧手段および第１の制
   御手段との間に位置する整流回路と、発振手段と時分割
   の第１の制御信号を出力する第１のリングカウンタ手段
   と第１のリングカウンタ手段の出力を入力する第１のト
   ライステートバッファ手段と第１のトライステートバッ
   ファ手段を制御する切換回路とからなる第１の制御手段
   と、時分割の第２の制御信号を出力する第２のリングカ
   ウンタ手段と第２のリングカウンタ手段の出力を入力す
   る第２のトライステートバッファ手段とからなる第２の
   制御手段と、容量と容量の一方の端子に接続し整流回路
   の一方の出力端子の電位を供給する第１のスイッチと容
   量の他方の端子に接続し整流回路の他方の出力端子の電
   位を供給する第２のスイッチとを有する充電手段を直列
   にＮ個（Ｎ≧２）接続する昇圧手段とを有し、第１の制
   御手段の出力と第２の制御手段の出力とは昇圧手段を構
   成するＮ個の第１のスイッチと第２のスイッチとに接続
   し、整流回路は電源の極性が変化しても常に同一方向の
   極性の電圧を昇圧手段と第１の制御手段とに供給し、第
   １の制御手段の出力によって昇圧手段を構成する第１の
   スイッチと第２のスイッチとを制御して、整流回路の出
   力電圧をＮ個の容量に順次、時分割に接続して充電し、
   電源電圧のほぼＮ倍の昇圧電圧を第２の制御手段と負荷
   とに供給し負荷を駆動し、負荷のクロックを第２の制御
   手段を構成する第２のリングカウンタ手段に入力し、負
   荷が出力する信号は発振手段を停止し、また負荷が出力
   する信号は第１の切換回路を介して第１のトライステー
   トバッファ手段の出力をディスイネーブルにし、また負
   荷が出力する信号は第２のトライステートバッファ手段
   の出力をイネーブルにし、第１の制御手段から第２の制
   御手段に昇圧手段の制御を切り替えることを特徴とする
   昇圧回路の駆動方法。
9. 【請求項９】 電源と、発振手段と時分割の第１の制御
   信号を出力する第１のリングカウンタ手段と第１のリン
   グカウンタ手段の出力を入力する第１のトライステート
   バッファ手段と第１のトライステートバッファ手段を制
   御する第１の切換回路とからなる第１の制御手段と、電
   源の極性を検出する検出回路と、時分割の第２の制御信
   号を出力する第２のリングカウンタ手段と第２のリング
   カウンタ手段の出力を検出回路の出力で選択的に出力す
   る選択回路と、選択回路の出力を入力する第２のトライ
   ステートバッファ手段と第２のトライステートバッファ
   手段を制御する第２の切換回路とからなる第２の制御手
   段と、容量と容量の一方の端子に接続し電源の一方の端
   子の電位を供給する第１のスイッチと容量の他方の端子
   に接続し電源の他方の出力端子の電位を供給する第２の
   スイッチとを有する充電手段を直列にＮ個（Ｎ≧２）接
   続する昇圧手段とを有し、第１の制御手段の出力と第２
   の制御手段の出力とは昇圧手段を構成するＮ個の第１の
   スイッチと第２のスイッチとに接続し、電源は昇圧手段
   と第１の制御手段とに電圧を供給し、第１の制御手段の
   出力によって昇圧手段を構成する第１のスイッチと第２
   のスイッチとを制御して、電源をＮ個の容量に順次、時
   分割に接続して充電し、電源電圧のほぼＮ倍の昇圧電圧
   を第２の制御手段と負荷とに供給し負荷を駆動し、負荷
   のクロックを第２の制御手段を構成する第２のリングカ
   ウンタ手段に入力し、負荷が出力する信号は第１の制御
   信号は発振手段を停止し、また負荷が出力する信号は第
   １の切換回路を介して第１のトライステートバッファ手
   段の出力をディスイネーブルにし、また負荷が出力する
   信号は第２のトライステートバッファ手段の出力をイネ
   ーブルにし、第１の制御手段から第２の制御手段に昇圧
   手段の制御を切り替えて昇圧するとともに、電源の負の
   極性への変化を検出回路で検出し、検出回路出力によっ
   て第２の制御手段を構成する選択回路による第２のリン
   グカウンタ手段の出力を切り替えて、容量への充電方向
   を常に一定方向にすることにより、電源の極性にかかわ
   らず昇圧電圧を発生することを特徴とする昇圧回路の駆
   動方法。