JPH0897227A - バイポーラトランジスタ及びその製造方法 - Google Patents
バイポーラトランジスタ及びその製造方法Info
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- JPH0897227A JPH0897227A JP6229891A JP22989194A JPH0897227A JP H0897227 A JPH0897227 A JP H0897227A JP 6229891 A JP6229891 A JP 6229891A JP 22989194 A JP22989194 A JP 22989194A JP H0897227 A JPH0897227 A JP H0897227A
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- Bipolar Transistors (AREA)
- Formation Of Insulating Films (AREA)
- Physical Deposition Of Substances That Are Components Of Semiconductor Devices (AREA)
Abstract
(57)【要約】
【目的】シリコンヘテロバイポーラトランジスタにおい
て、ベース領域となるＳｉＧｅ混晶層の抵抗を下げ、Ｎ
Ｆ値を低減させる。 【構成】コレクタ領域がエピタキシャル成長により形成
された半導体基板１を使用し、エピタキシャル層の表面
すなわちコレクタ領域の表面から深い方向に向かって半
導体基板１にエッチングにより凹部を形成し、この凹部
にＳｉＧｅからなるエピタキシャルベース層７を分子線
エピタキシ法で成長させる。その後、ヒ素を含むポリシ
リコン層９をエミッタコンタクトホール中に形成し、熱
拡散により、エピタキシャルベース層７内にエミッタ領
域８を形成する。
て、ベース領域となるＳｉＧｅ混晶層の抵抗を下げ、Ｎ
Ｆ値を低減させる。 【構成】コレクタ領域がエピタキシャル成長により形成
された半導体基板１を使用し、エピタキシャル層の表面
すなわちコレクタ領域の表面から深い方向に向かって半
導体基板１にエッチングにより凹部を形成し、この凹部
にＳｉＧｅからなるエピタキシャルベース層７を分子線
エピタキシ法で成長させる。その後、ヒ素を含むポリシ
リコン層９をエミッタコンタクトホール中に形成し、熱
拡散により、エピタキシャルベース層７内にエミッタ領
域８を形成する。
Description
【０００１】
【産業上の利用分野】本発明は、シリコンヘテロバイポ
ーラトランジスタに関し、特にベース層となるＳｉＧｅ
混晶層の抵抗を低下させたシリコンヘテロバイポーラト
ランジスタとその製造方法に関する。
ーラトランジスタに関し、特にベース層となるＳｉＧｅ
混晶層の抵抗を低下させたシリコンヘテロバイポーラト
ランジスタとその製造方法に関する。
【０００２】
【従来の技術】シリコンバイポーラトランジスタの性能
を示す指標の１つとして、雑音指数すんわちノイズフィ
ギュア（Noise Figure：以後ＮＦという）がある。この
ＮＦ値は、以下の式によって示される（H. F. Cooke, S
olid State Design, Feb. 1963, pp. 37-42）。
を示す指標の１つとして、雑音指数すんわちノイズフィ
ギュア（Noise Figure：以後ＮＦという）がある。この
ＮＦ値は、以下の式によって示される（H. F. Cooke, S
olid State Design, Feb. 1963, pp. 37-42）。
【０００３】
【数１】 ここで、ｒg：信号源インピーダンス、ｒb'：ベース抵
抗、ｒe：エミッタ抵抗、α0：ベース接地の電流増幅率
（低周波）である。
抗、ｒe：エミッタ抵抗、α0：ベース接地の電流増幅率
（低周波）である。
【０００４】上式から、ベース抵抗ｒb'が小さければＮ
Ｆは小さくなることが分かる。このため、ＮＦを小さく
するためにベース領域の不純物濃度ＮAを大きくしてベ
ース抵抗ｒb'を小さくすることが考えられるが、シリコ
ントランジスタの場合であれば、不純物濃度ＮAが１×
１０19ｃｍ-3よりも大きくなるとベースもれ電流が大き
くなり、トランジスタの特性を劣化される原因となる。
そこで、ベース領域をＳｉＧｅ混晶層で構成して不純物
濃度ＮAを１×１０20ｃｍ-3まで高め、ベース抵抗ｒb'
を小さくしたトランジスタが考えられている（例えば特
開平３−７６２２８号公報参照）。以下、このトランジ
スタについて、図７(a)〜(g)を用いて説明する。図７
(a)〜(g)はこのトランジスタの製造過程を順に示した断
面図であり、図７(g)が完成したトランジスタに相当す
る。
Ｆは小さくなることが分かる。このため、ＮＦを小さく
するためにベース領域の不純物濃度ＮAを大きくしてベ
ース抵抗ｒb'を小さくすることが考えられるが、シリコ
ントランジスタの場合であれば、不純物濃度ＮAが１×
１０19ｃｍ-3よりも大きくなるとベースもれ電流が大き
くなり、トランジスタの特性を劣化される原因となる。
そこで、ベース領域をＳｉＧｅ混晶層で構成して不純物
濃度ＮAを１×１０20ｃｍ-3まで高め、ベース抵抗ｒb'
を小さくしたトランジスタが考えられている（例えば特
開平３−７６２２８号公報参照）。以下、このトランジ
スタについて、図７(a)〜(g)を用いて説明する。図７
(a)〜(g)はこのトランジスタの製造過程を順に示した断
面図であり、図７(g)が完成したトランジスタに相当す
る。
【０００５】まず、ｎ型のシリコン基板１３の表面に選
択的にフィールド酸化膜１４を形成し［図７(a)］、全
面に絶縁層であるＳｉＯ2膜１５とポリシリコン膜１６
を順次堆積させ、ポリシリコン膜１６にボロンなどのｐ
型不純物をイオン注入する［図７(b)］。そして、Ｓｉ
Ｏ2膜１５およびポリシリコン膜１６に開口部１７を設
け、シリコン基板１３における素子形成領域を露出させ
る。これにより、ポリシリコン膜１６はベース引出し電
極１６ａとなる［図７(c)］。
択的にフィールド酸化膜１４を形成し［図７(a)］、全
面に絶縁層であるＳｉＯ2膜１５とポリシリコン膜１６
を順次堆積させ、ポリシリコン膜１６にボロンなどのｐ
型不純物をイオン注入する［図７(b)］。そして、Ｓｉ
Ｏ2膜１５およびポリシリコン膜１６に開口部１７を設
け、シリコン基板１３における素子形成領域を露出させ
る。これにより、ポリシリコン膜１６はベース引出し電
極１６ａとなる［図７(c)］。
【０００６】次に、ＣＶＤ法によって、全面にＳｉＧｅ
からなるｐ型のエピタキシャルベース層１８を堆積さ
せ、開口部１７内にベース能動部２４を形成しベース／
エミッタ接合を形成する［図７(d)］。ＳｉＯ2からなる
層間絶縁膜１９を形成し［図７(e)］、開口部１８内の
層間絶縁膜１９に開口部２０を設ける［図７(f)］。そ
して、ポリシリコン層を全面に堆積させたのちにヒ素な
どのｎ型不純物をこのポリシリコン層にイオン注入し、
ポリシリコン層をパターニングして、層間絶縁膜１９の
開口部２０内にエミッタ領域２１を形成し、エミッタ／
ベース接合を形成する。最後に、コンタクトホールを層
間絶縁膜１９に開口した後、アルミニウム膜を堆積して
パターニングし、エミッタ配線２２とベース配線２３を
形成する。これにより、図７(g)に示されるようなバイ
ポーラトランジスタが完成する。
からなるｐ型のエピタキシャルベース層１８を堆積さ
せ、開口部１７内にベース能動部２４を形成しベース／
エミッタ接合を形成する［図７(d)］。ＳｉＯ2からなる
層間絶縁膜１９を形成し［図７(e)］、開口部１８内の
層間絶縁膜１９に開口部２０を設ける［図７(f)］。そ
して、ポリシリコン層を全面に堆積させたのちにヒ素な
どのｎ型不純物をこのポリシリコン層にイオン注入し、
ポリシリコン層をパターニングして、層間絶縁膜１９の
開口部２０内にエミッタ領域２１を形成し、エミッタ／
ベース接合を形成する。最後に、コンタクトホールを層
間絶縁膜１９に開口した後、アルミニウム膜を堆積して
パターニングし、エミッタ配線２２とベース配線２３を
形成する。これにより、図７(g)に示されるようなバイ
ポーラトランジスタが完成する。
【０００７】このトランジスタでは、ベース引出し電極
１６ａを用いてベース配線２３とベース能動部２４との
接続がなされている。ベース引出し電極１６ａは、エピ
タキシャルベース層１８よりも高抵抗であるポリシリコ
ン膜１６で形成されているので、ベース抵抗がこのベー
ス引出し電極１６ａによって決定されることになる。こ
のため、エピタキシャルベース層１８をＳｉＧｅ混晶層
とし、ベース不純物濃度を高めても、ベース抵抗を小さ
くすることができない。しかも、図７(d)に示されるよ
うに、エピタキシャルベース層１８はポリシリコンで構
成されるベース引出し電極１６ａ上に形成されるので、
ベース引出し電極１６ａ上のエピタキシャルベース層１
８は実際にはエピタキシャル層とはならずに多結晶層と
なり、さらにベース抵抗が大きくなって、結果的にＮＦ
が劣化することになる。
１６ａを用いてベース配線２３とベース能動部２４との
接続がなされている。ベース引出し電極１６ａは、エピ
タキシャルベース層１８よりも高抵抗であるポリシリコ
ン膜１６で形成されているので、ベース抵抗がこのベー
ス引出し電極１６ａによって決定されることになる。こ
のため、エピタキシャルベース層１８をＳｉＧｅ混晶層
とし、ベース不純物濃度を高めても、ベース抵抗を小さ
くすることができない。しかも、図７(d)に示されるよ
うに、エピタキシャルベース層１８はポリシリコンで構
成されるベース引出し電極１６ａ上に形成されるので、
ベース引出し電極１６ａ上のエピタキシャルベース層１
８は実際にはエピタキシャル層とはならずに多結晶層と
なり、さらにベース抵抗が大きくなって、結果的にＮＦ
が劣化することになる。
【０００８】これに対し、特開平３−２２７０２３号公
報には、ベース領域にＳｉＧｅ混晶層を使用するがベー
ス引出し電極を使用しないトランジスタが開示されてい
る。このトランジスタでは、引出し電極を使用しないた
め、ＮＦは劣化しない。図８(a)〜(f)はこのトランジス
タの製造過程を順に示した断面図である。
報には、ベース領域にＳｉＧｅ混晶層を使用するがベー
ス引出し電極を使用しないトランジスタが開示されてい
る。このトランジスタでは、引出し電極を使用しないた
め、ＮＦは劣化しない。図８(a)〜(f)はこのトランジス
タの製造過程を順に示した断面図である。
【０００９】まず、ｎ+型のシリコン基板２５上にｎ-型
のＳｉエピタキシャル膜２９を形成し、その後、選択酸
化法によりフィールド酸化膜２６を形成し、Ｓｉエピタ
キシャル膜２９の頂面部分に存在する酸化膜にフォトリ
ソグラフィ工程によって開口部２８を形成する［図８
(a)］。次に、全面にｐ型のＳｉＧｅ混晶層３０を堆積
し、このＳｉＧｅ混晶層３０の上にＳｉＯ2膜３１を形
成する［図８(b)］。そして、Ｓｉエピタキシャル膜の
頂面部分に対応する部分が残存するようにＳｉＧｅ混晶
層３０とＳｉＯ2膜３１とをエッチングによりパターニ
ングする［図８(c)］。そして、全面に窒化シリコン膜
３２を形成し［図８(d)］、窒化シリコン膜３２にエミ
ッタコンタクト用の開口部とベースコンタクト用の開口
部を形成し、エミッタコンタクト用の開口部に、ｎ型不
純物を含むポリシリコン膜３３を形成する［図８
(e)］。最後に、このポリシリコン膜３３上にエミッタ
電極３４を形成し、ベースコンタクト用の開口部にベー
ス電極３５を形成して、このバイポーラトランジスタを
完成させる［図８(f)］。
のＳｉエピタキシャル膜２９を形成し、その後、選択酸
化法によりフィールド酸化膜２６を形成し、Ｓｉエピタ
キシャル膜２９の頂面部分に存在する酸化膜にフォトリ
ソグラフィ工程によって開口部２８を形成する［図８
(a)］。次に、全面にｐ型のＳｉＧｅ混晶層３０を堆積
し、このＳｉＧｅ混晶層３０の上にＳｉＯ2膜３１を形
成する［図８(b)］。そして、Ｓｉエピタキシャル膜の
頂面部分に対応する部分が残存するようにＳｉＧｅ混晶
層３０とＳｉＯ2膜３１とをエッチングによりパターニ
ングする［図８(c)］。そして、全面に窒化シリコン膜
３２を形成し［図８(d)］、窒化シリコン膜３２にエミ
ッタコンタクト用の開口部とベースコンタクト用の開口
部を形成し、エミッタコンタクト用の開口部に、ｎ型不
純物を含むポリシリコン膜３３を形成する［図８
(e)］。最後に、このポリシリコン膜３３上にエミッタ
電極３４を形成し、ベースコンタクト用の開口部にベー
ス電極３５を形成して、このバイポーラトランジスタを
完成させる［図８(f)］。
【００１０】ところでこのトランジスタでは、図８(a)
において開口部２８を形成したときに、この開口部２８
の周りに薄い酸化膜が残っており、段差３６が形成され
ることになる。続いて、図８(b)に示すように、ＳｉＧ
ｅ混晶層３０を全面に堆積する。この場合、Ｓｉエピタ
キシャル膜２９上ではＳｉＧｅ混晶層３０はエピタキシ
ャル成長し、フィールド酸化膜２６上ではＳｉＧｅ混晶
層３０は多結晶状態となる。
において開口部２８を形成したときに、この開口部２８
の周りに薄い酸化膜が残っており、段差３６が形成され
ることになる。続いて、図８(b)に示すように、ＳｉＧ
ｅ混晶層３０を全面に堆積する。この場合、Ｓｉエピタ
キシャル膜２９上ではＳｉＧｅ混晶層３０はエピタキシ
ャル成長し、フィールド酸化膜２６上ではＳｉＧｅ混晶
層３０は多結晶状態となる。
【００１１】ここで開口部２８の周りの酸化膜の厚さよ
りも大きな厚さで全面にＳｉＧｅ混晶層３０を形成しよ
うとすると、Ｓｉエピタキシャル膜２９上でエピタキシ
ャル成長したＳｉＧｅ混晶層とフィールド酸化膜２６上
の多結晶状態のＳｉＧｅ膜とが相互に接触し、その結
果、Ｓｉエピタキシャル膜２９上にも多結晶状態のＳｉ
Ｇｅ膜が形成されることになる。その後、図８(f)に示
されるように、エミッタ領域（ポリシリコン膜３３）や
ベース電極３５を形成した場合に、エミッタ／ベース接
合部がポリシリコン状となり、リーク電流が増大した
り、ベース電極３５とベース領域（ＳｉＧｅ混晶層３
０）とのオーミック接触が不安定になったりする。
りも大きな厚さで全面にＳｉＧｅ混晶層３０を形成しよ
うとすると、Ｓｉエピタキシャル膜２９上でエピタキシ
ャル成長したＳｉＧｅ混晶層とフィールド酸化膜２６上
の多結晶状態のＳｉＧｅ膜とが相互に接触し、その結
果、Ｓｉエピタキシャル膜２９上にも多結晶状態のＳｉ
Ｇｅ膜が形成されることになる。その後、図８(f)に示
されるように、エミッタ領域（ポリシリコン膜３３）や
ベース電極３５を形成した場合に、エミッタ／ベース接
合部がポリシリコン状となり、リーク電流が増大した
り、ベース電極３５とベース領域（ＳｉＧｅ混晶層３
０）とのオーミック接触が不安定になったりする。
【００１２】また、このトランジスタには、開口部２８
の周りに上述したように段差３７が存在し、この段差を
またがるようにＳｉＧｅ混晶層３０が堆積されるので、
凹凸が生じ、その後のホトリソグラフィ工程の加工寸法
精度を低下させるという問題点もある。さらに、この段
差３７の高さ、すなわち開口部２８の周りに形成されて
いる薄い酸化膜の厚さは、フィールド酸化膜２６を形成
する際のストレスを最小とするために、ほぼ５０ｎｍと
なっている。このため、ＳｉＧｅ混晶層３０を厚く形成
してベース抵抗を低下させることもできない。
の周りに上述したように段差３７が存在し、この段差を
またがるようにＳｉＧｅ混晶層３０が堆積されるので、
凹凸が生じ、その後のホトリソグラフィ工程の加工寸法
精度を低下させるという問題点もある。さらに、この段
差３７の高さ、すなわち開口部２８の周りに形成されて
いる薄い酸化膜の厚さは、フィールド酸化膜２６を形成
する際のストレスを最小とするために、ほぼ５０ｎｍと
なっている。このため、ＳｉＧｅ混晶層３０を厚く形成
してベース抵抗を低下させることもできない。
【００１３】
【発明が解決しようとする課題】上述したように、特開
平３−７６２２８号公報に開示されるバイポーラトラン
ジスタには、ベース抵抗を小さくすることができないと
いう問題点がある。また、特開平３−２２７０２３号公
報に開示されるバイポーラトランジスタには、良好なエ
ミッタ／ベース接合が得られず、ベース電極とベース領
域との良好なオーミック接触が得られず、良好なトラン
ジスタ特性が得られないという問題点があり、また、Ｓ
ｉＧｅ混晶層を厚く形成してベース抵抗を低下させるこ
ともできないという問題点もある。
平３−７６２２８号公報に開示されるバイポーラトラン
ジスタには、ベース抵抗を小さくすることができないと
いう問題点がある。また、特開平３−２２７０２３号公
報に開示されるバイポーラトランジスタには、良好なエ
ミッタ／ベース接合が得られず、ベース電極とベース領
域との良好なオーミック接触が得られず、良好なトラン
ジスタ特性が得られないという問題点があり、また、Ｓ
ｉＧｅ混晶層を厚く形成してベース抵抗を低下させるこ
ともできないという問題点もある。
【００１４】本発明の目的は、ベース抵抗を小さくして
ＮＦ値を低減させることができ、かつベース幅を自由に
設定でき、信頼性の高いバイポーラトランジスタと、そ
のバイポーラトランジスタの製造方法とを提供すること
にある。
ＮＦ値を低減させることができ、かつベース幅を自由に
設定でき、信頼性の高いバイポーラトランジスタと、そ
のバイポーラトランジスタの製造方法とを提供すること
にある。
【００１５】
【課題を解決するための手段】本発明のバイポーラトラ
ンジスタは、ＳｉＧｅエピタキシャル層からなるベース
領域を有するバイポーラトランジスタにおいて、不純物
が導入されコレクタ領域となるエピタキシャル層の表面
から深い部分に前記ベース領域が形成され、前記ベース
領域内にエミッタ領域が設けられている。
ンジスタは、ＳｉＧｅエピタキシャル層からなるベース
領域を有するバイポーラトランジスタにおいて、不純物
が導入されコレクタ領域となるエピタキシャル層の表面
から深い部分に前記ベース領域が形成され、前記ベース
領域内にエミッタ領域が設けられている。
【００１６】本発明の第１のバイポーラトランジスタの
製造方法は、ＳｉＧｅエピタキシャル層からなるベース
領域を有するバイポーラトランジスタの製造方法におい
て、半導体基板上にマスク層を形成する工程と、前記ベ
ース領域を形成する部分の前記マスク層を除去し、残存
しているマスク層をマスクとして、前記ベース領域を形
成する部分の半導体基板を所望の深さまでエッチングし
凹部を形成する工程と、前記凹部にＳｉＧｅ混晶膜をエ
ピタキシャル成長させる工程と、不純物を導入したポリ
シリコン層をエミッタ領域となる部分の上に形成し、熱
拡散により前記エミッタ領域を前記ベース領域内に形成
するする工程とを有する。
製造方法は、ＳｉＧｅエピタキシャル層からなるベース
領域を有するバイポーラトランジスタの製造方法におい
て、半導体基板上にマスク層を形成する工程と、前記ベ
ース領域を形成する部分の前記マスク層を除去し、残存
しているマスク層をマスクとして、前記ベース領域を形
成する部分の半導体基板を所望の深さまでエッチングし
凹部を形成する工程と、前記凹部にＳｉＧｅ混晶膜をエ
ピタキシャル成長させる工程と、不純物を導入したポリ
シリコン層をエミッタ領域となる部分の上に形成し、熱
拡散により前記エミッタ領域を前記ベース領域内に形成
するする工程とを有する。
【００１７】本発明の第２のバイポーラトランジスタの
製造方法は、ＳｉＧｅエピタキシャル層からなるベース
領域を有するバイポーラトランジスタの製造方法におい
て、半導体基板上に第１のシリコン酸化膜、第１のシリ
コン窒化膜を順次形成する第１の工程と、前記第１のシ
リコン窒化膜を所望の形状にパターニングする第２の工
程と、パターニングされた前記第１のシリコン窒化膜を
マスクとして熱酸化を行ない、素子分離のための厚い第
２のシリコン酸化膜を形成する第３の工程と、第２のシ
リコン窒化膜を形成し、前記ベース領域を形成する部分
の前記第２のシリコン窒化膜を除去し、残存している前
記第２のシリコン窒化膜をマスクとして、ベース領域を
形成する部分の半導体基板を所望の深さまでエッチング
して凹部を形成する第４の工程と、分子線エピタキシ法
によりＳｉＧｅ混晶膜を前記凹部にエピタキシ成長さ
せ、前記エピタキシ成長に付随して前記第２のシリコン
窒化膜上に形成されたＳｉＧｅ多結晶膜を除去する第５
の工程と、前記第２のシリコン窒化膜を除去する第６の
工程と、第３のシリコン酸化膜及び第３のシリコン窒化
膜を形成し、ベースコンタクトホール及びエミッタコン
タクトホールを前記第３のシリコン酸化膜及び第３のシ
リコン窒化膜に設ける第７の工程と、不純物が導入され
たポリシリコン層を前記エミッタコンタクトホールに形
成し、その後、熱拡散により前記ベース領域内にエミッ
タ領域を形成する第８の工程とを有する。
製造方法は、ＳｉＧｅエピタキシャル層からなるベース
領域を有するバイポーラトランジスタの製造方法におい
て、半導体基板上に第１のシリコン酸化膜、第１のシリ
コン窒化膜を順次形成する第１の工程と、前記第１のシ
リコン窒化膜を所望の形状にパターニングする第２の工
程と、パターニングされた前記第１のシリコン窒化膜を
マスクとして熱酸化を行ない、素子分離のための厚い第
２のシリコン酸化膜を形成する第３の工程と、第２のシ
リコン窒化膜を形成し、前記ベース領域を形成する部分
の前記第２のシリコン窒化膜を除去し、残存している前
記第２のシリコン窒化膜をマスクとして、ベース領域を
形成する部分の半導体基板を所望の深さまでエッチング
して凹部を形成する第４の工程と、分子線エピタキシ法
によりＳｉＧｅ混晶膜を前記凹部にエピタキシ成長さ
せ、前記エピタキシ成長に付随して前記第２のシリコン
窒化膜上に形成されたＳｉＧｅ多結晶膜を除去する第５
の工程と、前記第２のシリコン窒化膜を除去する第６の
工程と、第３のシリコン酸化膜及び第３のシリコン窒化
膜を形成し、ベースコンタクトホール及びエミッタコン
タクトホールを前記第３のシリコン酸化膜及び第３のシ
リコン窒化膜に設ける第７の工程と、不純物が導入され
たポリシリコン層を前記エミッタコンタクトホールに形
成し、その後、熱拡散により前記ベース領域内にエミッ
タ領域を形成する第８の工程とを有する。
【００１８】本発明の第３のバイポーラトランジスタの
製造方法は、ＳｉＧｅエピタキシャル層からなるベース
領域を有するバイポーラトランジスタの製造方法におい
て、半導体基板上に第１のシリコン酸化膜、第１のシリ
コン窒化膜を順次形成する第１の工程と、前記第１のシ
リコン窒化膜を所望の形状にパターニングする第２の工
程と、パターニングされた前記第１のシリコン窒化膜を
マスクとして熱酸化を行ない、素子分離のための厚い第
２のシリコン酸化膜を形成する第３の工程と、前記ベー
ス領域を形成する部分の前記第１のシリコン酸化膜を除
去し、残存している前記第１のシリコン酸化膜をマスク
として、ベース領域を形成する部分の半導体基板を所望
の深さまでエッチングして凹部を形成する第４の工程
と、分子線エピタキシ法によりＳｉＧｅ混晶膜を前記凹
部にエピタキシ成長させ、前記エピタキシ成長に付随し
て前記第１及び第２のシリコン酸化膜上に形成されたＳ
ｉＧｅ多結晶膜を除去する第５の工程と、第３のシリコ
ン酸化膜及び第２のシリコン窒化膜を形成し、ベースコ
ンタクトホール及びエミッタコンタクトホールを前記第
３のシリコン酸化膜及び第２のシリコン窒化膜に設ける
第６の工程と、不純物が導入されたポリシリコン層を前
記エミッタコンタクトホールに形成し、その後、熱拡散
により前記ベース領域内にエミッタ領域を形成する第７
の工程とを有する。
製造方法は、ＳｉＧｅエピタキシャル層からなるベース
領域を有するバイポーラトランジスタの製造方法におい
て、半導体基板上に第１のシリコン酸化膜、第１のシリ
コン窒化膜を順次形成する第１の工程と、前記第１のシ
リコン窒化膜を所望の形状にパターニングする第２の工
程と、パターニングされた前記第１のシリコン窒化膜を
マスクとして熱酸化を行ない、素子分離のための厚い第
２のシリコン酸化膜を形成する第３の工程と、前記ベー
ス領域を形成する部分の前記第１のシリコン酸化膜を除
去し、残存している前記第１のシリコン酸化膜をマスク
として、ベース領域を形成する部分の半導体基板を所望
の深さまでエッチングして凹部を形成する第４の工程
と、分子線エピタキシ法によりＳｉＧｅ混晶膜を前記凹
部にエピタキシ成長させ、前記エピタキシ成長に付随し
て前記第１及び第２のシリコン酸化膜上に形成されたＳ
ｉＧｅ多結晶膜を除去する第５の工程と、第３のシリコ
ン酸化膜及び第２のシリコン窒化膜を形成し、ベースコ
ンタクトホール及びエミッタコンタクトホールを前記第
３のシリコン酸化膜及び第２のシリコン窒化膜に設ける
第６の工程と、不純物が導入されたポリシリコン層を前
記エミッタコンタクトホールに形成し、その後、熱拡散
により前記ベース領域内にエミッタ領域を形成する第７
の工程とを有する。
【００１９】
【作用】本発明のバイポーラトランジスタは、コレクタ
領域となるエピタキシャル層の表面から深い位置に、ベ
ース領域となるＳｉＧｅエピタキシャル層が選択的に形
成されているので、ベース幅を自由に設定でき、ベース
抵抗を低下させることが可能となって、ＮＦ値を大幅に
低下させることができる。また、本発明のバイポーラト
ランジスタの製造方法では、エッチングによって半導体
基板に凹部を形成し、この凹部にゲート領域となるＳｉ
Ｇｅ混晶膜をエピタキシャル成長させるので、多結晶Ｓ
ｉＧｅ層とＳｉＧｅエピタキシャル層とが接触すること
がなく、また、凹部の深さを変えることによりＳｉＧｅ
エピタキシャル層の厚さを自由に設定できる。
領域となるエピタキシャル層の表面から深い位置に、ベ
ース領域となるＳｉＧｅエピタキシャル層が選択的に形
成されているので、ベース幅を自由に設定でき、ベース
抵抗を低下させることが可能となって、ＮＦ値を大幅に
低下させることができる。また、本発明のバイポーラト
ランジスタの製造方法では、エッチングによって半導体
基板に凹部を形成し、この凹部にゲート領域となるＳｉ
Ｇｅ混晶膜をエピタキシャル成長させるので、多結晶Ｓ
ｉＧｅ層とＳｉＧｅエピタキシャル層とが接触すること
がなく、また、凹部の深さを変えることによりＳｉＧｅ
エピタキシャル層の厚さを自由に設定できる。
【００２０】
【実施例】次に本発明について図面を参照して説明す
る。図１は本発明の一実施例のバイポーラトランジスタ
の構成を示す断面図である。
る。図１は本発明の一実施例のバイポーラトランジスタ
の構成を示す断面図である。
【００２１】コレクタ領域となるｎ型のシリコン基板１
は、選択酸化によるフィールド酸化膜２ａによって素子
分離されている。シリコン基板１の表面のうちフィール
ド酸化膜２ａが存在しない部分の表面とフィールド酸化
膜２ａの表面とはほぼ同一平面内にある。すなわち、コ
レクタ領域の断面が凸字状となっている。そしてコレク
タ領域には、ＳｉＧｅからなるエピタキシャルベース層
７が、半導体基板１の頂面すなわちコレクタ領域の表面
から下方に向かって選択的に形成されている。このエピ
タキシャルベース層７はベース領域を構成する。さら
に、エピタキシャルベース層７の一部に、ヒ素（Ａｓ）
を拡散させたエミッタ領域８が形成されている。エミッ
タ領域８は、Ａｓをドープさせたポリシリコン層９をエ
ピタキシャルベース層７上に選択的に設け、このポリシ
リコン層９をＡｓの拡散源として形成されたものであ
る。図１に示されるように、コレクタ領域、ベース領域
およびエミッタ領域８の上面はほぼ同一平面内にある。
そして、フィールド酸化膜２ａの上面も含めた全面に、
ＳｉＮ層３ｂ及びＳｉＯ2層２ｂが積層され、これらＳ
ｉＮ層３ｂおよびＳｉＯ2層２ｂを貫通する開口部に、
ベース領域と接続するベース電極１０が設けられてい
る。Ａｓをドープしたポリシリコン層９もＳｉＮ層３ｂ
及びＳｉＯ2層２ｂを貫通しており、ポリシリコン層９
の上にはエミッタ電極１１が設けられている。
は、選択酸化によるフィールド酸化膜２ａによって素子
分離されている。シリコン基板１の表面のうちフィール
ド酸化膜２ａが存在しない部分の表面とフィールド酸化
膜２ａの表面とはほぼ同一平面内にある。すなわち、コ
レクタ領域の断面が凸字状となっている。そしてコレク
タ領域には、ＳｉＧｅからなるエピタキシャルベース層
７が、半導体基板１の頂面すなわちコレクタ領域の表面
から下方に向かって選択的に形成されている。このエピ
タキシャルベース層７はベース領域を構成する。さら
に、エピタキシャルベース層７の一部に、ヒ素（Ａｓ）
を拡散させたエミッタ領域８が形成されている。エミッ
タ領域８は、Ａｓをドープさせたポリシリコン層９をエ
ピタキシャルベース層７上に選択的に設け、このポリシ
リコン層９をＡｓの拡散源として形成されたものであ
る。図１に示されるように、コレクタ領域、ベース領域
およびエミッタ領域８の上面はほぼ同一平面内にある。
そして、フィールド酸化膜２ａの上面も含めた全面に、
ＳｉＮ層３ｂ及びＳｉＯ2層２ｂが積層され、これらＳ
ｉＮ層３ｂおよびＳｉＯ2層２ｂを貫通する開口部に、
ベース領域と接続するベース電極１０が設けられてい
る。Ａｓをドープしたポリシリコン層９もＳｉＮ層３ｂ
及びＳｉＯ2層２ｂを貫通しており、ポリシリコン層９
の上にはエミッタ電極１１が設けられている。
【００２２】このバイポーラトランジスタでは、後述す
るように、シリコン基板１の表面に設けられる凹部内に
ＳｉＧｅからなるエピタキシャルベース層７を形成する
ため、酸化膜の膜厚などに左右されることなくこのエピ
タキシャルベース層７の膜厚を設定することができる。
るように、シリコン基板１の表面に設けられる凹部内に
ＳｉＧｅからなるエピタキシャルベース層７を形成する
ため、酸化膜の膜厚などに左右されることなくこのエピ
タキシャルベース層７の膜厚を設定することができる。
【００２３】次に、このバイポーラトランジスタの第１
の製造方法について、図２(a),(b)、図３(a)〜(d)及び
図４(a)〜(d)を用いて説明する。これらの図は、順を追
って製造工程を示す断面図である。
の製造方法について、図２(a),(b)、図３(a)〜(d)及び
図４(a)〜(d)を用いて説明する。これらの図は、順を追
って製造工程を示す断面図である。
【００２４】まず、ｎ型のシリコン基板１を用意し、シ
リコン基板１の表面に熱酸化によりＳｉＯ2層２を約５
０ｎｍの厚さで形成し、ＳｉＮ層３をＬＰＣＶＤ（減圧
ＣＶＤ）法で厚さ１５０ｎｍに形成する。さらにホトレ
ジスト４を塗布し、ホトリソグラフィ工程によって、ベ
ース領域を形成する部分以外のホトレジスト４を除去す
る［図２(a)］。次に、このホトレジスト４をマスクと
してＳｉＮ層３をパターニングし、ホトレジスト４を除
去し、加圧酸化法によりフィールド酸化膜２ａを形成す
る［図２(b)］。
リコン基板１の表面に熱酸化によりＳｉＯ2層２を約５
０ｎｍの厚さで形成し、ＳｉＮ層３をＬＰＣＶＤ（減圧
ＣＶＤ）法で厚さ１５０ｎｍに形成する。さらにホトレ
ジスト４を塗布し、ホトリソグラフィ工程によって、ベ
ース領域を形成する部分以外のホトレジスト４を除去す
る［図２(a)］。次に、このホトレジスト４をマスクと
してＳｉＮ層３をパターニングし、ホトレジスト４を除
去し、加圧酸化法によりフィールド酸化膜２ａを形成す
る［図２(b)］。
【００２５】続いて、１５０℃のリン酸でＳｉＮ層３を
除去し、フッ化アンモニウム：フッ酸：水＝６：１：２
０のエッチング液でシリコン基板１上の薄い酸化膜を除
去し、フィールド酸化膜が形成されていない部分のシリ
コン基板１の表面を露出させる［図３(a)］。次に、全
面にＳｉＮ層３ａを厚さ１５０ｎｍで形成し、ホトレジ
スト４ａを塗布し、ホトリソグラフィ工程でホトレジス
ト４ａをパターニングしてベース領域に対応する開口部
を設ける［図３(b)］。そして、このホトレジスト４ａ
をマスクとして、ＣＦ4を主なガスとして使用するＲＩ
Ｅ（反応性イオンエッチング）法により、ＳｉＮ層３ａ
をパターニングする。そして、ホトレジスト４ａの除去
後、ＳｉＮ層３ａをマスクとして、塩素ガスを主なガス
として使用するＲＩＥ法により、シリコン基板１を例え
ば深さ１００ｎｍまでエッチングする［図３(c)］。こ
れにより、シリコン基板１には、ベース領域に対応する
凹部５が形成されることになる。そして、ＲＩＥ法によ
る結晶性が悪い部分を除去するために、水：フッ酸＝５
０：１のエッチング液、あるいはフッ酸、氷酢酸、ヨウ
素、水からなるエッチング液で１０秒間エッチングす
る。
除去し、フッ化アンモニウム：フッ酸：水＝６：１：２
０のエッチング液でシリコン基板１上の薄い酸化膜を除
去し、フィールド酸化膜が形成されていない部分のシリ
コン基板１の表面を露出させる［図３(a)］。次に、全
面にＳｉＮ層３ａを厚さ１５０ｎｍで形成し、ホトレジ
スト４ａを塗布し、ホトリソグラフィ工程でホトレジス
ト４ａをパターニングしてベース領域に対応する開口部
を設ける［図３(b)］。そして、このホトレジスト４ａ
をマスクとして、ＣＦ4を主なガスとして使用するＲＩ
Ｅ（反応性イオンエッチング）法により、ＳｉＮ層３ａ
をパターニングする。そして、ホトレジスト４ａの除去
後、ＳｉＮ層３ａをマスクとして、塩素ガスを主なガス
として使用するＲＩＥ法により、シリコン基板１を例え
ば深さ１００ｎｍまでエッチングする［図３(c)］。こ
れにより、シリコン基板１には、ベース領域に対応する
凹部５が形成されることになる。そして、ＲＩＥ法によ
る結晶性が悪い部分を除去するために、水：フッ酸＝５
０：１のエッチング液、あるいはフッ酸、氷酢酸、ヨウ
素、水からなるエッチング液で１０秒間エッチングす
る。
【００２６】次に、ＭＢＥ（分子線エピタキシ）法によ
り、ＳｉＧｅ混晶層を全面に厚さ１００ｎｍで形成す
る。この厚さは、凹部５の深さと対応している［図３
(d)］。ＭＢＥ法によるソースとしては、ガスソース、
固体ソースのいずれも利用できる。ＳｉＮ層３ａ上に形
成されたＳｉＧｅ混晶層は、エピタキシャル成長ができ
ず、多結晶層６となる。しかし、シリコン基板１の凹部
５内に堆積されるＳｉＧｅ混晶層はエピタキシャル成長
し、エピタキシャルベース層７となる。そして、多結晶
層６及びＳｉＮ層３ａを除去する［図４(a)］。続い
て、全面に、ＬＰＣＶＤ法により、厚さ５０ｎｍのＳｉ
Ｏ2層２ｂと厚さ１５０ｎｍのＳｉＮ層３ｂを順次堆積
させる［図４(b)］。
り、ＳｉＧｅ混晶層を全面に厚さ１００ｎｍで形成す
る。この厚さは、凹部５の深さと対応している［図３
(d)］。ＭＢＥ法によるソースとしては、ガスソース、
固体ソースのいずれも利用できる。ＳｉＮ層３ａ上に形
成されたＳｉＧｅ混晶層は、エピタキシャル成長ができ
ず、多結晶層６となる。しかし、シリコン基板１の凹部
５内に堆積されるＳｉＧｅ混晶層はエピタキシャル成長
し、エピタキシャルベース層７となる。そして、多結晶
層６及びＳｉＮ層３ａを除去する［図４(a)］。続い
て、全面に、ＬＰＣＶＤ法により、厚さ５０ｎｍのＳｉ
Ｏ2層２ｂと厚さ１５０ｎｍのＳｉＮ層３ｂを順次堆積
させる［図４(b)］。
【００２７】次に、従来のプレーナ型トランジスタの場
合と同様に、ベース領域と接続するため開口部、エミッ
タ部を形成するための開口部を形成する［図４(c)］。
エミッタ部を形成するための開口部に、Ａｓをドープし
たポリシリコン層９を形成し、このポリシリコン層９を
拡散源として、拡散により、エピタキシャルベース層７
内にエミッタ領域８を形成する［図４(d)］。その後、
エミッタ電極１０及びベース電極１１を形成して、図１
に示すバイポーラトランジスタを完成させる。
合と同様に、ベース領域と接続するため開口部、エミッ
タ部を形成するための開口部を形成する［図４(c)］。
エミッタ部を形成するための開口部に、Ａｓをドープし
たポリシリコン層９を形成し、このポリシリコン層９を
拡散源として、拡散により、エピタキシャルベース層７
内にエミッタ領域８を形成する［図４(d)］。その後、
エミッタ電極１０及びベース電極１１を形成して、図１
に示すバイポーラトランジスタを完成させる。
【００２８】上述の説明から明らかなように、ベース領
域を構成するＳｉＧｅ混晶層の厚さは、シリコン基板１
に設けられる凹部５の深さで制御できるので、ＳｉＧｅ
混晶層の厚さを十分に厚くすることが可能となって、ベ
ース抵抗の低下を図ることができる。
域を構成するＳｉＧｅ混晶層の厚さは、シリコン基板１
に設けられる凹部５の深さで制御できるので、ＳｉＧｅ
混晶層の厚さを十分に厚くすることが可能となって、ベ
ース抵抗の低下を図ることができる。
【００２９】図１に示すバイポーラトランジスタの製造
方法は上述した第１の製造方法に限られない。以下、第
２の製造方法について、図５(a)〜(d)を用いて説明す
る。これらの図は、製造工程を順に示す断面図である。
方法は上述した第１の製造方法に限られない。以下、第
２の製造方法について、図５(a)〜(d)を用いて説明す
る。これらの図は、製造工程を順に示す断面図である。
【００３０】第１の製造方法の場合と同様に、フィール
ド酸化膜２ａを形成し［図２(b)参照］、ＳｉＮ層３を
除去し、ホトレジスト４ｂを塗布する。そして、ホトリ
ソグラフィ工程によりパターニングを行ない、ベース領
域が形成される部分のホトレジスト４ｂを除去する［図
５(a)］。次に、ホトレジスト４ｂをマスクとしてエッ
チングを行ない、シリコン基板１の頂面上にある薄いＳ
ｉＯ2層２ｃを除去し、開口部５ａを形成してシリコン
基板１の表面を露出させる［図５(b)］。残存している
薄いＳｉＯ2層２ｃをマスクとしてシリコン基板１を所
望の深さまでエッチングし、シリコン基板１に凹部５ｂ
を形成する［図５(c)］。
ド酸化膜２ａを形成し［図２(b)参照］、ＳｉＮ層３を
除去し、ホトレジスト４ｂを塗布する。そして、ホトリ
ソグラフィ工程によりパターニングを行ない、ベース領
域が形成される部分のホトレジスト４ｂを除去する［図
５(a)］。次に、ホトレジスト４ｂをマスクとしてエッ
チングを行ない、シリコン基板１の頂面上にある薄いＳ
ｉＯ2層２ｃを除去し、開口部５ａを形成してシリコン
基板１の表面を露出させる［図５(b)］。残存している
薄いＳｉＯ2層２ｃをマスクとしてシリコン基板１を所
望の深さまでエッチングし、シリコン基板１に凹部５ｂ
を形成する［図５(c)］。
【００３１】次に、第１の製造方法の場合と同様に、Ｓ
ｉＧｅ混晶層を全面に形成する。フィールドＳｉＯ2層
２ａや薄いＳｉＯ2層２ｃ上のＳｉＧｅ混晶層はエピタ
キシャル成長せずに多結晶層６となり、凹部５ｂ内に形
成されたＳｉＧｅ混晶層はエピタキシャル成長してエピ
タキシャルベース層７となる［図５(d)］。以後の工程
は第１の製造方法の場合と同様であり、図４(a)へと続
く。
ｉＧｅ混晶層を全面に形成する。フィールドＳｉＯ2層
２ａや薄いＳｉＯ2層２ｃ上のＳｉＧｅ混晶層はエピタ
キシャル成長せずに多結晶層６となり、凹部５ｂ内に形
成されたＳｉＧｅ混晶層はエピタキシャル成長してエピ
タキシャルベース層７となる［図５(d)］。以後の工程
は第１の製造方法の場合と同様であり、図４(a)へと続
く。
【００３２】この製造方法によれば、シリコン基板１を
所望の深さにエッチングする場合にＳｉＮ層を使用しな
いので、第１の製造方法の場合に比べ、工程を短縮する
ことができる。また、第１の製造方法と第２の製造方法
とを組み合せた方法、すなわちシリコン基板１を所望の
深さまでエッチングする時のマスクとして、ＳｉＯ2層
２ｂとＳｉＮ層３ａとを積層して形成した膜を使用する
ことも考えられる。この方法では、マスクとしてＳｉＮ
層を用いることによりシリコン基板１のエッチングの選
択比をより大きくとれるため、シリコン基板１をより深
くエッチングでき、かつ、ＳｉＯ2層がバッファ層とし
て作用することにより、ＳｉＮ層を設けたことによって
シリコン基板１に加わるひずみが軽減されるので、より
安定な表面を有するバイポーラトランジスタを形成する
ことができる。さらに、シリコン基板１をエッチングす
る際のマスクとして、ホトレジストを使用することも可
能である。
所望の深さにエッチングする場合にＳｉＮ層を使用しな
いので、第１の製造方法の場合に比べ、工程を短縮する
ことができる。また、第１の製造方法と第２の製造方法
とを組み合せた方法、すなわちシリコン基板１を所望の
深さまでエッチングする時のマスクとして、ＳｉＯ2層
２ｂとＳｉＮ層３ａとを積層して形成した膜を使用する
ことも考えられる。この方法では、マスクとしてＳｉＮ
層を用いることによりシリコン基板１のエッチングの選
択比をより大きくとれるため、シリコン基板１をより深
くエッチングでき、かつ、ＳｉＯ2層がバッファ層とし
て作用することにより、ＳｉＮ層を設けたことによって
シリコン基板１に加わるひずみが軽減されるので、より
安定な表面を有するバイポーラトランジスタを形成する
ことができる。さらに、シリコン基板１をエッチングす
る際のマスクとして、ホトレジストを使用することも可
能である。
【００３３】次に第３の製造方法を図６を用いて説明す
る。この方法では、シリコン基板１のエッチングを行な
った後、ＭＢＥ法によってＳｉＧｅ混晶層をＭＢＥ法に
より形成し、引き続いてＳｉ層を同じくＭＢＥ法で形成
する方法である。その結果、シリコン基板１の凹部に
は、ＳｉＧｅからなるエピタキシャルベース層７と、そ
の上に配置されるＳｉエピタキシャル膜１２とが形成さ
れることになる。フィールドＳｉＯ2層２ａ上には、Ｓ
ｉＧｅからなる多結晶層６とポリシリコン層６ａとが積
層することになる。以降は、上述の第１及び第２の製造
方法に場合と同様の工程を実施する。この方法によれ
ば、ＳｉＧｅからなるエピタキシャルベース層７がＳｉ
エピタキシャル膜１２によって保護される。すなわち、
その後の洗浄工程でエピタキシャルベース層７がエッチ
ングされてしまうおそれがある場合には、Ｓｉエピタキ
シャル膜１２が保護膜として作用する。これにより、よ
り安定なベースを有するバイポーラトランジスタを形成
できる。
る。この方法では、シリコン基板１のエッチングを行な
った後、ＭＢＥ法によってＳｉＧｅ混晶層をＭＢＥ法に
より形成し、引き続いてＳｉ層を同じくＭＢＥ法で形成
する方法である。その結果、シリコン基板１の凹部に
は、ＳｉＧｅからなるエピタキシャルベース層７と、そ
の上に配置されるＳｉエピタキシャル膜１２とが形成さ
れることになる。フィールドＳｉＯ2層２ａ上には、Ｓ
ｉＧｅからなる多結晶層６とポリシリコン層６ａとが積
層することになる。以降は、上述の第１及び第２の製造
方法に場合と同様の工程を実施する。この方法によれ
ば、ＳｉＧｅからなるエピタキシャルベース層７がＳｉ
エピタキシャル膜１２によって保護される。すなわち、
その後の洗浄工程でエピタキシャルベース層７がエッチ
ングされてしまうおそれがある場合には、Ｓｉエピタキ
シャル膜１２が保護膜として作用する。これにより、よ
り安定なベースを有するバイポーラトランジスタを形成
できる。
【００３４】以上、本発明の実施例を説明したが、本実
施例により、エミッタの周囲長が４１.２μｍのダブル
ベース構造のバイポーラトランジスタは、ベース抵抗ｒ
b'＝０.３Ω／単位エミッタ本数となり、エミッタ本数
６本のバイポーラトランジスタではベース抵抗が０.０
５Ωとなり、ＮＦ＝０.２ｄＢ（周波数ｆ＝２ＧＨｚ、
コレクタ電流ＩCはＮＦが最小となるときの電流、Γ＝
Γopt）と、ＧａＡｓ ＨＪＦＥＴ程度のＮＦ値が得ら
れる。
施例により、エミッタの周囲長が４１.２μｍのダブル
ベース構造のバイポーラトランジスタは、ベース抵抗ｒ
b'＝０.３Ω／単位エミッタ本数となり、エミッタ本数
６本のバイポーラトランジスタではベース抵抗が０.０
５Ωとなり、ＮＦ＝０.２ｄＢ（周波数ｆ＝２ＧＨｚ、
コレクタ電流ＩCはＮＦが最小となるときの電流、Γ＝
Γopt）と、ＧａＡｓ ＨＪＦＥＴ程度のＮＦ値が得ら
れる。
【００３５】
【発明の効果】以上説明したように本発明のバイポーラ
トランジスタによれば、コレクタ領域となるエピタキシ
ャル層の表面から深い位置に、ベース領域となるＳｉＧ
ｅエピタキシャル層が選択的に形成されることにより、
ベース幅を自由に設定できかつベース抵抗を低下させる
ことが可能となって、ＮＦ値が大幅に低下するとともに
信頼性の高いバイポーラトランジスタが得られるという
効果がある。また、本発明にバイポーラトランジスタの
製造方法によれば、エッチングによって半導体基板に凹
部を形成し、この凹部にゲート領域となるＳｉＧｅ混晶
膜をエピタキシャル成長させることにより、ベース抵抗
が小さく、したがってＮＦ値が小さく、かつ信頼性の高
いバイポーラトランジスタを製造できるという効果があ
る。
トランジスタによれば、コレクタ領域となるエピタキシ
ャル層の表面から深い位置に、ベース領域となるＳｉＧ
ｅエピタキシャル層が選択的に形成されることにより、
ベース幅を自由に設定できかつベース抵抗を低下させる
ことが可能となって、ＮＦ値が大幅に低下するとともに
信頼性の高いバイポーラトランジスタが得られるという
効果がある。また、本発明にバイポーラトランジスタの
製造方法によれば、エッチングによって半導体基板に凹
部を形成し、この凹部にゲート領域となるＳｉＧｅ混晶
膜をエピタキシャル成長させることにより、ベース抵抗
が小さく、したがってＮＦ値が小さく、かつ信頼性の高
いバイポーラトランジスタを製造できるという効果があ
る。
【図１】本発明の一実施例のバイポーラトランジスタの
構成を示す断面図である。
構成を示す断面図である。
【図２】(a),(b)は図１のバイポーラトランジスタの第
１の製造方法による製造工程を示す断面図である。
１の製造方法による製造工程を示す断面図である。
【図３】(a)〜(d)は図１のバイポーラトランジスタの第
１の製造方法による製造工程を示す断面図である。
１の製造方法による製造工程を示す断面図である。
【図４】(a)〜(d)は図１のバイポーラトランジスタの第
１の製造方法による製造工程を示す断面図である。
１の製造方法による製造工程を示す断面図である。
【図５】(a)〜(d)は図１のバイポーラトランジスタの第
２の製造方法による製造工程を示す断面図である。
２の製造方法による製造工程を示す断面図である。
【図６】図１のバイポーラトランジスタの第３の製造方
法による製造工程を示す断面図である。
法による製造工程を示す断面図である。
【図７】(a)〜(g)は従来のバイポーラトランジスタの製
造工程を示す断面図である。
造工程を示す断面図である。
【図８】(a)〜(f)は従来のバイポーラトランジスタの別
の方法による製造工程を示す断面図である。
の方法による製造工程を示す断面図である。
１ シリコン基板 ２,２ｂ,２ｃ ＳｉＯ2層 ２ａ フィールド酸化膜 ３,３ａ,３ｂ ＳｉＮ層 ４,４ａ,４ｂ ホトレジスト ５,５ｂ 凹部 ５ａ 開口部 ６ 多結晶層 ７ エピタキシャルベース層 ８ エミッタ領域 ９ ポリシリコン層 １０ ベース電極 １１ エミッタ電極 １２ Ｓｉエピタキシャル膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/318 Ｍ 29/205
Claims (12)
- 【請求項１】 ＳｉＧｅエピタキシャル層からなるベー
ス領域を有するバイポーラトランジスタにおいて、 不純物が導入されコレクタ領域となるエピタキシャル層
の表面から深い部分に前記ベース領域が形成され、前記
ベース領域内にエミッタ領域が設けられていることを特
徴とするバイポーラトランジスタ。 - 【請求項２】 前記ベース領域の表面が絶縁膜で被覆さ
れ、前記絶縁膜に設けられた開口に不純物を導入したポ
リシリコン層が形成され、前記ポリシリコン層からの前
記不純物の拡散によって前記エミッタ領域が前記ベース
領域内に形成される請求項１に記載のバイポーラトラン
ジスタ。 - 【請求項３】 前記絶縁膜がシリコン酸化膜とシリコン
窒化膜とを積層した構成であり、前記ポリシリコン層を
介して前記エミッタ領域と接続する電極をさらに備える
請求項１または２に記載のバイポーラトランジスタ。 - 【請求項４】 ＳｉＧｅエピタキシャル層からなるベー
ス領域を有するバイポーラトランジスタの製造方法にお
いて、 半導体基板上にマスク層を形成する工程と、 前記ベース領域を形成する部分の前記マスク層を除去
し、残存しているマスク層をマスクとして、前記ベース
領域を形成する部分の半導体基板を所望の深さまでエッ
チングし凹部を形成する工程と、 前記凹部にＳｉＧｅ混晶膜をエピタキシャル成長させる
工程と、 不純物を導入したポリシリコン層をエミッタ領域となる
部分の上に形成し、熱拡散により前記エミッタ領域を前
記ベース領域内に形成する工程とを有することを特徴と
するバイポーラトランジスタの製造方法。 - 【請求項５】 前記マスク層がシリコン酸化膜またはシ
リコン窒化膜からなり、前記ＳｉＧｅ混晶膜が分子線エ
ピタキシャル法によって形成され、かつ、ＳｉＧｅ混晶
膜を成長させる際に前記凹部以外の部分に被着したＳｉ
Ｇｅ多結晶膜を除去する工程をさらに有する請求項４に
記載のバイポーラトランジスタの製造方法。 - 【請求項６】 ＳｉＧｅエピタキシャル層からなるベー
ス領域を有するバイポーラトランジスタの製造方法にお
いて、 半導体基板上に第１のシリコン酸化膜、第１のシリコン
窒化膜を順次形成する第１の工程と、 前記第１のシリコン窒化膜を所望の形状にパターニング
する第２の工程と、 パターニングされた前記第１のシリコン窒化膜をマスク
として熱酸化を行ない、素子分離のための厚い第２のシ
リコン酸化膜を形成する第３の工程と、 第２のシリコン窒化膜を形成し、前記ベース領域を形成
する部分の前記第２のシリコン窒化膜を除去し、残存し
ている前記第２のシリコン窒化膜をマスクとして、ベー
ス領域を形成する部分の半導体基板を所望の深さまでエ
ッチングして凹部を形成する第４の工程と、 分子線エピタキシ法によりＳｉＧｅ混晶膜を前記凹部に
エピタキシ成長させ、前記エピタキシ成長に付随して前
記第２のシリコン窒化膜上に形成されたＳｉＧｅ多結晶
膜を除去する第５の工程と、 前記第２のシリコン窒化膜を除去する第６の工程と、 第３のシリコン酸化膜及び第３のシリコン窒化膜を形成
し、ベースコンタクトホール及びエミッタコンタクトホ
ールを前記第３のシリコン酸化膜及び第３のシリコン窒
化膜に設ける第７の工程と、 不純物が導入されたポリシリコン層を前記エミッタコン
タクトホールに形成し、その後、熱拡散により前記ベー
ス領域内にエミッタ領域を形成する第８の工程とを有す
ることを特徴とするバイポーラトランジスタの製造方
法。 - 【請求項７】 ＳｉＧｅエピタキシャル層からなるベー
ス領域を有するバイポーラトランジスタの製造方法にお
いて、 半導体基板上に第１のシリコン酸化膜、第１のシリコン
窒化膜を順次形成する第１の工程と、 前記第１のシリコン窒化膜を所望の形状にパターニング
する第２の工程と、 パターニングされた前記第１のシリコン窒化膜をマスク
として熱酸化を行ない、素子分離のための厚い第２のシ
リコン酸化膜を形成する第３の工程と、 前記ベース領域を形成する部分の前記第１のシリコン酸
化膜を除去し、残存している前記第１のシリコン酸化膜
をマスクとして、ベース領域を形成する部分の半導体基
板を所望の深さまでエッチングして凹部を形成する第４
の工程と、 分子線エピタキシ法によりＳｉＧｅ混晶膜を前記凹部に
エピタキシ成長させ、前記エピタキシ成長に付随して前
記第１及び第２のシリコン酸化膜上に形成されたＳｉＧ
ｅ多結晶膜を除去する第５の工程と、 第３のシリコン酸化膜及び第２のシリコン窒化膜を形成
し、ベースコンタクトホール及びエミッタコンタクトホ
ールを前記第３のシリコン酸化膜及び第２のシリコン窒
化膜に設ける第６の工程と、 不純物が導入されたポリシリコン層を前記エミッタコン
タクトホールに形成し、その後、熱拡散により前記ベー
ス領域内にエミッタ領域を形成する第７の工程とを有す
ることを特徴とするバイポーラトランジスタの製造方
法。 - 【請求項８】 前記第４の工程における前記半導体基板
のエッチングが、反応性イオンエッチング法で行なわれ
る請求項６または７に記載のバイポーラトランジスタの
製造方法。 - 【請求項９】 前記第４の工程における前記半導体基板
のエッチングが、反応性イオンエッチング法とフッ酸水
溶液によるウェットエッチング法とを併用して行なわれ
る請求項６または７に記載のバイポーラトランジスタの
製造方法。 - 【請求項１０】 前記第４の工程における前記半導体基
板のエッチングが、反応性イオンエッチング法と、フッ
酸、氷酢酸、硝酸及びヨウ素の混合液を用いるウェット
エッチング法とを併用して行なわれる請求項６または７
に記載のバイポーラトランジスタの製造方法。 - 【請求項１１】 前記第５の工程において、ＳｉＧｅ混
晶膜のエピタキシャル成長に引き続いて、分子線エピタ
キシ法によるＳｉ膜のエピタキシャル成長が行なわれる
請求項６または７に記載のバイポーラトランジスタの製
造方法。 - 【請求項１２】 前記第５の工程における分子線エピタ
キシ法が、ガスソースソース分子線エピタキシ法または
固体ソース分子線エピタキシ法である請求項６または７
に記載のバイポーラトランジスタの製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6229891A JP2970425B2 (ja) | 1994-09-26 | 1994-09-26 | バイポーラトランジスタの製造方法 |
| EP95115150A EP0704907B1 (en) | 1994-09-26 | 1995-09-26 | Bipolar transistor with a base layer having an extremely low resistance and method for fabricating the same |
| DE69530648T DE69530648T2 (de) | 1994-09-26 | 1995-09-26 | Bipolartranistor mit einem sehr niedrigen Basisschichtwiderstand und Verfahren zur Herstellung |
| US08/533,850 US5648280A (en) | 1994-09-26 | 1995-09-26 | Method for fabricating a bipolar transistor with a base layer having an extremely low resistance |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6229891A JP2970425B2 (ja) | 1994-09-26 | 1994-09-26 | バイポーラトランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0897227A true JPH0897227A (ja) | 1996-04-12 |
| JP2970425B2 JP2970425B2 (ja) | 1999-11-02 |
Family
ID=16899345
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6229891A Expired - Fee Related JP2970425B2 (ja) | 1994-09-26 | 1994-09-26 | バイポーラトランジスタの製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5648280A (ja) |
| EP (1) | EP0704907B1 (ja) |
| JP (1) | JP2970425B2 (ja) |
| DE (1) | DE69530648T2 (ja) |
Families Citing this family (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2937253B2 (ja) * | 1996-01-17 | 1999-08-23 | 日本電気株式会社 | 半導体装置およびその製造方法 |
| EP1036412A1 (en) * | 1997-09-16 | 2000-09-20 | Massachusetts Institute Of Technology | CO-PLANAR Si AND Ge COMPOSITE SUBSTRATE AND METHOD OF PRODUCING SAME |
| US6143655A (en) | 1998-02-25 | 2000-11-07 | Micron Technology, Inc. | Methods and structures for silver interconnections in integrated circuits |
| US6121126A (en) * | 1998-02-25 | 2000-09-19 | Micron Technologies, Inc. | Methods and structures for metal interconnections in integrated circuits |
| US6492694B2 (en) | 1998-02-27 | 2002-12-10 | Micron Technology, Inc. | Highly conductive composite polysilicon gate for CMOS integrated circuits |
| US6815303B2 (en) * | 1998-04-29 | 2004-11-09 | Micron Technology, Inc. | Bipolar transistors with low-resistance emitter contacts |
| DE19845793A1 (de) * | 1998-09-21 | 2000-03-23 | Inst Halbleiterphysik Gmbh | Bipolartransistor und Verfahren zu seiner Herstellung |
| DE19845787A1 (de) * | 1998-09-21 | 2000-03-23 | Inst Halbleiterphysik Gmbh | Bipolartransistor und Verfahren zu seiner Herstellung |
| DE19845789A1 (de) * | 1998-09-21 | 2000-03-23 | Inst Halbleiterphysik Gmbh | Bipolartransistor und Verfahren zu seiner Herstellung |
| US6251738B1 (en) | 2000-01-10 | 2001-06-26 | International Business Machines Corporation | Process for forming a silicon-germanium base of heterojunction bipolar transistor |
| US6573539B2 (en) | 2000-01-10 | 2003-06-03 | International Business Machines Corporation | Heterojunction bipolar transistor with silicon-germanium base |
| KR100681964B1 (ko) * | 2000-10-16 | 2007-02-15 | 가부시키가이샤 히타치세이사쿠쇼 | 반도체 장치 및 그 제조 방법 |
| US6649482B1 (en) * | 2001-06-15 | 2003-11-18 | National Semiconductor Corporation | Bipolar transistor with a silicon germanium base and an ultra small self-aligned polysilicon emitter and method of forming the transistor |
| US6784065B1 (en) | 2001-06-15 | 2004-08-31 | National Semiconductor Corporation | Bipolar transistor with ultra small self-aligned polysilicon emitter and method of forming the transistor |
| US7087979B1 (en) | 2001-06-15 | 2006-08-08 | National Semiconductor Corporation | Bipolar transistor with an ultra small self-aligned polysilicon emitter |
| DE10254663B4 (de) * | 2002-11-22 | 2005-08-04 | Austriamicrosystems Ag | Transistor mit niederohmigem Basisanschluß und Verfahren zum Herstellen |
| US6960820B2 (en) * | 2003-07-01 | 2005-11-01 | International Business Machines Corporation | Bipolar transistor self-alignment with raised extrinsic base extension and methods of forming same |
| US7002221B2 (en) * | 2003-08-29 | 2006-02-21 | International Business Machines Corporation | Bipolar transistor having raised extrinsic base with selectable self-alignment and methods of forming same |
| US20050114227A1 (en) * | 2003-11-25 | 2005-05-26 | Carter Craig M. | Web-based tool for maximizing value from surplus assets |
| JP4349131B2 (ja) * | 2004-01-09 | 2009-10-21 | ソニー株式会社 | バイポーラトランジスタの製造方法及び半導体装置の製造方法 |
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| JPH05315343A (ja) * | 1992-05-12 | 1993-11-26 | Fujitsu Ltd | 半導体装置の製造方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4910164A (en) * | 1988-07-27 | 1990-03-20 | Texas Instruments Incorporated | Method of making planarized heterostructures using selective epitaxial growth |
| US5137840A (en) * | 1990-10-24 | 1992-08-11 | International Business Machines Corporation | Vertical bipolar transistor with recessed epitaxially grown intrinsic base region |
| JPH05144834A (ja) * | 1991-03-20 | 1993-06-11 | Hitachi Ltd | バイポーラトランジスタ及びその製造方法 |
-
1994
- 1994-09-26 JP JP6229891A patent/JP2970425B2/ja not_active Expired - Fee Related
-
1995
- 1995-09-26 US US08/533,850 patent/US5648280A/en not_active Expired - Lifetime
- 1995-09-26 EP EP95115150A patent/EP0704907B1/en not_active Expired - Lifetime
- 1995-09-26 DE DE69530648T patent/DE69530648T2/de not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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Also Published As
| Publication number | Publication date |
|---|---|
| EP0704907A2 (en) | 1996-04-03 |
| DE69530648D1 (de) | 2003-06-12 |
| EP0704907A3 (ja) | 1996-04-17 |
| JP2970425B2 (ja) | 1999-11-02 |
| DE69530648T2 (de) | 2004-03-18 |
| EP0704907B1 (en) | 2003-05-07 |
| US5648280A (en) | 1997-07-15 |
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|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
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| S111 | Request for change of ownership or part of ownership |
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| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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