JPH0878674A - 半導体装置およびその製造方法ならびにバイポーラトランジスタ - Google Patents
半導体装置およびその製造方法ならびにバイポーラトランジスタInfo
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Abstract
(57)【要約】
【目的】 不純物の電気的活性化のための熱処理によっ
て不純物が拡散するのを有効に抑制し得る半導体装置お
よびその製造方法を提供する。 【構成】 ｐ型のソース／ドレイン領域６ａおよび６ｂ
の接合深さと同等以上の深さを有する窒素注入領域７ａ
および７ｂをソース／ドレイン領域６ａおよび６ｂの接
合領域の全域に沿って形成する。
て不純物が拡散するのを有効に抑制し得る半導体装置お
よびその製造方法を提供する。 【構成】 ｐ型のソース／ドレイン領域６ａおよび６ｂ
の接合深さと同等以上の深さを有する窒素注入領域７ａ
および７ｂをソース／ドレイン領域６ａおよび６ｂの接
合領域の全域に沿って形成する。
Description
【０００１】
【産業上の利用分野】この発明は、半導体装置およびそ
の製造方法に関し、より特定的には、ＭＯＳ（Metal-Ox
ide-Semiconductor)トランジスタを有する半導体装置お
よびその製造方法に関する。
の製造方法に関し、より特定的には、ＭＯＳ（Metal-Ox
ide-Semiconductor)トランジスタを有する半導体装置お
よびその製造方法に関する。
【０００２】
【従来の技術】従来、半導体装置の１つとして、Ｐチャ
ネルＭＯＳトランジスタを含む半導体装置が知られてい
る。図４０は、従来のＰチャネルＭＯＳトランジスタを
含む半導体装置を示した断面図である。図４０を参照し
て、従来の半導体装置では、ｎ型のシリコン基板１０１
の主表面上の所定領域に素子分離のための分離酸化膜１
０２が形成されている。分離酸化膜１０２によって囲ま
れた活性領域上にはチャネル領域１１０を挟むように所
定の間隔を隔ててｐ型のソース／ドレイン領域１０６ａ
および１０６ｂが形成されている。チャネル領域１１０
上にはゲート酸化膜１０３を介してゲート電極１０４が
形成されている。ゲート電極１０４の両側壁部分にはサ
イドウォール酸化膜１０５が形成されている。
ネルＭＯＳトランジスタを含む半導体装置が知られてい
る。図４０は、従来のＰチャネルＭＯＳトランジスタを
含む半導体装置を示した断面図である。図４０を参照し
て、従来の半導体装置では、ｎ型のシリコン基板１０１
の主表面上の所定領域に素子分離のための分離酸化膜１
０２が形成されている。分離酸化膜１０２によって囲ま
れた活性領域上にはチャネル領域１１０を挟むように所
定の間隔を隔ててｐ型のソース／ドレイン領域１０６ａ
および１０６ｂが形成されている。チャネル領域１１０
上にはゲート酸化膜１０３を介してゲート電極１０４が
形成されている。ゲート電極１０４の両側壁部分にはサ
イドウォール酸化膜１０５が形成されている。
【０００３】ｐ型のソース／ドレイン領域１０６ａ、１
０６ｂと、ゲート酸化膜１０３とゲート電極１０４とに
よってＰチャネルＭＯＳトランジスタが形成されてい
る。ゲート電極１０４はたとえばボロン（Ｂ）などのｐ
型の不純物を含むポリシリコンからなり、２０００Å程
度の厚みを有している。
０６ｂと、ゲート酸化膜１０３とゲート電極１０４とに
よってＰチャネルＭＯＳトランジスタが形成されてい
る。ゲート電極１０４はたとえばボロン（Ｂ）などのｐ
型の不純物を含むポリシリコンからなり、２０００Å程
度の厚みを有している。
【０００４】図４１〜図４６は、図４０に示した従来の
半導体装置の製造方法を説明するための断面図である。
図４０〜図４６を参照して、次に従来の半導体装置の製
造プロセスについて説明する。
半導体装置の製造方法を説明するための断面図である。
図４０〜図４６を参照して、次に従来の半導体装置の製
造プロセスについて説明する。
【０００５】まず、図４１に示すように、ｎ型のシリコ
ン基板１０１の主表面上の所定領域にＬＯＣＯＳ（LOCa
l Oxidation of Silicon) 法を用いて分離酸化膜１０２
を形成する。全面にシリコン酸化膜（図示せず）および
２０００Å程度の厚みを有するノンドープトポリシリコ
ン膜（図示せず）を形成した後パターニングすることに
よって、シリコン酸化膜からなるゲート酸化膜１０３と
ノンドープトポリシリコン膜からなるゲート電極１０４
を形成する。
ン基板１０１の主表面上の所定領域にＬＯＣＯＳ（LOCa
l Oxidation of Silicon) 法を用いて分離酸化膜１０２
を形成する。全面にシリコン酸化膜（図示せず）および
２０００Å程度の厚みを有するノンドープトポリシリコ
ン膜（図示せず）を形成した後パターニングすることに
よって、シリコン酸化膜からなるゲート酸化膜１０３と
ノンドープトポリシリコン膜からなるゲート電極１０４
を形成する。
【０００６】次に、図４２に示すように、ゲート電極１
０４以外の領域を覆うように写真製版技術を用いてレジ
スト１１１を形成する。レジスト１１１をマスクとして
ボロンをゲート電極１０４にイオン注入する。この後レ
ジスト１１１を除去する。次に、図４３に示すように、
ゲート電極１０４にイオン注入された不純物（ボロン）
を活性化するために、８００℃〜１０００℃で３０分程
度熱処理を行なう。
０４以外の領域を覆うように写真製版技術を用いてレジ
スト１１１を形成する。レジスト１１１をマスクとして
ボロンをゲート電極１０４にイオン注入する。この後レ
ジスト１１１を除去する。次に、図４３に示すように、
ゲート電極１０４にイオン注入された不純物（ボロン）
を活性化するために、８００℃〜１０００℃で３０分程
度熱処理を行なう。
【０００７】次に、図４４に示すように、全面にシリコ
ン酸化膜（図示せず）を形成した後異方性エッチングを
行なうことによって、ゲート電極１０４の両側壁部分に
サイドウォール酸化膜１０５を形成する。
ン酸化膜（図示せず）を形成した後異方性エッチングを
行なうことによって、ゲート電極１０４の両側壁部分に
サイドウォール酸化膜１０５を形成する。
【０００８】次に、図４５に示すように、写真製版技術
を用いてゲート電極１０４上にレジスト１１２を形成す
る。この後、図４６に示すように、レジスト１１２、サ
イドウォール酸化膜１０５および分離酸化膜１０２をマ
スクとしてシリコン基板１０１にたとえばボロンなどの
ｐ型の不純物をイオン注入する。これにより、ｐ型のイ
オン注入領域１０７ａおよび１０７ｂが形成される。
を用いてゲート電極１０４上にレジスト１１２を形成す
る。この後、図４６に示すように、レジスト１１２、サ
イドウォール酸化膜１０５および分離酸化膜１０２をマ
スクとしてシリコン基板１０１にたとえばボロンなどの
ｐ型の不純物をイオン注入する。これにより、ｐ型のイ
オン注入領域１０７ａおよび１０７ｂが形成される。
【０００９】この後、レジスト１１２を除去する。そし
て、８００℃で３０分程度、熱処理を施すことによって
イオン注入領域１０７ａおよび１０７ｂに導入されたボ
ロンを電気的に活性化する。これにより、図４０に示し
たような不純物拡散領域（ソース／ドレイン領域）１０
６ａおよび１０６ｂが形成される。このようにして、従
来のＰチャネルＭＯＳトランジスタを有する半導体装置
は形成されていた。
て、８００℃で３０分程度、熱処理を施すことによって
イオン注入領域１０７ａおよび１０７ｂに導入されたボ
ロンを電気的に活性化する。これにより、図４０に示し
たような不純物拡散領域（ソース／ドレイン領域）１０
６ａおよび１０６ｂが形成される。このようにして、従
来のＰチャネルＭＯＳトランジスタを有する半導体装置
は形成されていた。
【００１０】
【発明が解決しようとする課題】上記した従来の半導体
装置では、図４６に示したｐ型の不純物注入領域１０７
ａおよび１０７ｂに導入された不純物を活性化する際の
熱処理によって、不純物の再分布が起こるという不都合
が生じる。すなわち、熱処理によってｐ型の不純物注入
領域１０７ａおよび１０７ｂに導入された不純物がシリ
コン基板１０１の内部のあらゆる方向に拡散する。この
結果、ｐ型の不純物注入領域１０７ａおよび１０７ｂ
（図４６参照）よりも広いｐ型の不純物拡散領域（ソー
ス／ドレイン領域）１０６ａおよび１０６ｂ（図４０参
照）が形成される。
装置では、図４６に示したｐ型の不純物注入領域１０７
ａおよび１０７ｂに導入された不純物を活性化する際の
熱処理によって、不純物の再分布が起こるという不都合
が生じる。すなわち、熱処理によってｐ型の不純物注入
領域１０７ａおよび１０７ｂに導入された不純物がシリ
コン基板１０１の内部のあらゆる方向に拡散する。この
結果、ｐ型の不純物注入領域１０７ａおよび１０７ｂ
（図４６参照）よりも広いｐ型の不純物拡散領域（ソー
ス／ドレイン領域）１０６ａおよび１０６ｂ（図４０参
照）が形成される。
【００１１】図４７は、従来の半導体装置の問題点を説
明するための断面図である。図４７を参照して、熱処理
による不純物の拡散によってｐ型のソース／ドレイン領
域１０６ａおよび１０６ｂの大きさが大きくなると、チ
ャネル長Ｌが短くなる。これにより、たとえばソース／
ドレイン領域１０６ａおよび１０６ｂの一方の領域付近
の空乏層が他方の領域にまで広がり、ゲート電圧によっ
て電流を制御できなくなるいわゆるパンチスルー現象が
発生するという問題点があった。このパンチスルー現象
は、素子の微細化に伴って特に顕著に現われる。
明するための断面図である。図４７を参照して、熱処理
による不純物の拡散によってｐ型のソース／ドレイン領
域１０６ａおよび１０６ｂの大きさが大きくなると、チ
ャネル長Ｌが短くなる。これにより、たとえばソース／
ドレイン領域１０６ａおよび１０６ｂの一方の領域付近
の空乏層が他方の領域にまで広がり、ゲート電圧によっ
て電流を制御できなくなるいわゆるパンチスルー現象が
発生するという問題点があった。このパンチスルー現象
は、素子の微細化に伴って特に顕著に現われる。
【００１２】また、別な問題点として、ゲート電極１０
４内のｐ型不純物を活性化する際の熱処理によってゲー
ト電極１０４内のｐ型不純物（ボロン）がゲート酸化膜
１０３を通り抜けてチャネル領域１１０にまで拡散して
しまうという問題点もあった。チャネル領域１１０にゲ
ート電極１０４内のｐ型不純物が拡散すると、ＭＯＳト
ランジスタのしきい値電圧が変動してしまうという問題
点があった。
４内のｐ型不純物を活性化する際の熱処理によってゲー
ト電極１０４内のｐ型不純物（ボロン）がゲート酸化膜
１０３を通り抜けてチャネル領域１１０にまで拡散して
しまうという問題点もあった。チャネル領域１１０にゲ
ート電極１０４内のｐ型不純物が拡散すると、ＭＯＳト
ランジスタのしきい値電圧が変動してしまうという問題
点があった。
【００１３】また、バイポーラトランジスタにおいて
も、上記したと同様の問題点が生じる。すなわち、バイ
ポーラトランジスタを構成するｐ型エピタキシャル層の
ｐ型不純物としてボロンが用いられている。この場合、
ボロンは、熱処理時に熱拡散しやすい。このようにボロ
ンが熱拡散すると、たとえばｎｐｎ型バイポーラトラン
ジスタにおいては、ボロンの拡散によって実効ベース幅
が広がり、その結果遮断周波数や高速動作特性を劣化さ
せるという問題点が生じる。
も、上記したと同様の問題点が生じる。すなわち、バイ
ポーラトランジスタを構成するｐ型エピタキシャル層の
ｐ型不純物としてボロンが用いられている。この場合、
ボロンは、熱処理時に熱拡散しやすい。このようにボロ
ンが熱拡散すると、たとえばｎｐｎ型バイポーラトラン
ジスタにおいては、ボロンの拡散によって実効ベース幅
が広がり、その結果遮断周波数や高速動作特性を劣化さ
せるという問題点が生じる。
【００１４】この発明は、上記のような課題を解決する
ためになされたもので、請求項１および２に記載の発明
の目的は、半導体装置において、パンチスルー現象を有
効に防止することである。
ためになされたもので、請求項１および２に記載の発明
の目的は、半導体装置において、パンチスルー現象を有
効に防止することである。
【００１５】請求項３に記載の発明の目的は、半導体装
置において、ゲート電極内の不純物がチャネル領域へ拡
散することによって生じるしきい値電圧の変動を有効に
防止することである。
置において、ゲート電極内の不純物がチャネル領域へ拡
散することによって生じるしきい値電圧の変動を有効に
防止することである。
【００１６】請求項４および６に記載の発明の目的は、
半導体装置の製造方法において、ソース／ドレイン領域
を形成する際の熱処理によって不純物が拡散するのを有
効に抑制することである。
半導体装置の製造方法において、ソース／ドレイン領域
を形成する際の熱処理によって不純物が拡散するのを有
効に抑制することである。
【００１７】請求項５および６に記載の発明の目的は、
半導体装置の製造方法において、ゲート電極内の不純物
が活性化のための熱処理によってチャネル領域内に拡散
するのを有効に防止することである。
半導体装置の製造方法において、ゲート電極内の不純物
が活性化のための熱処理によってチャネル領域内に拡散
するのを有効に防止することである。
【００１８】請求項７に記載の発明の目的は、バイポー
ラトランジスタにおいて、ボロン拡散による特性の劣化
を有効に防止することである。
ラトランジスタにおいて、ボロン拡散による特性の劣化
を有効に防止することである。
【００１９】
【課題を解決するための手段】請求項１および２におけ
る半導体装置は、主表面を有する第１導電型の半導体領
域と、その半導体領域の主表面上にチャネル領域を挟む
ように所定の間隔を隔てて形成された所定の接合深さを
有する第２導電型の１対のソース／ドレイン領域と、そ
のソース／ドレイン領域の接合深さと同等以上の深さを
有しソース／ドレイン領域の接合領域の全域に沿って形
成され、窒素，フッ素，アルゴン，酸素，炭素からなる
群より選ばれた１つを含む注入層と、チャネル領域上に
ゲート絶縁層を介して形成されたゲート電極とを備えて
いる。なお、好ましくは、上記した注入層は、ソース／
ドレイン領域の接合深さよりも大きい深さを有するとと
もにソース／ドレイン領域を覆うように形成されてい
る。
る半導体装置は、主表面を有する第１導電型の半導体領
域と、その半導体領域の主表面上にチャネル領域を挟む
ように所定の間隔を隔てて形成された所定の接合深さを
有する第２導電型の１対のソース／ドレイン領域と、そ
のソース／ドレイン領域の接合深さと同等以上の深さを
有しソース／ドレイン領域の接合領域の全域に沿って形
成され、窒素，フッ素，アルゴン，酸素，炭素からなる
群より選ばれた１つを含む注入層と、チャネル領域上に
ゲート絶縁層を介して形成されたゲート電極とを備えて
いる。なお、好ましくは、上記した注入層は、ソース／
ドレイン領域の接合深さよりも大きい深さを有するとと
もにソース／ドレイン領域を覆うように形成されてい
る。
【００２０】請求項３における半導体装置は、主表面を
有する第１導電型の半導体領域と、その半導体領域の主
表面上にチャネル領域を挟むように所定の間隔を隔てて
形成された第２導電型の１対のソース／ドレイン領域
と、そのチャネル領域上にゲート絶縁層を介して形成さ
れたゲート電極とを備えている。そしてそのゲート電極
は、不純物を含んでいるとともに、ゲート電極のゲート
絶縁層側の表面近傍には，窒素，フッ素，アルゴン，酸
素，炭素からなる群より選ばれた１つを含む注入層が形
成されている。
有する第１導電型の半導体領域と、その半導体領域の主
表面上にチャネル領域を挟むように所定の間隔を隔てて
形成された第２導電型の１対のソース／ドレイン領域
と、そのチャネル領域上にゲート絶縁層を介して形成さ
れたゲート電極とを備えている。そしてそのゲート電極
は、不純物を含んでいるとともに、ゲート電極のゲート
絶縁層側の表面近傍には，窒素，フッ素，アルゴン，酸
素，炭素からなる群より選ばれた１つを含む注入層が形
成されている。
【００２１】請求項４における半導体装置の製造方法
は、第１導電型の半導体領域の主表面上の所定領域にゲ
ート絶縁層を介してゲート電極を形成する工程と、その
ゲート電極をマスクとして半導体領域に窒素，フッ素，
アルゴン，酸素，炭素からなる群より選ばれた１つを第
１の投影飛程でイオン注入することによって注入層を形
成する工程と、ゲート電極をマスクとして半導体領域に
第２導電型の不純物を上記した第１の投影飛程よりも小
さい第２の投影飛程でイオン注入することによって第２
導電型の１対の不純物領域を形成する工程と、その後熱
処理を施す工程とを備えている。
は、第１導電型の半導体領域の主表面上の所定領域にゲ
ート絶縁層を介してゲート電極を形成する工程と、その
ゲート電極をマスクとして半導体領域に窒素，フッ素，
アルゴン，酸素，炭素からなる群より選ばれた１つを第
１の投影飛程でイオン注入することによって注入層を形
成する工程と、ゲート電極をマスクとして半導体領域に
第２導電型の不純物を上記した第１の投影飛程よりも小
さい第２の投影飛程でイオン注入することによって第２
導電型の１対の不純物領域を形成する工程と、その後熱
処理を施す工程とを備えている。
【００２２】請求項５における半導体装置の製造方法
は、第１導電型の半導体領域の主表面上の所定領域にゲ
ート絶縁層を介してゲート電極を形成する工程と、その
ゲート電極に不純物を導入することによってゲート電極
内にゲート電極の上部表面から所定の深さを有する不純
物領域を形成する工程と、ゲート電極に窒素，フッ素，
アルゴン，酸素，炭素からなる群より選ばれた１つをイ
オン注入することによって上記した不純物領域と同等以
上の深さを有する注入層を形成する工程と、その後熱処
理を施す工程とを備えている。なお、上記した請求項４
および５における半導体装置の製造方法において、窒素
をイオン注入する場合に、窒素の単一イオン（Ｎ+ ）ま
たは窒素の分子イオン（Ｎ2 + ）のいずれかを用いるよ
うにしてもよい。
は、第１導電型の半導体領域の主表面上の所定領域にゲ
ート絶縁層を介してゲート電極を形成する工程と、その
ゲート電極に不純物を導入することによってゲート電極
内にゲート電極の上部表面から所定の深さを有する不純
物領域を形成する工程と、ゲート電極に窒素，フッ素，
アルゴン，酸素，炭素からなる群より選ばれた１つをイ
オン注入することによって上記した不純物領域と同等以
上の深さを有する注入層を形成する工程と、その後熱処
理を施す工程とを備えている。なお、上記した請求項４
および５における半導体装置の製造方法において、窒素
をイオン注入する場合に、窒素の単一イオン（Ｎ+ ）ま
たは窒素の分子イオン（Ｎ2 + ）のいずれかを用いるよ
うにしてもよい。
【００２３】請求項７におけるバイポーラトランジスタ
は、ボロンと窒素とを含むｐ型エピタキシャル成長層を
備えることを特徴とする。
は、ボロンと窒素とを含むｐ型エピタキシャル成長層を
備えることを特徴とする。
【００２４】
【作用】請求項１および２に係る半導体装置では、ソー
ス／ドレイン領域の接合深さと同等以上の深さを有する
注入層がソース／ドレイン領域の接合領域の全域に沿っ
て形成されているので、ソース／ドレイン領域の形成時
の熱処理によって不純物が拡散するのが有効に防止され
る。これにより、従来のように不純物の拡散によってチ
ャネル長が短くなるのが防止され、その結果パンチスル
ー現象が有効に低減される。なお、上記した注入層をソ
ース／ドレイン領域の接合深さよりも大きい深さを有す
るとともにソース／ドレイン領域を覆うように形成すれ
ば、ソース／ドレイン領域の形成時の熱処理による不純
物の拡散がより抑制される。
ス／ドレイン領域の接合深さと同等以上の深さを有する
注入層がソース／ドレイン領域の接合領域の全域に沿っ
て形成されているので、ソース／ドレイン領域の形成時
の熱処理によって不純物が拡散するのが有効に防止され
る。これにより、従来のように不純物の拡散によってチ
ャネル長が短くなるのが防止され、その結果パンチスル
ー現象が有効に低減される。なお、上記した注入層をソ
ース／ドレイン領域の接合深さよりも大きい深さを有す
るとともにソース／ドレイン領域を覆うように形成すれ
ば、ソース／ドレイン領域の形成時の熱処理による不純
物の拡散がより抑制される。
【００２５】請求項３に係る半導体装置では、不純物を
含むゲート電極のゲート絶縁層側の表面近傍に注入層が
形成されているので、ゲート電極内の不純物を活性化す
る際の熱処理によってゲート電極内の不純物がゲート絶
縁層を通り抜けてチャネル領域にまで拡散するのが有効
に防止される。これにより、チャネル領域への不純物の
拡散によるしきい値電圧の変動が防止される。
含むゲート電極のゲート絶縁層側の表面近傍に注入層が
形成されているので、ゲート電極内の不純物を活性化す
る際の熱処理によってゲート電極内の不純物がゲート絶
縁層を通り抜けてチャネル領域にまで拡散するのが有効
に防止される。これにより、チャネル領域への不純物の
拡散によるしきい値電圧の変動が防止される。
【００２６】請求項４に係る半導体装置の製造方法で
は、第１導電型の半導体領域に窒素，フッ素，アルゴ
ン，酸素，炭素からなる群より選ばれた１つが第１の投
影飛程でイオン注入されることによって注入層が形成さ
れ、また半導体領域に第２導電型の不純物が第１の投影
飛程よりも小さい第２の投影飛程でイオン注入されるこ
とによって第１導電型の１対の不純物領域が形成され、
その後熱処理が施されるので、その熱処理の際に上記し
た注入層によって不純物領域の不純物が拡散するのが有
効に抑制される。これにより、従来のようにチャネル長
が短くなるのが防止され、その結果パンチスルー現象が
有効に低減される。
は、第１導電型の半導体領域に窒素，フッ素，アルゴ
ン，酸素，炭素からなる群より選ばれた１つが第１の投
影飛程でイオン注入されることによって注入層が形成さ
れ、また半導体領域に第２導電型の不純物が第１の投影
飛程よりも小さい第２の投影飛程でイオン注入されるこ
とによって第１導電型の１対の不純物領域が形成され、
その後熱処理が施されるので、その熱処理の際に上記し
た注入層によって不純物領域の不純物が拡散するのが有
効に抑制される。これにより、従来のようにチャネル長
が短くなるのが防止され、その結果パンチスルー現象が
有効に低減される。
【００２７】請求項５に係る半導体装置の製造方法で
は、所定の深さを有する不純物領域を含むゲート電極に
窒素，フッ素，アルゴン，酸素，炭素からなる群より選
ばれて１つをイオン注入することによってその不純物領
域と同等以上の深さを有する注入層が形成され、その後
熱処理が施されるので、注入層によって不純物領域の不
純物がゲート絶縁層側に拡散してチャネル領域に侵入す
るのが防止される。これにより、しきい値電圧の変動が
防止される。なお、上記した請求項４および５の半導体
装置の製造方法において窒素をイオン注入する場合にた
とえば窒素の分子イオン（Ｎ2 + ）を用いれば、窒素の
単一イオン（Ｎ+ ）を用いる場合に比べてより不純物の
拡散が抑制される。すなわち、窒素の分子イオン（Ｎ2
+ ）は窒素の単一イオン（Ｎ+ ）に比べて窒素原子数が
２倍であるとともに質量数が２倍であるため、窒素の分
子イオン（Ｎ2 + ）が注入される領域の結晶性がより乱
れやすくなる。これにより、不純物のイオン注入時のチ
ャネリング現象がより抑制されるとともに熱処理時に不
純物が拡散するのもより抑制される。
は、所定の深さを有する不純物領域を含むゲート電極に
窒素，フッ素，アルゴン，酸素，炭素からなる群より選
ばれて１つをイオン注入することによってその不純物領
域と同等以上の深さを有する注入層が形成され、その後
熱処理が施されるので、注入層によって不純物領域の不
純物がゲート絶縁層側に拡散してチャネル領域に侵入す
るのが防止される。これにより、しきい値電圧の変動が
防止される。なお、上記した請求項４および５の半導体
装置の製造方法において窒素をイオン注入する場合にた
とえば窒素の分子イオン（Ｎ2 + ）を用いれば、窒素の
単一イオン（Ｎ+ ）を用いる場合に比べてより不純物の
拡散が抑制される。すなわち、窒素の分子イオン（Ｎ2
+ ）は窒素の単一イオン（Ｎ+ ）に比べて窒素原子数が
２倍であるとともに質量数が２倍であるため、窒素の分
子イオン（Ｎ2 + ）が注入される領域の結晶性がより乱
れやすくなる。これにより、不純物のイオン注入時のチ
ャネリング現象がより抑制されるとともに熱処理時に不
純物が拡散するのもより抑制される。
【００２８】請求項７に係るバイポーラトランジスタで
は、ｐ型エピタキシャル成長層がボロンと窒素とを含ん
でいるので、その窒素によってボロンの拡散が有効に防
止される。
は、ｐ型エピタキシャル成長層がボロンと窒素とを含ん
でいるので、その窒素によってボロンの拡散が有効に防
止される。
【００２９】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。
する。
【００３０】図１は、本発明の第１実施例によるＰチャ
ネルＭＯＳトランジスタを有する半導体装置を示した断
面図である。図１を参照して、この第１実施例による半
導体装置では、ｎ型のシリコン基板１の主表面上の所定
領域に分離酸化膜２が形成されている。分離酸化膜２に
よって囲まれたシリコン基板１の主表面上には、チャネ
ル領域１０を挟むように所定の間隔を隔ててソース／ド
レイン領域６ａおよび６ｂが形成されている。チャネル
領域１０上には、５００〜２０００Åの厚みを有するゲ
ート酸化膜３を介して、不純物を含むポリシリコン膜か
らなるゲート電極４が形成されている。ゲート電極４の
両側壁部分にはサイドウォール酸化膜５が形成されてい
る。
ネルＭＯＳトランジスタを有する半導体装置を示した断
面図である。図１を参照して、この第１実施例による半
導体装置では、ｎ型のシリコン基板１の主表面上の所定
領域に分離酸化膜２が形成されている。分離酸化膜２に
よって囲まれたシリコン基板１の主表面上には、チャネ
ル領域１０を挟むように所定の間隔を隔ててソース／ド
レイン領域６ａおよび６ｂが形成されている。チャネル
領域１０上には、５００〜２０００Åの厚みを有するゲ
ート酸化膜３を介して、不純物を含むポリシリコン膜か
らなるゲート電極４が形成されている。ゲート電極４の
両側壁部分にはサイドウォール酸化膜５が形成されてい
る。
【００３１】ここで、この第１実施例では、ソース／ド
レイン領域６ａおよび６ｂの接合領域を覆うようにそれ
ぞれ窒素注入領域７ａおよび７ｂが形成されている。こ
の窒素注入領域７ａおよび７ｂによって、ソース／ドレ
イン領域６ａおよび６ｂの形成時の熱処理工程の際に不
純物がシリコン基板１の主表面に対して垂直方向および
水平方向に拡散するのを有効に防止することができる。
これにより、図４１に示した従来の半導体装置のように
不純物の水平方向の拡散によってチャネル長が短くなる
という不都合も生じない。この結果、パンチスルー現象
を有効に防止することができる。
レイン領域６ａおよび６ｂの接合領域を覆うようにそれ
ぞれ窒素注入領域７ａおよび７ｂが形成されている。こ
の窒素注入領域７ａおよび７ｂによって、ソース／ドレ
イン領域６ａおよび６ｂの形成時の熱処理工程の際に不
純物がシリコン基板１の主表面に対して垂直方向および
水平方向に拡散するのを有効に防止することができる。
これにより、図４１に示した従来の半導体装置のように
不純物の水平方向の拡散によってチャネル長が短くなる
という不都合も生じない。この結果、パンチスルー現象
を有効に防止することができる。
【００３２】図２〜図８は、図１に示した第１実施例の
半導体装置の製造プロセスを説明するための断面図であ
る。図１〜図８を参照して、次に第１実施例の半導体装
置の製造プロセスについて説明する。
半導体装置の製造プロセスを説明するための断面図であ
る。図１〜図８を参照して、次に第１実施例の半導体装
置の製造プロセスについて説明する。
【００３３】まず、図２に示すように、ｎ型のシリコン
基板１の主表面上の所定領域にＬＯＣＯＳ法を用いて分
離酸化膜２を形成する。全面にシリコン酸化膜（図示せ
ず）および２０００Å程度の厚みを有するノンドープト
ポリシリコン膜（図示せず）を形成した後パターニング
することによって、シリコン酸化膜からなるゲート酸化
膜３とノンドープトポリシリコン膜からなるゲート電極
４を形成する。
基板１の主表面上の所定領域にＬＯＣＯＳ法を用いて分
離酸化膜２を形成する。全面にシリコン酸化膜（図示せ
ず）および２０００Å程度の厚みを有するノンドープト
ポリシリコン膜（図示せず）を形成した後パターニング
することによって、シリコン酸化膜からなるゲート酸化
膜３とノンドープトポリシリコン膜からなるゲート電極
４を形成する。
【００３４】次に、図３に示すように、ゲート電極４以
外の領域を覆うように写真製版技術を用いてレジスト１
１を形成する。レジスト１１をマスクとしてゲート電極
４にボロン（Ｂ）をイオン注入する。この後、レジスト
１１を除去する。そして、図４に示すように、８００〜
９００℃程度の温度条件下で３０分間熱処理を行なうこ
とによってゲート電極４に注入された不純物（ボロン）
を活性化させる。
外の領域を覆うように写真製版技術を用いてレジスト１
１を形成する。レジスト１１をマスクとしてゲート電極
４にボロン（Ｂ）をイオン注入する。この後、レジスト
１１を除去する。そして、図４に示すように、８００〜
９００℃程度の温度条件下で３０分間熱処理を行なうこ
とによってゲート電極４に注入された不純物（ボロン）
を活性化させる。
【００３５】次に、全面にシリコン酸化膜（図示せず）
を形成した後異方性エッチングすることによって、図５
に示すように、ゲート電極４の両側壁部分にサイドウォ
ール酸化膜５を形成する。
を形成した後異方性エッチングすることによって、図５
に示すように、ゲート電極４の両側壁部分にサイドウォ
ール酸化膜５を形成する。
【００３６】次に、図６に示すように、写真製版技術を
用いてゲート電極４上にレジスト１２を形成する。この
後、図７に示すように、レジスト１２、サイドウォール
酸化膜５および分離酸化膜２をマスクとして窒素
（Ｎ+ ）をシリコン基板１にイオン注入する。このイオ
ン注入の条件は、濃度が１×１０15〜１×１６16個／ｃ
ｍ2、注入エネルギーが後工程で注入されるボロンの投
影飛程（＝１０ＫｅＶで０．０３２μｍ）よりも大きい
値（＝３０ＫｅＶで０．０６５μｍ）に設定される。上
記のような注入条件でイオン注入を行なうことによっ
て、窒素注入領域７ａおよび７ｂが形成される。なお、
この窒素注入領域７ａおよび７ｂの形成のためのイオン
注入は、サイドウォール酸化膜５を形成する前に行なっ
てもよい。
用いてゲート電極４上にレジスト１２を形成する。この
後、図７に示すように、レジスト１２、サイドウォール
酸化膜５および分離酸化膜２をマスクとして窒素
（Ｎ+ ）をシリコン基板１にイオン注入する。このイオ
ン注入の条件は、濃度が１×１０15〜１×１６16個／ｃ
ｍ2、注入エネルギーが後工程で注入されるボロンの投
影飛程（＝１０ＫｅＶで０．０３２μｍ）よりも大きい
値（＝３０ＫｅＶで０．０６５μｍ）に設定される。上
記のような注入条件でイオン注入を行なうことによっ
て、窒素注入領域７ａおよび７ｂが形成される。なお、
この窒素注入領域７ａおよび７ｂの形成のためのイオン
注入は、サイドウォール酸化膜５を形成する前に行なっ
てもよい。
【００３７】次に、図８に示すように、レジスト１２、
サイドウォール酸化膜５および分離酸化膜２をマスクと
してボロンをシリコン基板１にイオン注入する。このイ
オン注入は、注入エネルギが１０ＫｅＶで０．０３２μ
ｍの投影飛程、不純物濃度が５Ｅ１５個／ｃｍ2 の条件
下で行なう。これにより、不純物注入領域８ａおよび８
ｂが形成される。この不純物注入領域８ａおよび８ｂ
は、窒素注入領域７ａおよび７ｂによって囲まれた状態
となる。この後、レジストを除去する。
サイドウォール酸化膜５および分離酸化膜２をマスクと
してボロンをシリコン基板１にイオン注入する。このイ
オン注入は、注入エネルギが１０ＫｅＶで０．０３２μ
ｍの投影飛程、不純物濃度が５Ｅ１５個／ｃｍ2 の条件
下で行なう。これにより、不純物注入領域８ａおよび８
ｂが形成される。この不純物注入領域８ａおよび８ｂ
は、窒素注入領域７ａおよび７ｂによって囲まれた状態
となる。この後、レジストを除去する。
【００３８】次に、図９に示すように、不純物注入領域
８ａおよび８ｂ内のボロンを電気的に活性化するための
炉アニールにより８００℃の温度条件下で窒素雰囲気中
で３０分間熱処理を行なう。この熱処理によって、不純
物注入領域８ａおよび８ｂ内のボロンはシリコン基板１
の内部に向かって拡散するが、窒素注入領域７ａ内の窒
素はシリコン基板１の表面に向かって拡散する。この窒
素のシリコン基板１表面への拡散によって、ボロンのシ
リコン基板１の内部への拡散が抑制される。すなわち、
窒素をボロンと相互拡散させることによってボロンのシ
リコン基板１内部への拡散を抑制することができる。こ
れにより、シリコン基板１の主表面に沿った方向のボロ
ンの拡散も抑制されるので、従来のようにチャネル長が
短くなるのを有効に防止することができる。この結果、
パンチスルー現象を低減することができる。
８ａおよび８ｂ内のボロンを電気的に活性化するための
炉アニールにより８００℃の温度条件下で窒素雰囲気中
で３０分間熱処理を行なう。この熱処理によって、不純
物注入領域８ａおよび８ｂ内のボロンはシリコン基板１
の内部に向かって拡散するが、窒素注入領域７ａ内の窒
素はシリコン基板１の表面に向かって拡散する。この窒
素のシリコン基板１表面への拡散によって、ボロンのシ
リコン基板１の内部への拡散が抑制される。すなわち、
窒素をボロンと相互拡散させることによってボロンのシ
リコン基板１内部への拡散を抑制することができる。こ
れにより、シリコン基板１の主表面に沿った方向のボロ
ンの拡散も抑制されるので、従来のようにチャネル長が
短くなるのを有効に防止することができる。この結果、
パンチスルー現象を低減することができる。
【００３９】図１０は窒素イオン注入直後の窒素濃度と
基板表面からの深さとの関係を示した相関図であり、図
１１は８００℃アニール後の窒素濃度と基板表面からの
深さとの関係を示した相関図である。また、図１２はボ
ロンイオンの注入直後のボロン濃度と基板表面からの深
さとの関係を従来との比較で示した相関図であり、図１
３は８００℃アニール後のボロン濃度と基板表面からの
深さとの関係を従来との比較で示した相関図である。
基板表面からの深さとの関係を示した相関図であり、図
１１は８００℃アニール後の窒素濃度と基板表面からの
深さとの関係を示した相関図である。また、図１２はボ
ロンイオンの注入直後のボロン濃度と基板表面からの深
さとの関係を従来との比較で示した相関図であり、図１
３は８００℃アニール後のボロン濃度と基板表面からの
深さとの関係を従来との比較で示した相関図である。
【００４０】まず、図１０および図１１を参照して、窒
素注入量を１Ｅ１５／ｃｍ2 ，１Ｅ１６／ｃｍ2 に設定
した場合にはいずれも、８００℃アニール後では注入直
後よりも窒素濃度の低い部分の基板表面からの拡散深さ
が浅くなっていることがわかる。すなわち、アニールに
よって窒素が基板表面に向かって拡散していることがわ
かる。また、ボロン濃度に関しては、図１２および図１
３に示すように、従来の窒素注入がなかった場合には、
注入直後に比べてアニール後では著しく拡散深さが深く
なっているのがわかる。その一方、窒素注入が行なわれ
ている場合には注入直後とアニール後でボロン濃度の分
布はほとんど変化せず、再分布がほとんど見られないこ
とがわかる。すなわち、窒素注入を行なうことによって
熱処理によるボロンの基板内部への拡散を抑制できるこ
とがわかる。ただし、図１０および図１２から明らかな
ように、イオン注入の段階で窒素をボロンよりも深く注
入する必要があることがわかる。
素注入量を１Ｅ１５／ｃｍ2 ，１Ｅ１６／ｃｍ2 に設定
した場合にはいずれも、８００℃アニール後では注入直
後よりも窒素濃度の低い部分の基板表面からの拡散深さ
が浅くなっていることがわかる。すなわち、アニールに
よって窒素が基板表面に向かって拡散していることがわ
かる。また、ボロン濃度に関しては、図１２および図１
３に示すように、従来の窒素注入がなかった場合には、
注入直後に比べてアニール後では著しく拡散深さが深く
なっているのがわかる。その一方、窒素注入が行なわれ
ている場合には注入直後とアニール後でボロン濃度の分
布はほとんど変化せず、再分布がほとんど見られないこ
とがわかる。すなわち、窒素注入を行なうことによって
熱処理によるボロンの基板内部への拡散を抑制できるこ
とがわかる。ただし、図１０および図１２から明らかな
ように、イオン注入の段階で窒素をボロンよりも深く注
入する必要があることがわかる。
【００４１】上記のように、深さの深い窒素注入領域７
ａおよび７ｂを形成するとともにそれよりも深さの浅い
不純物注入領域８ａおよび８ｂ（図８参照）を形成した
後熱処理を行なえば、不純物の基板内部への拡散が抑制
される。これにより、図１に示したような広がりの少な
いソース／ドレイン領域６ａおよび６ｂを形成すること
ができる。
ａおよび７ｂを形成するとともにそれよりも深さの浅い
不純物注入領域８ａおよび８ｂ（図８参照）を形成した
後熱処理を行なえば、不純物の基板内部への拡散が抑制
される。これにより、図１に示したような広がりの少な
いソース／ドレイン領域６ａおよび６ｂを形成すること
ができる。
【００４２】図１４は、本発明の第２実施例によるＰチ
ャネルＭＯＳトランジスタを含む半導体装置を示した断
面図である。図１４を参照して、この第２実施例では、
上述した第１実施例と同様に、ソース／ドレイン領域６
ａおよび６ｂを覆うように窒素注入領域７ａおよび７ｂ
が形成されている。さらに、この第２実施例では、第１
実施例と異なり、ゲート電極１４のゲート酸化膜３側の
表面に窒素注入領域１５が形成されている。そして、ゲ
ート電極１４内の窒素注入領域１５上にはボロン注入領
域１６が形成されている。
ャネルＭＯＳトランジスタを含む半導体装置を示した断
面図である。図１４を参照して、この第２実施例では、
上述した第１実施例と同様に、ソース／ドレイン領域６
ａおよび６ｂを覆うように窒素注入領域７ａおよび７ｂ
が形成されている。さらに、この第２実施例では、第１
実施例と異なり、ゲート電極１４のゲート酸化膜３側の
表面に窒素注入領域１５が形成されている。そして、ゲ
ート電極１４内の窒素注入領域１５上にはボロン注入領
域１６が形成されている。
【００４３】窒素注入領域１５によって、ボロン注入領
域１６内のボロンを活性化するための熱処理の際にボロ
ンがゲート酸化膜３を通過してチャネル領域１０に拡散
していくのを有効に防止することができる。これによ
り、チャネル領域１０への不純物の拡散によって生じる
しきい値電圧の変動を有効に防止することができる。
域１６内のボロンを活性化するための熱処理の際にボロ
ンがゲート酸化膜３を通過してチャネル領域１０に拡散
していくのを有効に防止することができる。これによ
り、チャネル領域１０への不純物の拡散によって生じる
しきい値電圧の変動を有効に防止することができる。
【００４４】図１５〜図１８は、図１４に示した第２実
施例の半導体装置のゲート電極部分の製造プロセスを説
明するための断面図である。図１５〜図１８を参照し
て、次に第２実施例の半導体装置の製造プロセスについ
て説明する。
施例の半導体装置のゲート電極部分の製造プロセスを説
明するための断面図である。図１５〜図１８を参照し
て、次に第２実施例の半導体装置の製造プロセスについ
て説明する。
【００４５】まず、図１５に示すように、シリコン基板
１の主表面上の所定領域にＬＯＣＯＳ法を用いて分離酸
化膜２を形成する。全面を覆うように５００〜２０００
Å程度の厚みを有するシリコン酸化膜（図示せず）およ
び２０００Å程度の厚みを有するノンドープトポリシリ
コン膜（図示せず）を形成した後パターニングすること
によって、シリコン酸化膜からなるゲート酸化膜３とノ
ンドープトポリシリコン膜からなるゲート電極１４を形
成する。ゲート電極１４以外の部分を覆うように写真製
版技術を用いてレジスト１７を形成する。
１の主表面上の所定領域にＬＯＣＯＳ法を用いて分離酸
化膜２を形成する。全面を覆うように５００〜２０００
Å程度の厚みを有するシリコン酸化膜（図示せず）およ
び２０００Å程度の厚みを有するノンドープトポリシリ
コン膜（図示せず）を形成した後パターニングすること
によって、シリコン酸化膜からなるゲート酸化膜３とノ
ンドープトポリシリコン膜からなるゲート電極１４を形
成する。ゲート電極１４以外の部分を覆うように写真製
版技術を用いてレジスト１７を形成する。
【００４６】次に、図１６に示すように、レジスト１７
をマスクとしてゲート電極１４に窒素（Ｎ+ ）をイオン
注入する。この窒素のイオン注入は、１Ｅ１５〜１Ｅ１
６個／ｃｍ2 の濃度で、窒素イオンがゲート電極１４の
ゲート酸化膜３側の表面近傍にまで注入される注入エネ
ルギー（たとえば９０ＫｅＶ）で行なう。これにより、
イオン注入領域１５が形成される。
をマスクとしてゲート電極１４に窒素（Ｎ+ ）をイオン
注入する。この窒素のイオン注入は、１Ｅ１５〜１Ｅ１
６個／ｃｍ2 の濃度で、窒素イオンがゲート電極１４の
ゲート酸化膜３側の表面近傍にまで注入される注入エネ
ルギー（たとえば９０ＫｅＶ）で行なう。これにより、
イオン注入領域１５が形成される。
【００４７】次に、図１７に示すように、レジスト１７
をマスクとしてゲート電極１４にボロンを５Ｅ１５個／
ｃｍ2 の濃度で、その深さが窒素注入領域１５よりも浅
くなるような注入エネルギー（たとえば３０ＫｅＶ）で
イオン注入する。これにより、ボロン注入領域１６が形
成される。この後、レジスト１７を除去する。
をマスクとしてゲート電極１４にボロンを５Ｅ１５個／
ｃｍ2 の濃度で、その深さが窒素注入領域１５よりも浅
くなるような注入エネルギー（たとえば３０ＫｅＶ）で
イオン注入する。これにより、ボロン注入領域１６が形
成される。この後、レジスト１７を除去する。
【００４８】ボロン注入領域１６内のボロンを電気的に
活性化するため８００℃〜１０００℃の炉アニールによ
る熱処理を行なう。この熱処理によって、ボロン注入領
域１６内のボロンはゲート酸化膜３の方向に向かって拡
散するとともに窒素注入領域１５内の窒素は上方に向か
って拡散する。このボロンと窒素との相互拡散によって
ボロンのゲート酸化膜３方向への拡散が従来に比べて抑
制される。そして、最終的に図１８に示すように、ボロ
ン注入領域１６とゲート酸化膜３の間に窒素注入領域１
５が介在するような構造となる。
活性化するため８００℃〜１０００℃の炉アニールによ
る熱処理を行なう。この熱処理によって、ボロン注入領
域１６内のボロンはゲート酸化膜３の方向に向かって拡
散するとともに窒素注入領域１５内の窒素は上方に向か
って拡散する。このボロンと窒素との相互拡散によって
ボロンのゲート酸化膜３方向への拡散が従来に比べて抑
制される。そして、最終的に図１８に示すように、ボロ
ン注入領域１６とゲート酸化膜３の間に窒素注入領域１
５が介在するような構造となる。
【００４９】図１９はイオン注入直後のゲート電極表面
からの深さとボロン濃度および窒素濃度との関係を示し
た相関図であり、図２０はアニール後（熱処理後）のゲ
ート電極表面からの深さとボロン濃度および窒素濃度と
の関係を示した相関図である。図１９および図２０を参
照して、アニール後では注入直後に比べてボロン濃度分
布の低濃度の部分が少しゲート酸化膜３側に移動してい
ることがわかる。その一方、アニール後では注入直後に
比べて窒素濃度分布の高濃度の部分がゲート酸化膜３と
は反対側に少し移動していることがわかる。これは、ボ
ロンと窒素とが相互拡散していることを表わしている。
そしてこのようなボロンと窒素との相互拡散によってボ
ロンのゲート酸化膜３方向への拡散が抑制されている。
図２０に示すように、アニール後では、ゲート酸化膜３
の近傍には窒素のみが存在していることがわかる。この
ような状態を断面で表わすと図１８に示すような断面形
状となる。
からの深さとボロン濃度および窒素濃度との関係を示し
た相関図であり、図２０はアニール後（熱処理後）のゲ
ート電極表面からの深さとボロン濃度および窒素濃度と
の関係を示した相関図である。図１９および図２０を参
照して、アニール後では注入直後に比べてボロン濃度分
布の低濃度の部分が少しゲート酸化膜３側に移動してい
ることがわかる。その一方、アニール後では注入直後に
比べて窒素濃度分布の高濃度の部分がゲート酸化膜３と
は反対側に少し移動していることがわかる。これは、ボ
ロンと窒素とが相互拡散していることを表わしている。
そしてこのようなボロンと窒素との相互拡散によってボ
ロンのゲート酸化膜３方向への拡散が抑制されている。
図２０に示すように、アニール後では、ゲート酸化膜３
の近傍には窒素のみが存在していることがわかる。この
ような状態を断面で表わすと図１８に示すような断面形
状となる。
【００５０】上記のようにして、不純物を含むゲート電
極１４を形成した後、図５〜図９に示した第１実施例と
同様の製造プロセスを用いて、図１４に示したサイドウ
ォール酸化膜５と、ソース／ドレイン領域６ａおよび６
ｂと、窒素注入領域７ａおよび７ｂとを形成する。この
ようにして、第２実施例の半導体装置が完成される。
極１４を形成した後、図５〜図９に示した第１実施例と
同様の製造プロセスを用いて、図１４に示したサイドウ
ォール酸化膜５と、ソース／ドレイン領域６ａおよび６
ｂと、窒素注入領域７ａおよび７ｂとを形成する。この
ようにして、第２実施例の半導体装置が完成される。
【００５１】図２１〜図２３は、上記した第２実施例の
半導体装置のゲート電極をドープトポリシリコン膜によ
って形成した場合の製造プロセスを説明するための断面
図である。図２１〜図２３を参照して、ゲート電極とし
てドープトポリシリコンを用いた場合の製造プロセスに
ついて説明する。
半導体装置のゲート電極をドープトポリシリコン膜によ
って形成した場合の製造プロセスを説明するための断面
図である。図２１〜図２３を参照して、ゲート電極とし
てドープトポリシリコンを用いた場合の製造プロセスに
ついて説明する。
【００５２】まず、図２１に示すように、シリコン基板
１の主表面上の所定領域にシリコン酸化膜からなるゲー
ト酸化膜３とドープトポリシリコンからなるゲート電極
２４を形成する。ゲート電極２４以外の部分を覆うよう
にレジスト２６を形成する。
１の主表面上の所定領域にシリコン酸化膜からなるゲー
ト酸化膜３とドープトポリシリコンからなるゲート電極
２４を形成する。ゲート電極２４以外の部分を覆うよう
にレジスト２６を形成する。
【００５３】次に、図２２に示すように、レジスト２６
をマスクとしてゲート電極２４に窒素（Ｎ+ ）をイオン
注入する。この窒素の注入条件は、たとえば１Ｅ１５〜
１Ｅ１６個／ｃｍ2 の不純物濃度で、窒素がゲート酸化
膜３近傍にまで注入されるような注入エネルギー（９０
ＫｅＶ）で行なう。これにより、窒素注入領域２５が形
成される。この後、レジスト２６を除去する。そして、
ゲート電極２４内にドープされた不純物を活性化するた
め、８００〜１０００℃の温度条件下で炉アニールによ
り熱処理を行なう。この熱処理によって、ゲート電極２
４内の不純物はゲート酸化膜３の方向に向かって拡散す
るとともに窒素注入領域２５の窒素はゲート酸化膜３と
は逆の方向に向かって拡散する。これにより、不純物と
窒素とが相互拡散することになり、不純物のゲート酸化
膜３への拡散が抑制される。この結果、ゲート電極２４
内の不純物がゲート酸化膜３を通り抜けてチャネル領域
にまで拡散していくのが防止される。これにより、ゲー
ト電極２４としてドープトポリシリコン膜を用いる場合
にもチャネル領域への不純物の拡散によって生じるしき
い値電圧の変動を極力防止することができる。なお、上
記した熱処理後には図２３に示したように、窒素注入領
域２５内に不純物が幾分含まれた状態となる。
をマスクとしてゲート電極２４に窒素（Ｎ+ ）をイオン
注入する。この窒素の注入条件は、たとえば１Ｅ１５〜
１Ｅ１６個／ｃｍ2 の不純物濃度で、窒素がゲート酸化
膜３近傍にまで注入されるような注入エネルギー（９０
ＫｅＶ）で行なう。これにより、窒素注入領域２５が形
成される。この後、レジスト２６を除去する。そして、
ゲート電極２４内にドープされた不純物を活性化するた
め、８００〜１０００℃の温度条件下で炉アニールによ
り熱処理を行なう。この熱処理によって、ゲート電極２
４内の不純物はゲート酸化膜３の方向に向かって拡散す
るとともに窒素注入領域２５の窒素はゲート酸化膜３と
は逆の方向に向かって拡散する。これにより、不純物と
窒素とが相互拡散することになり、不純物のゲート酸化
膜３への拡散が抑制される。この結果、ゲート電極２４
内の不純物がゲート酸化膜３を通り抜けてチャネル領域
にまで拡散していくのが防止される。これにより、ゲー
ト電極２４としてドープトポリシリコン膜を用いる場合
にもチャネル領域への不純物の拡散によって生じるしき
い値電圧の変動を極力防止することができる。なお、上
記した熱処理後には図２３に示したように、窒素注入領
域２５内に不純物が幾分含まれた状態となる。
【００５４】図２４は、本発明の第３実施例によるＣＭ
ＯＳトランジスタを含む半導体装置を示した断面図であ
る。図２４を参照して、この第３実施例では、シリコン
基板３１の主表面上の所定領域に分離酸化膜３２が形成
されている。また、シリコン基板３１の主表面上にはＮ
ウェル３３とＰウェル３４とが隣接するように形成され
ている。
ＯＳトランジスタを含む半導体装置を示した断面図であ
る。図２４を参照して、この第３実施例では、シリコン
基板３１の主表面上の所定領域に分離酸化膜３２が形成
されている。また、シリコン基板３１の主表面上にはＮ
ウェル３３とＰウェル３４とが隣接するように形成され
ている。
【００５５】Ｎウェル３３の主表面上にはチャネル領域
５１を挟むように所定の間隔を隔ててソース／ドレイン
領域４０ａおよび４０ｂが形成されている。ソース／ド
レイン領域４０ａおよび４０ｂをそれぞれ覆うように窒
素注入領域４１ａおよび４１ｂが形成されている。チャ
ネル領域５１上にはゲート酸化膜３５ａを介してゲート
電極３６ａが形成されている。ゲート電極３６ａ内のゲ
ート酸化膜３５ａ側には窒素注入領域３８ａが形成され
ている。その窒素注入領域３８ａ上にはボロン注入領域
３７ａが形成されている。ゲート電極３６ａの側壁部分
にはサイドウォール酸化膜３９ａが形成されている。
５１を挟むように所定の間隔を隔ててソース／ドレイン
領域４０ａおよび４０ｂが形成されている。ソース／ド
レイン領域４０ａおよび４０ｂをそれぞれ覆うように窒
素注入領域４１ａおよび４１ｂが形成されている。チャ
ネル領域５１上にはゲート酸化膜３５ａを介してゲート
電極３６ａが形成されている。ゲート電極３６ａ内のゲ
ート酸化膜３５ａ側には窒素注入領域３８ａが形成され
ている。その窒素注入領域３８ａ上にはボロン注入領域
３７ａが形成されている。ゲート電極３６ａの側壁部分
にはサイドウォール酸化膜３９ａが形成されている。
【００５６】Ｐウェル３４の主表面上にはチャネル領域
５２を挟むように所定の間隔を隔ててｎ+ ソース／ドレ
イン領域４３ａおよび４３ｂが形成されている。ｎ+ ソ
ース／ドレイン領域４３ａおよび４３ｂのチャネル領域
５２側には、それぞれｎ- ソース／ドレイン領域４２ａ
および４２ｂが形成されている。チャネル領域５２上に
はゲート酸化膜３５ｂを介してゲート電極３６ｂが形成
されている。ゲート電極３６ｂ内のゲート酸化膜３５ｂ
側には窒素注入領域３８ｂが形成されており、窒素注入
領域３８ｂ上にはボロン注入領域３７ｂが形成されてい
る。ゲート電極３６ｂの両側壁部分にはサイドウォール
酸化膜３９ｂが形成されている。
５２を挟むように所定の間隔を隔ててｎ+ ソース／ドレ
イン領域４３ａおよび４３ｂが形成されている。ｎ+ ソ
ース／ドレイン領域４３ａおよび４３ｂのチャネル領域
５２側には、それぞれｎ- ソース／ドレイン領域４２ａ
および４２ｂが形成されている。チャネル領域５２上に
はゲート酸化膜３５ｂを介してゲート電極３６ｂが形成
されている。ゲート電極３６ｂ内のゲート酸化膜３５ｂ
側には窒素注入領域３８ｂが形成されており、窒素注入
領域３８ｂ上にはボロン注入領域３７ｂが形成されてい
る。ゲート電極３６ｂの両側壁部分にはサイドウォール
酸化膜３９ｂが形成されている。
【００５７】Ｎウェル３３内のソース／ドレイン領域４
０ａ、４０ｂとゲート電極３６ａとによってＰチャネル
ＭＯＳトランジスタが形成されている。Ｐウェル３４内
のｎ + ソース／ドレイン領域４３ａ、４３ｂと、ｎ- ソ
ース／ドレイン領域４２ａ、４２ｂと、ゲート電極３６
ｂとによってＬＤＤ（Ｌｉｇｈｔｌｙ ＤｏｐｅｄＤｒ
ａｉｎ）構造のＮチャネルＭＯＳトランジスタが形成さ
れている。
０ａ、４０ｂとゲート電極３６ａとによってＰチャネル
ＭＯＳトランジスタが形成されている。Ｐウェル３４内
のｎ + ソース／ドレイン領域４３ａ、４３ｂと、ｎ- ソ
ース／ドレイン領域４２ａ、４２ｂと、ゲート電極３６
ｂとによってＬＤＤ（Ｌｉｇｈｔｌｙ ＤｏｐｅｄＤｒ
ａｉｎ）構造のＮチャネルＭＯＳトランジスタが形成さ
れている。
【００５８】ここで、この第３実施例では、Ｐチャネル
ＭＯＳトランジスタを構成するソース／ドレイン領域４
０ａおよび４０ｂを覆うようにそれぞれ窒素注入領域４
１ａおよび４１ｂを形成している。この窒素注入領域４
１ａおよび４１ｂによってソース／ドレイン領域４０ａ
および４０ｂの形成時の熱処理によりソース／ドレイン
領域４０ａおよび４０ｂ内の不純物がＮウェル３３の内
部に向かって拡散するのを有効に防止することができ
る。これにより、ソース／ドレイン領域４０ａおよび４
０ｂ内の不純物のチャネル領域５１側への拡散も抑制さ
れるので、チャネル長が短くなるのを防止することがで
きる。この結果、パンチスルー現象を有効に防止するこ
とができる。この効果は、素子が微細化された場合に特
に有効である。
ＭＯＳトランジスタを構成するソース／ドレイン領域４
０ａおよび４０ｂを覆うようにそれぞれ窒素注入領域４
１ａおよび４１ｂを形成している。この窒素注入領域４
１ａおよび４１ｂによってソース／ドレイン領域４０ａ
および４０ｂの形成時の熱処理によりソース／ドレイン
領域４０ａおよび４０ｂ内の不純物がＮウェル３３の内
部に向かって拡散するのを有効に防止することができ
る。これにより、ソース／ドレイン領域４０ａおよび４
０ｂ内の不純物のチャネル領域５１側への拡散も抑制さ
れるので、チャネル長が短くなるのを防止することがで
きる。この結果、パンチスルー現象を有効に防止するこ
とができる。この効果は、素子が微細化された場合に特
に有効である。
【００５９】なお、ＮチャネルＭＯＳトランジスタを構
成するｎ+ ソース／ドレイン領域４３ａ、４３ｂを覆う
窒素注入領域を設けていないのは、ｎ型不純物はｐ型不
純物に比べて熱処理による拡散が少ないからである。こ
れらは、たとえば、ＩＥＥＥＴＲＡＮＳＡＣＴＩＯＮ
ＯＮ ＥＬＥＣＴＲＯＮ ＤＥＶＩＣＥＳ．ＶＯＬ．３
５．ＮＯ．５，１９８８ ｐｐ６５９−６６８に開示さ
れている。
成するｎ+ ソース／ドレイン領域４３ａ、４３ｂを覆う
窒素注入領域を設けていないのは、ｎ型不純物はｐ型不
純物に比べて熱処理による拡散が少ないからである。こ
れらは、たとえば、ＩＥＥＥＴＲＡＮＳＡＣＴＩＯＮ
ＯＮ ＥＬＥＣＴＲＯＮ ＤＥＶＩＣＥＳ．ＶＯＬ．３
５．ＮＯ．５，１９８８ ｐｐ６５９−６６８に開示さ
れている。
【００６０】また、この第３実施例では、ＰチャネルＭ
ＯＳトランジスタを構成するゲート電極３６ａとＮチャ
ネルＭＯＳトランジスタを構成するゲート電極３６ｂの
ゲート酸化膜３５ａ、３５ｂ側の領域にそれぞれ窒素注
入領域３８ａ、３８ｂを形成している。そして、窒素注
入領域３８ａおよび３８ｂ上にそれぞれボロン注入領域
３７ａおよび３７ｂを形成している。この窒素注入領域
３８ａおよび３８ｂによって、ボロン注入領域３７ａお
よび３７ｂ内のボロンを活性化するための熱処理の際に
ボロンがゲート酸化膜３５ａおよび３５ｂを通り抜けて
チャネル領域５１および５２内に拡散するのを有効に防
止することができる。これにより、チャネル領域５１お
よび５２内へのボロンの拡散によるしきい値電圧の変動
を防止することができる。この結果、ＣＭＯＳトランジ
スタの特性が劣化するのを有効に防止することができ
る。
ＯＳトランジスタを構成するゲート電極３６ａとＮチャ
ネルＭＯＳトランジスタを構成するゲート電極３６ｂの
ゲート酸化膜３５ａ、３５ｂ側の領域にそれぞれ窒素注
入領域３８ａ、３８ｂを形成している。そして、窒素注
入領域３８ａおよび３８ｂ上にそれぞれボロン注入領域
３７ａおよび３７ｂを形成している。この窒素注入領域
３８ａおよび３８ｂによって、ボロン注入領域３７ａお
よび３７ｂ内のボロンを活性化するための熱処理の際に
ボロンがゲート酸化膜３５ａおよび３５ｂを通り抜けて
チャネル領域５１および５２内に拡散するのを有効に防
止することができる。これにより、チャネル領域５１お
よび５２内へのボロンの拡散によるしきい値電圧の変動
を防止することができる。この結果、ＣＭＯＳトランジ
スタの特性が劣化するのを有効に防止することができ
る。
【００６１】図２５〜図３４は、図２４に示した第３実
施例の半導体装置の製造プロセスを説明するための断面
図である。図２４〜図３４を参照して、次に第３実施例
の半導体装置の製造プロセスについて説明する。
施例の半導体装置の製造プロセスを説明するための断面
図である。図２４〜図３４を参照して、次に第３実施例
の半導体装置の製造プロセスについて説明する。
【００６２】まず、図２５に示すように、シリコン基板
３１の主表面上にＮウェル３３とＰウェル３４とを隣接
するように形成する。シリコン基板３１の主表面上の所
定領域にＬＯＣＯＳ法を用いて分離酸化膜３２を形成す
る。
３１の主表面上にＮウェル３３とＰウェル３４とを隣接
するように形成する。シリコン基板３１の主表面上の所
定領域にＬＯＣＯＳ法を用いて分離酸化膜３２を形成す
る。
【００６３】次に、図２６に示すように、全面にシリコ
ン酸化膜（図示せず）と２０００Å程度の厚みを有する
ノンドープトポリシリコン膜（図示せず）を形成した後
パターニングすることによって、シリコン酸化膜からな
るゲート酸化膜３５ａ、３５ｂとノンドープトポリシリ
コン膜からなるゲート電極３６ａ、３６ｂを形成する。
ン酸化膜（図示せず）と２０００Å程度の厚みを有する
ノンドープトポリシリコン膜（図示せず）を形成した後
パターニングすることによって、シリコン酸化膜からな
るゲート酸化膜３５ａ、３５ｂとノンドープトポリシリ
コン膜からなるゲート電極３６ａ、３６ｂを形成する。
【００６４】次に、図２７に示すように、ゲート電極３
６ａおよび３６ｂ以外の部分を覆うように写真製版技術
を用いてレジスト４４を形成する。レジスト４４をマス
クとしてゲート電極３６ａおよび３６ｂに窒素（Ｎ+ ）
をイオン注入する。この窒素の注入条件は、１Ｅ１５〜
１Ｅ１６個／ｃｍ2 の濃度で、窒素イオンがゲート酸化
膜３５ａおよび３５ｂの近傍にまで注入されるような注
入エネルギー（たとえば９０ＫｅＶ）で行なう。これに
より、窒素注入領域３８ａおよび３８ｂが形成される。
６ａおよび３６ｂ以外の部分を覆うように写真製版技術
を用いてレジスト４４を形成する。レジスト４４をマス
クとしてゲート電極３６ａおよび３６ｂに窒素（Ｎ+ ）
をイオン注入する。この窒素の注入条件は、１Ｅ１５〜
１Ｅ１６個／ｃｍ2 の濃度で、窒素イオンがゲート酸化
膜３５ａおよび３５ｂの近傍にまで注入されるような注
入エネルギー（たとえば９０ＫｅＶ）で行なう。これに
より、窒素注入領域３８ａおよび３８ｂが形成される。
【００６５】次に、図２８に示すように、レジスト４４
をマスクとしてゲート電極３６ａおよび３６ｂにボロン
を注入する。このボロンの注入条件は、５Ｅ１５個／ｃ
ｍ2の不純物濃度で窒素注入領域３８ａ、３８ｂよりも
浅くなるような注入エネルギー（たとえば３０ＫｅＶ）
で行なう。これにより、ボロン注入領域３７ａおよび３
７ｂが形成される。この後、レジスト４４を除去する。
そして、８００〜１０００℃の温度条件下で炉アニール
などの熱処理を行なう。この熱処理によって、ボロン注
入領域３７ａ、３７ｂ内のボロンはゲート酸化膜３５
ａ、３５ｂに向かって拡散するとともに窒素注入領域３
８ａ、３８ｂ内の窒素はゲート酸化膜３５ａ、３５ｂと
は反対に方向に向かって拡散する。
をマスクとしてゲート電極３６ａおよび３６ｂにボロン
を注入する。このボロンの注入条件は、５Ｅ１５個／ｃ
ｍ2の不純物濃度で窒素注入領域３８ａ、３８ｂよりも
浅くなるような注入エネルギー（たとえば３０ＫｅＶ）
で行なう。これにより、ボロン注入領域３７ａおよび３
７ｂが形成される。この後、レジスト４４を除去する。
そして、８００〜１０００℃の温度条件下で炉アニール
などの熱処理を行なう。この熱処理によって、ボロン注
入領域３７ａ、３７ｂ内のボロンはゲート酸化膜３５
ａ、３５ｂに向かって拡散するとともに窒素注入領域３
８ａ、３８ｂ内の窒素はゲート酸化膜３５ａ、３５ｂと
は反対に方向に向かって拡散する。
【００６６】これにより、ボロンと窒素とが相互拡散す
ることになり、ボロンのゲート酸化膜３５ａ、３５ｂ方
向への拡散が抑制される。この結果、ボロンの活性化の
ための熱処理によってボロンがゲート酸化膜３５ａおよ
び３５ｂを通り抜けてチャネル領域に拡散するのが有効
に防止される。これにより、しきい値電圧の変動を防止
することができる。
ることになり、ボロンのゲート酸化膜３５ａ、３５ｂ方
向への拡散が抑制される。この結果、ボロンの活性化の
ための熱処理によってボロンがゲート酸化膜３５ａおよ
び３５ｂを通り抜けてチャネル領域に拡散するのが有効
に防止される。これにより、しきい値電圧の変動を防止
することができる。
【００６７】上記のようなボロンと窒素との相互拡散に
よって、最終的に図２９に示すような窒素注入領域３８
ａ、３８ｂとボロン注入領域３７ａ、３７ｂが形成され
る。
よって、最終的に図２９に示すような窒素注入領域３８
ａ、３８ｂとボロン注入領域３７ａ、３７ｂが形成され
る。
【００６８】次に、図３０に示すように、Ｎウェル３
３、ゲート電極３６ａおよび３６ｂを覆うように写真製
版技術を用いてレジスト４５を形成する。レジスト４５
をマスクとしてＰウェル３４にリン（Ｐ）をイオン注入
する。これにより、低不純物濃度のｎ- ソース／ドレイ
ン領域４２ａおよび４２ｂを形成する。この後、レジス
ト４５を除去する。
３、ゲート電極３６ａおよび３６ｂを覆うように写真製
版技術を用いてレジスト４５を形成する。レジスト４５
をマスクとしてＰウェル３４にリン（Ｐ）をイオン注入
する。これにより、低不純物濃度のｎ- ソース／ドレイ
ン領域４２ａおよび４２ｂを形成する。この後、レジス
ト４５を除去する。
【００６９】次に、図３１に示すように、全面にシリコ
ン酸化膜（図示せず）を形成した後異方性エッチングす
ることによって、ゲート電極３６ａおよび３６ｂの側壁
部分にサイドウォール酸化膜３９ａおよび３９ｂを形成
する。
ン酸化膜（図示せず）を形成した後異方性エッチングす
ることによって、ゲート電極３６ａおよび３６ｂの側壁
部分にサイドウォール酸化膜３９ａおよび３９ｂを形成
する。
【００７０】次に、図３２に示すように、Ｎウェル３
３、ゲート電極３６ａおよび３６ｂを覆うように写真製
版技術を用いてレジスト４６を形成する。レジスト４６
をマスクとしてＰウェル３４に砒素（Ａｓ）を高不純物
濃度で注入する。これにより、ｎ+ ソース／ドレイン領
域４３ａおよび４３ｂが形成される。この後、レジスト
４６を除去する。
３、ゲート電極３６ａおよび３６ｂを覆うように写真製
版技術を用いてレジスト４６を形成する。レジスト４６
をマスクとしてＰウェル３４に砒素（Ａｓ）を高不純物
濃度で注入する。これにより、ｎ+ ソース／ドレイン領
域４３ａおよび４３ｂが形成される。この後、レジスト
４６を除去する。
【００７１】次に、図３３に示すように、Ｐウェル３
４、ゲート電極３６ａ、３６ｂを覆うように写真製版技
術を用いてレジスト４７を形成する。レジスト４７およ
びサイドウォール酸化膜３９ａをマスクとして窒素をＮ
ウェル３３に１Ｅ１５〜１Ｅ１６個／ｃｍ2 の濃度でイ
オン注入する。その注入エネルギーは、後工程で注入さ
れるボロンの投影飛程（１０ＫｅＶで０．０３２μｍ）
よりも大きい値（３０ＫｅＶで０．０６５μｍ）に設定
される。このようにして窒素をイオン注入することによ
って、窒素注入領域４１ａおよび４１ｂが形成される。
４、ゲート電極３６ａ、３６ｂを覆うように写真製版技
術を用いてレジスト４７を形成する。レジスト４７およ
びサイドウォール酸化膜３９ａをマスクとして窒素をＮ
ウェル３３に１Ｅ１５〜１Ｅ１６個／ｃｍ2 の濃度でイ
オン注入する。その注入エネルギーは、後工程で注入さ
れるボロンの投影飛程（１０ＫｅＶで０．０３２μｍ）
よりも大きい値（３０ＫｅＶで０．０６５μｍ）に設定
される。このようにして窒素をイオン注入することによ
って、窒素注入領域４１ａおよび４１ｂが形成される。
【００７２】次に、図３４に示すように、レジスト４７
およびサイドウォール酸化膜３９ａをマスクとしてＮウ
ェル３３にボロンをイオン注入する。このボロンのイオ
ン注入は、５Ｅ１５個／ｃｍ2 の不純物濃度，１０Ｋｅ
Ｖで０．０３２μｍの注入エネルギーで行なう。これに
より、窒素注入領域４１ａおよび４１ｂよりも浅いボロ
ン注入領域４０ａおよび４０ｂが形成される。すなわ
ち、ボロン注入領域４０ａおよび４０ｂはそれぞれ窒素
注入領域４１ａおよび４１ｂによって囲まれた状態とな
る。
およびサイドウォール酸化膜３９ａをマスクとしてＮウ
ェル３３にボロンをイオン注入する。このボロンのイオ
ン注入は、５Ｅ１５個／ｃｍ2 の不純物濃度，１０Ｋｅ
Ｖで０．０３２μｍの注入エネルギーで行なう。これに
より、窒素注入領域４１ａおよび４１ｂよりも浅いボロ
ン注入領域４０ａおよび４０ｂが形成される。すなわ
ち、ボロン注入領域４０ａおよび４０ｂはそれぞれ窒素
注入領域４１ａおよび４１ｂによって囲まれた状態とな
る。
【００７３】この後、レジスト４７を除去する。そし
て、ボロンを電気的に活性化するため、炉アニールによ
り８００℃の温度条件下で窒素雰囲気中で３０分間熱処
理を行なう。この熱処理により、ボロン注入領域４０ａ
および４０ｂ内のボロンはＮウェル３３の内部に向かっ
て拡散するとともに、窒素注入領域４１ａおよび４１ｂ
内の窒素はＮウェル３３の表面に向かって拡散する。
て、ボロンを電気的に活性化するため、炉アニールによ
り８００℃の温度条件下で窒素雰囲気中で３０分間熱処
理を行なう。この熱処理により、ボロン注入領域４０ａ
および４０ｂ内のボロンはＮウェル３３の内部に向かっ
て拡散するとともに、窒素注入領域４１ａおよび４１ｂ
内の窒素はＮウェル３３の表面に向かって拡散する。
【００７４】このようなボロンと窒素との相互拡散によ
って、ボロンのＮウェル３３の内部への拡散が抑制され
る。この結果、ボロン注入領域４０ａおよび４０ｂのチ
ャネル領域５１方向への拡散も抑制される。これによ
り、チャネル長が短くなるのを有効に防止することがで
き、その結果パンチスルー現象を低減することができ
る。このようなボロンと窒素との相互拡散によって、最
終的に図２４に示したような拡散が抑制されたソース／
ドレイン領域４０ａおよび４０ｂが形成される。
って、ボロンのＮウェル３３の内部への拡散が抑制され
る。この結果、ボロン注入領域４０ａおよび４０ｂのチ
ャネル領域５１方向への拡散も抑制される。これによ
り、チャネル長が短くなるのを有効に防止することがで
き、その結果パンチスルー現象を低減することができ
る。このようなボロンと窒素との相互拡散によって、最
終的に図２４に示したような拡散が抑制されたソース／
ドレイン領域４０ａおよび４０ｂが形成される。
【００７５】なお、上記した第１実施例〜第３実施例の
半導体装置の製造プロセスでは、窒素イオンの注入後に
ボロンイオンの注入を行なっているが、窒素イオンの注
入前にボロンイオンの注入を行なっても同様の効果を奏
する。また、上記した第１実施例〜第３実施例の半導体
装置の製造プロセスでは、不純物の活性化のための熱処
理方法として、炉アニールを用いたが、ラピッドサーマ
ルアニール（ＲＴＡ）を用いても同様の効果を奏する。
さらに、上記第１実施例〜第３実施例の半導体装置で
は、ソース／ドレイン領域に含まれるｐ型不純物として
ボロンを用いたが、本発明はこれに限らず、たとえばＢ
Ｆ3 ，ＢＦ2 ，ＢＦ，ＢＣｌなどのボロン化合物を用い
てもよい。
半導体装置の製造プロセスでは、窒素イオンの注入後に
ボロンイオンの注入を行なっているが、窒素イオンの注
入前にボロンイオンの注入を行なっても同様の効果を奏
する。また、上記した第１実施例〜第３実施例の半導体
装置の製造プロセスでは、不純物の活性化のための熱処
理方法として、炉アニールを用いたが、ラピッドサーマ
ルアニール（ＲＴＡ）を用いても同様の効果を奏する。
さらに、上記第１実施例〜第３実施例の半導体装置で
は、ソース／ドレイン領域に含まれるｐ型不純物として
ボロンを用いたが、本発明はこれに限らず、たとえばＢ
Ｆ3 ，ＢＦ2 ，ＢＦ，ＢＣｌなどのボロン化合物を用い
てもよい。
【００７６】また、上記した第１実施例〜第３実施例で
はボロンの拡散を防止するものとして、窒素を用いた
が、フッ素，アルゴン，酸素，炭素などを用いても同様
の効果を得ることができる。
はボロンの拡散を防止するものとして、窒素を用いた
が、フッ素，アルゴン，酸素，炭素などを用いても同様
の効果を得ることができる。
【００７７】図３５は、本発明の第４実施例による半導
体装置（ｐｎｐ型バイポーラトランジスタ）を示した断
面図である。図３５を参照して、この第４実施例による
バイポーラトランジスタでは、ｐ型シリコン基板６１の
主表面上にｐ型シリコンコレクタ６２が形成されてい
る。ｐ型シリコンコレクタ６２の主表面上の所定領域に
は、ＳｉＯ2 膜６５および６８が形成されている。Ｓｉ
Ｏ2 膜６５と６８に囲まれた領域のｐ型シリコンコレク
タ６２上にはｎ型シリコンベース６３が形成されてい
る。ｎ型シリコンベース６３上の所定領域にはｐ+ 型シ
リコンエピタキシャル層エミッタ６４が形成されてい
る。
体装置（ｐｎｐ型バイポーラトランジスタ）を示した断
面図である。図３５を参照して、この第４実施例による
バイポーラトランジスタでは、ｐ型シリコン基板６１の
主表面上にｐ型シリコンコレクタ６２が形成されてい
る。ｐ型シリコンコレクタ６２の主表面上の所定領域に
は、ＳｉＯ2 膜６５および６８が形成されている。Ｓｉ
Ｏ2 膜６５と６８に囲まれた領域のｐ型シリコンコレク
タ６２上にはｎ型シリコンベース６３が形成されてい
る。ｎ型シリコンベース６３上の所定領域にはｐ+ 型シ
リコンエピタキシャル層エミッタ６４が形成されてい
る。
【００７８】また、ｐ+ 型シリコンエピタキシャル層エ
ミッタ６４の側面部分および上面の一部を覆うように、
ＳｉＯ2 膜６６および６７が形成されている。ｎ型シリ
コンベース６３上の所定領域には、ベース電極６９およ
び７１がｎ型シリコンベース６３に電気的に接続するよ
うに形成されている。ｐ+ 型シリコンエピタキシャル層
エミッタの上部表面上の所定領域には、ｐ+ 型シリコン
エピタキシャル層エミッタ６４に電気的に接続するよう
にエミッタ電極７０が形成されている。
ミッタ６４の側面部分および上面の一部を覆うように、
ＳｉＯ2 膜６６および６７が形成されている。ｎ型シリ
コンベース６３上の所定領域には、ベース電極６９およ
び７１がｎ型シリコンベース６３に電気的に接続するよ
うに形成されている。ｐ+ 型シリコンエピタキシャル層
エミッタの上部表面上の所定領域には、ｐ+ 型シリコン
エピタキシャル層エミッタ６４に電気的に接続するよう
にエミッタ電極７０が形成されている。
【００７９】ここで、この第４実施例のｐｎｐ型バイポ
ーラトランジスタでは、ボロンがドープされたｐ+ 型シ
リコンエピタキシャル層エミッタ４中に、窒素（Ｎ+ ）
が１×１０19個／ｃｍ3 程度含まれている。これによ
り、不純物の活性化の際の熱処理によってｐ+ 型シリコ
ンエピタキシャル層エミッタ６４からｎ型シリコンベー
ス６３に向かってボロンが熱拡散し、厚みの薄いｎ型シ
リコンベースを突き抜けるという不都合を有効に防止す
ることができる。つまり、窒素がボロンの拡散を抑制す
る働きをする。なお、窒素の含有量は、１×１０19個／
ｃｍ3 以上で上記した効果が顕著に現れるが、それ以下
でもある程度のボロンの拡散抑制効果は得られる。
ーラトランジスタでは、ボロンがドープされたｐ+ 型シ
リコンエピタキシャル層エミッタ４中に、窒素（Ｎ+ ）
が１×１０19個／ｃｍ3 程度含まれている。これによ
り、不純物の活性化の際の熱処理によってｐ+ 型シリコ
ンエピタキシャル層エミッタ６４からｎ型シリコンベー
ス６３に向かってボロンが熱拡散し、厚みの薄いｎ型シ
リコンベースを突き抜けるという不都合を有効に防止す
ることができる。つまり、窒素がボロンの拡散を抑制す
る働きをする。なお、窒素の含有量は、１×１０19個／
ｃｍ3 以上で上記した効果が顕著に現れるが、それ以下
でもある程度のボロンの拡散抑制効果は得られる。
【００８０】なお、上記した第４実施例のｐｎｐ型トラ
ンジスタの製造方法としては、ｐ型シリコンコレクタ６
２およびｎ型シリコンベース６３は、イオン注入法を用
いて形成してもよいし、エピタキシャル成長によって形
成してもよい。ｎ型の不純物としては、アンチモン（Ｓ
ｂ）や砒素（Ａｓ）を用い、ｐ型の不純物としてはボロ
ンを用いる。ｐ+ 型シリコンエピタキシャル層エミッタ
６４は、エピタキシャル成長によって形成し、そのエピ
タキシャル成長させる際にボロンとともに窒素をドープ
する。
ンジスタの製造方法としては、ｐ型シリコンコレクタ６
２およびｎ型シリコンベース６３は、イオン注入法を用
いて形成してもよいし、エピタキシャル成長によって形
成してもよい。ｎ型の不純物としては、アンチモン（Ｓ
ｂ）や砒素（Ａｓ）を用い、ｐ型の不純物としてはボロ
ンを用いる。ｐ+ 型シリコンエピタキシャル層エミッタ
６４は、エピタキシャル成長によって形成し、そのエピ
タキシャル成長させる際にボロンとともに窒素をドープ
する。
【００８１】図３６は、本発明の第５実施例によるｎｐ
ｎ型バイポーラトランジスタを示した断面図である。図
３６を参照して、この第５実施例では、高速動作が可能
なｎｐｎ型バイポーラトランジスタについての適用例で
ある。この第５実施例では、ｎ型シリコン基板７２の主
表面上にｎ型シリコンコレクタ７３が形成されている。
ｎ型シリコンコレクタ７３の主表面上の所定領域にＳｉ
Ｏ2 膜６５と６８とが形成されている。ＳｉＯ2 膜６５
と６８とによって囲まれたｎ型シリコンコレクタ７３の
主表面上にはｐ型ＳｉＧｅエピタキシャル層ベース７４
が形成されている。ｐ型ＳｉＧｅエピタキシャル層ベー
ス７４の主表面上の所定領域には、ｎ型エピタキシャル
層エミッタ７５が形成されている。ｎ型エピタキシャル
層エミッタ７５の側面および上部表面の一部を覆うよう
にＳｉＯ2 膜６６と６７が形成されている。ｎ型エピタ
キシャル層エミッタ７５の上部表面上にはエミッタ電極
７０が電気的に接続するように形成されている。ｐ型Ｓ
ｉＧｅエピタキシャル層ベース７４上の所定領域には、
ベース電極６９と７１とが電気的に接続するように形成
されている。
ｎ型バイポーラトランジスタを示した断面図である。図
３６を参照して、この第５実施例では、高速動作が可能
なｎｐｎ型バイポーラトランジスタについての適用例で
ある。この第５実施例では、ｎ型シリコン基板７２の主
表面上にｎ型シリコンコレクタ７３が形成されている。
ｎ型シリコンコレクタ７３の主表面上の所定領域にＳｉ
Ｏ2 膜６５と６８とが形成されている。ＳｉＯ2 膜６５
と６８とによって囲まれたｎ型シリコンコレクタ７３の
主表面上にはｐ型ＳｉＧｅエピタキシャル層ベース７４
が形成されている。ｐ型ＳｉＧｅエピタキシャル層ベー
ス７４の主表面上の所定領域には、ｎ型エピタキシャル
層エミッタ７５が形成されている。ｎ型エピタキシャル
層エミッタ７５の側面および上部表面の一部を覆うよう
にＳｉＯ2 膜６６と６７が形成されている。ｎ型エピタ
キシャル層エミッタ７５の上部表面上にはエミッタ電極
７０が電気的に接続するように形成されている。ｐ型Ｓ
ｉＧｅエピタキシャル層ベース７４上の所定領域には、
ベース電極６９と７１とが電気的に接続するように形成
されている。
【００８２】ここで、この第５実施例のｎｐｎ型ヘテロ
バイポーラトランジスタでは、ｐ型ＳｉＧｅエピタキシ
ャル層ベース７４中に、ボロンとともに窒素（Ｎ+ ）が
ドープされている。この窒素によってボロンの熱拡散が
有効に防止される。これにより、ｐ型ＳｉＧｅエピタキ
シャル層ベース７４からボロンが拡散して実効ベース幅
が広がり、その結果遮断周波数や高速動作特性を劣化さ
せるという不都合を有効に防止することができる。
バイポーラトランジスタでは、ｐ型ＳｉＧｅエピタキシ
ャル層ベース７４中に、ボロンとともに窒素（Ｎ+ ）が
ドープされている。この窒素によってボロンの熱拡散が
有効に防止される。これにより、ｐ型ＳｉＧｅエピタキ
シャル層ベース７４からボロンが拡散して実効ベース幅
が広がり、その結果遮断周波数や高速動作特性を劣化さ
せるという不都合を有効に防止することができる。
【００８３】なお、上記した第４実施例および第５実施
例では、バイポーラトランジスタに本発明を応用した例
を示したが、エピタキシャル成長中にボロンと窒素とを
同時にドープしてボロンの拡散を防ぐ本発明による製造
方法は、エピタキシャル成長工程を有するあらゆるシリ
コン系のデバイスに適用可能である。
例では、バイポーラトランジスタに本発明を応用した例
を示したが、エピタキシャル成長中にボロンと窒素とを
同時にドープしてボロンの拡散を防ぐ本発明による製造
方法は、エピタキシャル成長工程を有するあらゆるシリ
コン系のデバイスに適用可能である。
【００８４】また、上述した第４実施例および第５実施
例は、エピタキシャル成長層（短期少層）についての適
用例であるが、ポリシリコン層やアモルファスシリコン
層においても同様の効果を期待することができる。すな
わち、ボロンをドープするポリシリコン層やボロンをド
ープするアモルファスシリコン層の成膜時に、窒素を同
時にドープすることによって、ボロンの拡散を有効に抑
制することができる。
例は、エピタキシャル成長層（短期少層）についての適
用例であるが、ポリシリコン層やアモルファスシリコン
層においても同様の効果を期待することができる。すな
わち、ボロンをドープするポリシリコン層やボロンをド
ープするアモルファスシリコン層の成膜時に、窒素を同
時にドープすることによって、ボロンの拡散を有効に抑
制することができる。
【００８５】次に、本発明の第６実施例について説明す
る。この第６実施例では、上記した第１実施例〜第５実
施例の製造方法と異なり、窒素をイオン注入する場合に
窒素の単一イオン（Ｎ+ ）ではなく窒素の分子イオン
（Ｎ2 + ）を用いる。窒素の分子イオン（Ｎ2 + ）は、
窒素原子数が窒素の単一イオン（Ｎ+ ）の２倍であると
ともに、質量数も２倍である。したがって、同一電荷量
および同一窒素原子数でイオン注入を行なったとして
も、窒素分子イオン（Ｎ2 + ）による注入の方が窒素単
一イオン（Ｎ+ ）による注入よりもイオン注入領域の結
晶性が乱れやすい。したがって、窒素分子イオン（Ｎ2
+ ）を用いれば、窒素単一イオン（Ｎ+ ）を用いる場合
に比べて、Ｐ型不純物のイオン注入時のチャネリングを
より抑制することができるとともに、熱処理時のＰ型不
純物の拡散をより抑制することができる。
る。この第６実施例では、上記した第１実施例〜第５実
施例の製造方法と異なり、窒素をイオン注入する場合に
窒素の単一イオン（Ｎ+ ）ではなく窒素の分子イオン
（Ｎ2 + ）を用いる。窒素の分子イオン（Ｎ2 + ）は、
窒素原子数が窒素の単一イオン（Ｎ+ ）の２倍であると
ともに、質量数も２倍である。したがって、同一電荷量
および同一窒素原子数でイオン注入を行なったとして
も、窒素分子イオン（Ｎ2 + ）による注入の方が窒素単
一イオン（Ｎ+ ）による注入よりもイオン注入領域の結
晶性が乱れやすい。したがって、窒素分子イオン（Ｎ2
+ ）を用いれば、窒素単一イオン（Ｎ+ ）を用いる場合
に比べて、Ｐ型不純物のイオン注入時のチャネリングを
より抑制することができるとともに、熱処理時のＰ型不
純物の拡散をより抑制することができる。
【００８６】図３７は、窒素のイオン注入を行なわない
場合のボロン（Ｂ）の拡散状態を示した不純物プロファ
イル図であり、図３８は窒素の単一イオン（Ｎ+ ）をイ
オン注入する場合のボロン（Ｂ）の拡散状態を示した不
純物プロファイル図であり、図３９は窒素の分子イオン
（Ｎ2 + ）をイオン注入する場合のボロン（Ｂ）の拡散
状態を示した不純物プロファイル図である。なお、図３
７〜図３９に示したボロン（Ｂ）は、シリコン基板に対
して１０ｋｅＶの注入エネルギ、５×１０15／ｃｍ2 の
イオン注入量の条件下でイオン注入を行なった。そし
て、窒素雰囲気中で８００℃の温度条件下で３０分程度
熱処理を行なった。また、図３８に示すように、窒素の
単一イオン（Ｎ+ ）は、シリコン基板に対して３０ｋｅ
Ｖの注入エネルギで１×１０15／ｃｍ2 のイオン注入量
の条件下でイオン注入した。また、図３９に示すよう
に、窒素の分子イオン（Ｎ2 + ）は、シリコン基板に対
して６０ｋｅＶの注入エネルギで１×１０15／ｃｍ2 の
イオン注入量の条件下でイオン注入した。
場合のボロン（Ｂ）の拡散状態を示した不純物プロファ
イル図であり、図３８は窒素の単一イオン（Ｎ+ ）をイ
オン注入する場合のボロン（Ｂ）の拡散状態を示した不
純物プロファイル図であり、図３９は窒素の分子イオン
（Ｎ2 + ）をイオン注入する場合のボロン（Ｂ）の拡散
状態を示した不純物プロファイル図である。なお、図３
７〜図３９に示したボロン（Ｂ）は、シリコン基板に対
して１０ｋｅＶの注入エネルギ、５×１０15／ｃｍ2 の
イオン注入量の条件下でイオン注入を行なった。そし
て、窒素雰囲気中で８００℃の温度条件下で３０分程度
熱処理を行なった。また、図３８に示すように、窒素の
単一イオン（Ｎ+ ）は、シリコン基板に対して３０ｋｅ
Ｖの注入エネルギで１×１０15／ｃｍ2 のイオン注入量
の条件下でイオン注入した。また、図３９に示すよう
に、窒素の分子イオン（Ｎ2 + ）は、シリコン基板に対
して６０ｋｅＶの注入エネルギで１×１０15／ｃｍ2 の
イオン注入量の条件下でイオン注入した。
【００８７】図３７〜図３９を参照して、窒素イオン
（Ｎ+ ，Ｎ2 + ）の注入を行なった場合には、窒素イオ
ンの注入を行なわない場合に比べてボロン（Ｂ）の拡散
深さが浅く形成されていることがわかる。また、図３８
および図３９を参照して、窒素の分子イオン（Ｎ2 + ）
のイオン注入を行なった方が、窒素の単一イオン
（Ｎ+）のイオン注入を行なった場合よりも拡散深さが
浅くなっていることがわかる。すなわち、窒素の分子イ
オン（Ｎ2 + ）を用いてイオン注入を行なった方が窒素
の単一イオン（Ｎ+ ）を用いる場合よりもボロン（Ｂ）
が拡散するのを有効に防止することができることがわか
る。
（Ｎ+ ，Ｎ2 + ）の注入を行なった場合には、窒素イオ
ンの注入を行なわない場合に比べてボロン（Ｂ）の拡散
深さが浅く形成されていることがわかる。また、図３８
および図３９を参照して、窒素の分子イオン（Ｎ2 + ）
のイオン注入を行なった方が、窒素の単一イオン
（Ｎ+）のイオン注入を行なった場合よりも拡散深さが
浅くなっていることがわかる。すなわち、窒素の分子イ
オン（Ｎ2 + ）を用いてイオン注入を行なった方が窒素
の単一イオン（Ｎ+ ）を用いる場合よりもボロン（Ｂ）
が拡散するのを有効に防止することができることがわか
る。
【００８８】また、窒素の分子イオン（Ｎ2 + ）を用い
てイオン注入した場合には、窒素の単一イオン（Ｎ+ ）
を用いる場合に比べてシリコンウエハ面内の抵抗値のば
らつきを減少させることができる。言換えると、窒素の
分子イオン（Ｎ2 + ）を用いれば、窒素の単一イオン
（Ｎ+ ）を用いる場合に比べてシリコンウエハ面内の抵
抗値の均一性を向上させることができる。本願発明者が
実際に実験を行なったところ、以下のような結果が得ら
れた。すなわち、一方のシリコンウエハに窒素の単一イ
オン（Ｎ+ ）を図３８に示したイオン注入条件と同じ条
件下で注入を行ない、他方のシリコンウエハに窒素の分
子イオン（Ｎ2 + ）を図３９に示した注入条件と同じ注
入条件で注入を行なった。そして、２つのシリコンウエ
ハの抵抗値の均一性を測定した。具体的には、以下の式
を用いた。
てイオン注入した場合には、窒素の単一イオン（Ｎ+ ）
を用いる場合に比べてシリコンウエハ面内の抵抗値のば
らつきを減少させることができる。言換えると、窒素の
分子イオン（Ｎ2 + ）を用いれば、窒素の単一イオン
（Ｎ+ ）を用いる場合に比べてシリコンウエハ面内の抵
抗値の均一性を向上させることができる。本願発明者が
実際に実験を行なったところ、以下のような結果が得ら
れた。すなわち、一方のシリコンウエハに窒素の単一イ
オン（Ｎ+ ）を図３８に示したイオン注入条件と同じ条
件下で注入を行ない、他方のシリコンウエハに窒素の分
子イオン（Ｎ2 + ）を図３９に示した注入条件と同じ注
入条件で注入を行なった。そして、２つのシリコンウエ
ハの抵抗値の均一性を測定した。具体的には、以下の式
を用いた。
【００８９】抵抗値の均一性＝抵抗値の標準偏差／抵抗
値の平均値×１００ 上記の計算式に基づいて計算を行なったところ、窒素の
単一イオン（Ｎ+ ）を用いた場合には抵抗値の均一性＝
１２．９９７％であり、窒素の分子イオン（Ｎ 2 + ）を
用いた場合には抵抗値の均一性＝０．９４３％であっ
た。この抵抗値の均一性の値が小さければ小さいほど抵
抗値の均一性が向上していることを示す。したがって、
窒素の分子イオン（Ｎ2 + ）を用いる場合には窒素の単
一イオン（Ｎ+ ）を用いる場合に比べてシリコンウエハ
の抵抗値の均一性を著しく向上させることができること
がわかる。
値の平均値×１００ 上記の計算式に基づいて計算を行なったところ、窒素の
単一イオン（Ｎ+ ）を用いた場合には抵抗値の均一性＝
１２．９９７％であり、窒素の分子イオン（Ｎ 2 + ）を
用いた場合には抵抗値の均一性＝０．９４３％であっ
た。この抵抗値の均一性の値が小さければ小さいほど抵
抗値の均一性が向上していることを示す。したがって、
窒素の分子イオン（Ｎ2 + ）を用いる場合には窒素の単
一イオン（Ｎ+ ）を用いる場合に比べてシリコンウエハ
の抵抗値の均一性を著しく向上させることができること
がわかる。
【００９０】
【発明の効果】以上のように、請求項１および２に記載
の半導体装置によれば、ソース／ドレイン領域の接合深
さと同等以上の深さを有する注入層をソース／ドレイン
領域の接合領域の全域に沿って形成することにより、そ
の注入層によってソース／ドレイン領域内の不純物を活
性化するための熱処理の際にその不純物が半導体領域の
内部に向かって拡散するのを有効に防止することができ
る。これにより、ソース／ドレイン領域内の不純物が熱
処理によってチャネル領域側に拡散するのも防止するこ
とができ、チャネル長が短くなるという不都合を防止す
ることができる。この結果、パンチスルー現象を有効に
防止することができる。また、上記した注入層をソース
／ドレイン領域の接合深さよりも大きい深さを有すると
ともにソース／ドレイン領域を覆うように形成すれば、
ソース／ドレイン領域内の不純物の拡散をより有効に防
止することができる。
の半導体装置によれば、ソース／ドレイン領域の接合深
さと同等以上の深さを有する注入層をソース／ドレイン
領域の接合領域の全域に沿って形成することにより、そ
の注入層によってソース／ドレイン領域内の不純物を活
性化するための熱処理の際にその不純物が半導体領域の
内部に向かって拡散するのを有効に防止することができ
る。これにより、ソース／ドレイン領域内の不純物が熱
処理によってチャネル領域側に拡散するのも防止するこ
とができ、チャネル長が短くなるという不都合を防止す
ることができる。この結果、パンチスルー現象を有効に
防止することができる。また、上記した注入層をソース
／ドレイン領域の接合深さよりも大きい深さを有すると
ともにソース／ドレイン領域を覆うように形成すれば、
ソース／ドレイン領域内の不純物の拡散をより有効に防
止することができる。
【００９１】請求項３に記載の半導体装置によれば、不
純物を含むゲート電極のゲート絶縁層側の表面近傍に注
入層を形成することによって、ゲート電極内の不純物を
活性化するための熱処理の際にゲート電極内の不純物が
ゲート絶縁層側に向かって拡散するのを有効に抑制する
ことができる。これにより、ゲート電極内の不純物がゲ
ート絶縁層を通り抜けてチャネル領域にまで拡散するの
を防止することができる。この結果、チャネル領域への
不純物の拡散によるしきい値電圧の変動を防止すること
ができる。
純物を含むゲート電極のゲート絶縁層側の表面近傍に注
入層を形成することによって、ゲート電極内の不純物を
活性化するための熱処理の際にゲート電極内の不純物が
ゲート絶縁層側に向かって拡散するのを有効に抑制する
ことができる。これにより、ゲート電極内の不純物がゲ
ート絶縁層を通り抜けてチャネル領域にまで拡散するの
を防止することができる。この結果、チャネル領域への
不純物の拡散によるしきい値電圧の変動を防止すること
ができる。
【００９２】請求項４に記載の半導体装置の製造方法に
よれば、第１導電型の半導体領域に窒素，フッ素，アル
ゴン，酸素，炭素からなる群より選ばれた１つを第１の
投影飛程でイオン注入することによって注入層を形成
し、同じ半導体領域に第２導電型の不純物を第１の投影
飛程よりも小さい第２の投影飛程でイオン注入すること
によって第２導電型の１対の不純物領域を形成すること
により、その不純物領域が注入層によって囲まれた状態
となる。これにより、その後熱処理を施した場合に、不
純物領域内の不純物は半導体領域の内部に向かって拡散
する一方、注入層内の窒素は半導体領域の表面に向かっ
て拡散する。この結果、不純物と窒素とが相互拡散する
ことになり、不純物の半導体領域内部への拡散を抑制す
ることができる。これにより、不純物のチャネル領域側
への拡散も抑制することができ、チャネル長が短くなる
のを防止することができる。この結果、パンチスルー現
象を有効に防止し得る半導体装置を容易に製造すること
ができる。
よれば、第１導電型の半導体領域に窒素，フッ素，アル
ゴン，酸素，炭素からなる群より選ばれた１つを第１の
投影飛程でイオン注入することによって注入層を形成
し、同じ半導体領域に第２導電型の不純物を第１の投影
飛程よりも小さい第２の投影飛程でイオン注入すること
によって第２導電型の１対の不純物領域を形成すること
により、その不純物領域が注入層によって囲まれた状態
となる。これにより、その後熱処理を施した場合に、不
純物領域内の不純物は半導体領域の内部に向かって拡散
する一方、注入層内の窒素は半導体領域の表面に向かっ
て拡散する。この結果、不純物と窒素とが相互拡散する
ことになり、不純物の半導体領域内部への拡散を抑制す
ることができる。これにより、不純物のチャネル領域側
への拡散も抑制することができ、チャネル長が短くなる
のを防止することができる。この結果、パンチスルー現
象を有効に防止し得る半導体装置を容易に製造すること
ができる。
【００９３】請求項５に記載の半導体装置の製造方法に
よれば、ゲート電極に不純物を導入することによりゲー
ト電極内に不純物領域を形成し、そのゲート電極に窒
素，フッ素，アルゴン，酸素，炭素からなる群より選ば
れた１つをイオン注入することにより不純物領域と同等
以上の深さを有する注入層を形成することによって、そ
の後に熱処理を施した場合に不純物領域内の不純物はゲ
ート絶縁層に向かって拡散する一方、注入層内の窒素は
ゲート絶縁層とは反対の方向に向かって拡散する。これ
により、不純物と窒素とが相互拡散することになり、不
純物のゲート絶縁層側への拡散を抑制することができ
る。この結果、不純物がゲート絶縁層を通り抜けてチャ
ネル領域にまで拡散するのを有効に防止することができ
る。これにより、しきい値電圧の変動を防止し得る半導
体装置を容易に製造することができる。なお、請求項６
に記載の発明によれば、上記した請求項４および５の製
造方法において窒素をイオン注入する場合に窒素イオン
として窒素の分子イオン（Ｎ2 + ）を用いれば、窒素の
単一イオン（Ｎ+ ）を用いる場合に比べてさらに不純物
の拡散を抑制することができる。
よれば、ゲート電極に不純物を導入することによりゲー
ト電極内に不純物領域を形成し、そのゲート電極に窒
素，フッ素，アルゴン，酸素，炭素からなる群より選ば
れた１つをイオン注入することにより不純物領域と同等
以上の深さを有する注入層を形成することによって、そ
の後に熱処理を施した場合に不純物領域内の不純物はゲ
ート絶縁層に向かって拡散する一方、注入層内の窒素は
ゲート絶縁層とは反対の方向に向かって拡散する。これ
により、不純物と窒素とが相互拡散することになり、不
純物のゲート絶縁層側への拡散を抑制することができ
る。この結果、不純物がゲート絶縁層を通り抜けてチャ
ネル領域にまで拡散するのを有効に防止することができ
る。これにより、しきい値電圧の変動を防止し得る半導
体装置を容易に製造することができる。なお、請求項６
に記載の発明によれば、上記した請求項４および５の製
造方法において窒素をイオン注入する場合に窒素イオン
として窒素の分子イオン（Ｎ2 + ）を用いれば、窒素の
単一イオン（Ｎ+ ）を用いる場合に比べてさらに不純物
の拡散を抑制することができる。
【００９４】請求項７に記載のバイポーラトランジスタ
によれば、バイポーラトランジスタを構成するｐ型エピ
タキシャル成長層をボロンと窒素とを含むように構成す
ることによって、窒素によってボロンの拡散を有効に防
止することができ、その結果、例えばｎｐｎ型トランジ
スタの高速動作特性や遮断周波数特性が劣化するのを有
効に防止することができる。
によれば、バイポーラトランジスタを構成するｐ型エピ
タキシャル成長層をボロンと窒素とを含むように構成す
ることによって、窒素によってボロンの拡散を有効に防
止することができ、その結果、例えばｎｐｎ型トランジ
スタの高速動作特性や遮断周波数特性が劣化するのを有
効に防止することができる。
【図１】 本発明の第１実施例によるＰチャネルＭＯＳ
トランジスタを含む半導体装置を示した断面図である。
トランジスタを含む半導体装置を示した断面図である。
【図２】 図１に示した第１実施例の半導体装置の製造
プロセスの第１工程を説明するための断面図である。
プロセスの第１工程を説明するための断面図である。
【図３】 図１に示した第１実施例の半導体装置の製造
プロセスの第２工程を説明するための断面図である。
プロセスの第２工程を説明するための断面図である。
【図４】 図１に示した第１実施例の半導体装置の製造
プロセスの第３工程を説明するための断面図である。
プロセスの第３工程を説明するための断面図である。
【図５】 図１に示した第１実施例の半導体装置の製造
プロセスの第４工程を説明するための断面図である。
プロセスの第４工程を説明するための断面図である。
【図６】 図１に示した第１実施例の半導体装置の製造
プロセスの第５工程を説明するための断面図である。
プロセスの第５工程を説明するための断面図である。
【図７】 図１に示した第１実施例の半導体装置の製造
プロセスの第６工程を説明するための断面図である。
プロセスの第６工程を説明するための断面図である。
【図８】 図１に示した第１実施例の半導体装置の製造
プロセスの第７工程を説明するための断面図である。
プロセスの第７工程を説明するための断面図である。
【図９】 図１に示した第１実施例の半導体装置の製造
プロセスの第８工程を説明するための断面図である。
プロセスの第８工程を説明するための断面図である。
【図１０】 図７に示した窒素注入工程において、注入
直後の深さと窒素濃度との関係を示した相関図である。
直後の深さと窒素濃度との関係を示した相関図である。
【図１１】 図９に示したアニール（熱処理）工程にお
いて、８００℃アニール後の深さと窒素濃度との関係を
示した相関図である。
いて、８００℃アニール後の深さと窒素濃度との関係を
示した相関図である。
【図１２】 図８に示したボロン注入工程において、注
入直後の深さとボロン濃度との関係を従来との比較で示
した相関図である。
入直後の深さとボロン濃度との関係を従来との比較で示
した相関図である。
【図１３】 図９に示したアニール（熱処理）工程にお
いて８００℃アニール後の深さとボロン濃度との関係を
従来との比較で示した相関図である。
いて８００℃アニール後の深さとボロン濃度との関係を
従来との比較で示した相関図である。
【図１４】 本発明の第２実施例によるＰチャネルＭＯ
Ｓトランジスタを含む半導体装置を示した断面図であ
る。
Ｓトランジスタを含む半導体装置を示した断面図であ
る。
【図１５】 図１４に示した第２実施例の半導体装置の
製造プロセスの第１工程を説明するための断面図であ
る。
製造プロセスの第１工程を説明するための断面図であ
る。
【図１６】 図１４に示した第２実施例の半導体装置の
製造プロセスの第２工程を説明するための断面図であ
る。
製造プロセスの第２工程を説明するための断面図であ
る。
【図１７】 図１４に示した第２実施例の半導体装置の
製造プロセスの第３工程を説明するための断面図であ
る。
製造プロセスの第３工程を説明するための断面図であ
る。
【図１８】 図１４に示した第２実施例の半導体装置の
製造プロセスの第４工程を説明するための断面図であ
る。
製造プロセスの第４工程を説明するための断面図であ
る。
【図１９】 図１６および図１７に示した窒素およびボ
ロンの注入工程において、アニール後のゲート電極表面
からの深さとボロン濃度および窒素濃度との関係を示し
た相関図である。
ロンの注入工程において、アニール後のゲート電極表面
からの深さとボロン濃度および窒素濃度との関係を示し
た相関図である。
【図２０】 図１８に示したアニール（熱処理）工程に
おいて、ゲート電極表面からの深さとボロン濃度および
窒素濃度との関係を示した相関図である。
おいて、ゲート電極表面からの深さとボロン濃度および
窒素濃度との関係を示した相関図である。
【図２１】 図１４に示した第２実施例の半導体装置に
おいて、ゲート電極がドープトポリシリコンによって形
成される場合の製造プロセスの第１工程を説明するため
の断面図である。
おいて、ゲート電極がドープトポリシリコンによって形
成される場合の製造プロセスの第１工程を説明するため
の断面図である。
【図２２】 図１４に示した第２実施例の半導体装置に
おいて、ゲート電極がドープトポリシリコンによって形
成される場合の製造プロセスの第２工程を説明するため
の断面図である。
おいて、ゲート電極がドープトポリシリコンによって形
成される場合の製造プロセスの第２工程を説明するため
の断面図である。
【図２３】 図１４に示した第２実施例の半導体装置に
おいて、ゲート電極がドープトポリシリコンによって形
成される場合の製造プロセスの第３工程を説明するため
の断面図である。
おいて、ゲート電極がドープトポリシリコンによって形
成される場合の製造プロセスの第３工程を説明するため
の断面図である。
【図２４】 本発明の第３実施例によるＣＭＯＳトラン
ジスタを含む半導体装置を示した断面図である。
ジスタを含む半導体装置を示した断面図である。
【図２５】 図２４に示した第３実施例の半導体装置の
製造プロセスの第１工程を説明するための断面図であ
る。
製造プロセスの第１工程を説明するための断面図であ
る。
【図２６】 図２４に示した第３実施例の半導体装置の
製造プロセスの第２工程を説明するための断面図であ
る。
製造プロセスの第２工程を説明するための断面図であ
る。
【図２７】 図２４に示した第３実施例の半導体装置の
製造プロセスの第３工程を説明するための断面図であ
る。
製造プロセスの第３工程を説明するための断面図であ
る。
【図２８】 図２４に示した第３実施例の半導体装置の
製造プロセスの第４工程を説明するための断面図であ
る。
製造プロセスの第４工程を説明するための断面図であ
る。
【図２９】 図２４に示した第３実施例の半導体装置の
製造プロセスの第５工程を説明するための断面図であ
る。
製造プロセスの第５工程を説明するための断面図であ
る。
【図３０】 図２４に示した第３実施例の半導体装置の
製造プロセスの第６工程を説明するための断面図であ
る。
製造プロセスの第６工程を説明するための断面図であ
る。
【図３１】 図２４に示した第３実施例の半導体装置の
製造プロセスの第７工程を説明するための断面図であ
る。
製造プロセスの第７工程を説明するための断面図であ
る。
【図３２】 図２４に示した第３実施例の半導体装置の
製造プロセスの第８工程を説明するための断面図であ
る。
製造プロセスの第８工程を説明するための断面図であ
る。
【図３３】 図２４に示した第３実施例の半導体装置の
製造プロセスの第９工程を説明するための断面図であ
る。
製造プロセスの第９工程を説明するための断面図であ
る。
【図３４】 図２４に示した第３実施例の半導体装置の
製造プロセスの第１０工程を説明するための断面図であ
る。
製造プロセスの第１０工程を説明するための断面図であ
る。
【図３５】 本発明の第４実施例によるｐｎｐ型バイポ
ーラトランジスタを示した断面図である。
ーラトランジスタを示した断面図である。
【図３６】 本発明の第５実施例によるｎｐｎ型バイポ
ーラトランジスタを示した断面図である。
ーラトランジスタを示した断面図である。
【図３７】 窒素イオンを注入しない場合のボロン
（Ｂ）の拡散状態を示した不純物プロファイル図であ
る。
（Ｂ）の拡散状態を示した不純物プロファイル図であ
る。
【図３８】 窒素の単一イオン（Ｎ+ ）を注入する場合
のボロン（Ｂ）の拡散状態を示した不純物プロファイル
図である。
のボロン（Ｂ）の拡散状態を示した不純物プロファイル
図である。
【図３９】 窒素の分子イオン（Ｎ2 + ）を注入する場
合のボロン（Ｂ）の拡散状態を示した不純物プロファイ
ル図である。
合のボロン（Ｂ）の拡散状態を示した不純物プロファイ
ル図である。
【図４０】 従来のＰＭＯＳトランジスタを含む半導体
装置を示した断面図である。
装置を示した断面図である。
【図４１】 図４０に示した従来の半導体装置の製造プ
ロセスの第１工程を説明するための断面図である。
ロセスの第１工程を説明するための断面図である。
【図４２】 図４０に示した従来の半導体装置の製造プ
ロセスの第２工程を説明するための断面図である。
ロセスの第２工程を説明するための断面図である。
【図４３】 図４０に示した従来の半導体装置の製造プ
ロセスの第３工程を説明するための断面図である。
ロセスの第３工程を説明するための断面図である。
【図４４】 図４０に示した従来の半導体装置の製造プ
ロセスの第４工程を説明するための断面図である。
ロセスの第４工程を説明するための断面図である。
【図４５】 図４０に示した従来の半導体装置の製造プ
ロセスの第５工程を説明するための断面図である。
ロセスの第５工程を説明するための断面図である。
【図４６】 図４０に示した従来の半導体装置の製造プ
ロセスの第６工程を説明するための断面図である。
ロセスの第６工程を説明するための断面図である。
【図４７】 従来の半導体装置の問題点を説明するため
の断面図である。
の断面図である。
１ シリコン基板、２ 分離酸化膜、３ ゲート酸化
膜、４ ゲート電極、５サイドウォール酸化膜、６ａ，
６ｂ ソース／ドレイン領域、７ａ，７ｂ 窒素注入領
域、１５ 窒素注入領域、１６ ボロン注入領域。な
お、各図中、同一符号は同一または相当部分を示す。
膜、４ ゲート電極、５サイドウォール酸化膜、６ａ，
６ｂ ソース／ドレイン領域、７ａ，７ｂ 窒素注入領
域、１５ 窒素注入領域、１６ ボロン注入領域。な
お、各図中、同一符号は同一または相当部分を示す。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｗ 29/78 ３０１ Ｇ (72)発明者 村上 隆志 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社ユー・エル・エス・アイ開発研究 所内
Claims (7)
- 【請求項１】 主表面を有する第１導電型の半導体領域
と、 前記半導体領域の主表面上にチャネル領域を挟むように
所定の間隔を隔てて形成された所定の接合深さを有する
第２導電型の１対のソース／ドレイン領域と、 前記ソース／ドレイン領域の接合深さと同等以上の深さ
を有し、前記ソース／ドレイン領域の接合領域の全域に
沿って形成され、窒素，フッ素，アルゴン，酸素，炭素
からなる群より選ばれた１つを含む注入層と、 前記チャネル領域上にゲート絶縁層を介して形成された
ゲート電極とを備えた、半導体装置。 - 【請求項２】 前記注入層は、前記ソース／ドレイン領
域の接合深さよりも大きい深さを有するとともに前記ソ
ース／ドレイン領域を覆うように形成されている、請求
項１に記載の半導体装置。 - 【請求項３】 主表面を有する第１導電型の半導体領域
と、 前記半導体領域の主表面上にチャネル領域を挟むように
所定の間隔を隔てて形成された第２導電型の１対のソー
ス／ドレイン領域と、 前記チャネル領域上にゲート絶縁層を介して形成された
ゲート電極とを備え、 前記ゲート電極は不純物を含み、 前記ゲート電極の前記ゲート絶縁層側の表面近傍には、
窒素，フッ素，アルゴン，酸素，炭素からなる群より選
ばれた１つを含む注入層が形成されている、半導体装
置。 - 【請求項４】 第１導電型の半導体領域の主表面上の所
定領域にゲート絶縁層を介してゲート電極を形成する工
程と、 前記ゲート電極をマスクとして前記半導体領域に窒素，
フッ素，アルゴン，酸素，炭素からなる群より選ばれた
１つを第１の投影飛程でイオン注入することによって注
入層を形成する工程と、 前記ゲート電極をマスクとして前記半導体領域に第２導
電型の不純物を前記第１の投影飛程よりも小さい第２の
投影飛程でイオン注入することによって第２導電型の１
対の不純物領域を形成する工程と、 その後、熱処理を施す工程とを備えた、半導体装置の製
造方法。 - 【請求項５】 第１導電型の半導体領域の主表面上の所
定領域にゲート絶縁層を介してゲート電極を形成する工
程と、 前記ゲート電極に不純物を導入することによって前記ゲ
ート電極内に前記ゲート電極の上部表面から所定の深さ
を有する不純物領域を形成する工程と、 前記ゲート電極に窒素，フッ素，アルゴン，酸素，炭素
からなる群より選ばれた１つをイオン注入することによ
って前記不純物領域と同等以上の深さを有する注入層を
形成する工程と、 その後、熱処理を施す工程とを備えた、半導体装置の製
造方法。 - 【請求項６】 前記イオン注入される窒素は、窒素の単
一イオン（Ｎ+ ）および窒素の分子イオン（Ｎ2 + ）か
らなる群より選ばれたうちの１つを含む、請求項４また
は５のいずれかに記載の半導体装置の製造方法。 - 【請求項７】 ボロンと窒素とを含むＰ型エピタキシャ
ル成長層を備えることを特徴とする、バイポーラトラン
ジスタ。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20095794A JP3442154B2 (ja) | 1993-09-16 | 1994-08-25 | 半導体装置の製造方法 |
| KR1019940023438A KR950010061A (ko) | 1993-09-16 | 1994-09-15 | 반도체 장치와 그 제조방법 및 바이폴라 트랜지스터 |
| US08/310,513 US5514902A (en) | 1993-09-16 | 1994-09-22 | Semiconductor device having MOS transistor |
| US08/615,337 US6475887B1 (en) | 1993-09-16 | 1996-03-11 | Method of manufacturing semiconductor device |
Applications Claiming Priority (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5-229394 | 1993-09-16 | ||
| JP22939493 | 1993-09-16 | ||
| JP6-149476 | 1994-06-30 | ||
| JP14947694 | 1994-06-30 | ||
| JP20095794A JP3442154B2 (ja) | 1993-09-16 | 1994-08-25 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0878674A true JPH0878674A (ja) | 1996-03-22 |
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ID=27319762
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20095794A Expired - Fee Related JP3442154B2 (ja) | 1993-09-16 | 1994-08-25 | 半導体装置の製造方法 |
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|---|---|
| JP (1) | JP3442154B2 (ja) |
| KR (1) | KR950010061A (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2001210732A (ja) * | 1999-12-28 | 2001-08-03 | Hyundai Electronics Ind Co Ltd | フラッシュメモリ素子の製造方法 |
| US6828626B2 (en) | 2001-09-25 | 2004-12-07 | Sanyo Electric Co., Ltd. | Semiconductor device with vertical transistors |
| KR100477940B1 (ko) * | 2002-07-30 | 2005-03-18 | 동부아남반도체 주식회사 | 반도체 소자의 얇은 접합 형성 방법 |
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| US7674668B2 (en) | 2006-12-26 | 2010-03-09 | Renesas Technology Corp. | Method of manufacturing a semiconductor device |
| US7892933B2 (en) | 2007-08-15 | 2011-02-22 | Fujitsu Semiconductor Limited | Semiconductor device and method of manufacturing semiconductor device |
| JP2013115329A (ja) * | 2011-11-30 | 2013-06-10 | Toshiba Corp | 不揮発性半導体記憶装置及びその製造方法 |
| JP2014116342A (ja) * | 2012-12-06 | 2014-06-26 | Toshiba Corp | 半導体装置の製造方法 |
| JP2014216444A (ja) * | 2013-04-25 | 2014-11-17 | 三菱電機株式会社 | 炭化珪素半導体装置およびその製造方法 |
-
1994
- 1994-08-25 JP JP20095794A patent/JP3442154B2/ja not_active Expired - Fee Related
- 1994-09-15 KR KR1019940023438A patent/KR950010061A/ko not_active Application Discontinuation
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