JPH0855758A - Multilayer capacitor - Google Patents
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Landscapes
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Abstract
(57)【要約】
【構成】 誘電体11〜17と内部電極21〜27とが
交互に複数層積み重ねられた積層コンデンサにおいて、
同極性となる一方の内部電極群23、25が端部電極3
0に直接的に接続される一方、他方の内部電極群21、
22、24、26、27が端部電極30近傍のこれら内
部電極21、22、24、26、27の一端部側におい
て柱状接続部材35により互いに接続されていることを
特徴とする積層コンデンサ10。
【効果】 内部電極21〜27に流れる電流の向きをそ
れぞれが相殺する方向に形成することができる。これに
より、高速、高集積半導体チップ及びモジュール用の積
層コンデンサとして、ショートが発生しにくく、大容量
を有しながら寄生インダクタンスの小さいものを提供す
ることができる。
(57) [Summary] [Structure] In a multilayer capacitor in which a plurality of dielectric layers 11 to 17 and internal electrodes 21 to 27 are alternately stacked,
One of the internal electrode groups 23 and 25 having the same polarity is the end electrode 3
0 is directly connected to the other internal electrode group 21,
A multilayer capacitor 10 in which 22, 24, 26, 27 are connected to each other by a columnar connecting member 35 on one end side of the internal electrodes 21, 22, 24, 26, 27 near the end electrode 30. [Effect] The directions of the currents flowing through the internal electrodes 21 to 27 can be formed so as to cancel each other. As a result, it is possible to provide a multilayer capacitor for high-speed, highly integrated semiconductor chips and modules that is less likely to cause a short circuit and has a large capacitance and a small parasitic inductance.
Description
【0001】[0001]
【産業上の利用分野】本発明は積層コンデンサに関し、
より詳細には特に高周波領域における論理回路のスイッ
チングノイズ等を効果的に除去することができる低イン
ダクタンスの積層コンデンサに関する。BACKGROUND OF THE INVENTION The present invention relates to a multilayer capacitor,
More specifically, the present invention relates to a low-inductance multilayer capacitor that can effectively remove switching noise of a logic circuit in a high frequency region.
【0002】[0002]
【従来の技術】近年の電子回路の大容量化、高速化、高
密度化に伴い、コンデンサの大容量化、高周波化が要求
されている。このような要求に対応できるコンデンサの
ひとつとして、積層セラミックコンデンサが挙げられ
る。中でも、図5に示したタイプのチップ型積層セラミ
ックコンデンサ40は大容量化の実現が可能であり、し
かもパッケージ等への実装が容易であるため盛用されて
いる。2. Description of the Related Art With the recent increase in capacity, speed and density of electronic circuits, there is a demand for higher capacity and higher frequency of capacitors. A monolithic ceramic capacitor is one of the capacitors that can meet such requirements. Among them, the chip type monolithic ceramic capacitor 40 of the type shown in FIG. 5 is widely used because it can realize a large capacity and can be easily mounted on a package or the like.
【0003】図中41は誘電体を示しており、積層され
た誘電体41間には、左端を除く略全面に形成された内
部電極42と、右端を除く略全面に形成された内部電極
43とが一層おきに形成されており、これら誘電体4
1、内部電極42及び内部電極43により積層体44が
構成されている。また、この積層体44の両端部には内
部電極42の一端が接続された端部電極45と、内部電
極43の一端が接続された端部電極46とが形成され、
これら積層体44及び端部電極45、46を含んでチッ
プ型積層セラミックコンデンサ40は構成されている。Reference numeral 41 in the figure denotes a dielectric. Between the stacked dielectrics 41, an internal electrode 42 formed on substantially the entire surface except the left end and an internal electrode 43 formed on the substantially entire surface excluding the right end. Are formed on every other layer, and these dielectrics 4
1, the internal electrode 42 and the internal electrode 43 form a laminated body 44. Further, an end electrode 45 to which one end of the internal electrode 42 is connected and an end electrode 46 to which one end of the internal electrode 43 is connected are formed at both ends of the laminated body 44.
The chip type monolithic ceramic capacitor 40 is configured to include the laminated body 44 and the end electrodes 45 and 46.
【0004】このように構成されたチップ型積層セラミ
ックコンデンサ40では、内部電極42と内部電極43
との対向する積層面で容量が形成され、各容量値の総和
がチップ型積層セラミックコンデンサ40の総容量値と
なり、小型であっても大容量が得られる。In the chip type monolithic ceramic capacitor 40 thus constructed, the internal electrodes 42 and 43 are formed.
Capacitors are formed on the laminated surfaces facing each other, and the sum of the respective capacitance values becomes the total capacitance value of the chip-type multilayer ceramic capacitor 40, and a large capacitance can be obtained even if it is small.
【0005】ところで一般に、コンデンサは理想的には
容量素子であるが、現実的には誘電体材料の誘電損失や
電極の持つ抵抗及びインダクタンスを有しており、図6
に示したような等価回路で表され、使用する周波数によ
りその振るまいが大きく変化する。図7は一例として、
容量C=1nF、等価直列抵抗ESR(Equivalent Ser
ies Resistance) =0.1Ω、等価直列インダクタンス
ESL=1nHであるコンデンサのインピーダンス|Z
|の周波数特性を示したものである。ここで実線は現実
の周波数特性を、点線は誘電損失や電極抵抗を有さない
コンデンサの理想的な周波数特性すなわちコンデンサの
インダクタンス(ωL)成分及び容量成分(1/ωC)
の周波数特性をそれぞれ示している。図7から明らかな
ように、現実のコンデンサでは40MHz付近からイン
ピーダンスがずれ始めており、これは見かけの容量が変
化していることを示している。また、160MHzで共
振を生じており、それ以上の周波数ではインダクタとし
て振るまう。コンデンサの代表的な用途として、回路の
ノイズカットを行うバイパスコンデンサが挙げられる
が、上記したようなコンデンサでは、ノイズの周波数が
300MHz以上になるとインピーダンスが高くなるた
め、高周波領域におけるノイズを効果的に除去すること
が困難になるという問題があった。By the way, in general, a capacitor is ideally a capacitive element, but in reality, it has the dielectric loss of the dielectric material and the resistance and inductance of the electrodes.
It is represented by the equivalent circuit as shown in, and its behavior greatly changes depending on the frequency used. As an example, FIG.
Capacitance C = 1nF, Equivalent series resistance ESR (Equivalent Ser
ies Resistance) = 0.1Ω, impedance of capacitor with equivalent series inductance ESL = 1 nH | Z
It shows the frequency characteristic of |. Here, the solid line represents the actual frequency characteristic, and the dotted line represents the ideal frequency characteristic of a capacitor having no dielectric loss or electrode resistance, that is, the inductance (ωL) component and capacitance component (1 / ωC) of the capacitor.
The frequency characteristics of are shown. As is clear from FIG. 7, the impedance of an actual capacitor begins to shift from around 40 MHz, which indicates that the apparent capacitance is changing. Resonance is generated at 160 MHz, and the inductor behaves as an inductor at frequencies higher than that. A typical application of the capacitor is a bypass capacitor that cuts the noise of the circuit. With the above-mentioned capacitor, the impedance becomes high when the noise frequency becomes 300 MHz or more, so that the noise in the high frequency region can be effectively eliminated. There was a problem that it became difficult to remove.
【0006】このような問題を解決するには、コンデン
サの自己共振周波数fO を高める必要がある。一般に、
コンデンサのfO は以下の式、In order to solve such a problem, it is necessary to increase the self-resonant frequency f O of the capacitor. In general,
The capacitor's f O is
【0007】[0007]
【数1】 [Equation 1]
【0008】で表される。従ってfO を高めるには、E
SLあるいはCを小さくしなければならない。しかし、
上記したように近年の回路の大容量化に伴ってCは増大
する傾向にあり、Cを小さくすることはできず、ESL
を小さくすることが重要となる。It is represented by Therefore, to increase f O , E
SL or C must be small. But,
As described above, C tends to increase with the increase in the capacity of the circuit in recent years, and C cannot be reduced, and ESL
It is important to reduce
【0009】チップ型積層セラミックコンデンサ40で
は、図8に示したように誘電体41をはさむ全ての内部
電極42、43で、端部電極46の一端から電流が同一
方向に流れており、電流による電磁界が相殺されること
はなく、ESLの値は略以下の式、In the chip type monolithic ceramic capacitor 40, as shown in FIG. 8, in all the internal electrodes 42, 43 sandwiching the dielectric 41, current flows from one end of the end electrode 46 in the same direction, and The electromagnetic fields are not canceled, and the ESL value is approximately the following formula,
【0010】[0010]
【数2】 [Equation 2]
【0011】で表される。その結果相互インダクタンス
が正で大きな値となり、ESLの値を小さくすることが
できない。例えば、端部電極46幅a=0.5mm、コ
ンデンサ40高さc=0.5mm、コンデンサ40長さ
d=1mm、μ0 :透磁率とすると、ESLは約1.3
nHと大きな値となる。It is represented by As a result, the mutual inductance has a positive and large value, and the ESL value cannot be reduced. For example, assuming that the width a of the end electrode 46 is 0.5 mm, the height c of the capacitor 40 is 0.5 mm, the length d of the capacitor 40 is 1 mm, and μ 0 is the magnetic permeability, the ESL is about 1.3.
It becomes a large value of nH.
【0012】スイッチングノイズは論理回路のスイッチ
ングによってシステムの電源ラインに流れる電流(充放
電電流)により発生するノイズであり、電流路のインダ
クタンスと比例関係にある。この時、コンデンサは充放
電電流の供給源として働く。現在、電子回路の高速化に
伴い、この論理回路におけるスイッチングノイズが大き
な問題となってきており、前記スイッチングノイズを抑
制するためには、コンデンサにおける大容量化、低イン
ダクタンス化が望まれている。The switching noise is noise generated by a current (charging / discharging current) flowing through the power supply line of the system due to the switching of the logic circuit, and is proportional to the inductance of the current path. At this time, the capacitor acts as a supply source of charging / discharging current. At present, switching noise in this logic circuit has become a serious problem with the increase in speed of electronic circuits, and in order to suppress the switching noise, it is desired to increase the capacity and the inductance of the capacitor.
【0013】既に大容量化が図られたチップ型積層セラ
ミックコンデンサ40において、スイッチングノイズを
より抑制するには、コンデンサ自体のESLを小さくす
ることが重要となる。In the chip type monolithic ceramic capacitor 40 whose capacity has already been increased, it is important to reduce the ESL of the capacitor itself in order to further suppress switching noise.
【0014】コンデンサ自体のESLを小さくするため
に、上下に隣接する内部電極を流れる電流の向きがほぼ
逆方向となるように前記内部電極が構成されたチップ型
積層コンデンサが提案されている(特公平4−7076
4号公報)。図9は前記チップ型積層コンデンサ50の
上面図であり、図中51、52はそれぞれ端部電極を示
しており、図中Aは端部電極間距離を示している。誘電
体54上に形成された内部電極53の耳片部53aとこ
れら端部電極51、52とは積層毎交互に電気的に接続
されている。図10は内部電極53の一連の配列を示し
た模式図であり、耳片部53aは各々異なる4つの誘電
体54隅部に形成されている。図11はコンデンサ50
中の内部電極53の方向付け順序を示した図であり、2
枚重ねられた内部電極53の各耳片部53aが各々他方
のシートの隅部に向けられている。このように重ねられ
た内部電極53は一枚置きに反対側の端部電極51、5
2に接続されるため、図中矢印に示すように、それぞれ
反対方向に電流が流れることとなり、磁界が相殺され、
結果として寄生インダクタンスを小さくすることができ
る。In order to reduce the ESL of the capacitor itself, a chip type multilayer capacitor has been proposed in which the internal electrodes are arranged so that the directions of the currents flowing through the vertically adjacent internal electrodes are substantially opposite to each other (special feature). Fairness 4-7076
4 publication). FIG. 9 is a top view of the chip type multilayer capacitor 50. In the figure, 51 and 52 respectively indicate end electrodes, and A in the figure indicates the distance between the end electrodes. The ear piece 53a of the internal electrode 53 formed on the dielectric 54 and the end electrodes 51 and 52 are electrically connected alternately in each stack. FIG. 10 is a schematic diagram showing a series of arrangements of the internal electrodes 53, and the ear piece portions 53a are formed at four different corners of the dielectric 54, respectively. FIG. 11 shows a capacitor 50
FIG. 2 is a view showing the order of orientation of internal electrodes 53 in the inside.
The ear pieces 53a of the stacked internal electrodes 53 are directed to the corners of the other sheet. The internal electrodes 53 stacked in this manner are arranged every other sheet and the end electrodes 51, 5 on the opposite side are arranged.
Since it is connected to 2, the currents flow in opposite directions as indicated by the arrows in the figure, and the magnetic fields cancel each other.
As a result, the parasitic inductance can be reduced.
【0015】[0015]
【発明が解決しようとする課題】しかしながら上記構成
の積層コンデンサ50にあっては、端部電極51、52
は短手方向に形成されるため端部電極間距離Aは短くな
り、安価な半田付け実装を行う場合、ショートが発生す
る確立が高いという課題があった。なお、図12に示す
ように、端部電極間距離Aを大きくした積層コンデンサ
にすると、電流の向き(矢印)が図11中矢印に示すよ
うな逆向き平行状態とならず、磁界が相殺されにくいた
め、寄生インダクタンスが大きくなってしまう。また、
電流の向きを抑制するために、図13に示すような溝部
65を有する内部電極63形状も提案されているが、こ
の場合は、容量値が大幅に減少してしまうという課題が
あった。However, in the multilayer capacitor 50 having the above structure, the end electrodes 51 and 52 are formed.
Since the electrodes are formed in the short side direction, the distance A between the end electrodes becomes short, and there is a problem that short-circuiting is highly likely to occur when inexpensive soldering mounting is performed. As shown in FIG. 12, when a multilayer capacitor having a large distance A between the end electrodes is used, the directions of the currents (arrows) are not in the reverse parallel state as shown by the arrows in FIG. 11, and the magnetic fields cancel each other out. Since it is difficult, the parasitic inductance increases. Also,
In order to suppress the direction of the current, a shape of the internal electrode 63 having a groove 65 as shown in FIG. 13 has also been proposed, but in this case, there is a problem that the capacitance value is significantly reduced.
【0016】本発明はこのような課題に鑑みなされたも
のであり、ショートが発生しにくく、大容量を有しなが
ら、しかも寄生インダクタンスを小さくすることができ
る積層コンデンサを提供することを目的としている。The present invention has been made in view of the above problems, and an object of the present invention is to provide a multilayer capacitor which is less likely to cause a short circuit, has a large capacity, and has a small parasitic inductance. .
【0017】[0017]
【課題を解決するための手段】上記目的を達成するため
に本発明に係る積層コンデンサは、誘電体と内部電極と
が交互に複数層積み重ねられた積層コンデンサにおい
て、同極性となる一方の内部電極群が端部電極に直接的
に接続される一方、他方の内部電極群が前記端部電極近
傍のこれら内部電極の一端部側において柱状接続部材に
より互いに接続されていることを特徴としている。In order to achieve the above object, a multilayer capacitor according to the present invention is a multilayer capacitor in which a plurality of dielectric layers and internal electrodes are alternately stacked, and one internal electrode having the same polarity. While the group is directly connected to the end electrodes, the other internal electrode group is connected to each other by a columnar connecting member on one end side of the internal electrodes near the end electrodes.
【0018】[0018]
【作用】隣接した電極板を流れる電流の向きを逆向き平
行にできれば、負の値を有する相互インダクタンスの絶
対値が自己インダクタンスにほぼ等しくなり、結果とし
て寄生インダクタンスは零に近づく。If the directions of the currents flowing through the adjacent electrode plates can be made opposite and parallel, the absolute value of the mutual inductance having a negative value becomes substantially equal to the self-inductance, and as a result, the parasitic inductance approaches zero.
【0019】上記した積層コンデンサにあっては、片方
の端部電極(第1の端部電極と記す)と、これに接続さ
れる内部電極群との接続は通常の積層チップコンデンサ
と同様に行われるが、前記内部電極群にはくり抜き部が
形成され、該くり抜き部を貫通する柱状接続部材により
他の内部電極群が互いに接続されており、該他の内部電
極群のうち最上部及び最下部の内部電極群がそれぞれも
う片方の端部電極(第2の端部電極と記す)と電気的に
接続されることとなる。このため、該第2の端部電極と
直接接続されていない前記内部電極群に流れる電流の向
きは、前記貫通孔が第1の端部電極近傍の内部電極上の
一端部に形成されることにより、前記第1の端部電極に
接続された内部電極群に流れる電流の向きと180。反
転することとなる。これにより、寄生インダクタンスの
小さな積層コンデンサを得ることが可能となる。In the above-mentioned multilayer capacitor, one end electrode (referred to as a first end electrode) and the internal electrode group connected thereto are connected in the same manner as a normal multilayer chip capacitor. In the internal electrode group, a hollow portion is formed, and another internal electrode group is connected to each other by a columnar connecting member penetrating the hollow portion, and the uppermost portion and the lowermost portion of the other internal electrode group are connected. Will be electrically connected to the other end electrode (referred to as a second end electrode). Therefore, the direction of the current flowing through the internal electrode group that is not directly connected to the second end electrode is that the through hole is formed at one end on the internal electrode near the first end electrode. And 180 the direction of the current flowing through the internal electrode group connected to the first end electrode. It will be reversed. This makes it possible to obtain a multilayer capacitor having a small parasitic inductance.
【0020】[0020]
【実施例】以下、本発明に係る積層コンデンサの実施例
を図面に基づいて説明する。ここでは簡単のため7層の
内部電極が形成されている場合について説明する。図1
は実施例に係る積層コンデンサ10の模式的縦断面図を
示しており、図2は分解斜視図を示している。図中11
〜17及び32はチタン酸バリウム等の高誘電率材料を
用いて形成された誘電体板を示しており、誘電体板11
〜16の所定箇所には複数個の貫通孔11a〜16aが
それぞれ形成されている。誘電体板11、17の右端部
以外の周囲所定幅を除く部分には誘電体との同時焼成が
可能なPb、Pt、Ag、Pd−Ag等からなる金属ペ
ーストを用いて内部電極21、27が形成されている。
また、誘電体板13、15の左端部以外の所定幅を除く
部分及びくり抜き部23a、25aを除く部分には前記
金属ペーストを用いて内部電極23、25が形成されて
いる。また、誘電体板12、14、16の周囲所定幅を
除く部分には前記金属ペーストを用いて内部電極22、
24、26がそれぞれ形成されている。これら誘電体板
11〜17及び内部電極21〜27が順次交互に積層さ
れる構成により積層体が形成されている。該積層体の端
部には誘電体との同時焼成が可能な前記金属ペーストを
用いて端部電極30及び端部電極31が形成されてい
る。そして、同極性を有する一層おきの内部電極23、
25が端部電極30と接続され、他の同極性を有する一
層おきの内部電極22、24、26及び最上部の内部電
極21及び最下部の内部電極27は貫通孔11a〜17
aに充填された柱状接続部材35、36、37により互
いに接続されるとともに、内部電極21及び内部電極2
7を介して端部電極31に接続されている。これら柱状
接続部材35〜37は導電性を有し、かつ誘電体との同
時焼成が可能な前記金属ペーストを用いて形成されてお
り、内部電極21〜27の端部電極30近傍に配設され
ている。内部電極23、25には前述したようにくり抜
き部23a、25aがそれぞれ形成されているので、柱
状接続部材35〜37によって他の内部電極21、・・
・と接続されることはない。これら誘電体板11〜1
7、内部電極21〜27及び端部電極30、31を含ん
で積層コンデンサ10は構成されている。Embodiments of the multilayer capacitor according to the present invention will be described below with reference to the drawings. Here, for simplification, the case where seven layers of internal electrodes are formed will be described. FIG.
Shows a schematic vertical sectional view of a multilayer capacitor 10 according to an embodiment, and FIG. 2 shows an exploded perspective view. 11 in the figure
Reference numerals 17 to 32 denote dielectric plates formed of a high dielectric constant material such as barium titanate.
A plurality of through holes 11a to 16a are formed at predetermined positions of to 16 respectively. The internal electrodes 21, 27 are formed by using a metal paste made of Pb, Pt, Ag, Pd-Ag, or the like, which can be co-fired with the dielectric material, in portions other than the right end portions of the dielectric plates 11 and 17 except for the peripheral predetermined width. Are formed.
Further, internal electrodes 23 and 25 are formed using the metal paste in the portions other than the left end portions of the dielectric plates 13 and 15 except the predetermined width and the portions other than the cutout portions 23a and 25a. In addition, the metal paste is used for the internal electrodes 22, except for the predetermined width around the dielectric plates 12, 14, 16.
24 and 26 are formed respectively. A laminated body is formed by a configuration in which the dielectric plates 11 to 17 and the internal electrodes 21 to 27 are sequentially laminated alternately. An end electrode 30 and an end electrode 31 are formed at the end of the laminated body by using the metal paste that can be co-fired with the dielectric. And every other internal electrode 23 having the same polarity,
25 is connected to the end electrode 30, and the other internal electrodes 22, 24, 26 having the same polarity, and the uppermost internal electrode 21 and the lowermost internal electrode 27 are through holes 11a to 17a.
The internal electrodes 21 and the internal electrodes 2 are connected to each other by the columnar connecting members 35, 36 and 37 filled in a.
It is connected to the end electrode 31 via 7. These columnar connecting members 35 to 37 are formed by using the above-mentioned metal paste which has conductivity and can be co-fired with the dielectric, and is arranged in the vicinity of the end electrodes 30 of the internal electrodes 21 to 27. ing. Since the hollow portions 23a and 25a are formed in the internal electrodes 23 and 25, respectively, as described above, the other internal electrodes 21, ...
・ It is not connected with. These dielectric plates 11 to 1
The multilayer capacitor 10 is configured to include 7, internal electrodes 21 to 27, and end electrodes 30 and 31.
【0021】このような構成の積層コンデンサ10を作
製するには、まずガラス系焼結助剤を添加したチタン酸
バリウムの粉末に分散剤、有機バインダ、可塑剤を添加
して混練した後、ドクターブレード法により厚さが約5
0μmのシート状に成形し、誘電体シートを得る。In order to manufacture the laminated capacitor 10 having such a structure, first, a dispersant, an organic binder and a plasticizer are added to a barium titanate powder to which a glass-based sintering aid is added, and the mixture is kneaded. Thickness is about 5 by blade method
A dielectric sheet is obtained by molding into a sheet shape of 0 μm.
【0022】次に、焼き上がり寸法が例えば縦2mm、
横2mmとなるような大きさに前記誘電体シートを切断
した後、図1、図2に示した貫通孔11a〜16aをそ
れぞれ形成し、さらに誘電体シート2枚の一主面に、図
1、図2に示した内部電極23、25に対応する内部電
極パターンをメタルマスクを用いたスクリーン印刷法に
よりそれぞれ形成すると共に、誘電体シート5枚の一主
面に図1、図2に示した内部電極21、22、24、2
6、27に対応する内部電極パターンをメタルマスクを
用いたスクリーン印刷法によりそれぞれ形成する。これ
と同時に全ての貫通孔11a〜16a内に金属ペースト
として例えばPd−Agペーストを充填する。Next, the baked size is, for example, 2 mm in length,
After cutting the dielectric sheet into a size having a width of 2 mm, the through holes 11a to 16a shown in FIGS. 1 and 2 are formed, respectively, and further, the two main dielectric sheets are formed on one main surface as shown in FIG. The internal electrode patterns corresponding to the internal electrodes 23 and 25 shown in FIG. 2 are respectively formed by the screen printing method using a metal mask, and are shown on one main surface of five dielectric sheets as shown in FIGS. Internal electrodes 21, 22, 24, 2
Internal electrode patterns corresponding to 6 and 27 are formed by screen printing using a metal mask. At the same time, for example, a Pd—Ag paste is filled as a metal paste into all the through holes 11a to 16a.
【0023】この後、内部電極パターンを上面にした7
枚の誘電体シートを図1、図2に示すように順次積層
し、図1中の誘電体板32で示される保護板としての誘
電体シートを積層する。After that, the internal electrode pattern is formed on the upper surface 7
The dielectric sheets are laminated one after another as shown in FIGS. 1 and 2, and a dielectric sheet as a protective plate indicated by a dielectric plate 32 in FIG. 1 is laminated.
【0024】次に、これら積層誘電体シートを圧着させ
た後、1250℃の大気中で焼成して積層コンデンサ1
0を作製する。Next, these laminated dielectric sheets are pressure-bonded and then fired in the atmosphere at 1250 ° C. to obtain a laminated capacitor 1.
Create 0.
【0025】図3(a)は実施例に係る積層コンデンサ
10において、内部電極25の極性が+である場合の内
部電極25を流れる電流の方向を示した模式図であり、
図3(b)は内部電極26の極性が−である場合の内部
電極26を流れる電流の方向を示した模式図である。矢
印x、yがそれぞれの電流の向きであり、互いに180
°反転した方向となっている。FIG. 3A is a schematic diagram showing the direction of the current flowing through the internal electrode 25 in the multilayer capacitor 10 according to the embodiment when the polarity of the internal electrode 25 is +.
FIG. 3B is a schematic diagram showing the direction of the current flowing through the internal electrode 26 when the polarity of the internal electrode 26 is −. Arrows x and y are the directions of the respective currents,
° The direction is reversed.
【0026】図1及び図3から明らかなように実施例に
係る積層コンデンサ10では、内部電極21〜26を流
れる電流はそれぞれ相殺する方向に流れており、ESL
を小さくすることができる。As is apparent from FIGS. 1 and 3, in the multilayer capacitor 10 according to the embodiment, the currents flowing through the internal electrodes 21 to 26 flow in the directions canceling each other.
Can be made smaller.
【0027】実際に、実施例に係る積層コンデンサ10
のESLを調べたところ、0.05nHと小さな値とな
っていることが確認された。Actually, the multilayer capacitor 10 according to the embodiment
When the ESL was examined, it was confirmed that the value was as small as 0.05 nH.
【0028】図4は実施例に係る積層コンデンサ10の
上面図である。端部電極30、31をコンデンサの長手
方向に形成できるので、はんだ実装時のショートの危険
性が低く、十分小型化が可能である。FIG. 4 is a top view of the multilayer capacitor 10 according to the embodiment. Since the end electrodes 30 and 31 can be formed in the longitudinal direction of the capacitor, the risk of short circuit during solder mounting is low, and the size can be sufficiently reduced.
【0029】以上説明したように、実施例に係る積層コ
ンデンサ10にあっては、端部電極30と、これに接続
される内部電極23、25との接続方法は通常の積層チ
ップコンデンサと同様であるが、端部電極30に接続さ
れる内部電極23、25にはそれぞれくり抜き部23
a、25aが形成され、このくり抜き部23a、25a
及び誘電体板11〜16を貫通する柱状接続部材35〜
37により他の内部電極21、22、24、26、27
が互いに接続されており、これらのうち内部電極21、
27はそれぞれ端部電極31と電気的に接続されてい
る。しかもくり抜き部23a、25aが端部電極30近
傍の一端部に形成されることにより、内部電極22、2
4、26に流れる電流の向きは内部電極23、25に流
れる電流の向きと180。反転されることとなる。As described above, in the multilayer capacitor 10 according to the embodiment, the method of connecting the end electrodes 30 and the internal electrodes 23 and 25 connected to the end electrodes 30 is the same as that of a normal multilayer chip capacitor. However, the internal electrodes 23 and 25 connected to the end electrodes 30 have hollow portions 23, respectively.
a and 25a are formed, and the hollow portions 23a and 25a are formed.
And the columnar connecting members 35 to penetrate the dielectric plates 11 to 16.
Other internal electrodes 21, 22, 24, 26, 27 by 37
Are connected to each other, of which the internal electrodes 21,
Each of the electrodes 27 is electrically connected to the end electrode 31. Moreover, the hollow portions 23a, 25a are formed at one end portion in the vicinity of the end electrode 30, so that the internal electrodes 22, 2
The direction of the current flowing through the electrodes 4 and 26 is 180 with the direction of the current flowing through the internal electrodes 23 and 25. It will be reversed.
【0030】さらに内部電極21は、内部電極22と隣
接するよう形成されるため、積層コンデンサ全体の電流
の方向をそれぞれ逆向き平行とすることが可能となる。
これにより、寄生インダクタンスの小さな積層コンデン
サを得ることが可能となる。Further, since the internal electrode 21 is formed so as to be adjacent to the internal electrode 22, it is possible to make the directions of the currents of the entire multilayer capacitor in opposite directions and in parallel.
This makes it possible to obtain a multilayer capacitor having a small parasitic inductance.
【0031】[0031]
【発明の効果】以上詳述したように本発明に係る積層コ
ンデンサにあっては、誘電体と内部電極とが交互に複数
層積み重ねられた積層コンデンサにおいて、同極性とな
る一方の内部電極群が端部電極に直接的に接続される一
方、他方の内部電極群が前記端部電極近傍のこれら内部
電極の一端部側において柱状接続部材により互いに接続
されているので、内部電極に流れる電流の向きをそれぞ
れが相殺する方向に形成することができる。これによ
り、高速、高集積半導体チップ及びモジュール用の積層
コンデンサとして、ショートが発生しにくく、大容量を
有しながら寄生インダクタンスの小さいものを提供する
ことができる。As described above in detail, in the multilayer capacitor according to the present invention, in the multilayer capacitor in which a plurality of dielectrics and internal electrodes are alternately stacked, one internal electrode group having the same polarity is used. While being directly connected to the end electrodes, the other internal electrode group is connected to each other by the columnar connecting member on one end side of these internal electrodes in the vicinity of the end electrodes. Can be formed so that they cancel each other out. As a result, it is possible to provide a multilayer capacitor for high-speed, highly integrated semiconductor chips and modules that is less likely to cause a short circuit and has a large capacitance and a small parasitic inductance.
【図1】本発明に係る積層コンデンサの実施例を示す模
式的縦断面図である。FIG. 1 is a schematic vertical sectional view showing an embodiment of a multilayer capacitor according to the present invention.
【図2】実施例に係る積層コンデンサの模式的分解斜視
図である。FIG. 2 is a schematic exploded perspective view of a multilayer capacitor according to an example.
【図3】(a)及び(b)は実施例に係る積層コンデン
サにおいて、隣接する2つの内部電極を流れる電流の方
向を示した模式図である。3A and 3B are schematic diagrams showing directions of currents flowing through two adjacent internal electrodes in the multilayer capacitor according to the example.
【図4】実施例に係る積層コンデンサの上面図である。FIG. 4 is a top view of a multilayer capacitor according to an example.
【図5】従来のチップ型積層セラミックコンデンサを示
した部分断面斜視図である。FIG. 5 is a partial cross-sectional perspective view showing a conventional chip type monolithic ceramic capacitor.
【図6】チップ型積層セラミックコンデンサの回路構成
を示した等価回路図である。FIG. 6 is an equivalent circuit diagram showing a circuit configuration of a chip type multilayer ceramic capacitor.
【図7】従来のチップ型積層セラミックコンデンサにお
けるインピーダンス|Z|の周波数特性を示したグラフ
である。FIG. 7 is a graph showing frequency characteristics of impedance | Z | in a conventional chip type multilayer ceramic capacitor.
【図8】従来の積層コンデンサの模式的縦断面図であ
る。FIG. 8 is a schematic vertical sectional view of a conventional multilayer capacitor.
【図9】従来例に係る積層セラミックコンデンサの上面
図である。FIG. 9 is a top view of a monolithic ceramic capacitor according to a conventional example.
【図10】積層セラミックコンデンサの積層体部分を分
解して示した斜視図である。FIG. 10 is an exploded perspective view showing a laminated body portion of the laminated ceramic capacitor.
【図11】積層セラミックコンデンサの内部電極の方向
付け順序を示した図である。FIG. 11 is a diagram showing the order in which the internal electrodes of the monolithic ceramic capacitor are oriented.
【図12】積層セラミックコンデンサの端部電極間距離
を広くした場合の内部電極の方向付け順序を示した図で
ある。FIG. 12 is a diagram showing the order in which the internal electrodes are oriented when the distance between the end electrodes of the multilayer ceramic capacitor is widened.
【図13】別の従来例に係る積層セラミックコンデンサ
の内部電極を流れる電流の方向を示した模式図である。FIG. 13 is a schematic diagram showing a direction of a current flowing through an internal electrode of a laminated ceramic capacitor according to another conventional example.
10 積層コンデンサ 11〜17、32 誘電体 21〜27 内部電極 30、31 端部電極 35〜37 柱状接続部材 10 Multilayer Capacitors 11-17, 32 Dielectrics 21-27 Internal Electrodes 30, 31 End Electrodes 35-37 Columnar Connection Members
Claims (1)
重ねられた積層コンデンサにおいて、同極性となる一方
の内部電極群が端部電極に直接的に接続される一方、他
方の内部電極群が前記端部電極近傍のこれら内部電極の
一端部側において柱状接続部材により互いに接続されて
いることを特徴とする積層コンデンサ。1. In a multilayer capacitor in which a plurality of dielectric layers and internal electrodes are alternately stacked, one internal electrode group having the same polarity is directly connected to an end electrode and the other internal electrode group. Is connected to each other by a columnar connecting member on one end side of these internal electrodes near the end electrodes.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP18816894A JPH0855758A (en) | 1994-08-10 | 1994-08-10 | Multilayer capacitor |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP18816894A JPH0855758A (en) | 1994-08-10 | 1994-08-10 | Multilayer capacitor |
Publications (1)
Publication Number | Publication Date |
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JPH0855758A true JPH0855758A (en) | 1996-02-27 |
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ID=16218948
Family Applications (1)
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JP18816894A Pending JPH0855758A (en) | 1994-08-10 | 1994-08-10 | Multilayer capacitor |
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JP (1) | JPH0855758A (en) |
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