JPH0854481A

JPH0854481A - 時間間隔測定装置

Info

Publication number: JPH0854481A
Application number: JP21050594A
Authority: JP
Inventors: Yasuo Furukawa; 靖夫古川
Original assignee: Advantest Corp
Current assignee: Advantest Corp
Priority date: 1994-08-10
Filing date: 1994-08-10
Publication date: 1996-02-27
Anticipated expiration: 2019-11-24
Also published as: JP3592376B2

Abstract

(57)【要約】【目的】本発明は、基準クロック７０時間以下の分解
能の時間間隔を測定可能とする時間間隔測定装置を目的
とする。【構成】周期時間Ｔtを可変できる基準クロック７１
源を設けて、被測定時間間隔のスタートからストップま
でのレベル信号５６を出力する入力整形制御部１０を設
け、単位遅延素子２２とフリップ・フロップ２４とで構
成する複数の単位遅延検出部２０ｎを直列に接続し、前
記レベル信号５６が通過する単位遅延素子２２の出力端
のレベル信号を検出しラッチ出力する複数の単位遅延検
出部２０ｎを設け、単位遅延検出部２０ｎからのラッチ
信号２４Ｑｎの順列データの中からデータの遷移位置を
エンコードして出力するエンコーダ部３０を設け、基準
クロック単位の数をカウントするクロック時間計数部４
２を設け、エンコードデータ３３ａの並びから、周期時
間Ｔt未満の時間を演算し、３分割された測定値を加算
して出力する演算処理部４４を設ける構成。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、高精度のパルス信号
が必要とされる分野で、パルス信号のパルス幅測定や、
パルス発生周期測定や、２パルス間の時間間隔測定や、
これらの平均値を、高分解能で測定する装置に関する。

【０００２】

【従来の技術】従来技術の例としては、高周波の基準ク
ロックを使用したパルス信号の各種時間間隔を測定する
場合がある。これについて、図５と図６を参照して説明
する。本回路の構成は、図５に示すように、基準クロッ
ク７０

【０００３】基準クロック７０は、回路で実現可能な高
周波クロックであり、各時間測定の分解能を決めてい
て、例えば１ＧＨｚのクロックを使用する。この場合で
は、最小分解能１ｎｓの基準時間となる。この基準クロ
ックをゲート制御部５０と計数部６０に供給している。

【０００４】計数部６０は、イネーブル信号６４の入力
がイネーブルの間、基準クロック７０のクロック数を計
数するカウンタであり、例えば２４ビット長のカウンタ
であり高速のＥＣＬデバイス等で構成している。計数部
６０は、ＲＳＴ信号６６を受けてカウント値を初期化ク
リアしておく。計数部６０は、イネーブル信号６４入力
を受けて、カウントを開始／停止する。計数結果のデー
タ６２は、所望により外部から読み出される。

【０００５】ゲート制御部５０は、外部からの測定条件
選択信号５９を受けて、各種測定モードで被測定入力パ
ルス信号５１、５４、５５を測定する。即ち、測定条件
選択信号５９により、パルス信号のパルス幅測定、
パルス発生周期測定、２パルス間の時間間隔測定、
繰り返し入力パルス信号の平均パルス幅測定、平均パ
ルス発生周期測定、２パルス間の平均時間間隔測定の
測定モードに切り替える。第１のパルス幅測定の場合
は、入力信号５１のハイレベル（あるいはローレベル）
の時間を測定する。図６に示す入力信号５１ｂの例のよ
うに、入力信号がハイレベル状態の期間、計数部６０は
イネーブル信号６４をハイレベルで出力する。この期間
のパルス６１を計数させる。これらの動作は、基準クロ
ック７０に同期して動作させている。第２のパルス発生
周期測定の場合は、入力信号５１の２回の立ち上がり
（あるいは立ち下がり）の時間を測定する。図６に示す
入力信号５１ａの例のように、入力信号の最初の立ち上
がりエッジでイネーブル信号６４出力をハイレベルにセ
ットし、次の入力信号の最初の立ち上がりエッジでイネ
ーブル信号６４出力をクリアする。このイネーブル信号
６４のハイレベル期間を計数することでパルス発生周期
を測定する。第３の２パルス間の時間間隔測定の場合
は、２つの入力信号間のパルス間隔を測定する。図６に
示す入力信号５４ａ、５５ａの例のように、一方の入力
信号５４ａの立ち上がり（あるいは立ち下がり）エッジ
でイネーブル信号６４出力をハイレベルにセットし、他
方の入力信号５５ａの立ち上がりエッジでイネーブル信
号６４出力をクリアする。このイネーブル信号６４のハ
イレベル期間を計数する。第４の繰り返し入力パルス信
号の平均パルス幅測定の場合は、上記第１の測定をＮ回
連続して測定する測定形態である。この場合は、ゲート
制御部５０内に、繰り返し回数を計数する為のダウンカ
ウンタ４８を設けて、初期状態としてＮ値をこのダウン
カウンタ４８にプリセットしてから測定を開始する。測
定中にイネーブル信号６４出力は、繰り返しハイ／ロー
状態を繰り返すのでこの回数をダウンカウンタ４８で計
数してゼロを検出したら測定を終了する。この結果、計
数部６０のカウント値は、Ｎ倍のカウント値が得られ、
これから入力パルス信号のパルス幅の平均値を求めるこ
とができる。第５の平均パルス発生周期測定の場合は、
上記第２の測定をＮ回連続して測定する測定形態であ
り、第４の場合と同様にして測定される。第６の２パル
ス間の平均時間間隔測定の場合は、上記第３の測定をＮ
回連続して測定する測定形態であり、第４の場合と同様
にして測定される。

【０００６】

【発明が解決しようとする課題】上記説明のように構成
している為に、基準クロック７０の分解能以下の時間に
ついては測定出来ないという欠点がある。また、基準ク
ロック７０の周波数を上げて分解能を上げようとする
と、更に超高速のデバイスを使用する必要がある。ま
た、回路部品間の実装上の距離の制限があり、配線パタ
ーンの伝播遅延により、超高周波クロックを同期して動
作させるには、自ずと限界があり、実用上困難となって
いる。

【０００７】そこで、本発明が解決しようとする課題
は、基準クロック７０時間以下の分解能の時間間隔も測
定可能な時間間隔測定装置を実現することを目的とす
る。

【０００８】

【課題を解決する為の手段】上記課題を解決するため
に、第１の解決手段としては、周期時間Ｔtを任意に可
変できる基準クロック７１源を設け、被測定入力信号５
１、５４、５５を受けて、被測定時間間隔のスタートか
らストップまでのレベル信号５６を出力する入力整形制
御部１０を設け、単位遅延素子２２とフリップ・フロッ
プ２４とで構成する複数の単位遅延検出部２０ａ〜２０
ｎを直列に接続し、前記レベル信号５６が通過する単位
遅延素子２２の出力端のレベル信号を検出しラッチ出力
する、複数の単位遅延検出部２０ａ〜２０ｎを設け、単
位遅延検出部２０ａ〜２０ｎからのラッチ信号２４Ｑａ
〜２４Ｑｎの順列データの中からデータの遷移位置をエ
ンコードして出力するエンコーダ部３０を設け、基準ク
ロックＴclk単位の時間数をカウントするクロック時間
計数部４２を設け、エンコードデータ３３ａ、３７ａの
並びのデータから、周期時間Ｔt未満の時間を計算し、
クロック時間計数部４２からのデータを加算して全体の
時間間隔を出力する演算処理部４４を設ける構成手段に
する。この場合では、被測定時間間隔のスタートからス
トップまでの期間を受けて、このスタートからストップ
までの期間Ｔmeasのレベル信号により、測定する手段と
している。

【０００９】また、第２の解決手段の構成としては、周
期時間Ｔtを任意に可変できる基準クロック７１源を設
け、被測定入力信号５１、５４、５５を受けて、スター
トパルスＰsttと、ストップパルスＰstpを発生する入力
整形制御部１０を設け、単位遅延素子２２とフリップ・
フロップ２４とで構成する複数の単位遅延検出部２０ａ
〜２０ｎを直列に接続し、スタートパルスＰsttあるい
はストップパルスＰstpが通過する単位遅延素子２２の
出力端のレベル信号を検出しラッチ出力する、複数の単
位遅延検出部２０ａ〜２０ｎを設け、単位遅延検出部２
０ａ〜２０ｎからのラッチ信号２４Ｑａ〜２４Ｑｎの順
列データの中からデータの遷移位置をエンコードして出
力するエンコーダ部３０を設け、基準クロックＴclk単
位の時間数をカウントするクロック時間計数部４２を設
け、エンコードデータ３３ａ、３７ａの並びのデータか
ら、周期時間Ｔt未満の時間を計算し、クロック時間計
数部４２からのデータを加算して全体の時間間隔を出力
する演算処理部４４を設ける構成手段にする。この場合
では、被測定時間間隔のスタートからストップまでの期
間を受けて、スタートパルス／ストップパルスの２つの
パルスにより測定する手段としている。

【００１０】上記構成手段に追加して、基準クロックＴ
clkに同期して、エンコーダ部３０からのエンコードデ
ータ３３ａ、３７ａの保存と、クロック時間計数部４２
からの計数値Ｔcountデータを保存するデータ記録部４
０を設ける構成手段がある。この場合では、演算処理部
４４は、時間間隔の測定が完了した後で、保存されてい
るデータを読み出して演算する手段で良い。

【００１１】また、エンコーダ部３０としては、第１遷
移エンコーダ部３１と、第２遷移エンコーダ部３５の２
組のエンコーダを有して、単位遅延検出部２０ａ〜２０
ｎからのラッチ信号２４Ｑａ〜２４Ｑｎの順列データの
中から２箇所の遷移位置を同時に検出し、エンコードし
て出力するエンコーダ部３０を設ける構成手段がある。
この場合では、エンコーダ部３０は、同時に立ち上が
り、立ち下がりの両エッジ位置を検出する手段を実現で
きる。

【００１２】

【作用】周期時間Ｔtを任意に可変できる基準クロック
７１は、Ｔt＝ｋ×Ｔd＋ΔＴの関係が成り立つように設
定することでΔＴ時間の分解能に設定する作用をする。
単位遅延検出部２０ａ〜２０ｎとエンコーダ部３０は、
基準クロックＴclk未満の端数時間を、複数個の順列デ
ータとして検出する作用がある。また、このエンコーダ
部３０は、多数ビットの入力信号をバイナリ信号に変換
することでデータ記録部４０へのデータ長を少なくする
作用がある。データ記録部４０は、基準クロックＴclk
に同期して、連続したエンコーダ部３０からのエンコー
ドデータ３３ａ／３７ａを保存する作用がある。また、
クロック時間計数部４２からの計数値Ｔcountデータを
保存する作用がある。クロック時間計数部４２は、基準
クロックＴclk単位の時間数をカウントすることで、長
い時間間隔も測定可能にする働きがある。

【００１３】演算処理部４４は、基準クロック未満の時
間Ｔstt／Ｔstpは、エンコードデータ３３ａ／３７ａの
並びのデータを受けて、Ｔx＝初回のエンコード値ＤＬ
Ｙ0＋（データ変化点Ｄposの位置−１）／分解能倍率
Ｑ、として求める働きがある。また、これから、図４に
示すように、３つの区間に分割された測定値から、Ｔto
tal＝Ｔstt＋（Ｔt−Ｔstp）＋Ｔcount×Ｔtの計算によ
り全体の時間間隔が求める作用がある。エンコーダ部３
０に、第１遷移エンコーダ部３１と、第２遷移エンコー
ダ部３５を独立した２系統の回路を設けた場合では、全
遅延時間Ｔdlyよりも短い時間間隔の測定も可能として
いる。即ち、同時に立ち上がり、立ち下がりの両エッジ
位置を検出する作用がある。本構成により、被測定信号
の時間間隔を、基準クロック７１の周期時間Ｔtよりも
小さなΔＴ時間の高分解能の時間間隔で測定する働きが
得られる。また、最小ΔＴ時間の時間間隔測定から、全
遅延時間Ｔdlyを超える任意の時間間隔に至るまでの時
間間隔の測定機能が得られる。

【００１４】

【実施例】本発明の実施例は、多数の単位遅延素子を直
列接続して、全遅延時間を基準クロックのＮ倍以上設
け、この単位遅延素子毎にラッチ回路を設け、データの
遷移位置情報から基準クロックの１／Ｎの分解能で時間
間隔を測定する場合である。これについて、図１と図２
と図３を参照して説明する。構成は、図１に示すよう
に、基準クロック（Ｔclk）７１と、入力整形制御部１
０と、Ｍ個の単位遅延検出部２０ａ〜２０ｎと、エンコ
ーダ部３０と、クロック時間計数部４２と、データ記録
部４０と、演算処理部４４とで構成している。

【００１５】基準クロック７１は、周期時間Ｔtを任意
に可変できる基準クロック源であり、外部からの周期時
間設定パラメータにより、所望の周期時間Ｔtを発生す
る。これは、例えばシンセサイザによる発振源である。
この基準クロックの周期時間Ｔtと、単位遅延素子２２
ｎの遅延時間との関係を、後述するＴt＝ｋ×Ｔd＋ΔＴ
の関係が成り立つように、設定できるようにする為のも
のである。

【００１６】単位遅延検出部２０ａ〜２０ｎは、ゲート
を利用した微少な単位遅延素子２２ａ〜２２ｎと、Ｄ型
ＦＦ（フリップ・フロップ）２４ａ〜２４ｎとで構成し
ている。単位遅延素子２２ａ〜２２ｎは、最小遅延時間
を得る為の微少遅延素子である為、なるべく伝播遅延の
小さい高速のバッファゲート等を使用する。この遅延素
子をゲートアレー内で形成する場合は、伝播遅延の小さ
いバッファ／ＯＲ／ＡＮＤゲートセルを使用する。Ｄ型
ＦＦ２４ａ〜２４ｎのクロック端には、基準クロック７
１が供給されている。また、Ｄ型ＦＦ２４ａ〜２４ｎの
出力状態は、測定開始前に、リセット信号５８により初
期化クリア状態にある。そして、単位遅延素子２２ｎの
出力端のハイレベル信号を受けて、基準クロックでラッ
チして出力する。このラッチ信号２４Ｑａ〜２４Ｑｎを
エンコーダ部３０に供給する。この単位遅延検出部２０
ｎは、単位遅延時間Ｔdの単位時間情報をラッチするも
のであり、初段の単位遅延検出部２０ａは、入力整形制
御部１０からの被測定信号５６を受けて、単位遅延素子
２２ａの単位遅延時間Ｔdを通過した後、Ｄ型ＦＦ２４
ａのデータ入力端と、次段の単位遅延素子２２ｂに供給
している。各単位遅延素子２２ａ〜２２ｎを直列接続し
ている為に、全遅延時間は、Ｔdly＝Ｍ×Ｔdの遅延時間
となっている。ここで、各々の単位遅延素子２２ａ〜２
２ｎの遅延時間は、各々ほぼ同一の単位遅延時間Ｔdで
あるものとする。

【００１７】エンコーダ部３０は、図２に示すように、
第１遷移エンコーダ部３１と、第２遷移エンコーダ部３
５の２組のエンコーダを有していて、第１遷移エンコー
ダ部３１は、入力ラッチ信号２４Ｑａ〜２４Ｑｎの順列
データの中から立ち上がり位置を検出し、エンコードし
て出力するものであり、第２遷移エンコーダ部３５は、
入力ラッチ信号２４Ｑａ〜２４Ｑｎの順列データの中か
ら立ち下がり位置を検出し、エンコードして出力するも
のである。位置の検出信号がない場合は、０値を出力す
る。第１遷移エンコーダ部３１は、第１エンコーダ３２
と、第１ＦＦ３３とで構成している。第１エンコーダ３
２は、単位遅延検出部２０ａ〜２０ｎからのラッチ信号
２４Ｑａ〜２４Ｑｎの順列データを受けて、この順列デ
ータの中から立ち上がり遷移位置を検出し、この位置情
報をバイナリデータにエンコード変換した後、ＦＦ３３
に供給する。ＦＦ３３は、このバイナリ信号を、基準ク
ロック７１に同期してラッチしたエンコードデータ３３
ａをデータ記録部４０に供給する。例えば、単位遅延検
出部の個数がＭ＝２５５の場合では、出力本数は８ビッ
トのバイナリ信号に変換される。第２遷移エンコーダ部
３５は、第２エンコーダ３６と、第２ＦＦ３７とで構成
している。前記説明と同様にして、第２エンコーダ３６
は、順列データの中から立ち下がり遷移位置を検出し、
この位置情報をバイナリデータにエンコード変換した
後、ＦＦ３７に供給する。ＦＦ３７は、このバイナリ信
号を、基準クロック７１に同期してラッチしたエンコー
ドデータ３７ａをデータ記録部４０に供給する。このよ
うに、第１遷移エンコーダ部３１と、第２遷移エンコー
ダ部３５を独立した２系統の回路を設けることにより、
全遅延時間Ｔdlyよりも短い時間間隔の測定も可能とし
ている。即ち、同時に立ち上がり、立ち下がりの両エッ
ジ位置を検出して、データ記録部４０に供給することで
可能となる。

【００１８】入力整形制御部１０は、図１に示すよう
に、測定条件選択信号５９の測定モードに応じて、被測
定入力パルス信号５１、５４、５５を選択的に受けて、
被測定時間間隔のスタートからストップまでの期間Ｔme
asのハイレベル信号として被測定レベル信号５６を遅延
素子２２ａに供給する。このスタート／ストップの生成
は、従来説明と同様に、測定モード、即ち、パルス幅
測定、パルス発生周期測定、２パルス間の時間間隔
測定、に対応して生成する。

【００１９】クロック時間計数部４２は、入力整形制御
部１０からのカウントイネーブル信号２５ａを受けて、
スタート／ストップ期間の中で、図４に示すように、基
準クロック単位の整数倍の時間区間Ｔcount×Ｔtのみを
測定するカウンタである。入力整形制御部１０には、こ
の為のイネーブルＦＦ２５が設けてある。このイネーブ
ルＦＦ２５は、図４に示すカウントイネーブル信号２５
ａのように、スタートのタイミングで、基準クロックに
同期してセットされ、その後、ストップのタイミングで
直ちにクリアされる。この計数値Ｔcountは、データ記
録部４０に供給し記録する。

【００２０】データ記録部４０は、上記説明の、エンコ
ーダ部３０からのエンコードデータ３３ａと、エンコー
ドデータ３７ａと、クロック時間計数部４２からの計数
値Ｔcountのデータを受けて、基準クロックＴclkに同期
して書き込み保存する。

【００２１】演算処理部４４は、時間間隔の測定が完了
した後で、データ記録部４０に保存されているデータを
読み出して全体の時間間隔Ｔtotalを演算する。エンコ
ードデータ３３ａ、３７ａの並びの中で、後述する、基
準クロック未満の時間Ｔstt／Ｔstpは、Ｔx＝初回のエ
ンコード値ＤＬＹ0＋（データ変化点Ｄposの位置−１）
／分解能倍率Ｑ、として求められる。これから、図４に
示すように、Ｔtotal＝Ｔstt＋（Ｔt−Ｔstp）＋Ｔcoun
t×Ｔtの計算により求める。このように、時間間隔の測
定手段は、３つの区間に分割して測定し、後で加算する
手段で実現している。第１の区間Ｔsttの測定は、スタ
ート信号と基準クロックＴclkとの時間差を測定し、第
２の区間Ｔcountの測定は、基準クロック時間の整数倍
の時間数を測定し、第３の区間Ｔendの測定は、ストッ
プ信号と基準クロックＴclkとの時間差Ｔstpを測定し、
後で演算により、Ｔend＝Ｔclk−Ｔstpにより求める。

【００２２】ここで、単位遅延検出部２０ａ〜２０ｎに
よる時間間隔測定原理について、図３を参照して以下に
動作説明する。基準クロックの周期時間Ｔtと、単位遅
延素子２２ｎの関係は、Ｔt＝ｋ×Ｔd＋ΔＴの関係が成
り立つように、予め周期時間Ｔtが設定されているもの
と仮定する。そして全単位遅延素子２２ｎの全遅延時間
Ｔdlyは、Ｔdly＞Ｔt×（Ｔd／ΔＴ）＝Ｔt×Ｑを設け
ておく。ここで（Ｔd／ΔＴ）を分解能倍率Ｑとする。
これによって、測定分解能はΔＴとして測定できる。こ
こで、ｋは整数値である。ここで、以後の説明を容易と
する為に、数値例を与える。Ｔt＝１０ｎｓとし、Ｔd＝
１．０ｎｓとし、ｋ＝１０とし、分解能倍率Ｑ＝１０倍
とするとき、Ｔdly＞Ｔt×（Ｔd／ΔＴ）＝１００ｎｓ
を設ける。これにより分解能ΔＴ＝０．１ｎｓが得られ
る。

【００２３】この全遅延時間Ｔdlyを周期時間Ｔtの１０
倍設けることにより、測定分解能がΔＴ＝０．１ｎｓで
得られることの例について以下に説明する。被測定信号
Ｔsttと基準クロックとの間隔の第１の例として、図３
のエンコード値１１０に示すように、基準クロック位置
からの被測定時間間隔Ｔxが５．９ｎｓの位置にある場
合で説明する。この場合は、単位遅延時間Ｔdの整数倍
５と、端数時間０．９ｎｓがある場合である。データ記
録部４０には、基準クロックＴclk毎にエンコードデー
タ３３ａの並びとして保存されている。初回の基準クロ
ックによるエンコード値から１０回目のエンコード値迄
を順に記すと、図３のエンコード値１１０に示すよう
に、５、１６、２６、３６、４６、５６、６６、７６、
８６、９６の順にデータ記録部４０に保存されている。
ここで初回のエンコード値５をＤＬＹ0とする。このエ
ンコード値の場合は、２回目の値が本来１５値のところ
が１６値になっている。ここがデータ変化点Ｄposであ
る。これは、単位遅延素子２２ｎの方が、端数時間０．
９ｎｓを有しているので、これに、１回のΔＴ時間を加
算すると、０．９ｎｓ＋ΔＴ×１＝１ｎｓとなり、これ
は単位遅延時間Ｔdであるから、＋１段先の単位遅延値
として１５＋１＝１６として検出されている。これか
ら、端数時間は、０．９ｎｓであることが容易に求めら
れる。

【００２４】次に、被測定信号Ｔsttと基準クロックと
の間隔の第２の例として、図３のエンコード値１２０に
示すように、基準クロック位置からの被測定時間間隔Ｔ
xが５．７ｎｓの位置ある場合で説明する。この場合
は、単位遅延時間Ｔdの整数倍５と、端数時間０．７ｎ
ｓがある場合である。この場合も同様にエンコード値を
順に記すと、５、１５、２５、３６、４６、５６、６
６、７６、８６、９６となる。このエンコード値の場合
は、４回目の値が本来３５値のところが３６値になって
いる。ここがデータ変化点Ｄposである。これは、単位
遅延素子２２ｎの方が、端数時間０．７ｎｓを有してい
るので、これに、３回のΔＴ時間を加算すると、０．７
ｎｓ＋ΔＴ×３＝１ｎｓとなり、これは単位遅延時間Ｔ
dであるから、＋１段先の単位遅延値３５＋１＝３６と
して検出されている。これから、端数時間は、０．７ｎ
ｓであることが容易に求められる。

【００２５】上記２例の説明のように、ここの数値例で
は、基準クロック周期時間Ｔtの１０倍以上の全遅延時
間Ｔdlyを設けることで、データ記録部４０に保存され
ているデータを読み出し、データ変化点Ｄposの位置か
ら、測定分解能としてΔＴ＝０．１ｎｓの分解能で測定
結果が得られることがわかる。これから、被測定信号Ｔ
sttと基準クロック間の時間Ｔxは、Ｔx＝初回のエンコ
ード値ＤＬＹ0＋（データ変化点Ｄposの位置−１）／分
解能倍率Ｑとして求められる。このように、分解能ΔＴ
時間を基準クロック７１である周期時間Ｔtよりも小さ
な所望の時間値とすることで、容易に高分解能の時間間
隔測定が可能となる。

【００２６】上記実施例の説明では、被測定レベル信号
５６は、被測定時間間隔のスタートからストップまでの
期間Ｔmeasのハイレベル信号として説明していたが、こ
のハイレベル信号の代わりに、スタート／ストップ信号
を受けて、単位パルス幅のスタートパルス／ストップパ
ルスの２つのパルス生成して、この２者のパルスを単位
遅延検出部２０ａの遅延素子２２ａに供給し、この２者
の通過位置を検出し、エンコードしてデータ記録部４０
に保存する手段としても良く、同様にして実施できる。

【００２７】また、上記実施例の説明では、エンコーダ
部３０に、第１遷移エンコーダ部３１と、第２遷移エン
コーダ部３５の２系統の回路を設ける場合で説明してい
たが、全遅延時間Ｔdlyを超える長い時間間隔の測定の
みの場合であれば、１つの遷移エンコーダ部を設け、立
ち上がり／立ち下がりの両方を検出する手段とした構成
手段でも適用でき、同様にして実施可能である。

【００２８】また、上記実施例の説明では、データ記録
部４０を設けて、このメモリに一旦保存した後、読み出
して演算処理部４４で全体の時間間隔Ｔtotalを計算し
て求めるとして説明していたが、このデータ記録部４０
を削除して、直接演算処理部４４で全体の時間間隔Ｔto
talを計算実現する構成手段としても良く、同様にして
実施できる。

【００２９】

【発明の効果】本発明は、以上説明したように構成され
ているので、下記に記載されるような効果を奏する。本
構成により、被測定信号の時間間隔を、基準クロック７
１の周期時間Ｔtよりも小さな分解能ΔＴ時間の時間間
隔で測定できる効果が得られる。また、最小ΔＴ時間の
時間間隔測定から、全遅延時間Ｔdlyを超える任意の時
間間隔に至るまでの時間間隔を測定できる効果が得られ
る。周期時間Ｔtを任意に可変できる基準クロック７１
は、Ｔt＝ｋ×Ｔd＋ΔＴの関係が成り立つように設定す
る効果がある。単位遅延検出部２０ａ〜２０ｎとエンコ
ーダ部３０によって、基準クロックＴclk未満の端数時
間を、複数個の順列データとして検出する効果がある。
データ記録部４０は、上記説明の、クロック時間計数部
４２からの計数値Ｔcountのデータと、エンコーダ部３
０からのエンコードデータ３３ａ／３７ａを受けて、基
準クロックＴclkに同期し、連続して保存する効果があ
る。クロック時間計数部４２は、基準クロックＴclk単
位の時間数をカウントすることで、長い時間間隔を測定
できる効果がある。演算処理部４４は、３つの区間に分
割された測定値から、Ｔtotal＝Ｔstt＋（Ｔt−Ｔstp）
＋Ｔcount×Ｔtの計算により全体の時間間隔Ｔtotalを
加算することで、被測定信号の時間間隔が求められる効
果がある。

【００３０】

【図面の簡単な説明】

【図１】本発明の、時間間隔測定の構成ブロック図例で
ある。

【図２】本発明の、エンコーダ部３０の内部構成とし
て、第１／第２遷移エンコーダ部の２系統を有する場合
の構成ブロック図例である。

【図３】本発明の、単位遅延検出部２０ａ〜２０ｎによ
る時間間隔測定原理を説明するタイミング図である。

【図４】本発明の、３つに分割して時間間隔の測定を説
明するタイミング図である。

【図５】従来の、時間間隔測定の構成図である。

【図６】従来の、各種測定モードでの時間間隔測定を説
明するタイミング図である。

【符号の説明】

１０入力整形制御部２０ａ、２０ｎ単位遅延検出部２２、２２ｎ、２２ｂ単位遅延素子２２ａ遅延素子２４、２４ａフリップ・フロップ２４Ｑａ、２４Ｑｎラッチ信号２４ａ、２４ｎＤ型ＦＦ２５ａカウントイネーブル信号２５イネーブルＦＦ３０エンコーダ部３１第１遷移エンコーダ部３２第１エンコーダ３３ａ、３７ａエンコードデータ３３、３７ＦＦ３５第２遷移エンコーダ部３６第２エンコーダ４０データ記録部４２クロック時間計数部４４演算処理部４８ダウンカウンタ５０ゲート制御部５１、５４、５５被測定入力パルス信号５１ｂ、５１ａ、５４ａ、５５ａ、５６入力信号５８リセット信号５９測定条件選択信号６０計数部６１パルス６２データ６４イネーブル信号６６ＲＳＴ信号７０、７１基準クロック（Ｔclk）１１０、１２０エンコード値Ｔt 周期時間Ｐstt スタートパルスＰstp ストップパルスＰref 起点パルスＴtotal 全体の時間間隔Ｔcount 計数値Ｔstt、Ｔstp、Ｔend 区間Ｔmeas 期間 ΔＴ分解能

Claims

【特許請求の範囲】

【請求項１】基準クロック（７１）の周期時間（Ｔ
t）よりも小さな分解能で、被測定入力信号（５１、５
４、５５）の時間間隔の測定において、周期時間（Ｔt）を任意に可変できる基準クロック（７
１）源を設け、被測定入力信号（５１、５４、５５）を受けて、被測定
時間間隔のスタートからストップまでのレベル信号（５
６）を出力する入力整形制御部（１０）を設け、単位遅延素子（２２）とフリップ・フロップ（２４）と
で構成する複数の単位遅延検出部（２０ａ〜２０ｎ）を
直列に接続し、前記レベル信号（５６）が通過する単位
遅延素子（２２）の出力端のレベル信号を検出しラッチ
出力する、複数の単位遅延検出部（２０ａ〜２０ｎ）を
設け、単位遅延検出部（２０ａ〜２０ｎ）からのラッチ信号
（２４Ｑａ〜２４Ｑｎ）の順列データの中からデータの
遷移位置をエンコードして出力するエンコーダ部（３
０）を設け、基準クロック（Ｔclk）単位の時間数をカウントするク
ロック時間計数部（４２）を設け、エンコードデータ（３３ａ、３７ａ）の並びのデータか
ら、周期時間（Ｔt）未満の時間を計算し、クロック時
間計数部（４２）からのデータを加算して全体の時間間
隔を出力する演算処理部（４４）を設け、以上を具備していることを特徴とした時間間隔測定装
置。
【請求項２】基準クロック（７１）の周期時間（Ｔ
t）よりも小さな分解能で、被測定入力信号（５１、５
４、５５）の時間間隔の測定において、周期時間（Ｔt）を任意に可変できる基準クロック（７
１）源を設け、被測定入力信号（５１、５４、５５）を受けて、スター
トパルス（Ｐstt）と、ストップパルス（Ｐstp）を発生
する入力整形制御部（１０）を設け、単位遅延素子（２２）とフリップ・フロップ（２４）と
で構成する複数の単位遅延検出部（２０ａ〜２０ｎ）を
直列に接続し、スタートパルス（Ｐstt）あるいはスト
ップパルス（Ｐstp）が通過する単位遅延素子（２２）
の出力端のレベル信号を検出しラッチ出力する、複数の
単位遅延検出部（２０ａ〜２０ｎ）を設け、単位遅延検出部（２０ａ〜２０ｎ）からのラッチ信号
（２４Ｑａ〜２４Ｑｎ）の順列データの中からデータの
遷移位置をエンコードして出力するエンコーダ部（３
０）を設け、基準クロック（Ｔclk）単位の時間数をカウントするク
ロック時間計数部（４２）を設け、エンコードデータ（３３ａ、３７ａ）の並びのデータか
ら、周期時間（Ｔt）未満の時間を計算し、クロック時
間計数部（４２）からのデータを加算して全体の時間間
隔を出力する演算処理部（４４）を設け、以上を具備していることを特徴とした時間間隔測定装
置。
【請求項３】請求項１あるいは請求項２記載の構成手
段に加えて、基準クロック（Ｔclk）に同期して、エンコーダ部（３
０）からのエンコードデータ（３３ａ、３７ａ）の保存
と、クロック時間計数部（４２）からの計数値（Ｔcoun
t）データを保存するデータ記録部（４０）を設け、以上を具備していることを特徴とした時間間隔測定装
置。
【請求項４】請求項１あるいは請求項２記載のエンコ
ーダ部（３０）として、第１遷移エンコーダ部（３１）と、第２遷移エンコーダ
部（３５）の２組のエンコーダを有して、単位遅延検出
部（２０ａ〜２０ｎ）からのラッチ信号（２４Ｑａ〜２
４Ｑｎ）の順列データの中から２箇所の遷移位置を同時
に検出し、エンコードして出力するエンコーダ部（３
０）を設け、以上を具備していることを特徴とした時間間隔測定装
置。