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JPH0844621A - 処理ユニット、および処理ユニット内にメモリアクセスサイクルを発生する方法 - Google Patents

処理ユニット、および処理ユニット内にメモリアクセスサイクルを発生する方法

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Publication number
JPH0844621A
JPH0844621A JP7122350A JP12235095A JPH0844621A JP H0844621 A JPH0844621 A JP H0844621A JP 7122350 A JP7122350 A JP 7122350A JP 12235095 A JP12235095 A JP 12235095A JP H0844621 A JPH0844621 A JP H0844621A
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JP
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signal
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processing unit
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JP7122350A
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Michael D Pedneau
マイケル・ディ・ペドノー
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Advanced Micro Devices Inc
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Advanced Micro Devices Inc
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Publication date
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    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
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    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
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  • Memory System (AREA)
  • Debugging And Monitoring (AREA)
  • Executing Machine-Instructions (AREA)
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Abstract

(57)【要約】 【目的】 バイトごとのデータを特定するアドレス信号
を発生し、かつアドレス指定されたバイトに対しイネー
ブルされるバイトを特定する１組のバイトイネーブル信
号をさらに発生する処理ユニットを提供する。 【構成】 バイトイネーブル信号およびアドレス信号が
メモリ制御ユニット４０４に与えられる。それにより処
理ユニット４０２は、イネーブルされるバイトの可変数
をなおも特定しながら、誤整列メモリアドレスへの１メ
モリアクセスを発生し得る。処理ユニットに与えられた
制御入力は、処理ユニットのバスコントロールユニット
４１４が誤整列アドレスへの１サイクルメモリアクセス
または２サイクルメモリアクセスを発生するかどうかを
制御する。処理ユニットは有利には、誤整列アドレスへ
の１サイクルアクセスを可能にし、それによりシステム
の性能を向上し、かつ既存のメモリシステムとの広い互
換性をさらにサポートする。

Description

【発明の詳細な説明】
【０００１】
【発明の分野】この発明は、コンピュータシステムに関
し、より特定的には、コンピュータシステム内で用いら
れるメモリアドレッシング機構および技術に関する。
【０００２】
【関連技術の説明】特に一般的なモデル８０４８６マイ
クロプロセッサに基づくコンピュータシステムは、バイ
トごとにメモリアクセスを可能にする。８０４８６に基
づくシステム内では、１バイトのデータは８ビットを含
む。モデル８０４８６のデータバスは、３２ビットの幅
を有するので、一度に合計４バイトのデータを転送する
ことが可能である。データバスに同時に転送可能な４バ
イトのデータの所与の組合せは、「倍長語」と呼ばれ
る。マイクロプロセッサからの１組のアドレス信号は、
特定のバスサイクルの間に参照されている倍長語を選択
するために用いられ、４バイトのイネーブル信号は、そ
のサイクルの間に有効であるアドレス指定された倍長語
の特定のバイトを示すために与えられる。
【０００３】図１は、典型的なモデル８０４８６に基づ
くコンピュータシステム１００の部分のブロック図を図
示する。図１のコンピュータシステム１００は、マイク
ロプロセッサ（ＣＰＵ）１０４およびシステムメモリ１
０６に結合されたメモリ制御器１０２を含む。マイクロ
プロセッサ１０４は、予め定められた命令セットを実現
する実行コア１１０と、ＬＡ［３１：２］と表記される
ローカルバスアドレス信号およびバイトイネーブル信号
ＢＥ［３：０］の発生を制御するバスコントロールユニ
ット１１２とを含む。
【０００４】システムメモリ１０６は、スタティックＲ
ＡＭまたはダイナミックＲＡＭメモリサブシステムを例
示する。メモリ制御ユニット１０２は、マイクロプロセ
ッサ１０４とシステムメモリ１０６との間のデータ、ア
ドレス、および制御信号の転送を統制する。
【０００５】内部的には、マイクロプロセッサ１０４の
実行コア１１０は、メモリアクセスサイクルの間にバイ
トごとのメモリ位置を特定するアドレス信号Ａ［３１：
０］を発生する。実行コア１１０は、１バイトのメモリ
バスサイクル、２バイトのメモリバスサイクル、または
４バイトのメモリバスサイクルを発生することができる
ので、実行コア１１０は、さらに所与のサイクルの実行
の間にアクセスされるべきバイトの数を示す、ＭＥＭＳ
ＩＺＥ［１：０］と表記されるメモリサイズ信号も発生
する。内部メモリアクセスサイクルに応答して、バスコ
ントロールユニット１１２は、ローカルバスアドレス信
号ＬＡ［３１：２］の発生を制御し、アクセスされてい
る特定の倍長語を特定する。バスコントロールユニット
１１２はさらに、２つの下位アドレス信号Ａ［１：０］
およびＭＥＭＳＩＺＥ［１：０］信号をデコードし、適
切なバイトイネーブル信号ＢＥ［３：０］を発生する。
バイトイネーブル信号ＢＥ［３：０］は、特定のメモリ
サイクルの間にイネーブルされる、特定のアドレス指定
された倍長語内のバイトを特定する。メモリ制御ユニッ
ト１０２はこれに対応して、オペレーションの間にロー
カルバスアドレス信号ＬＡ［３１：２］およびバイトイ
ネーブル信号ＢＥ［３：０］を監視し、メモリバスに適
切なアドレス制御信号を発生し、システムメモリ１０６
をアクセスする。
【０００６】図１のコンピュータシステムでは、「誤整
列メモリアクセス」をもたらす、実行コア１１０による
内部メモリ参照の発生は、コントロールユニット１１２
による２つの外部メモリサイクルを必要とする。誤整列
メモリアクセスが存在するのは、特定のシステムのメモ
リマッピングにより規定されるように、異なる連続的な
倍長語の選択されたバイトの転送を必要とする実行コア
１１０によりメモリサイクルが発生された場合である。
２つの外部メモリサイクルが、誤整列メモリアドレスに
関する命令を実行するのに必要とされるのは、バスコン
トロールユニット１１２により発生されるアドレス信号
ＬＡ［３１：２］が、一度に１倍長語しか特定できず、
バイトイネーブル信号が、アドレス指定された倍長語の
特定のバイトを特定するからである。たとえば、実行コ
ア１１０が、バイトアドレス位置００３：Ｈ（すなわち
Ａ［３１：０］＝００３：Ｈ）から始まる４バイトのデ
ータを書込む命令を受取った場合を考えてみる。図２
は、そのようなサイクルの実行の間にバスコントロール
ユニット１１２により発生される外部ローカルバスサイ
クルを図示する。図３は、システムメモリ１０６内の倍
長語の明らかな区切りを（各々の構成バイトとともに）
図示する例示的なメモリマップである。各倍長語がロー
カルバスアドレス信号ＬＡ［３１：２］に従って区切ら
れることが注目される。すなわち、ローカルバスアドレ
ス信号ＬＡ［３１：２］は、システムメモリ１０６の特
定の倍長語位置を特定する。図３のメモリマップの各行
は、別個の倍長語位置を表わし、各倍長語の別個のバイ
トを表わす４つのセクションに分けられる。各バイト位
置が、内部アドレス信号Ａ［３１：０］により間接的に
特定されるが、ローカルバスアドレス信号ＬＡ［３１：
２］により個別に特定されることができない（すなわ
ち、倍長語ＬＡ［３１：２］＝０００：Ｈのバイト３が
バイトアドレス位置Ａ［３１：０］＝００３：Ｈに対応
する）ことが注目される。
【０００７】図２および図３に図示されるように、アド
レス位置Ａ［３１：０］＝００３：Ｈから始まる４バイ
トのデータ（バイト「Ａ」、「Ｂ」、「Ｃ」および
「Ｄ」と表記される）の書込に関する要求されたオペレ
ーションを行なうために、バスコントロールユニット１
１２は、第１のバスサイクル２０２の間に００１：Ｈの
値でローカルバスアドレス信号ＬＡ［３１：２］を駆動
する。バスコントロールユニット１１２は、１０００：
ｂの値でバイトイネーブル信号ＢＥ［３：０］を同時に
駆動し、かつ適切な制御信号をアサートし、メモリ書込
サイクルを行なう。バスコントロールユニット１１２
は、３バイトのデータ（バイト「Ｂ」、バイト「Ｃ」、
およびバイト「Ｄ」）がデータ線Ｄ［２３：０］で適切
に駆動されることをさらに引き起こす。それによりデー
タは、アドレス指定された倍長語の３つの下位バイト位
置（すなわちＬＡ［３１：２］＝００１：Ｈ）に書込ま
れる。その後のバスサイクル２０４の間に、バスコント
ロールユニット１１２は、０００：Ｈの値でローカルバ
スアドレス線ＬＡ［３１：２］を駆動し、０１１１：ｂ
の値でバイトイネーブル信号ＢＥ［３：０］を同時に駆
動する。このサイクル時、バイトＡは、バスコントロー
ルユニット１１２によりデータ線［２４：３１］で駆動
され、かつ倍長語の最上位バイト位置ＬＡ［３１：２］
＝０００：Ｈに書込まれる。こうして図３に図示される
ように、倍長語アドレス位置の３つの下位バイト００
１：Ｈは、第１のメモリサイクルの間に有効データで書
込まれ、倍長語アドレス位置の最上位バイト０００：Ｈ
は、第２のメモリサイクルの間に有効データで書込まれ
る。その結果、４バイトのデータ「Ａ」、「Ｂ」、
「Ｃ」、および「Ｄ」は、バイトアドレス位置Ａ［３
１：０］＝００３Ｈから始まり、システムメモリ１０６
に最後には書込まれる。
【０００８】不幸にも、誤整列バイト境界へのメモリア
クセスが起こるときに２つのメモリサイクルを実行する
要件は、命令を完了するのに必要な時間を増大し、かつ
ローカルバスの帯域幅を減少する。その結果、コンピュ
ータシステムの全性能が劣化するかもしれない。
【０００９】
【発明の概要】上で概略を述べた問題は、この発明に従
うプログラマブルバイト整列機構を有するプロセッサに
より、大部分は解決される。１つの実施例では、バイト
ごとのデータを特定するアドレス信号を発生し、かつア
ドレス指定されたバイトに対しイネーブルされたバイト
を特定する１組のバイトイネーブル信号をさらに発生す
る処理ユニットが与えられる。バイトイネーブル信号お
よびアドレス信号の両方は、メモリ制御ユニットに与え
られる。それにより処理ユニットは、可変な数のイネー
ブルされたバイトをなおも特定しながら、誤整列メモリ
アドレスへの１つのメモリアクセスを発生し得る。処理
ユニットに与えられる制御入力は、処理ユニットのバス
コントロールユニットが、誤整列アドレスへの１サイク
ルのメモリアクセスまたは誤整列アドレスへの２サイク
ルのメモリアクセスを発生するかどうかを制御する。ス
タティックＲＡＭへのメモリアクセスについては、メモ
リ制御ユニットは、処理ユニットが誤整列アドレスへの
２サイクルのアクセスを発生するように、制御信号をデ
ィアサートし得る。一方ダイナミックＲＡＭへのメモリ
アクセスについては、メモリ制御ユニットは、ページ境
界に出会わない限り、処理ユニットが誤整列アドレスへ
の１サイクルのアクセスを発生するように、制御信号を
アサートし得る。処理ユニットは有利には、誤整列アド
レスへの１サイクルのアクセスを可能にし、それにより
システムの性能を向上し、かつ既存のメモリシステムと
の広い互換性をさらにサポートする。
【００１０】概して、この発明は、予め定められた命令
セットを実行することができる実行コアと、実行コアに
結合されたバスコントロールユニットとを含む処理ユニ
ットを企図し、バスコントロールユニットは、アドレス
信号、バイトイネーブル信号、およびメモリ制御ユニッ
トを制御する少なくとも１つの制御信号を発生すること
ができる。コントロールユニットは、誤整列バイトサポ
ート信号を受け、アドレス信号は、誤整列バイトサポー
ト信号がディアサートされると倍長語アドレスを特定
し、かつアドレス信号は、誤整列バイトサポート信号が
アサートされるとバイトアドレスを特定する。バスコン
トロールユニットはさらに、誤整列バイトサポート信号
がアサートされると、誤整列倍長語アドレスへの１サイ
クルのアクセスを実行することができる。
【００１１】この発明は、予め定められた命令セットを
実行することができる実行コアと、実行コアに結合され
たバスコントロールユニットとを含む処理ユニットをさ
らに企図する。バスコントロールユニットは、アドレス
信号、バイトイネーブル信号、およびメモリ制御ユニッ
トを制御する少なくとも１つの制御信号を発生すること
ができる。アドレス信号の値は、個別のバイト位置を選
択的に識別し、バイトイネーブル信号は、指定されたメ
モリサイクルの間にイネーブルされる個別のバイト位置
に対し有効なバイトの数を示す。
【００１２】この発明は最後には、要求されたメモリ転
送のバイトアドレスを決定するステップと、メモリ転送
に関するバイトの数を決定するステップと、誤整列バイ
トサポート信号を検出するステップとを含む、処理ユニ
ット内にメモリアクセスサイクルを発生する方法を企図
する。この方法は、誤整列バイトサポート信号がディア
サートされると、誤整列倍長語アドレスへの２サイクル
のアクセスを実行するステップをさらに含み、誤整列バ
イトサポート信号がアサートされると、誤整列倍長語ア
ドレスへの１サイクルのアクセスを実行するステップを
さらに含む。
【００１３】この発明の他の目的および利点は、以下の
詳細な説明を読みかつ添付の図面を参照すると明らかに
なるであろう。
【００１４】この発明には様々な変形例および代替の形
態が可能であるが、その特定の実施例を一例として図面
に示しかつここに詳細に説明する。しかしながら、その
図面および詳細な説明は、この発明を開示される特定の
形態に限定することを意図せず、それどころかその意図
するところは、前掲の特許請求の範囲により規定される
この発明の精神および範囲内にあるすべての変形例、均
等物および代替例をカバーすることであると理解される
べきである。
【００１５】
【詳細な説明】次に図４を参照すると、この発明に従う
プログラマブルバイト整列機構を有する処理ユニット４
０２を含むコンピュータシステム４００のブロック図が
示される。図４に図示されるように、メモリ制御ユニッ
ト４０４は、処理ユニット４０２およびシステムメモリ
４０６に結合される。処理ユニット４０２は、バスコン
トロールユニット４１４に結合された実行コア４１０を
含む。実行コア４１０は、たとえばモデル８０４８６マ
イクロプロセッサのコアを例示する。しかしながら、代
替の実行コアが与えられ得ることが理解される。
【００１６】図４の実施例では、処理ユニット４０２
は、線４３０の「誤整列バイトサポート」信号と表記さ
れる制御信号によって、２つの異なる動作モードで動作
するように構成される。誤整列バイトサポート信号がハ
イにディアサートされれば、バスコントロールユニット
４１４は、従来のモデル８０４８６のバスコントロール
ユニットに従って動作する。バスコントロールユニット
４１４自体は、先に述べた従来のプロトコルに従って、
ローカルバスアドレス信号ＬＡ［３１：０］、バイトイ
ネーブル信号ＢＥ［３：０］、および制御信号を駆動す
ることにより、誤整列メモリアドレスへのメモリアクセ
スを別個のメモリサイクルに分析する。これらの別個の
メモリサイクルの間に、アドレス信号の２つの下位ビッ
トＬＡ［１：０］は、ローに駆動され、かつメモリ制御
ユニット４０４により本質的に無視される。こうして、
この動作モードでは、ローカルバスアドレス信号ＬＡ
［３１：０］は、倍長語位置を特定することだけがで
き、一方バイトイネーブル信号ＢＥ［３：０］は、有効
である、アドレス指定された倍長語の特定のバイトを特
定する。したがって、誤整列メモリアドレスへのメモリ
アクセスを達成するために、１対の連続的な倍長語アド
レスは、別個のメモリサイクルの間にローカルバスのア
ドレス線上で駆動されなければならない。
【００１７】線４３０の誤整列バイトサポート信号がロ
ーにアサートされると、バスコントロールユニット４１
４は、上で述べたように、誤整列アドレスに対して、２
つの別個のサイクルを発生するのではなく、１つのメモ
リサイクルを発生する。この動作モードの間に、バスコ
ントロールユニット４１４は、アクセスされるべき最下
位バイトを示す値でローカルバスアドレス信号ＬＡ［３
１：０］の２つの下位アドレスビットを駆動する。バイ
トイネーブル信号ＢＥ［３：０］は、ＬＡ［３１：０］
により特定されるバイトに対し有効であるバイトを示す
ように、さらに駆動される。
【００１８】たとえば図５を参照すると、実行コア４１
０が、命令に出会い、例示的なアドレスＡ［３１：０］
＝００３：Ｈから始まる４バイトのデータ（バイト
「Ａ」、「Ｂ」、「Ｃ」、および「Ｄ」）を書込む状況
のタイミング図が図示される。図６は、コンピュータシ
ステム４００の別々にアドレス指定可能なバイト位置を
図示するメモリマップである。バスコントロールユニッ
ト４１４は、００３：Ｈの値でアドレス信号ＬＡ［３
１：０］を駆動することにより、サイクルを実行する。
これは、転送されるべき倍長語と転送されるべき開始バ
イトのデータとを示す。バイトイネーブル信号ＢＥ
［３：０］は、００００：ｂの値でさらに駆動される。
これは、アドレス指定されたバイトから始まる４バイト
の連続的なデータが転送に関わることを示す。このデー
タ（すなわちバイト「Ａ」、「Ｂ」、「Ｃ」、および
「Ｄ」）は、次に、バスコントロールユニット４１４に
よりデータ線Ｄ［３１：０］で同時に駆動され、サイク
ルを完了する。このデータは、メモリ制御ユニット４０
４内にラッチされ、これは対応して、システムメモリ４
０６のアドレス線およびバイトイネーブル線を駆動し、
要求された転送を完了する。
【００１９】こうしてアドレス信号ＬＡ［３１：０］
は、単なる倍長語だけとは対照的に、コンピュータシス
テム４００のアドレス指定可能なメモリ内の特定のバイ
トを指す。バイトイネーブル信号は、アドレス指定され
たバイトに対し特定の転送に関わる特定のバイトを示
す。誤整列バイトサポート信号のアサーションは、誤整
列倍長語アドレスへの１サイクルのアクセスを可能に
し、こうして、ローカルバスの帯域幅をより高くし、か
つシステムの性能を対応して向上する。
【００２０】誤整列バイトサポート信号は、外部ソース
からコンピュータシステム４００に与えられ得る。その
代わり、メモリ制御ユニット４０４は、システムメモリ
４０６内に含まれるメモリの型によって、誤整列バイト
サポート信号のアサーションを制御するように構成され
得る。たとえば、システムメモリ４０６がダイナミック
ランダムアクセスメモリからなれば、メモリ制御ユニッ
ト４０４は、誤整列アドレスへの１サイクルのアクセス
がバスコントロールユニット４１４により行なわれるよ
うに、誤整列バイトサポート信号をアサートするよう
に、構成され得る。メモリ制御ユニット４０４が、特定
のサイクルの実行の間に新しいＤＲＡＭページが開かれ
なければならないときに２サイクルのアクセスが行なわ
れるように、ページ境界アドレスの誤整列バイトサポー
ト信号をディアサートするように、さらに構成され得る
ことが注目される。システムメモリ４０６がスタティッ
クランダムアクセスメモリからなれば、メモリ制御ユニ
ット４０４は、誤整列アドレスへの２サイクルのアクセ
スがバスコントロールユニット４１４により行なわれる
ように、誤整列バイトサポート信号をディアサートする
ように、構成され得るか、または、誤整列バイトサポー
ト信号をアサートするように、かつローカルバスからの
１サイクルのアクセスをシステムメモリバスへの２サイ
クルのアクセスに分析するように、構成され得る。
【００２１】上で述べたコンピュータシステムは、同時
係属中の、同一の譲受人に譲渡された、１９９４年１２
月９日出願のマクドナルド（MacDonald ）他による「コ
ンピュータシステム、メモリコントローラ、およびメモ
リコントローラを動作するための方法（“Non-Volatile
Memory Array Controller Capable of ControllingMem
ory Banks Having Variable Bit Widths ”）」と題さ
れた特願平６−３０６１９０と、１９９４年１２月９日
出願のマクドナルド他による「不揮発性メモリチップイ
ネーブル符号化方法、コンピュータシステム、およびメ
モリコントローラ（“ROM Chip Enable Encoding Metho
d and Computer System Employing theSame”）」と題
された特願平６−３０６１８９に開示されるメモリ制御
技術をさらに用いることができる。上記の特許出願の全
体を引用によりここに援用する。
【００２２】上述の開示が十分に理解されると、当業者
には多数の変更例および変形例が明らかになるであろ
う。たとえば、システムメモリ４０６がいかなる型のア
ドレス指定可能なメモリまたはＩ／Ｏ装置からなっても
よいことが注目される。前掲の特許請求の範囲が、その
ような変更例および変形例をすべて含むと解釈されるこ
とが意図される。
【図面の簡単な説明】
【図１】典型的なモデル８０４８６に基づくコンピュー
タシステムの部分のブロック図である。
【図２】誤整列メモリアドレスへの命令の実行の間に、
図１のマイクロプロセッサにより発生される外部バスサ
イクルを図示する信号図である。
【図３】誤整列メモリアドレスへの命令の実行の間の有
効データの書込を図示するメモリマップの図である。
【図４】この発明に従うプログラマブルバイト整列機構
を有する処理ユニットを含むコンピュータシステムのブ
ロック図である。
【図５】誤整列メモリアドレスへの命令の実行の間に、
図４の処理ユニットにより発生される外部バスサイクル
を図示する信号図である。
【図６】図５に図示されるサイクルの間の有効データの
書込を図示するメモリマップの図である。
【符号の説明】
４０２ 処理ユニット ４０４ メモリ制御ユニット ４１０ 実行コア ４１４ バスコントロールユニット

Claims (15)

    【特許請求の範囲】
  1. 【請求項１】 予め定められた命令セットを実行するこ
    とができる実行コアと、 前記実行コアに結合されたバスコントロールユニットと
    を含み、前記バスコントロールユニットは、アドレス信
    号、バイトイネーブル信号、およびメモリ制御ユニット
    を制御する少なくとも１つの制御信号を発生することが
    でき、前記バスコントロールユニットは、誤整列バイト
    サポート信号を受け、前記アドレス信号は、前記誤整列
    バイトサポート信号がディアサートされると倍長語アド
    レスを特定し、かつ前記アドレス信号は、前記誤整列バ
    イトサポート信号がアサートされるとバイトアドレスを
    特定し、前記バスコントロールユニットは、前記誤整列
    バイトサポート信号がアサートされると誤整列倍長語ア
    ドレスへの１サイクルのアクセスを実行することができ
    る、処理ユニット。
  2. 【請求項２】 前記バスコントロールユニットは、前記
    誤整列バイトサポート信号がディアサートされると、誤
    整列倍長語アドレスへの２サイクルのアクセスを実行す
    ることができる、請求項１に記載の処理ユニット。
  3. 【請求項３】 倍長語は、４バイトのデータを含む、請
    求項１に記載の処理ユニット。
  4. 【請求項４】 前記バイトイネーブル信号は、前記アド
    レス信号と関連する選択された数のバイトのうちのどれ
    がイネーブルされるかを示す、請求項１に記載の処理ユ
    ニット。
  5. 【請求項５】 前記制御信号は、読出／書込制御信号で
    ある、請求項１に記載の処理ユニット。
  6. 【請求項６】 前記バイトイネーブル信号は、指定され
    たメモリサイクルの間に転送されるべき有効なバイトの
    数を示す、請求項１に記載の処理ユニット。
  7. 【請求項７】 前記指定されたメモリサイクルの間に転
    送される有効なバイトの前記数は、前記バイトイネーブ
    ル信号に依存する、請求項６に記載の処理ユニット。
  8. 【請求項８】 予め定められた命令セットを実行するこ
    とができる実行コアと、 前記実行コアに結合されたバスコントロールユニットと
    を含み、前記バスコントロールユニットは、アドレス信
    号、バイトイネーブル信号、およびメモリ制御ユニット
    を制御する少なくとも１つの制御信号を発生することが
    でき、前記アドレス信号の値は、個別のバイト位置を選
    択的に識別し、前記バイトイネーブル信号は、前記個別
    のバイト位置に対し指定されたメモリサイクルの間にイ
    ネーブルされる有効なバイトの数を示す、処理ユニッ
    ト。
  9. 【請求項９】 前記バスコントロールユニットは、誤整
    列バイトサポート信号を受けることがさらに可能であ
    り、前記アドレス信号は、前記誤整列バイトサポート信
    号がディアサートされると倍長語アドレスを特定し、か
    つ前記アドレス信号は、前記誤整列バイトサポート信号
    がアサートされるとバイトアドレスを特定する、請求項
    ８に記載の処理ユニット。
  10. 【請求項１０】 前記バスコントロールユニットは、前
    記誤整列バイトサポート信号がアサートされると、誤整
    列倍長語アドレスへの１サイクルのアクセスを実行する
    ことができる、請求項９に記載の処理ユニット。
  11. 【請求項１１】 前記バスコントロールユニットは、前
    記誤整列バイトサポート信号がディアサートされると、
    誤整列倍長語アドレスへの２サイクルのアクセスを実行
    することができる、請求項１０に記載の処理ユニット。
  12. 【請求項１２】 倍長語は、４バイトのデータを含む、
    請求項９に記載の処理ユニット。
  13. 【請求項１３】 前記制御信号は、読出／書込制御信号
    である、請求項８に記載の処理ユニット。
  14. 【請求項１４】 要求されたメモリ転送のバイトアドレ
    スを決定するステップと、 前記メモリ転送に関わるバイトの数を決定するステップ
    と、 誤整列バイトサポート信号を検出するステップとを含
    み、さらに前記誤整列バイトサポート信号がディアサー
    トされれば、誤整列倍長語アドレスへの２サイクルのア
    クセスを実行し、または前記誤整列バイトサポート信号
    がアサートされれば、誤整列倍長語アドレスへの１サイ
    クルのアクセスを実行するステップを含む、処理ユニッ
    ト内にメモリアクセスサイクルを発生する方法。
  15. 【請求項１５】 誤整列倍長語アドレスへの２サイクル
    のアクセスを実行する前記ステップは、 アクセスされるべき第１の倍長語を示すために第１の倍
    長語アドレスをローカルバスで与えるステップと、 第１のサイクルの間にアクセスされるべき前記第１の倍
    長語のバイトを示すバイトイネーブル信号を与えるステ
    ップと、 アクセスされるべき第２の倍長語を示す第２の倍長語ア
    ドレスを与えるステップと、 前記第２の倍長語のバイトを示すために第２の値で前記
    バイトイネーブル信号を駆動するステップとを含む、請
    求項１４に記載の処理ユニット内にメモリアクセスサイ
    クルを発生する方法。
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