JPH0844559A - データ処理装置およびそのオペレーション方法 - Google Patents
データ処理装置およびそのオペレーション方法Info
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- JPH0844559A JPH0844559A JP7098887A JP9888795A JPH0844559A JP H0844559 A JPH0844559 A JP H0844559A JP 7098887 A JP7098887 A JP 7098887A JP 9888795 A JP9888795 A JP 9888795A JP H0844559 A JPH0844559 A JP H0844559A
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Abstract
(57)【要約】
【目的】 処理コアのオペレーション状態の制御が改善
された、データ処理装置およびそのオペレーション方法
を開示する。 【構成】 このデータ処理装置は、オペレーション状態
の集合から選択された現在のオペレーション状態を有す
る処理コア２２０であって、該現オペレーション状態が
コア２２０が受ける制御状態信号により定められるコア
２２０と、現在のクロックサイクルの所定の位相に応答
してコア２２０の暫定的に有効な次のオペレーション状
態を表示する出力状態信号を発生する同期状態マシン２
００であって、該出力状態信号が、コア２２０の前記現
オペレーション状態と、コア２２０により実行されるべ
き次のデータ処理命令を表示するコア２２０が発生した
制御信号とに依存する、同期状態マシン２００と、前記
出力状態信号と現クロックサイクルの所定位相後に受け
た遅れ制御信号とに応答して前記制御状態信号を発生す
る非同期論理回路２１０とを含む。
された、データ処理装置およびそのオペレーション方法
を開示する。 【構成】 このデータ処理装置は、オペレーション状態
の集合から選択された現在のオペレーション状態を有す
る処理コア２２０であって、該現オペレーション状態が
コア２２０が受ける制御状態信号により定められるコア
２２０と、現在のクロックサイクルの所定の位相に応答
してコア２２０の暫定的に有効な次のオペレーション状
態を表示する出力状態信号を発生する同期状態マシン２
００であって、該出力状態信号が、コア２２０の前記現
オペレーション状態と、コア２２０により実行されるべ
き次のデータ処理命令を表示するコア２２０が発生した
制御信号とに依存する、同期状態マシン２００と、前記
出力状態信号と現クロックサイクルの所定位相後に受け
た遅れ制御信号とに応答して前記制御状態信号を発生す
る非同期論理回路２１０とを含む。
Description
【０００１】
【産業上の利用分野】本発明は、データ処理に関する。
【０００２】
【従来の技術】ある電子データ処理装置は、いくつかの
可能なオペレーションモードまたは状態に従って動作可
能な処理コアを用いている。簡単な例においては、処理
コアは、任意の時刻に行われなくてはならない特定の処
理タスクに依存して、「内部オペレーション」モードま
たは「メモリアクセス」モードによって動作できる。
可能なオペレーションモードまたは状態に従って動作可
能な処理コアを用いている。簡単な例においては、処理
コアは、任意の時刻に行われなくてはならない特定の処
理タスクに依存して、「内部オペレーション」モードま
たは「メモリアクセス」モードによって動作できる。
【０００３】そのような処理コアのさまざまなオペレー
ション状態間の遷移を制御するために、同期状態マシン
を使用することが提案された。同期状態マシンは、クロ
ックパルスに応答して発生した信号が、次のクロックパ
ルスにおける使用のために回路の一部に対する入力とし
て送り返されるよう、ある程度の帰還を有する、一般に
組合せ論理およびクロック動作形レジスタの両者を含む
論理回路である。これらの回路は、１つまたはそれ以上
の出力信号の論理レベルによって表される、いくつかの
許された出力「状態」と、該出力状態間のさまざまな許
された遷移とを有する。帰還の使用により、この回路
は、入力信号の特定の集合に応答して１つの状態からも
う１つの状態への許された遷移に入る。状態間の遷移は
全てクロック信号に応答して起こる。この理由により、
このような回路は、同期状態マシンと呼ばれる。
ション状態間の遷移を制御するために、同期状態マシン
を使用することが提案された。同期状態マシンは、クロ
ックパルスに応答して発生した信号が、次のクロックパ
ルスにおける使用のために回路の一部に対する入力とし
て送り返されるよう、ある程度の帰還を有する、一般に
組合せ論理およびクロック動作形レジスタの両者を含む
論理回路である。これらの回路は、１つまたはそれ以上
の出力信号の論理レベルによって表される、いくつかの
許された出力「状態」と、該出力状態間のさまざまな許
された遷移とを有する。帰還の使用により、この回路
は、入力信号の特定の集合に応答して１つの状態からも
う１つの状態への許された遷移に入る。状態間の遷移は
全てクロック信号に応答して起こる。この理由により、
このような回路は、同期状態マシンと呼ばれる。
【０００４】上述の簡単な例においては、状態マシン
は、処理コアの２つの可能なオペレーション状態間の同
期遷移を制御できる。これは、該コアによって行われる
べき現在および次のタスクと、データ処理装置の他の現
在の動作特徴とを表すさまざまな入力を状態マシンへ供
給することによって実現できる。状態マシンの出力は、
その場合処理コアへ制御入力として接続される。
は、処理コアの２つの可能なオペレーション状態間の同
期遷移を制御できる。これは、該コアによって行われる
べき現在および次のタスクと、データ処理装置の他の現
在の動作特徴とを表すさまざまな入力を状態マシンへ供
給することによって実現できる。状態マシンの出力は、
その場合処理コアへ制御入力として接続される。
【０００５】例えば、メモリアクセスが必要なときは、
状態マシンは、「メモリアクセス」モードをとるように
コアを制御する出力状態を発生する。必要なメモリアド
レスがアクセスされ終わった時は、状態マシンの出力
は、「内部オペレーション」モードをとるようにコアを
制御する出力へ復帰する。
状態マシンは、「メモリアクセス」モードをとるように
コアを制御する出力状態を発生する。必要なメモリアド
レスがアクセスされ終わった時は、状態マシンの出力
は、「内部オペレーション」モードをとるようにコアを
制御する出力へ復帰する。
【０００６】
【発明が解決しようとする課題】本発明の目的は、デー
タ処理装置内の処理コアのオペレーション状態の制御を
改良することである。
タ処理装置内の処理コアのオペレーション状態の制御を
改良することである。
【０００７】
【課題を解決するための手段】本発明は、逐次的データ
処理命令を実行するデータ処理装置を提供し、該データ
処理装置は、可能なオペレーション状態の所定の集合
（セット）から選択された現在のオペレーション状態を
有する処理コアであって、該コアへ供給される制御状態
信号によって該現オペレーション状態が定められる該処
理コアと、クロック信号の現在のクロックサイクルの所
定の位相に応答して、該コアの暫定的に有効な次のオペ
レーション状態を表示する出力状態信号を発生する同期
状態マシン回路であって、該出力状態信号が、前記コア
の現在のオペレーション状態と、前記コアにより実行さ
れるべき次のデータ処理命令を表示する前記現クロック
サイクルの前記所定の位相以前に前記コアが発生した制
御信号とに依存する前記同期状態マシン回路と、前記出
力状態信号と、前記現クロックサイクルの前記所定位相
の後に受けた遅れ制御信号とに応答して、前記制御状態
信号を発生する非同期論理回路とを含む。
処理命令を実行するデータ処理装置を提供し、該データ
処理装置は、可能なオペレーション状態の所定の集合
（セット）から選択された現在のオペレーション状態を
有する処理コアであって、該コアへ供給される制御状態
信号によって該現オペレーション状態が定められる該処
理コアと、クロック信号の現在のクロックサイクルの所
定の位相に応答して、該コアの暫定的に有効な次のオペ
レーション状態を表示する出力状態信号を発生する同期
状態マシン回路であって、該出力状態信号が、前記コア
の現在のオペレーション状態と、前記コアにより実行さ
れるべき次のデータ処理命令を表示する前記現クロック
サイクルの前記所定の位相以前に前記コアが発生した制
御信号とに依存する前記同期状態マシン回路と、前記出
力状態信号と、前記現クロックサイクルの前記所定位相
の後に受けた遅れ制御信号とに応答して、前記制御状態
信号を発生する非同期論理回路とを含む。
【０００８】本発明においては、同期状態マシンはデー
タ処理コアのオペレーションの制御に有用でありうる
が、それらの回路がオペレーションにおいて同期的であ
るという正にその事実が（クロック信号の受信以前に、
それらの入力の全てがセットされることを要求し）、あ
る場合においてそれらの有用性を制限しうることが認識
されている。
タ処理コアのオペレーションの制御に有用でありうる
が、それらの回路がオペレーションにおいて同期的であ
るという正にその事実が（クロック信号の受信以前に、
それらの入力の全てがセットされることを要求し）、あ
る場合においてそれらの有用性を制限しうることが認識
されている。
【０００９】例えば、処理コアの次のオペレーション状
態は、現在の命令が満足に実行され終わっているか否か
に依存すべきである。しかし、もし状態マシンが、現在
の命令が満足に実行され終わったことの確認信号（この
信号は、現在の処理サイクル内で遅く発生せしめられう
る）を待つために遅延せしめられる必要があれば、全体
的なデータ処理の性能が劣化しうる。
態は、現在の命令が満足に実行され終わっているか否か
に依存すべきである。しかし、もし状態マシンが、現在
の命令が満足に実行され終わったことの確認信号（この
信号は、現在の処理サイクル内で遅く発生せしめられう
る）を待つために遅延せしめられる必要があれば、全体
的なデータ処理の性能が劣化しうる。
【００１０】本発明は、処理コアの暫定的に有効な次の
オペレーション状態を発生するが、その後その状態が、
（もし必要ならば）非同期論理回路により非同期的に変
更されることを許容する、同期状態マシンを用いること
により、この問題に取組む。これは、現在の命令の満足
な実行、バッファリングされたメモリアクセスの成功、
または前記コアの次のオペレーション状態に影響する相
互接続バスの制御の満足な獲得、のような諸要素を可能
ならしめる。
オペレーション状態を発生するが、その後その状態が、
（もし必要ならば）非同期論理回路により非同期的に変
更されることを許容する、同期状態マシンを用いること
により、この問題に取組む。これは、現在の命令の満足
な実行、バッファリングされたメモリアクセスの成功、
または前記コアの次のオペレーション状態に影響する相
互接続バスの制御の満足な獲得、のような諸要素を可能
ならしめる。
【００１１】１つの好適実施例においては、コアが相互
接続バスの制御を認可されているか否かの検出が行われ
る。もし否であれば、処理を再び一時的に停止させなく
てはならない。従って、本装置は、前記コアとデータメ
モリとの間のデータ転送を可能ならしめる相互接続バス
であって、データ転送を行うための該相互接続バスの制
御を要求する手段を前記コアが含む該相互接続バスと、
該相互接続バスの制御が前記コアに対して認可されてい
るか否かを表示する遅れ制御信号を発生する手段とを含
むことが望ましい。
接続バスの制御を認可されているか否かの検出が行われ
る。もし否であれば、処理を再び一時的に停止させなく
てはならない。従って、本装置は、前記コアとデータメ
モリとの間のデータ転送を可能ならしめる相互接続バス
であって、データ転送を行うための該相互接続バスの制
御を要求する手段を前記コアが含む該相互接続バスと、
該相互接続バスの制御が前記コアに対して認可されてい
るか否かを表示する遅れ制御信号を発生する手段とを含
むことが望ましい。
【００１２】もう１つの好適実施例においては、現在の
メモリアクセスがバッファリングされうるか否かの検出
を行ってもよい。もし現メモリアクセスがバッファリン
グされえなければ、前記コアのデータ処理オペレーショ
ンは、該メモリアクセスが直接的に行われうるまで停止
させなくてはならない。従って、本装置は、データメモ
リと、前記コアと該データメモリの少なくとも部分集合
との間のデータ転送をバッファリングするデータバッフ
ァと、現在のデータ転送が該データバッファにおいてバ
ッファリングされうるか否かを検出し、かつ該現データ
転送が前記データメモリにおいてバッファリングされう
るか否かを表示する遅れ制御信号を発生するメモリ管理
手段と、を含むことが望ましい。
メモリアクセスがバッファリングされうるか否かの検出
を行ってもよい。もし現メモリアクセスがバッファリン
グされえなければ、前記コアのデータ処理オペレーショ
ンは、該メモリアクセスが直接的に行われうるまで停止
させなくてはならない。従って、本装置は、データメモ
リと、前記コアと該データメモリの少なくとも部分集合
との間のデータ転送をバッファリングするデータバッフ
ァと、現在のデータ転送が該データバッファにおいてバ
ッファリングされうるか否かを検出し、かつ該現データ
転送が前記データメモリにおいてバッファリングされう
るか否かを表示する遅れ制御信号を発生するメモリ管理
手段と、を含むことが望ましい。
【００１３】好ましくは、オペレーション状態の前記所
定集合は、前記コアが、該コアにとって内部的であるデ
ータ処理オペレーションを行う動作をなしうる第１オペ
レーション状態と、前記コアが、該コアと前記データメ
モリとの間の、前記データバッファを経てのバッファリ
ングされたデータ転送を開始する動作をなしうる第２オ
ペレーション状態と、前記コアが、該コアと前記データ
メモリとの間の、前記データバッファを経ないバッファ
リングされないデータ転送を開始する動作をなしうる第
３オペレーション状態とを含む。
定集合は、前記コアが、該コアにとって内部的であるデ
ータ処理オペレーションを行う動作をなしうる第１オペ
レーション状態と、前記コアが、該コアと前記データメ
モリとの間の、前記データバッファを経てのバッファリ
ングされたデータ転送を開始する動作をなしうる第２オ
ペレーション状態と、前記コアが、該コアと前記データ
メモリとの間の、前記データバッファを経ないバッファ
リングされないデータ転送を開始する動作をなしうる第
３オペレーション状態とを含む。
【００１４】好ましくは、前記所定の位相は、前記クロ
ック信号のクロックエッジである。この場合、該クロッ
クエッジは、該クロック信号の立上りエッジであること
が望ましい。
ック信号のクロックエッジである。この場合、該クロッ
クエッジは、該クロック信号の立上りエッジであること
が望ましい。
【００１５】第２の特徴から見るとき、本発明は、逐次
的データ処理命令を実行するデータ処理装置のオペレー
ション方法において、該装置が、可能なオペレーション
状態の所定の集合から選択された現在のオペレーション
状態を有する処理コアであって、該現オペレーション状
態が該コアへ供給される制御状態信号によって定められ
る該処理コアを含み、前記方法がクロック信号の現在の
クロックサイクルの所定の位相に応答して、前記コアの
暫定的に有効な次のオペレーション状態を表示する出力
状態信号を発生するステップであって、該出力状態信号
が、前記コアの現在のオペレーション状態と、前記コア
により実行されるべき次のデータ処理命令を表示する前
記現在のクロックサイクルの前記所定の位相以前に前記
コアが発生した制御信号と、に依存する、前記出力状態
信号を発生するステップと、前記出力状態信号と、前記
現在のクロックサイクルの前記所定の位相の後に受けた
遅れた制御信号と、に応答して、前記制御状態信号を発
生するステップと、を含む、前記逐次的データ処理命令
を実行するデータ処理装置のオペレーション方法を提供
する。
的データ処理命令を実行するデータ処理装置のオペレー
ション方法において、該装置が、可能なオペレーション
状態の所定の集合から選択された現在のオペレーション
状態を有する処理コアであって、該現オペレーション状
態が該コアへ供給される制御状態信号によって定められ
る該処理コアを含み、前記方法がクロック信号の現在の
クロックサイクルの所定の位相に応答して、前記コアの
暫定的に有効な次のオペレーション状態を表示する出力
状態信号を発生するステップであって、該出力状態信号
が、前記コアの現在のオペレーション状態と、前記コア
により実行されるべき次のデータ処理命令を表示する前
記現在のクロックサイクルの前記所定の位相以前に前記
コアが発生した制御信号と、に依存する、前記出力状態
信号を発生するステップと、前記出力状態信号と、前記
現在のクロックサイクルの前記所定の位相の後に受けた
遅れた制御信号と、に応答して、前記制御状態信号を発
生するステップと、を含む、前記逐次的データ処理命令
を実行するデータ処理装置のオペレーション方法を提供
する。
【００１６】本発明の以上の、およびその他の、諸目
的、諸特徴、および諸利点は、添付図面に関連して行わ
れる実施例に関する以下の詳細な説明において明らかに
される。
的、諸特徴、および諸利点は、添付図面に関連して行わ
れる実施例に関する以下の詳細な説明において明らかに
される。
【００１７】
【実施例】図１は、データ処理装置の概略ブロック図で
ある。この装置は、中央処理装置（ＣＰＵ）１００と、
メモリ管理装置（ＭＭＵ）１１０と、ランダムアクセス
メモリ（ＲＡＭ）１２０とを含む。ＣＰＵ１００とＭＭ
Ｕ１１０とは、ＣＰＵ１００からＭＭＵ１１０へメモリ
アドレスを転送するための仮想アドレスバスによりリン
クされ、ＭＭＵ１１０とＲＡＭ１２０とは、物理アドレ
スバスによりリンクされる。データバス１４０は、ＣＰ
Ｕ１００と、ＭＭＵ１１０と、ＲＡＭ１２０とを、デー
タ交換のためにリンクする。ＣＰＵとＭＭＵとは、メモ
リアクセス中に制御情報がＭＭＵとＣＰＵとの間で転送
可能にするためのハンドシェイキング制御線１５０によ
り接続されている。
ある。この装置は、中央処理装置（ＣＰＵ）１００と、
メモリ管理装置（ＭＭＵ）１１０と、ランダムアクセス
メモリ（ＲＡＭ）１２０とを含む。ＣＰＵ１００とＭＭ
Ｕ１１０とは、ＣＰＵ１００からＭＭＵ１１０へメモリ
アドレスを転送するための仮想アドレスバスによりリン
クされ、ＭＭＵ１１０とＲＡＭ１２０とは、物理アドレ
スバスによりリンクされる。データバス１４０は、ＣＰ
Ｕ１００と、ＭＭＵ１１０と、ＲＡＭ１２０とを、デー
タ交換のためにリンクする。ＣＰＵとＭＭＵとは、メモ
リアクセス中に制御情報がＭＭＵとＣＰＵとの間で転送
可能にするためのハンドシェイキング制御線１５０によ
り接続されている。
【００１８】図２は、中央処理装置１００の概略図であ
る。ＣＰＵ１００は、プログラム可能論理アレイ（ＰＬ
Ａ）として具体化される同期状態マシン２００と、非同
期論理回路２１０と、処理コア２２０とを含む。処理コ
ア２２０は、ＣＰＵ１００によって行われるべき算術演
算を主として行う。
る。ＣＰＵ１００は、プログラム可能論理アレイ（ＰＬ
Ａ）として具体化される同期状態マシン２００と、非同
期論理回路２１０と、処理コア２２０とを含む。処理コ
ア２２０は、ＣＰＵ１００によって行われるべき算術演
算を主として行う。
【００１９】同期状態マシン２００は、ＣＰＵ１００の
オペレーションの全体的制御を維持する。特に、同期状
態マシン２００は、キャッシュメモリ、メモリ管理装置
１１０、およびコアの間のデータ転送を制御し、またコ
ア２２０のクロッキングを制御する。このコアクロッキ
ングの制御は、その時、コア２２０によって行われてい
る現在のオペレーションの性質に依存して、クロック速
度が相次ぐクロックサイクル間において変化せしめられ
うるので、重要である。
オペレーションの全体的制御を維持する。特に、同期状
態マシン２００は、キャッシュメモリ、メモリ管理装置
１１０、およびコアの間のデータ転送を制御し、またコ
ア２２０のクロッキングを制御する。このコアクロッキ
ングの制御は、その時、コア２２０によって行われてい
る現在のオペレーションの性質に依存して、クロック速
度が相次ぐクロックサイクル間において変化せしめられ
うるので、重要である。
【００２０】特に、状態マシン２００は（非同期論理回
路２１０を経て）クロックセレクタ２２５を制御する。
このクロックセレクタは、高速（「ｆ」）および低速
（「ｓ」）のクロック信号を受け、状態マシン２００へ
供給されるべき高速または低速クロック信号のいずれか
を選択する。高速クロック信号は、高速の逐次メモリア
クセス（後述参照）を制御するのに用いられ、低速クロ
ック信号は、低速の外部メモリアクセス（これも後述参
照）を制御するのに用いられる。
路２１０を経て）クロックセレクタ２２５を制御する。
このクロックセレクタは、高速（「ｆ」）および低速
（「ｓ」）のクロック信号を受け、状態マシン２００へ
供給されるべき高速または低速クロック信号のいずれか
を選択する。高速クロック信号は、高速の逐次メモリア
クセス（後述参照）を制御するのに用いられ、低速クロ
ック信号は、低速の外部メモリアクセス（これも後述参
照）を制御するのに用いられる。
【００２１】従って、同期状態マシン２００は、クロッ
クセレクタ２２５から供給されるクロック信号２３０の
制御のもとに動作する。状態マシン２００は、その入力
がクロック信号２３０の単一アクティブエッジ以前にセ
ットされる必要があり、且つその出力がクロック信号２
３０の該アクティブエッジの短い処理遅延後に発生する
ようにされる点において、通常のように動作する。
クセレクタ２２５から供給されるクロック信号２３０の
制御のもとに動作する。状態マシン２００は、その入力
がクロック信号２３０の単一アクティブエッジ以前にセ
ットされる必要があり、且つその出力がクロック信号２
３０の該アクティブエッジの短い処理遅延後に発生する
ようにされる点において、通常のように動作する。
【００２２】本実施例においては、状態マシン２００
は、コア２２０から、また非同期論理回路２１０の出力
から、同期入力を受ける。状態マシン２００は、非同期
論理回路２１０へ供給される同期出力を発生する。その
時、非同期論理回路２１０は、該同期出力を変更した後
に、コア２２０へ変更された出力を送りうる可能性を有
する。非同期論理回路２１０によって行われるこの変更
は、該非同期論理回路が、例えばＭＭＵ１１０から受け
るいわゆる「遅れ」入力に基づいて行われる。
は、コア２２０から、また非同期論理回路２１０の出力
から、同期入力を受ける。状態マシン２００は、非同期
論理回路２１０へ供給される同期出力を発生する。その
時、非同期論理回路２１０は、該同期出力を変更した後
に、コア２２０へ変更された出力を送りうる可能性を有
する。非同期論理回路２１０によって行われるこの変更
は、該非同期論理回路が、例えばＭＭＵ１１０から受け
るいわゆる「遅れ」入力に基づいて行われる。
【００２３】図３は、同期状態マシン２００および非同
期論理回路２１０の動作を示す概略タイミング図であ
る。図３の頂部の波形は、クロック信号２３０を示す。
同期状態マシン２００の状態を変えるアクティブエッジ
は、立上りクロックエッジ３００である。従って、状態
マシン２００への同期入力は、クロックエッジ３００に
より有効（ｖａｌｉｄ）になることが要求される。これ
は、図３の第２行に示されている。状態マシン２００
は、クロックエッジ３００の短い処理遅延後に有効な出
力状態を発生する。これは、図３の第３行に有効状態３
１０として示されている。
期論理回路２１０の動作を示す概略タイミング図であ
る。図３の頂部の波形は、クロック信号２３０を示す。
同期状態マシン２００の状態を変えるアクティブエッジ
は、立上りクロックエッジ３００である。従って、状態
マシン２００への同期入力は、クロックエッジ３００に
より有効（ｖａｌｉｄ）になることが要求される。これ
は、図３の第２行に示されている。状態マシン２００
は、クロックエッジ３００の短い処理遅延後に有効な出
力状態を発生する。これは、図３の第３行に有効状態３
１０として示されている。
【００２４】非同期論理回路２１０へ供給される遅れ入
力は、クロックエッジ３００により有効にならなくては
ならない状態マシン２００への同期入力とは対照的に、
クロックエッジ３００の後に有効になりうる。これらの
（図３の第４行に示されている）遅れ入力に応答して、
非同期論理回路２１０は（図３の第５行に示されてい
る）出力信号３２０を発生する。出力信号３２０は、状
態マシン２００に対する同期入力になるように、次の立
上りクロックエッジ以前に少なくとも部分的に該状態マ
シン２００へ帰還される。状態マシン２００の出力状態
を変更する非同期論理回路２１０の動作の例は、失敗し
たバッファリングされない書込み操作中に起こる。
力は、クロックエッジ３００により有効にならなくては
ならない状態マシン２００への同期入力とは対照的に、
クロックエッジ３００の後に有効になりうる。これらの
（図３の第４行に示されている）遅れ入力に応答して、
非同期論理回路２１０は（図３の第５行に示されてい
る）出力信号３２０を発生する。出力信号３２０は、状
態マシン２００に対する同期入力になるように、次の立
上りクロックエッジ以前に少なくとも部分的に該状態マ
シン２００へ帰還される。状態マシン２００の出力状態
を変更する非同期論理回路２１０の動作の例は、失敗し
たバッファリングされない書込み操作中に起こる。
【００２５】状態マシン２００は、ＣＰＵ１００からの
全ての書込み操作がバッファリングされることを仮定し
て構成されている。バッファリングされる書込み操作
は、ＣＰＵ１００がデータを書込みバッファ（図示され
ていない）内に書込み、その後、該データが書込みバッ
ファから宛て先アドレスへ転送されている間実行を続け
る書込み操作である。しかし、バッファリングされる書
込みが、特定のメモリアドレスに対して行われうるか否
かは、そのアドレスの関数である。ＭＭＵ１１０は、現
書込みアドレスに対してバッファリングされる書込みが
可能であるか否かを決定するために参照する必要がある
ルックアップテーブルを保持する。ＭＭＵ１１０はＣＰ
Ｕ１００へ、現アドレスに対してバッファリングされる
書込みが可能であるか否かを表示するハンドシェイク信
号を返す。しかし、ハンドシェイク信号の状態は、ＣＰ
Ｕ１００の最大動作周波数を制限しなければ、状態マシ
ンの状態変化が起こるクロックエッジ３００により保証
されえない。
全ての書込み操作がバッファリングされることを仮定し
て構成されている。バッファリングされる書込み操作
は、ＣＰＵ１００がデータを書込みバッファ（図示され
ていない）内に書込み、その後、該データが書込みバッ
ファから宛て先アドレスへ転送されている間実行を続け
る書込み操作である。しかし、バッファリングされる書
込みが、特定のメモリアドレスに対して行われうるか否
かは、そのアドレスの関数である。ＭＭＵ１１０は、現
書込みアドレスに対してバッファリングされる書込みが
可能であるか否かを決定するために参照する必要がある
ルックアップテーブルを保持する。ＭＭＵ１１０はＣＰ
Ｕ１００へ、現アドレスに対してバッファリングされる
書込みが可能であるか否かを表示するハンドシェイク信
号を返す。しかし、ハンドシェイク信号の状態は、ＣＰ
Ｕ１００の最大動作周波数を制限しなければ、状態マシ
ンの状態変化が起こるクロックエッジ３００により保証
されえない。
【００２６】従って、もしＭＭＵが、現書込み操作がバ
ッファリングできないことを表示するハンドシェイク信
号をＣＰＵ１００へ返せば、このハンドシェイク信号
は、非同期論理回路２１０へ遅れ入力として供給され
る。この場合、状態マシン２００が発生した出力状態
は、バッファリングされる書込みが起こりうるものと仮
定されるが、この出力状態は、非同期論理回路２１０か
らコア２２０へ供給される該出力状態がバッファリング
される書込みが起こりえないことを表示するものになる
ように、非同期論理回路２１０により変更される。バッ
ファリングされる書込みが不可能な時は、ＣＰＵは、
「低速外部」と呼ばれるオペレーションモードをとらな
ければならず、そのモードにおいてはメモリアクセス
は、バッファを経てではなく、外部メモリに対して直接
行われる（低速プロセス）。
ッファリングできないことを表示するハンドシェイク信
号をＣＰＵ１００へ返せば、このハンドシェイク信号
は、非同期論理回路２１０へ遅れ入力として供給され
る。この場合、状態マシン２００が発生した出力状態
は、バッファリングされる書込みが起こりうるものと仮
定されるが、この出力状態は、非同期論理回路２１０か
らコア２２０へ供給される該出力状態がバッファリング
される書込みが起こりえないことを表示するものになる
ように、非同期論理回路２１０により変更される。バッ
ファリングされる書込みが不可能な時は、ＣＰＵは、
「低速外部」と呼ばれるオペレーションモードをとらな
ければならず、そのモードにおいてはメモリアクセス
は、バッファを経てではなく、外部メモリに対して直接
行われる（低速プロセス）。
【００２７】同期状態マシンによって行われる仮定は、
それらが一般的に真であり、時折にのみ非同期論理回路
２１０による変更を必要とするものになるように、選択
できる。図４は、状態マシン２００の可能な状態と、非
同期論理回路２１０によるそれらの状態の可能な変更と
を示す概略状態図である。
それらが一般的に真であり、時折にのみ非同期論理回路
２１０による変更を必要とするものになるように、選択
できる。図４は、状態マシン２００の可能な状態と、非
同期論理回路２１０によるそれらの状態の可能な変更と
を示す概略状態図である。
【００２８】状態マシン２００の（および非同期論理回
路２１０の出力の）５つの可能な状態が、以下にリスト
される。これらは、コア２２０の可能なオペレーション
状態またはモードを表す。コア２２０のオペレーション
モードは、非同期論理回路２１０の出力によってセット
され、該出力はそれ自体が、状態マシン２００の出力状
態に等しいか、または（もし遅れ入力が、状態マシン２
００の出力状態がいま不適当であることを表示すれば）
以下のリストから選択された異なる状態でありうる。
路２１０の出力の）５つの可能な状態が、以下にリスト
される。これらは、コア２２０の可能なオペレーション
状態またはモードを表す。コア２２０のオペレーション
モードは、非同期論理回路２１０の出力によってセット
され、該出力はそれ自体が、状態マシン２００の出力状
態に等しいか、または（もし遅れ入力が、状態マシン２
００の出力状態がいま不適当であることを表示すれば）
以下のリストから選択された異なる状態でありうる。
【００２９】「アイドル」状態においては、ＣＰＵは、
（マルチサイクル算術演算のような）内部タスクを行う
ので、メモリまたはメモリバッファに対するアクセスを
試みつつあることはない。
（マルチサイクル算術演算のような）内部タスクを行う
ので、メモリまたはメモリバッファに対するアクセスを
試みつつあることはない。
【００３０】「ルック」状態においては、ＣＰＵ１００
は、メモリアクセスのための新しいアドレスを出し終わ
って、そのアドレスがキャッシュメモリ内に保持されて
いるか否かを検出するために、キャッシュメモリを検査
しつつある。
は、メモリアクセスのための新しいアドレスを出し終わ
って、そのアドレスがキャッシュメモリ内に保持されて
いるか否かを検出するために、キャッシュメモリを検査
しつつある。
【００３１】「低速外部」状態は、ＣＰＵ１００がアド
レスバス上へ適切なアドレスを配置することにより、外
部メモリに直接アクセスする時の、バッファリングされ
ないメモリアクセスに関する。
レスバス上へ適切なアドレスを配置することにより、外
部メモリに直接アクセスする時の、バッファリングされ
ないメモリアクセスに関する。
【００３２】「外部データ」状態は、外部メモリアクセ
スに際して用いられ、ＣＰＵ１００が、該ＣＰＵからデ
ータバス上へ、またはデータバス上から該ＣＰＵへ、デ
ータが転送されることを予期している状態に関する。
スに際して用いられ、ＣＰＵ１００が、該ＣＰＵからデ
ータバス上へ、またはデータバス上から該ＣＰＵへ、デ
ータが転送されることを予期している状態に関する。
【００３３】最後に、「高速逐次」状態は、高速の、逐
次的メモリアクセス、すなわち、データがキャッシュメ
モリから読取られるアクセス、またはデータが書込みバ
ッファを経て逐次書込まれるアクセスに関する。
次的メモリアクセス、すなわち、データがキャッシュメ
モリから読取られるアクセス、またはデータが書込みバ
ッファを経て逐次書込まれるアクセスに関する。
【００３４】上述の失敗したバッファリングされない書
込みの例においては、状態マシン２００は、「ルック」
状態において始動し、逐次的なバッファリングされる書
込みを行うために「高速逐次」状態へ移行するか、また
は「ルック」状態に留まる。もしＭＭＵが、現メモリ位
置がバッファリング不可能であるのがわかったことを検
出すれば、非同期論理回路２１０は状態マシン出力を、
「ルック」または「高速逐次」状態から「低速外部」状
態へ変化させる。これは、コア１００の状態を補正す
る。さらに、非同期論理回路２１０は、キャッシュおよ
びＭＭＵが制御される方法を変更する。変更された状態
は、状態マシン２００へ帰還されるので、次の遷移はそ
の変更された状態から起こる。
込みの例においては、状態マシン２００は、「ルック」
状態において始動し、逐次的なバッファリングされる書
込みを行うために「高速逐次」状態へ移行するか、また
は「ルック」状態に留まる。もしＭＭＵが、現メモリ位
置がバッファリング不可能であるのがわかったことを検
出すれば、非同期論理回路２１０は状態マシン出力を、
「ルック」または「高速逐次」状態から「低速外部」状
態へ変化させる。これは、コア１００の状態を補正す
る。さらに、非同期論理回路２１０は、キャッシュおよ
びＭＭＵが制御される方法を変更する。変更された状態
は、状態マシン２００へ帰還されるので、次の遷移はそ
の変更された状態から起こる。
【００３５】これらの遷移は図４に、「ルック」状態か
ら「ルック」状態へ復帰する可能な同期遷移を表示する
実線４００と、「ルック」状態から「高速逐次」状態へ
の可能な同期遷移を表示する実線４１０とにより示され
ている。非同期論理回路２１０によって行われる、「高
速逐次」状態から「低速外部」状態への変更は破線４２
０によって表示され、「ルック」状態から「低速外部」
状態への変更は破線４２５によって表示されている。
ら「ルック」状態へ復帰する可能な同期遷移を表示する
実線４００と、「ルック」状態から「高速逐次」状態へ
の可能な同期遷移を表示する実線４１０とにより示され
ている。非同期論理回路２１０によって行われる、「高
速逐次」状態から「低速外部」状態への変更は破線４２
０によって表示され、「ルック」状態から「低速外部」
状態への変更は破線４２５によって表示されている。
【００３６】上述のように、外部メモリアクセスに際し
ては、状態マシン２００は、「低速外部」状態から「外
部データ」状態への同期遷移４３０を行う。しかし、も
し外部バスを制御する回路（これは、それ自体が状態マ
シンでありうる）が、次のクロックサイクルによるバス
通信に必要な状態をとる応答をしなければ、非同期論理
回路２１０は、コアのオペレーション状態を、非同期遷
移４４０によって強制的に「外部データ」から「低速外
部」へ復帰させる。しかし、もし外部データアクセスが
満足に行われれば、状態は「ルック」状態へ同期的復帰
４５０を行う。
ては、状態マシン２００は、「低速外部」状態から「外
部データ」状態への同期遷移４３０を行う。しかし、も
し外部バスを制御する回路（これは、それ自体が状態マ
シンでありうる）が、次のクロックサイクルによるバス
通信に必要な状態をとる応答をしなければ、非同期論理
回路２１０は、コアのオペレーション状態を、非同期遷
移４４０によって強制的に「外部データ」から「低速外
部」へ復帰させる。しかし、もし外部データアクセスが
満足に行われれば、状態は「ルック」状態へ同期的復帰
４５０を行う。
【００３７】同様の機構はまた、状態マシンを強制的に
「アイドル」状態に（すなわち「ルック」状態から「ア
イドル」状態に）するのにも用いることができる。これ
は、入力の遅れ変化によって必ずしも用いられる必要は
ないが、主状態マシンが必要とする入力の数を減少させ
るので、状態マシンの製造コストを節減する。従って、
図４は、「アイドル」状態から「ルック」状態への同期
遷移４６０と、その後の、「ルック」状態から「アイド
ル」状態へ復帰する可能な非同期遷移４７０とを示す。
「アイドル」状態に（すなわち「ルック」状態から「ア
イドル」状態に）するのにも用いることができる。これ
は、入力の遅れ変化によって必ずしも用いられる必要は
ないが、主状態マシンが必要とする入力の数を減少させ
るので、状態マシンの製造コストを節減する。従って、
図４は、「アイドル」状態から「ルック」状態への同期
遷移４６０と、その後の、「ルック」状態から「アイド
ル」状態へ復帰する可能な非同期遷移４７０とを示す。
【００３８】ここでは、添付図面を参照しつつ、本発明
の例示的な実施例を詳細に説明してきたが、本発明はそ
れらの説明通りの実施例に制限されるものではないこ
と、および本技術分野に習熟した者ならば、添付の特許
請求の範囲により定められる本発明の範囲および精神か
ら逸脱することなく、それらに対してさまざまな変更お
よび改変を行いうること、を理解すべきである。
の例示的な実施例を詳細に説明してきたが、本発明はそ
れらの説明通りの実施例に制限されるものではないこ
と、および本技術分野に習熟した者ならば、添付の特許
請求の範囲により定められる本発明の範囲および精神か
ら逸脱することなく、それらに対してさまざまな変更お
よび改変を行いうること、を理解すべきである。
【図１】データ処理装置の概略ブロック図。
【図２】中央処理装置の概略図。
【図３】図２の中央処理装置の動作を示す概略タイミン
グ図。
グ図。
【図４】処理コアの可能なオペレーション状態を示す概
略状態図。
略状態図。
１００ 中央処理装置 １１０ メモリ管理装置 １２０ ランダムアクセスメモリ １４０ データバス ２００ 同期状態マシン ２１０ 非同期論理回路 ２２０ 処理コア
Claims (7)
- 【請求項１】 逐次的データ処理命令を実行するデータ
処理装置であって、該データ処理装置が、 可能なオペレーション状態の所定の集合から選択された
現在のオペレーション状態を有する処理コアであって、
該コアへ供給される制御状態信号によって該現オペレー
ション状態が定められる該処理コアと、 クロック信号の現在のクロックサイクルの所定の位相に
応答して、該コアの暫定的に有効な次のオペレーション
状態を表示する出力状態信号を発生する同期状態マシン
回路であって、該出力状態信号が、前記コアの前記現オ
ペレーション状態と、前記コアにより実行されるべき次
のデータ処理命令を表示する前記現クロックサイクルの
前記所定の位相以前に前記コアが発生した制御信号とに
依存する前記同期状態マシン回路と、前記出力状態信号
と、前記現クロックサイクルの前記所定位相の後に受け
た遅 れ制御信号とに応答して、前記制御状態信号を発生する
非同期論理回路と、を含む逐次的データ処理命令を実行
するデータ処理装置。 - 【請求項２】 前記コアとデータメモリとの間のデータ
転送を可能ならしめる相互接続バスであって、該コア
が、データ転送を行うための該相互接続バスの制御を要
求する手段を含む、該相互接続バスと、 該相互接続バスの制御が前記コアに対して認可されてい
るか否かを表示する遅れ制御信号を発生する手段と、を
含む請求項１記載の装置。 - 【請求項３】 データメモリと、 前記コアと、該データメモリの少なくとも部分集合との
間のデータ転送をバッファリングするデータバッファ
と、 現在のデータ転送が該データバッファにおいてバッファ
リングされうるか否かを検出し、かつ該現データ転送が
前記データメモリにおいてバッファリングされうるか否
かを表示する遅れ制御信号を発生するメモリ管理手段
と、を含む請求項１記載の装置。 - 【請求項４】 オペレーション状態の前記所定の集合
が、 前記コアが、該コアにとって内部的であるデータ処理オ
ペレーションを行う動作をなしうる第１オペレーション
状態と、 前記コアが、該コアと前記データメモリとの間の、前記
データバッファを経てのバッファリングされたデータ転
送を開始する動作をなしうる第２オペレーション状態
と、 前記コアが、該コアと前記データメモリとの間の、前記
データバッファを経ないバッファリングされないデータ
転送を開始する動作をなしうる第３オペレーション状態
と、を含む請求項３記載の装置。 - 【請求項５】 前記所定の位相が前記クロック信号のク
ロックエッジである請求項１記載の装置。 - 【請求項６】 前記クロックエッジが前記クロック信号
の立上りエッジである請求項５記載の装置。 - 【請求項７】 逐次的データ処理命令を実行するデータ
処理装置のオペレーション方法において、該装置が、可
能なオペレーション状態の所定の集合から選択された現
在のオペレーション状態を有する処理コアであって該コ
アへ供給される制御状態信号によって、該現オペレーシ
ョン状態が定められる該処理コアを含み、前記方法が、 クロック信号の現在のクロックサイクルの所定の位相に
応答して、前記コアの暫定的に有効な次のオペレーショ
ン状態を表示する出力状態信号を発生するステップであ
って、該出力状態信号が、前記コアの現在のオペレーシ
ョン状態と、前記コアにより実行されるべき次のデータ
処理命令を表示する前記現在のクロックサイクルの前記
所定の位相以前に前記コアが発生した制御信号とに依存
する前記出力状態信号を発生するステップと、 前記出力状態信号と、前記現クロックサイクルの前記所
定の位相の後に受けた遅れ制御信号とに応答して、前記
制御状態信号を発生するステップとを含む前記逐次的デ
ータ処理命令を実行するデータ処理装置のオペレーショ
ン方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GB9409946A GB2289778B (en) | 1994-05-17 | 1994-05-17 | Data processing |
| GB94099462 | 1994-05-17 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0844559A true JPH0844559A (ja) | 1996-02-16 |
| JP3601872B2 JP3601872B2 (ja) | 2004-12-15 |
Family
ID=10755339
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09888795A Expired - Lifetime JP3601872B2 (ja) | 1994-05-17 | 1995-04-24 | データ処理装置およびそのオペレーション方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5579526A (ja) |
| JP (1) | JP3601872B2 (ja) |
| GB (1) | GB2289778B (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3277730B2 (ja) * | 1994-11-30 | 2002-04-22 | 株式会社日立製作所 | 半導体メモリ装置、及び、それを用いた情報処理装置 |
| US6055620A (en) * | 1997-09-18 | 2000-04-25 | Lg Semicon Co., Ltd. | Apparatus and method for system control using a self-timed asynchronous control structure |
| US6044453A (en) * | 1997-09-18 | 2000-03-28 | Lg Semicon Co., Ltd. | User programmable circuit and method for data processing apparatus using a self-timed asynchronous control structure |
| US6049882A (en) * | 1997-12-23 | 2000-04-11 | Lg Semicon Co., Ltd. | Apparatus and method for reducing power consumption in a self-timed system |
| WO2001005139A1 (en) | 1999-07-09 | 2001-01-18 | Koninklijke Philips Electronics N.V. | Optical scanning apparatus with switchable resolution |
| DE10031222A1 (de) * | 2000-06-27 | 2002-01-10 | Philips Corp Intellectual Pty | Digitale mikroelektronische Schaltung mit einer getakteten Datenverarbeitungseinheit und einer Umwandlungseinheit |
| DE10052210B4 (de) * | 2000-10-20 | 2004-12-23 | Infineon Technologies Ag | Integrierte Schaltung mit einer synchronen und asynchronen Schaltung sowie Verfahren zum Betrieb einer solchen integrierten Schaltung |
| US6937053B2 (en) * | 2003-06-17 | 2005-08-30 | Honeywell International Inc. | Single event hardening of null convention logic circuits |
| US8407492B2 (en) * | 2010-01-14 | 2013-03-26 | The Boeing Company | System and method of asynchronous logic power management |
| US11126585B1 (en) * | 2020-03-09 | 2021-09-21 | Western Digital Technologies, Inc. | Data storage device with improved interface transmitter training |
| CN116126402B (zh) * | 2023-04-04 | 2023-06-20 | 核工业西南物理研究院 | 用单一指令控制多个异步并发系统运行状态的装置及方法 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4562427A (en) * | 1983-01-28 | 1985-12-31 | Ncr Corporation | System and method for stabilizing asynchronous state machines |
| US5226170A (en) * | 1987-02-24 | 1993-07-06 | Digital Equipment Corporation | Interface between processor and special instruction processor in digital data processing system |
| GB2234613B (en) * | 1989-08-03 | 1993-07-07 | Sun Microsystems Inc | Method and apparatus for switching context of state elements in a microprocessor |
| US5418930A (en) * | 1991-09-05 | 1995-05-23 | International Business Machines Corporation | Circuit for interfacing asynchronous to synchronous communications |
| US5341495A (en) * | 1991-10-04 | 1994-08-23 | Bull Hn Information Systems, Inc. | Bus controller having state machine for translating commands and controlling accesses from system bus to synchronous bus having different bus protocols |
| US5255375A (en) * | 1992-01-10 | 1993-10-19 | Digital Equipment Corporation | High performance interface between an asynchronous bus and one or more processors or the like |
| US5469547A (en) * | 1992-07-17 | 1995-11-21 | Digital Equipment Corporation | Asynchronous bus interface for generating individual handshake signal for each data transfer based on associated propagation delay within a transaction |
-
1994
- 1994-05-17 GB GB9409946A patent/GB2289778B/en not_active Expired - Lifetime
- 1994-10-13 US US08/322,318 patent/US5579526A/en not_active Expired - Lifetime
-
1995
- 1995-04-24 JP JP09888795A patent/JP3601872B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| GB2289778B (en) | 1998-12-16 |
| US5579526A (en) | 1996-11-26 |
| GB9409946D0 (en) | 1994-07-06 |
| JP3601872B2 (ja) | 2004-12-15 |
| GB2289778A (en) | 1995-11-29 |
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