JPH084095B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置の製造方法、特にオーミック接続
工程に関するものである。
工程に関するものである。
従来の半導体装置のオーミック接続に関しては、半導
体素子形成基板の表面はアルミニウム（Al）との接触に
より行い、反対面は半田付にて容器にオーミック接続す
る方法が一般的であった、半田付される裏面は半田との
なじみの良い金属及びシリコンとの密着性の良い金属と
の組み合せでおおわれており、シリコン基板裏面側には
リン等の不純物を用いてN+層を設けていた。
体素子形成基板の表面はアルミニウム（Al）との接触に
より行い、反対面は半田付にて容器にオーミック接続す
る方法が一般的であった、半田付される裏面は半田との
なじみの良い金属及びシリコンとの密着性の良い金属と
の組み合せでおおわれており、シリコン基板裏面側には
リン等の不純物を用いてN+層を設けていた。
すなわち、第２図に示すように、表面にエピタキシャ
ル層を有するシリコン基板１の裏面を研磨して薄くした
後、表面エピタキシャル層にベース領域３およびエミッ
タ領域２を設け、裏面にAuSi共晶層9,Ti層6,Ni層５およ
び銀層４を積層し、その後熱処理をして、裏面に半田付
の可能なオーミック接続を設けていた。
ル層を有するシリコン基板１の裏面を研磨して薄くした
後、表面エピタキシャル層にベース領域３およびエミッ
タ領域２を設け、裏面にAuSi共晶層9,Ti層6,Ni層５およ
び銀層４を積層し、その後熱処理をして、裏面に半田付
の可能なオーミック接続を設けていた。
しかしながら、これらの複数金属層からなる電極系に
おいては、シリコンと直接接続される金属をどの様に選
んでもシリコン基板の不純物濃度が８×1018atom/cc以
上でないと良好なオーミック性接触が得られない事が経
験的に知られている。しかし、シリコン単結晶引き上げ
法で作られる基板そのものの不純物濃度を８×1018atom
/cc以上の不純物濃度とすることは製法技術上は非常に
困難であり、エピタキシャル基板としての不純物濃度に
は限界があった。又、不純物濃度が低いシリコン基板で
オーミック接触を得るためには、高温（500℃以上）で
の熱処理が必要であり、トランジスタの電流増幅率（h
FE）のリニアリティーが劣化してしまう。そこで、従来
は、シリコン単結晶引き上げ法で作られた基板の裏面に
高不純物濃度の拡散層を形成し、その後に裏面電極を形
成していた。半導体装置の熱抵抗を低く抑える為には、
製造後のシリコン基板全体の厚さを薄くする必要がある
が、高不純物濃度の拡散層を不純物拡散工程で形成する
ために、不純物拡散工程への投入前に研磨により薄くす
る必要があり、このため不純物拡散工程においてウェハ
ー割れ不良の増加等の問題が生じていた。
おいては、シリコンと直接接続される金属をどの様に選
んでもシリコン基板の不純物濃度が８×1018atom/cc以
上でないと良好なオーミック性接触が得られない事が経
験的に知られている。しかし、シリコン単結晶引き上げ
法で作られる基板そのものの不純物濃度を８×1018atom
/cc以上の不純物濃度とすることは製法技術上は非常に
困難であり、エピタキシャル基板としての不純物濃度に
は限界があった。又、不純物濃度が低いシリコン基板で
オーミック接触を得るためには、高温（500℃以上）で
の熱処理が必要であり、トランジスタの電流増幅率（h
FE）のリニアリティーが劣化してしまう。そこで、従来
は、シリコン単結晶引き上げ法で作られた基板の裏面に
高不純物濃度の拡散層を形成し、その後に裏面電極を形
成していた。半導体装置の熱抵抗を低く抑える為には、
製造後のシリコン基板全体の厚さを薄くする必要がある
が、高不純物濃度の拡散層を不純物拡散工程で形成する
ために、不純物拡散工程への投入前に研磨により薄くす
る必要があり、このため不純物拡散工程においてウェハ
ー割れ不良の増加等の問題が生じていた。
本発明によれば、不純物濃度が８×1018atom/cc以下
であるシリコン基板の一主面上にベース層及びエミッタ
層を形成する工程と、ベース層及びエミッタ層形成後に
シリコン基板の他の主面上を研磨する工程と、シリコン
基板の他の主面上にTi層を形成する工程と、Ti層上にAu
Sb層を形成する工程と、AuSb層上にTi,Mo,W,Taの内の１
つ又は２つ以上の組み合わされた第１の金属層を形成す
る工程と、第１の金属層上にNi,Cu,Ag,Auの内の１つ又
は２つ以上の組み合わされた第２の金属層を形成する工
程と、シリコン基板を350℃〜500℃の範囲で熱処理する
工程とを含む半導体装置の製造方法が得られる。
であるシリコン基板の一主面上にベース層及びエミッタ
層を形成する工程と、ベース層及びエミッタ層形成後に
シリコン基板の他の主面上を研磨する工程と、シリコン
基板の他の主面上にTi層を形成する工程と、Ti層上にAu
Sb層を形成する工程と、AuSb層上にTi,Mo,W,Taの内の１
つ又は２つ以上の組み合わされた第１の金属層を形成す
る工程と、第１の金属層上にNi,Cu,Ag,Auの内の１つ又
は２つ以上の組み合わされた第２の金属層を形成する工
程と、シリコン基板を350℃〜500℃の範囲で熱処理する
工程とを含む半導体装置の製造方法が得られる。
ウェハーを研磨することなく厚い基板のまま拡散工程
を施し、拡散の最終工程においてウェハーを所定の厚さ
に研磨を行い、しかる後Sbの入ったAuを蒸着又はスパッ
ターで付着させ、次にSbのストッパーとしてのTi又はM
o,W,Taの内の１つ又は２つ以上の組み合わされた金属膜
を設け、さらにこの上にNi,Cu,Ag,Auの内の１つ又は２
つ以上組み合わされた金属膜を設け、この系を350℃以
上500℃以下で熱処理を行って、オーミック接続をとっ
ている。
を施し、拡散の最終工程においてウェハーを所定の厚さ
に研磨を行い、しかる後Sbの入ったAuを蒸着又はスパッ
ターで付着させ、次にSbのストッパーとしてのTi又はM
o,W,Taの内の１つ又は２つ以上の組み合わされた金属膜
を設け、さらにこの上にNi,Cu,Ag,Auの内の１つ又は２
つ以上組み合わされた金属膜を設け、この系を350℃以
上500℃以下で熱処理を行って、オーミック接続をとっ
ている。
次に、本発明を図面を参照してより詳細に説明する。
本発明の一実施例によれば、第１図に示すように、直
径４″φ，厚さ450μm,不純物濃度１×1018atom/ccのエ
ピタキシャル基板１を用い、所定の拡散工程を施し、ベ
ース層３及びエミック層２を形成する。さらに基板１を
厚さ230μｍとなる様に研磨し、蒸着を行う面に対しサ
ンドブラストを行う。又多層蒸着の可能な蒸着材を用い
てTi層8,AuSb層7,Ti層6,Ni層5,Ag層４をそれぞれ、200
Å,1000Å,2000Å,4000Å,4000Åの厚さで蒸着し、基板
１を400℃,30分間熱処理を行った。以上の製法では拡散
工程ではウェハー厚が450μｍと厚い為にウェハー割れ
不良はほとんどなく、熱処理中に第１層のTi層８を突き
破ってAuSb層７が基板のシリコン中に拡散して、良好な
オーミック接続層が形成され、２番目のTi層６はNi層５
に対するSb,Siのストッパー層として働くので、結果と
してシリーズ抵抗は拡散でN+層を形成した場合と同様に
良好な値とすることが可能である。
径４″φ，厚さ450μm,不純物濃度１×1018atom/ccのエ
ピタキシャル基板１を用い、所定の拡散工程を施し、ベ
ース層３及びエミック層２を形成する。さらに基板１を
厚さ230μｍとなる様に研磨し、蒸着を行う面に対しサ
ンドブラストを行う。又多層蒸着の可能な蒸着材を用い
てTi層8,AuSb層7,Ti層6,Ni層5,Ag層４をそれぞれ、200
Å,1000Å,2000Å,4000Å,4000Åの厚さで蒸着し、基板
１を400℃,30分間熱処理を行った。以上の製法では拡散
工程ではウェハー厚が450μｍと厚い為にウェハー割れ
不良はほとんどなく、熱処理中に第１層のTi層８を突き
破ってAuSb層７が基板のシリコン中に拡散して、良好な
オーミック接続層が形成され、２番目のTi層６はNi層５
に対するSb,Siのストッパー層として働くので、結果と
してシリーズ抵抗は拡散でN+層を形成した場合と同様に
良好な値とすることが可能である。
以上のように本発明による製造方法によれば、単結晶
シリコン基板に高濃度のN+層を形成することなく、拡散
工程を施しているので、シリコン基板を研磨することな
く厚い基板のまま拡散工程を施すことが可能となり、ウ
ェハー割れ不良を低減して、歩留りを向上させ、シリコ
ンウェハーの大型化にも対応できる、という効果を得ら
れる。
シリコン基板に高濃度のN+層を形成することなく、拡散
工程を施しているので、シリコン基板を研磨することな
く厚い基板のまま拡散工程を施すことが可能となり、ウ
ェハー割れ不良を低減して、歩留りを向上させ、シリコ
ンウェハーの大型化にも対応できる、という効果を得ら
れる。
更に、N+層を形成する必要がないので、製造工程を短
縮させ、通常使用される不純物濃度のシリコン基板にた
いして350℃〜500℃程度の低温の熱処理で良好なオーミ
ック接続を得ることができるという効果を得られる
縮させ、通常使用される不純物濃度のシリコン基板にた
いして350℃〜500℃程度の低温の熱処理で良好なオーミ
ック接続を得ることができるという効果を得られる
第１図は本発明一実施例による熱処理前の半導体装置の
断面図、第２図は従来例による熱処理前の半導体装置の
断面図である。 １……シリコン基板、２……エミッタ、３……ベース
層、４……Ag層、５……Ni層、６……第2Ti層、７……A
uSb層、８……第1Ti層、９……AuSi共晶層。
断面図、第２図は従来例による熱処理前の半導体装置の
断面図である。 １……シリコン基板、２……エミッタ、３……ベース
層、４……Ag層、５……Ni層、６……第2Ti層、７……A
uSb層、８……第1Ti層、９……AuSi共晶層。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭57−63837（ＪＰ，Ａ) 特開 昭60−14445（ＪＰ，Ａ) 実開 昭56−119650（ＪＰ，Ｕ)
Claims (1)
- 【請求項１】不純物濃度が８×1018atom/cc以下である
Ｎ型シリコン基板にオーミック接続を形成する半導体装
置の製造方法において、前記シリコン基板の表面に所定
の拡散工程を施し素子領域域を形成する工程と、前記素
子領域の形成された前記シリコン基板の裏面を研磨する
工程と、前記研磨された前記シリコン基板の裏面にTi層
を加熱処理によって突き破られる厚さに形成する工程
と、前記Ti層上にAuSb層を形成する工程と、前記AuSb層
上にTi,Mo,W,Taの内の１つ又は２つ以上の組み合わされ
た第１の金属層を加熱処理によって突き破られることな
くバリア層として機能する厚さに形成する工程と、前記
第１の金属層上にNi,Cu,Ag,Auの内の１つ又は２つ以上
組み合わされた第２の金属層を形成した後、この系を35
0℃〜500℃の範囲で加熱処理する工程とを含むことを特
徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60061308A JPH084095B2 (ja) | 1985-03-26 | 1985-03-26 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60061308A JPH084095B2 (ja) | 1985-03-26 | 1985-03-26 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61220344A JPS61220344A (ja) | 1986-09-30 |
| JPH084095B2 true JPH084095B2 (ja) | 1996-01-17 |
Family
ID=13167412
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60061308A Expired - Lifetime JPH084095B2 (ja) | 1985-03-26 | 1985-03-26 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH084095B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE69223868T2 (de) * | 1991-07-17 | 1998-09-03 | Denso Corp | Verfahren zur Herstellung von Elektroden eines Halbleiterbauelements |
| US6211550B1 (en) * | 1999-06-24 | 2001-04-03 | Intersil Corporation | Backmetal drain terminal with low stress and thermal resistance |
| JP3951300B2 (ja) * | 2003-07-23 | 2007-08-01 | 信越半導体株式会社 | 発光素子及び発光素子の製造方法 |
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