JPH0833842B2 - 論理演算装置 - Google Patents
論理演算装置Info
- Publication number
- JPH0833842B2 JPH0833842B2 JP62108393A JP10839387A JPH0833842B2 JP H0833842 B2 JPH0833842 B2 JP H0833842B2 JP 62108393 A JP62108393 A JP 62108393A JP 10839387 A JP10839387 A JP 10839387A JP H0833842 B2 JPH0833842 B2 JP H0833842B2
- Authority
- JP
- Japan
- Prior art keywords
- logical operation
- operation unit
- output value
- circuit
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/16—Error detection or correction of the data by redundancy in hardware
- G06F11/1629—Error detection by comparing the output of redundant processing systems
- G06F11/1641—Error detection by comparing the output of redundant processing systems where the comparison is not performed by the redundant processing components
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/14—Error detection or correction of the data by redundancy in operation
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/57—Arithmetic logic units [ALU], i.e. arrangements or devices for performing two or more of the operations covered by groups G06F7/483 – G06F7/556 or for performing logical operations
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Quality & Reliability (AREA)
- Logic Circuits (AREA)
- Hardware Redundancy (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、大規模集積回路で形成される論理演算装置
に関し、特に、ダイナミック回路を使用して高速動作を
行うと共に信頼性の高い、大規模集積回路に好適な論理
演算装置に関するものである。
に関し、特に、ダイナミック回路を使用して高速動作を
行うと共に信頼性の高い、大規模集積回路に好適な論理
演算装置に関するものである。
大規模集積回路に於ける回路動作の高速化方式として
は、従来より、プリチャージ方式のダイナミック回路で
論理回路を構成することが知られている。例えば、この
種の技術に関連する公知例として、CMOS多段ダイナミッ
ク論理回路が記載された特開昭58-111436号公報が挙げ
られる。
は、従来より、プリチャージ方式のダイナミック回路で
論理回路を構成することが知られている。例えば、この
種の技術に関連する公知例として、CMOS多段ダイナミッ
ク論理回路が記載された特開昭58-111436号公報が挙げ
られる。
〔発明が解決しようとする問題点〕 しかしながら、大規模集積回路上のダイナミック回路
は、そのパッケージに含まれるウラン等から放射される
α線によって誘起された電荷がプリチャージ状態の電荷
を反転させて、ソフトエラーが発生し、誤動作する場合
がある。この様な誤動作はデータベースの破壊といった
重大障害を引起こすことも考えられ、対策を講じなけれ
ばならない。すなわち、ダイナミック回路で構成された
論理回路はスタティック回路で構成された論理回路に比
べて、高速動作が可能である反面、前記のような原因に
よる誤動作により信頼性が低下するという問題点があ
る。
は、そのパッケージに含まれるウラン等から放射される
α線によって誘起された電荷がプリチャージ状態の電荷
を反転させて、ソフトエラーが発生し、誤動作する場合
がある。この様な誤動作はデータベースの破壊といった
重大障害を引起こすことも考えられ、対策を講じなけれ
ばならない。すなわち、ダイナミック回路で構成された
論理回路はスタティック回路で構成された論理回路に比
べて、高速動作が可能である反面、前記のような原因に
よる誤動作により信頼性が低下するという問題点があ
る。
本発明は、前記問題点を解決するためになされたもの
である。
である。
本発明の目的は、論理演算部をダイナミック回路を使
用して高速動作を可能にすると共に、信頼性の高いスタ
ティック回路による論理演算部を加えて論理演算部を二
重化して、高速化と同時に信頼性の高い論理演算装置を
提供することにある。
用して高速動作を可能にすると共に、信頼性の高いスタ
ティック回路による論理演算部を加えて論理演算部を二
重化して、高速化と同時に信頼性の高い論理演算装置を
提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、
本明細書の記述及び添付図面によって明らかになるであ
ろう。
本明細書の記述及び添付図面によって明らかになるであ
ろう。
前記の目的を達成するために本発明は、ダイナミック
回路により構成された第１の論理演算部と、該第１の論
理演算部と等しい機能を有するスタティック回路により
構成された第２の論理演算部と、前記第１の論理演算部
からの出力値と前記第２の論理演算部からの出力値とを
比較する比較器と、前記第１の論理演算部と前記第２の
論理演算部とに対して共通のデータを入力する入力レジ
スタと、前記第１の論理演算部からの出力を受けて処理
を行う次段以降の処理部と、前記次段以降の処理部が前
記第１の論理演算部からの出力値を受けて処理を行って
いる際に、前記比較器により、前記第１の論理演算部か
らの出力値と前記第２の論理演算部からの出力値との比
較で、不一致状態を検出した時に、前記第１の論理演算
部からの出力値を受けて処理を行っている引続く次段以
降の処理部の動作を抑止する制御手段とを有するもので
ある。
回路により構成された第１の論理演算部と、該第１の論
理演算部と等しい機能を有するスタティック回路により
構成された第２の論理演算部と、前記第１の論理演算部
からの出力値と前記第２の論理演算部からの出力値とを
比較する比較器と、前記第１の論理演算部と前記第２の
論理演算部とに対して共通のデータを入力する入力レジ
スタと、前記第１の論理演算部からの出力を受けて処理
を行う次段以降の処理部と、前記次段以降の処理部が前
記第１の論理演算部からの出力値を受けて処理を行って
いる際に、前記比較器により、前記第１の論理演算部か
らの出力値と前記第２の論理演算部からの出力値との比
較で、不一致状態を検出した時に、前記第１の論理演算
部からの出力値を受けて処理を行っている引続く次段以
降の処理部の動作を抑止する制御手段とを有するもので
ある。
前記手段によれば、高速動作可能なダイナミック回路
の第１の論理演算部とスタティック回路の第２の論理演
算部とに対して共通のデータが入力され、前記第１の論
理演算部が出力値を出力し、前記次段以降の処理部が前
記第１の論理演算部からの出力値を受けて処理を行って
いる際に、前記第２の論理演算部が出力値を出力し、前
記第１の論理演算部からの出力値と前記第２の論理演算
部からの出力値とを比較する比較器が不一致状態を検出
した時には、速い動作で既に出力が決定している前記第
１の論理演算部からの出力を受けて処理を行っている引
続く次段以降の処理部の動作を、比較出力を受けた制御
手段によって抑止する。すなわち、第１の論理演算部か
らの出力は次段に加えられると共に比較器に加えられ、
第２の論理演算部からの出力は前記比較器にのみ入力さ
れる。比較器による出力が一致を示す時、速い動作で既
に出力が決定している第１の論理演算部からの出力を受
けて処理を行っている引続く次段以降の処理部の動作を
続行する。一方、比較器による出力が不一致状態を示す
時、前記第１の論理演算部からの出力を引続く次段以降
の処理部の動作は抑止される。このように、ダイナミッ
ク回路の論理演算部により高速動作を可能とすると共
に、スタティック回路による信頼性の高い論理演算部を
加えて、論理演算部を二重化し比較演算処理を行い演算
動作をチェックしているので、高速動作を可能にすると
共に、信頼性の高い論理演算装置となっている。
の第１の論理演算部とスタティック回路の第２の論理演
算部とに対して共通のデータが入力され、前記第１の論
理演算部が出力値を出力し、前記次段以降の処理部が前
記第１の論理演算部からの出力値を受けて処理を行って
いる際に、前記第２の論理演算部が出力値を出力し、前
記第１の論理演算部からの出力値と前記第２の論理演算
部からの出力値とを比較する比較器が不一致状態を検出
した時には、速い動作で既に出力が決定している前記第
１の論理演算部からの出力を受けて処理を行っている引
続く次段以降の処理部の動作を、比較出力を受けた制御
手段によって抑止する。すなわち、第１の論理演算部か
らの出力は次段に加えられると共に比較器に加えられ、
第２の論理演算部からの出力は前記比較器にのみ入力さ
れる。比較器による出力が一致を示す時、速い動作で既
に出力が決定している第１の論理演算部からの出力を受
けて処理を行っている引続く次段以降の処理部の動作を
続行する。一方、比較器による出力が不一致状態を示す
時、前記第１の論理演算部からの出力を引続く次段以降
の処理部の動作は抑止される。このように、ダイナミッ
ク回路の論理演算部により高速動作を可能とすると共
に、スタティック回路による信頼性の高い論理演算部を
加えて、論理演算部を二重化し比較演算処理を行い演算
動作をチェックしているので、高速動作を可能にすると
共に、信頼性の高い論理演算装置となっている。
以下、図面を用いて本発明の一実施例を詳細に説明す
る。
る。
第１図は、本発明の一実施例の論理演算装置の概略構
成を示すブロック図である。
成を示すブロック図である。
第１図に於て、１は論理演算部へ一方のデータを入力
するＡ入力レジスタ、２は論理演算部へ他方のデータを
入力するＢ入力レジスタであり、これらのＡ入力レジス
タおよびＢ入力レジスタから、それぞれ２つの論理演算
部へ共通の入力データが与えられる。３はダイナミック
回路により構成された第１の論理演算部（以下ALUDと称
す）、４はスタティック回路により構成された第２の論
理演算部（以下ALUSと称す）、５はダイナミック回路の
ALUD3へのプリチャージクロック６を発生する回路であ
る。Ａ入力レジスタ１及びＢ入力レジスタ２の内容は、
それぞれ共通にALUD3及びALUS4に入力される。７はALUD
3の出力値に対してチェックビットを付加するパリティ
発生回路（PG）である。８はALUD3の出力値とALUS4の出
力値とを比較する比較器であり、９は比較器８からの不
一致信号である。10は出力レジスタであり、パリティ発
生回路７を経由してチェックビットを付加されて出力さ
れるALUD3の出力データを保持する。11はローカルスト
レージ（LS）であり、12はローカルストレージ11への書
込み信号である。13はローカルストレージ11の制御回路
であり、14は書込み信号12を生成するANDゲートであ
る。15はインバータである。16は比較器８からの不一致
信号９を保持する不一致フラグレジスタである。
するＡ入力レジスタ、２は論理演算部へ他方のデータを
入力するＢ入力レジスタであり、これらのＡ入力レジス
タおよびＢ入力レジスタから、それぞれ２つの論理演算
部へ共通の入力データが与えられる。３はダイナミック
回路により構成された第１の論理演算部（以下ALUDと称
す）、４はスタティック回路により構成された第２の論
理演算部（以下ALUSと称す）、５はダイナミック回路の
ALUD3へのプリチャージクロック６を発生する回路であ
る。Ａ入力レジスタ１及びＢ入力レジスタ２の内容は、
それぞれ共通にALUD3及びALUS4に入力される。７はALUD
3の出力値に対してチェックビットを付加するパリティ
発生回路（PG）である。８はALUD3の出力値とALUS4の出
力値とを比較する比較器であり、９は比較器８からの不
一致信号である。10は出力レジスタであり、パリティ発
生回路７を経由してチェックビットを付加されて出力さ
れるALUD3の出力データを保持する。11はローカルスト
レージ（LS）であり、12はローカルストレージ11への書
込み信号である。13はローカルストレージ11の制御回路
であり、14は書込み信号12を生成するANDゲートであ
る。15はインバータである。16は比較器８からの不一致
信号９を保持する不一致フラグレジスタである。
第２図は、第１図の動作を説明するためのタイミング
図である。
図である。
本実施例では、ローカルストレージ11からＡ入力レジ
スタ１及びＢ入力レジスタ２にデータ読出しを行い、AL
UD3により演算を行い、その演算出力結果にチェックビ
ットを付加し、その結果をローカルストレージ11に書込
むまでを１サイクルとする。１サイクルに要する時間は
Ｔである。
スタ１及びＢ入力レジスタ２にデータ読出しを行い、AL
UD3により演算を行い、その演算出力結果にチェックビ
ットを付加し、その結果をローカルストレージ11に書込
むまでを１サイクルとする。１サイクルに要する時間は
Ｔである。
この１サイクルの動作は以下の如くである。
まず時刻t0でＡ入力レジスタ１及びＢ入力レジスタ２
の値が決定し、Ａ入力レジスタ及びＢ入力レジスタの内
容はそれぞれ、ALUD3及びALUS4の両方に入力される。ダ
イナミック回路で構成されたALUD3はスタティック回路
で構成されたALUS4に比べ高速に動作し、時刻t1で演算
結果を出力する。この出力結果はパリティ発生回路７及
び比較器８へ入力される。パリティ発生回路７の出力は
時刻t3で決定し、出力レジスタ10に保持される。一方、
スタティック回路で構成されたALUS4による演算結果の
決定は、ダイナミック回路で構成されたALUD3よりも遅
れて時刻t2である。そしてALUS4の演算結果は比較器８
へ入力される。比較器８に於て、ALUD3の演算結果とALU
S4の演算結果との比較が時刻t2より始まり、比較結果は
時刻t4で決定する。サイクルでは比較結果が一致状態
であるため不一致信号９は出力されない。したがって不
一致フラグレジスタ16は“0"となり、書込み信号12が出
力されて出力レジスタ10の値がローカルストレージ11に
書込まれる。そして、時刻t4から次のサイクルの時刻
t0までの期間（斜線で示す部分）を利用してダイナミッ
ク回路で構成された論理演算部ALUD3はプリチャージさ
れる。
の値が決定し、Ａ入力レジスタ及びＢ入力レジスタの内
容はそれぞれ、ALUD3及びALUS4の両方に入力される。ダ
イナミック回路で構成されたALUD3はスタティック回路
で構成されたALUS4に比べ高速に動作し、時刻t1で演算
結果を出力する。この出力結果はパリティ発生回路７及
び比較器８へ入力される。パリティ発生回路７の出力は
時刻t3で決定し、出力レジスタ10に保持される。一方、
スタティック回路で構成されたALUS4による演算結果の
決定は、ダイナミック回路で構成されたALUD3よりも遅
れて時刻t2である。そしてALUS4の演算結果は比較器８
へ入力される。比較器８に於て、ALUD3の演算結果とALU
S4の演算結果との比較が時刻t2より始まり、比較結果は
時刻t4で決定する。サイクルでは比較結果が一致状態
であるため不一致信号９は出力されない。したがって不
一致フラグレジスタ16は“0"となり、書込み信号12が出
力されて出力レジスタ10の値がローカルストレージ11に
書込まれる。そして、時刻t4から次のサイクルの時刻
t0までの期間（斜線で示す部分）を利用してダイナミッ
ク回路で構成された論理演算部ALUD3はプリチャージさ
れる。
次のサイクルは、ソフトエラー等によりALUD3が誤
動作して、ALUS4との比較結果が不一致になる場合を示
しており、動作は以下の如くである。
動作して、ALUS4との比較結果が不一致になる場合を示
しており、動作は以下の如くである。
時刻t0からt3まではサイクルと全く同様に動作す
る。比較器８の出力もサイクルと同様に時刻t4で決定
するが、不一致状態であるため不一致信号９が出力さ
れ、不一致フラグレジスタ16は“1"となる。このためAN
Dゲート14により書込み信号12が出力されなくなり、次
のサイクル以降の動作は抑止される。
る。比較器８の出力もサイクルと同様に時刻t4で決定
するが、不一致状態であるため不一致信号９が出力さ
れ、不一致フラグレジスタ16は“1"となる。このためAN
Dゲート14により書込み信号12が出力されなくなり、次
のサイクル以降の動作は抑止される。
このようにして本実施例では、ローカルストレージ11
に対しては誤ったデータ書込みは行われない。このため
サイクルでは、不一致フラグレジスタ16を“0"にリセ
ットして、再度、時刻t0から実行を試みることができ
る。この再実行で不一致が検出されなければ次のサイク
ルが実行され、以降の動作が続行される。
に対しては誤ったデータ書込みは行われない。このため
サイクルでは、不一致フラグレジスタ16を“0"にリセ
ットして、再度、時刻t0から実行を試みることができ
る。この再実行で不一致が検出されなければ次のサイク
ルが実行され、以降の動作が続行される。
したがって、本実施例では、ダイナミック回路の論理
演算部でエラーが発生しても誤演算のままで演算処理を
続行することがないので、極めて信頼性の高い論理演算
装置を提供し得る。また、スタティック回路だけで論理
演算部を構成した場合に比べて、実質的にt2−t1の時間
だけ１サイクル時間を短縮できるため高速な論理演算装
置を実現し得ることになる。
演算部でエラーが発生しても誤演算のままで演算処理を
続行することがないので、極めて信頼性の高い論理演算
装置を提供し得る。また、スタティック回路だけで論理
演算部を構成した場合に比べて、実質的にt2−t1の時間
だけ１サイクル時間を短縮できるため高速な論理演算装
置を実現し得ることになる。
なお、一般的に論理演算装置を１チップの大規模集積
回路で形成する場合、動作チェックのために論理演算部
のデータを外部に引き出す複数の信号線を設ける必要が
あるが、この実施例による論理演算装置においては、論
理演算部を２系統持ち、２つの演算部からのデータを比
較する比較器を設けているので、動作チェックのための
データとしては比較器からのデータを用いれば、集積回
路からの信号引き出し線としては比較出力データの１本
の信号線ですみ、動作チェックのための信号出力ピン数
を減少することができる。
回路で形成する場合、動作チェックのために論理演算部
のデータを外部に引き出す複数の信号線を設ける必要が
あるが、この実施例による論理演算装置においては、論
理演算部を２系統持ち、２つの演算部からのデータを比
較する比較器を設けているので、動作チェックのための
データとしては比較器からのデータを用いれば、集積回
路からの信号引き出し線としては比較出力データの１本
の信号線ですみ、動作チェックのための信号出力ピン数
を減少することができる。
以上、本発明を前記実施例に基づき具体的に説明した
が、本発明は、前記実施例に限定されるものではなく、
その要旨を逸脱しない範囲において、種々変形し得るこ
とは勿論である。
が、本発明は、前記実施例に限定されるものではなく、
その要旨を逸脱しない範囲において、種々変形し得るこ
とは勿論である。
以上、説明したように、本発明によれば、ダイナミッ
ク回路の論理演算部を使用して高速動作を可能にする一
方、信頼性の高いスタティック回路の論理演算部を加え
て、論理演算部を二重化して比較しチェックしているの
で、ダイナミック回路の特有の誤動作が発生しても、そ
れによる障害、例えば、データベース破壊等を未然に防
ぐ事が可能であり、信頼度の高い装置を提供できる効果
がある。
ク回路の論理演算部を使用して高速動作を可能にする一
方、信頼性の高いスタティック回路の論理演算部を加え
て、論理演算部を二重化して比較しチェックしているの
で、ダイナミック回路の特有の誤動作が発生しても、そ
れによる障害、例えば、データベース破壊等を未然に防
ぐ事が可能であり、信頼度の高い装置を提供できる効果
がある。
第１図は、本発明の一実施例の論理演算装置の概略構成
を示すブロック図、 第２図は、第１図に示す論理演算装置の動作タイミング
を説明した説明図である。 図中、１……Ａ入力レジスタ、２……Ｂ入力レジスタ、
３……ダイナミック回路により構成された論理演算部、
４……スタティック回路により構成された論理演算部、
５……プリチャージクロック発生回路、７……パリティ
発生回路、８……比較器、９……不一致信号、10……出
力レジスタ、11……ローカルストレージ、12……書込み
信号、13……ローカルストレージ制御回路、16……不一
致フラグレジスタである。
を示すブロック図、 第２図は、第１図に示す論理演算装置の動作タイミング
を説明した説明図である。 図中、１……Ａ入力レジスタ、２……Ｂ入力レジスタ、
３……ダイナミック回路により構成された論理演算部、
４……スタティック回路により構成された論理演算部、
５……プリチャージクロック発生回路、７……パリティ
発生回路、８……比較器、９……不一致信号、10……出
力レジスタ、11……ローカルストレージ、12……書込み
信号、13……ローカルストレージ制御回路、16……不一
致フラグレジスタである。
Claims (1)
- 【請求項１】ダイナミック回路により構成された第１の
論理演算部と、該第１の論理演算部と等しい機能を有す
るスタティック回路により構成された第２の論理演算部
と、前記第１の論理演算部からの出力値と前記第２の論
理演算部からの出力値とを比較する比較器と、前記第１
の論理演算部と前記第２の論理演算部とに対して共通の
データを入力する入力レジスタと、前記第１の論理演算
部からの出力値を受けて処理を行う次段以降の処理部
と、前記次段以降の処理部が前記第１の論理演算部から
の出力値を受けて処理を行っている際に、前記比較器に
より、前記第１の論理演算部からの出力値と前記第２の
論理演算部からの出力値との比較で不一致状態を検出し
た時に、前記第１の論理演算部からの出力値を受けて処
理を行っている引続く次段以降の処理部の動作を抑止す
る制御手段とを有することを特徴とする論理演算装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62108393A JPH0833842B2 (ja) | 1987-05-01 | 1987-05-01 | 論理演算装置 |
| US07/188,375 US4916696A (en) | 1987-05-01 | 1988-04-29 | Logic operation device |
| KR1019880004997A KR920001100B1 (ko) | 1987-05-01 | 1988-04-30 | 논리연산장치 |
| DE3814875A DE3814875A1 (de) | 1987-05-01 | 1988-05-02 | Logische verknuepfungseinrichtung und logisches verknuepfungsverfahren |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62108393A JPH0833842B2 (ja) | 1987-05-01 | 1987-05-01 | 論理演算装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63273942A JPS63273942A (ja) | 1988-11-11 |
| JPH0833842B2 true JPH0833842B2 (ja) | 1996-03-29 |
Family
ID=14483624
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62108393A Expired - Fee Related JPH0833842B2 (ja) | 1987-05-01 | 1987-05-01 | 論理演算装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4916696A (ja) |
| JP (1) | JPH0833842B2 (ja) |
| KR (1) | KR920001100B1 (ja) |
| DE (1) | DE3814875A1 (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5170401A (en) * | 1988-06-02 | 1992-12-08 | Rockwell International Corporation | High integrity single transmission line communication system for critical aviation information |
| DE3936334A1 (de) * | 1989-10-30 | 1991-05-02 | Siemens Ag | Datentransfer-verfahren |
| US5251321A (en) * | 1990-06-20 | 1993-10-05 | Bull Hn Information Systems Inc. | Binary to binary coded decimal and binary coded decimal to binary conversion in a VLSI central processing unit |
| US5195101A (en) * | 1990-06-28 | 1993-03-16 | Bull Hn Information Systems Inc. | Efficient error detection in a vlsi central processing unit |
| US5175847A (en) * | 1990-09-20 | 1992-12-29 | Logicon Incorporated | Computer system capable of program execution recovery |
| JPH04178580A (ja) * | 1990-11-14 | 1992-06-25 | Ando Electric Co Ltd | 半導体メモリの故障自己診断装置 |
| US5253349A (en) * | 1991-01-30 | 1993-10-12 | International Business Machines Corporation | Decreasing processing time for type 1 dyadic instructions |
| US5381361A (en) * | 1993-05-14 | 1995-01-10 | California Institute Of Technology | Method and apparatus for real-time constraint solution |
| SE511114C2 (sv) | 1997-12-10 | 1999-08-09 | Ericsson Telefon Ab L M | Metod vid processor, samt processor anpassad att verka enligt metoden |
| DE10317650A1 (de) * | 2003-04-17 | 2004-11-04 | Robert Bosch Gmbh | Programmgesteuerte Einheit und Verfahren |
| US7206969B2 (en) * | 2003-09-10 | 2007-04-17 | Hewlett-Packard Development Company, L.P. | Opportunistic pattern-based CPU functional testing |
| US7213170B2 (en) * | 2003-09-10 | 2007-05-01 | Hewlett-Packard Development Company, L.P. | Opportunistic CPU functional testing with hardware compare |
| JP2006195863A (ja) * | 2005-01-17 | 2006-07-27 | Fujitsu Ten Ltd | エラー検出装置 |
| US7996620B2 (en) * | 2007-09-05 | 2011-08-09 | International Business Machines Corporation | High performance pseudo dynamic 36 bit compare |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4314349A (en) * | 1979-12-31 | 1982-02-02 | Goodyear Aerospace Corporation | Processing element for parallel array processors |
| IT1151351B (it) * | 1982-01-19 | 1986-12-17 | Italtel Spa | Disposizione circuitale atta a realizzare lo scambio di dati tra una coppia di elaboratori operanti secondo il principio master-slave |
| US4562575A (en) * | 1983-07-07 | 1985-12-31 | Motorola, Inc. | Method and apparatus for the selection of redundant system modules |
| JPS6057436A (ja) * | 1983-09-09 | 1985-04-03 | Nec Corp | 演算処理装置 |
| US4703421A (en) * | 1986-01-03 | 1987-10-27 | Gte Communication Systems Corporation | Ready line synchronization circuit for use in a duplicated computer system |
| US4807228A (en) * | 1987-03-18 | 1989-02-21 | American Telephone And Telegraph Company, At&T Bell Laboratories | Method of spare capacity use for fault detection in a multiprocessor system |
-
1987
- 1987-05-01 JP JP62108393A patent/JPH0833842B2/ja not_active Expired - Fee Related
-
1988
- 1988-04-29 US US07/188,375 patent/US4916696A/en not_active Expired - Lifetime
- 1988-04-30 KR KR1019880004997A patent/KR920001100B1/ko not_active Expired
- 1988-05-02 DE DE3814875A patent/DE3814875A1/de active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| US4916696A (en) | 1990-04-10 |
| DE3814875C2 (ja) | 1989-08-31 |
| JPS63273942A (ja) | 1988-11-11 |
| KR880014461A (ko) | 1988-12-23 |
| DE3814875A1 (de) | 1988-11-17 |
| KR920001100B1 (ko) | 1992-02-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5504859A (en) | Data processor with enhanced error recovery | |
| US3768071A (en) | Compensation for defective storage positions | |
| JPH0833842B2 (ja) | 論理演算装置 | |
| GB1274830A (en) | Data processing system | |
| US5331645A (en) | Expandable digital error detection and correction device | |
| US6571363B1 (en) | Single event upset tolerant microprocessor architecture | |
| JPH0581143A (ja) | メモリアレイのアドレスと中味とをチエツクする装置及び方法 | |
| JP4434548B2 (ja) | Ｌ２訂正可能エラーのための複数のプロセッサ・コアの割振り解除方法 | |
| US3603934A (en) | Data processing system capable of operation despite a malfunction | |
| EP0383899B1 (en) | Failure detection for partial write operations for memories | |
| US3387261A (en) | Circuit arrangement for detection and correction of errors occurring in the transmission of digital data | |
| Pflanz et al. | Online check and recovery techniques for dependable embedded processors | |
| US7380165B2 (en) | Assembly of electronic circuits comprising means for decontaminating error-contaminated parts | |
| US3618042A (en) | Error detection and instruction reexecution device in a data-processing apparatus | |
| US4866718A (en) | Error tolerant microprocessor | |
| US5388253A (en) | Processing system having device for testing the correct execution of instructions | |
| US4785414A (en) | Computer system with automatic range checking and conversion of data words | |
| US5515506A (en) | Encoding and decoding of dual-ported RAM parity using one shared parity tree and within one clock cycle | |
| JPS62242258A (ja) | 記憶装置 | |
| JPS60142747A (ja) | 命令再実行制御方式 | |
| JPH02143991A (ja) | 半導体記憶装置 | |
| USRE27485E (en) | Ls ec sdr | |
| JPS58199499A (ja) | デ−タ処理装置 | |
| JPS60214043A (ja) | パイプライン制御回路 | |
| CN118245306A (zh) | 检测方法、存储介质、电子设备及程序产品 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |