JPH08330595A - 薄膜トランジスタ及びその製造方法 - Google Patents
薄膜トランジスタ及びその製造方法Info
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- JPH08330595A JPH08330595A JP13434095A JP13434095A JPH08330595A JP H08330595 A JPH08330595 A JP H08330595A JP 13434095 A JP13434095 A JP 13434095A JP 13434095 A JP13434095 A JP 13434095A JP H08330595 A JPH08330595 A JP H08330595A
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- thin film
- gate
- film transistor
- gate electrode
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
- H10D30/673—Thin-film transistors [TFT] characterised by the electrodes characterised by the shapes, relative sizes or dispositions of the gate electrodes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
- H10D30/673—Thin-film transistors [TFT] characterised by the electrodes characterised by the shapes, relative sizes or dispositions of the gate electrodes
- H10D30/6733—Multi-gate TFTs
Landscapes
- Liquid Crystal (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】
【構成】Ｉ字状のＳｉ島１、画素電極７、ソース電極
４、ドレイン電極６、及びゲート配線バス３に接続され
たゲート電極２がチャネル長方向に複数備えられたトッ
プゲート型のＴＦＴであって、該複数のゲート電極２
が、半導体チャネル層と交差しない領域であって、ゲー
ト配線バス３に接続された領域以外で、接続部を有する
ことを特徴とするＴＦＴ。 【効果】ゲート電極２と半導体チャネル層との交差部分
における断線発生による動作不良を救済する。
４、ドレイン電極６、及びゲート配線バス３に接続され
たゲート電極２がチャネル長方向に複数備えられたトッ
プゲート型のＴＦＴであって、該複数のゲート電極２
が、半導体チャネル層と交差しない領域であって、ゲー
ト配線バス３に接続された領域以外で、接続部を有する
ことを特徴とするＴＦＴ。 【効果】ゲート電極２と半導体チャネル層との交差部分
における断線発生による動作不良を救済する。
Description
【０００１】
【産業上の利用分野】本発明は、アクティブマトリクス
・ディスプレイ用の薄膜トランジスタに関する。特に、
その製造での欠陥発生を救済し、高い生産性を得ようと
する素子構造について開示する。
・ディスプレイ用の薄膜トランジスタに関する。特に、
その製造での欠陥発生を救済し、高い生産性を得ようと
する素子構造について開示する。
【０００２】
【従来の技術】フラットパネルディスプレイのなかで主
流となっているのが液晶表示素子（ＬＣＤ）であり、カ
ラー化と高速化、高画質化の要求に対応して、薄膜トラ
ンジスタ（ＴＦＴ）などを利用したアクティブマトリク
ス型のＬＣＤが実用化されている。
流となっているのが液晶表示素子（ＬＣＤ）であり、カ
ラー化と高速化、高画質化の要求に対応して、薄膜トラ
ンジスタ（ＴＦＴ）などを利用したアクティブマトリク
ス型のＬＣＤが実用化されている。
【０００３】ＴＦＴには半導体層として一般にアモルフ
ァスシリコン（非晶質シリコン、以後ａ−Ｓｉと略記す
る）が用いられている。しかしより大画面・高密度の表
示が求められるようになると、短時間での画素書き込み
が必要となる。これを実現するための方法の一つとし
て、ａ−Ｓｉに比べ移動度の高い多結晶Ｓｉを用いると
いうことが挙げられる。
ァスシリコン（非晶質シリコン、以後ａ−Ｓｉと略記す
る）が用いられている。しかしより大画面・高密度の表
示が求められるようになると、短時間での画素書き込み
が必要となる。これを実現するための方法の一つとし
て、ａ−Ｓｉに比べ移動度の高い多結晶Ｓｉを用いると
いうことが挙げられる。
【０００４】さらに、多結晶Ｓｉを用いることにより、
ＴＦＴの小型化による開口率の向上、駆動回路の同一の
基板上への集積化などが可能となる。こうしたことによ
り、多結晶Ｓｉを用いたＴＦＴ−ＬＣＤは、次世代ＬＣ
Ｄとして有望視される。
ＴＦＴの小型化による開口率の向上、駆動回路の同一の
基板上への集積化などが可能となる。こうしたことによ
り、多結晶Ｓｉを用いたＴＦＴ−ＬＣＤは、次世代ＬＣ
Ｄとして有望視される。
【０００５】多結晶ＳｉのＴＦＴを作製するために１０
００℃前後の高温プロセスを用いた製造方法は既に実用
化されている。しかし、これは高温に耐えられる石英基
板を使用しなければならない。これに対し、レーザービ
ームを用いた高速ビームアニール法を用いて、ａ−Ｓｉ
を多結晶化せしめ、６００℃以下、好ましくは４００℃
以下の低温プロセスで多結晶Ｓｉを得ることが可能とな
っている。例えば、特開平４−２２６０３９などがあげ
られる。この製造方法の場合、通常のＬＣＤ用ガラス基
板（旭硝子社 ＡＮ６３５、コーニング社 ７０５９な
ど）の使用が可能となる。
００℃前後の高温プロセスを用いた製造方法は既に実用
化されている。しかし、これは高温に耐えられる石英基
板を使用しなければならない。これに対し、レーザービ
ームを用いた高速ビームアニール法を用いて、ａ−Ｓｉ
を多結晶化せしめ、６００℃以下、好ましくは４００℃
以下の低温プロセスで多結晶Ｓｉを得ることが可能とな
っている。例えば、特開平４−２２６０３９などがあげ
られる。この製造方法の場合、通常のＬＣＤ用ガラス基
板（旭硝子社 ＡＮ６３５、コーニング社 ７０５９な
ど）の使用が可能となる。
【０００６】これにより、より大画面用の基板サイズの
ＬＣＤであっても、高い生産性を維持して製造すること
ができる。通常のＬＣＤ用ガラス基板を使用すること
で、従来のプロセスの大半をそのまま用いることができ
る。つまり、従来からある大型ａ−ＳｉＴＦＴ用プロセ
スを流用できる。
ＬＣＤであっても、高い生産性を維持して製造すること
ができる。通常のＬＣＤ用ガラス基板を使用すること
で、従来のプロセスの大半をそのまま用いることができ
る。つまり、従来からある大型ａ−ＳｉＴＦＴ用プロセ
スを流用できる。
【０００７】現在、ａ−ＳｉのＴＦＴの多くは、半導体
チャネル層よりもゲート電極の層が下に位置するボトム
ゲート構造が採用されている。これに対し、多結晶Ｓｉ
を用いたＴＦＴでは、ゲート電極の層が半導体チャネル
層よりも上に位置するトップゲート構造をとることが多
い。
チャネル層よりもゲート電極の層が下に位置するボトム
ゲート構造が採用されている。これに対し、多結晶Ｓｉ
を用いたＴＦＴでは、ゲート電極の層が半導体チャネル
層よりも上に位置するトップゲート構造をとることが多
い。
【０００８】理由の一つはイオン注入法によってＣＭＯ
Ｓ回路が容易に作れるため、回路の集積化には都合が良
いことである。プロセスによっては、多結晶Ｓｉの形成
時にゲート電極が耐えることのできない温度に上がって
しまうため、ゲート電極の形成が後になるトップゲート
が必須となる場合もある。
Ｓ回路が容易に作れるため、回路の集積化には都合が良
いことである。プロセスによっては、多結晶Ｓｉの形成
時にゲート電極が耐えることのできない温度に上がって
しまうため、ゲート電極の形成が後になるトップゲート
が必須となる場合もある。
【０００９】また、多結晶Ｓｉの特徴として、ａ−Ｓｉ
に比べリーク電流が大きいことが挙げられる。この対策
として様々な方法があるが、その一つとして、複数のト
ランジスタを直列接続するという方法がある。例えば、
特公平５−４４１９５があげられる。
に比べリーク電流が大きいことが挙げられる。この対策
として様々な方法があるが、その一つとして、複数のト
ランジスタを直列接続するという方法がある。例えば、
特公平５−４４１９５があげられる。
【００１０】２つのトランジスタを直列接続したＴＦＴ
は、図２のように、１つのＴＦＴのチャネル長方向にゲ
ート電極を２つ設けた形状になるので、以下これをデュ
アルゲート構造と呼ぶ。
は、図２のように、１つのＴＦＴのチャネル長方向にゲ
ート電極を２つ設けた形状になるので、以下これをデュ
アルゲート構造と呼ぶ。
【００１１】これに対し、図３のような、通常のゲート
電極が１つのＴＦＴをシングルゲート構造と呼ぶことと
する。デュアルゲート構造にすることで、リーク電流の
低減と、ソース・ドレイン間耐圧の向上という効果が得
られる。
電極が１つのＴＦＴをシングルゲート構造と呼ぶことと
する。デュアルゲート構造にすることで、リーク電流の
低減と、ソース・ドレイン間耐圧の向上という効果が得
られる。
【００１２】上記のような理由により、液晶ディスプレ
イの画素駆動用ＴＦＴとして多結晶Ｓｉを用いる場合、
トップゲート構造かつデュアルゲート構造を用いること
が多い。
イの画素駆動用ＴＦＴとして多結晶Ｓｉを用いる場合、
トップゲート構造かつデュアルゲート構造を用いること
が多い。
【００１３】ところが、トップゲート構造では、ゲート
電極がＳｉの層より上に位置するため、ゲート電極がＳ
ｉの段差上で断線することがある。この様子を図４と図
６に示す。この断線がゲート配線バス側の段差上で起こ
ると、ゲート電極に走査電位を与えることができずＴＦ
Ｔが正常動作しないので、当該ＴＦＴが正常に動作し得
ず、そのためディスプレイの点欠陥となってしまう。
電極がＳｉの層より上に位置するため、ゲート電極がＳ
ｉの段差上で断線することがある。この様子を図４と図
６に示す。この断線がゲート配線バス側の段差上で起こ
ると、ゲート電極に走査電位を与えることができずＴＦ
Ｔが正常動作しないので、当該ＴＦＴが正常に動作し得
ず、そのためディスプレイの点欠陥となってしまう。
【００１４】このように、デュアルゲート構造の場合、
２つのゲート電極のうちどちらか１つが断線しただけで
もＴＦＴは正常動作できなくなる。そのため、シングル
ゲート構造に比べ、点欠陥の生じる確率が高くなる。そ
して、この確率は素子構造の幾何学的寸法と密接な関係
がある。つまり、回路全体がそれほど縮小されず、例え
ばＴＦＴの半導体チャネル（図５のＬ）が１０〜数１０
μｍ程度とされ、比較的長いときには、電極に切れ込み
が入っても断線にまで至ることが少なく、大きな問題で
はなかった。しかし、液晶ディスプレイの高精細化に伴
ってチャネル長Ｌが小さくなるにしたがって、深刻な問
題となった。
２つのゲート電極のうちどちらか１つが断線しただけで
もＴＦＴは正常動作できなくなる。そのため、シングル
ゲート構造に比べ、点欠陥の生じる確率が高くなる。そ
して、この確率は素子構造の幾何学的寸法と密接な関係
がある。つまり、回路全体がそれほど縮小されず、例え
ばＴＦＴの半導体チャネル（図５のＬ）が１０〜数１０
μｍ程度とされ、比較的長いときには、電極に切れ込み
が入っても断線にまで至ることが少なく、大きな問題で
はなかった。しかし、液晶ディスプレイの高精細化に伴
ってチャネル長Ｌが小さくなるにしたがって、深刻な問
題となった。
【００１５】
【発明が解決しようとする課題】多結晶ＳｉでＴＦＴア
クティブマトリクス・ディスプレイの画素駆動用ＴＦＴ
を形成するのに、トップゲート構造かつデュアルゲート
構造をとると、シングルゲート構造の場合に比べて、ゲ
ート電極の断線による点欠陥が発生しやすくなってい
た。本発明の目的はこのような欠点を解消しようとする
ものである。
クティブマトリクス・ディスプレイの画素駆動用ＴＦＴ
を形成するのに、トップゲート構造かつデュアルゲート
構造をとると、シングルゲート構造の場合に比べて、ゲ
ート電極の断線による点欠陥が発生しやすくなってい
た。本発明の目的はこのような欠点を解消しようとする
ものである。
【００１６】
【課題を解決するための手段】本発明は前項における問
題点を解決すべくなされたものであり、すなわち、ゲー
ト配線バスに接続されたゲート電極が半導体チャネル層
よりも上に配置され、一つの薄膜トランジスタあたりチ
ャネル長方向に複数のゲート電極が備えられた薄膜トラ
ンジスタにおいて、該複数のゲート電極が、半導体チャ
ネル層と交差しない領域であって、ゲート配線バスに接
続された領域以外で、接続部を有することを特徴とする
薄膜トランジスタを提供する。これを第１の発明と呼
ぶ。
題点を解決すべくなされたものであり、すなわち、ゲー
ト配線バスに接続されたゲート電極が半導体チャネル層
よりも上に配置され、一つの薄膜トランジスタあたりチ
ャネル長方向に複数のゲート電極が備えられた薄膜トラ
ンジスタにおいて、該複数のゲート電極が、半導体チャ
ネル層と交差しない領域であって、ゲート配線バスに接
続された領域以外で、接続部を有することを特徴とする
薄膜トランジスタを提供する。これを第１の発明と呼
ぶ。
【００１７】また、第１の発明において、該複数のゲー
ト電極のそれぞれの幅が８μｍ以下とされたことを特徴
とする薄膜トランジスタを提供する。これを第２の発明
と呼ぶ。
ト電極のそれぞれの幅が８μｍ以下とされたことを特徴
とする薄膜トランジスタを提供する。これを第２の発明
と呼ぶ。
【００１８】また、第１または第２の発明において、接
続部の幅が２〜６μｍとされたことを特徴とする薄膜ト
ランジスタを提供する。これを第３の発明と呼ぶ。
続部の幅が２〜６μｍとされたことを特徴とする薄膜ト
ランジスタを提供する。これを第３の発明と呼ぶ。
【００１９】また、第１〜第３のいずれか１つの発明に
おいて、接続部と半導体チャネル層との間の距離が２〜
８μｍとされたことを特徴とする薄膜トランジスタを提
供する。これを第４の発明と呼ぶ。
おいて、接続部と半導体チャネル層との間の距離が２〜
８μｍとされたことを特徴とする薄膜トランジスタを提
供する。これを第４の発明と呼ぶ。
【００２０】また、第１〜第４のいずれか１つの発明に
おいて、ゲート電極の厚みが１００ｎｍ以上、かつ半導
体チャネル層が５０ｎｍ以上とされたことを特徴とする
薄膜トランジスタを提供する。これを第５の発明と呼
ぶ。
おいて、ゲート電極の厚みが１００ｎｍ以上、かつ半導
体チャネル層が５０ｎｍ以上とされたことを特徴とする
薄膜トランジスタを提供する。これを第５の発明と呼
ぶ。
【００２１】また、第１〜第５のいずれか１つの発明に
おいて、画素面積が２００００μｍ2 以下とされたこと
を特徴とする薄膜トランジスタを提供する。これを第６
の発明と呼ぶ。
おいて、画素面積が２００００μｍ2 以下とされたこと
を特徴とする薄膜トランジスタを提供する。これを第６
の発明と呼ぶ。
【００２２】また、第１〜第６のいずれか１つの発明に
おいて、ゲート電極が１種類の金属からなることを特徴
とする薄膜トランジスタを提供する。これを第７の発明
と呼ぶ。
おいて、ゲート電極が１種類の金属からなることを特徴
とする薄膜トランジスタを提供する。これを第７の発明
と呼ぶ。
【００２３】また、第７のいずれか１つの発明におい
て、ゲート電極がＣｒからなることを特徴とする薄膜ト
ランジスタを提供する。これを第８の発明と呼ぶ。
て、ゲート電極がＣｒからなることを特徴とする薄膜ト
ランジスタを提供する。これを第８の発明と呼ぶ。
【００２４】また、第１〜第８のいずれか１つの発明に
おいて、ガラス基板が用いられ、多結晶Ｓｉが半導体チ
ャネルに用いられてなることを特徴とする薄膜トランジ
スタのを提供する。これを第９の発明と呼ぶ。
おいて、ガラス基板が用いられ、多結晶Ｓｉが半導体チ
ャネルに用いられてなることを特徴とする薄膜トランジ
スタのを提供する。これを第９の発明と呼ぶ。
【００２５】また、ゲート配線バスに接続されたゲート
電極が半導体チャネル層よりも上に配置され、一つの薄
膜トランジスタあたりチャネル長方向に複数のゲート電
極が備えられた薄膜トランジスタの製造方法であって、
サイドエッチング法を用いて半導体チャネル層にオフセ
ット構造を形成し、該複数のゲート電極が、半導体チャ
ネル層と交差しない領域であって、ゲート配線バスに接
続された領域以外で、接続部を有するようにパターン形
成することを特徴とする薄膜トランジスタの製造方法を
提供する。
電極が半導体チャネル層よりも上に配置され、一つの薄
膜トランジスタあたりチャネル長方向に複数のゲート電
極が備えられた薄膜トランジスタの製造方法であって、
サイドエッチング法を用いて半導体チャネル層にオフセ
ット構造を形成し、該複数のゲート電極が、半導体チャ
ネル層と交差しない領域であって、ゲート配線バスに接
続された領域以外で、接続部を有するようにパターン形
成することを特徴とする薄膜トランジスタの製造方法を
提供する。
【００２６】
【作用】デュアルゲート構造では、ゲート電極がＳｉの
島の段差を横切る箇所は、ＴＦＴ１つあたり４箇所（図
５のａ、ｂ、ｃ、ｄ）ある。従来は、ゲート配線バス側
の２箇所（図５のａ、ｃ）のうちどちらかで断線が起こ
ると（図６）、ゲート電極に正しい電位を与えられなく
なり、ＴＦＴは正常動作できなくなっていた。
島の段差を横切る箇所は、ＴＦＴ１つあたり４箇所（図
５のａ、ｂ、ｃ、ｄ）ある。従来は、ゲート配線バス側
の２箇所（図５のａ、ｃ）のうちどちらかで断線が起こ
ると（図６）、ゲート電極に正しい電位を与えられなく
なり、ＴＦＴは正常動作できなくなっていた。
【００２７】これに対し、本発明では、１箇所が断線し
ただけならば（図７）ゲート電極には正しい電位が与え
られるので、ＴＦＴは正常動作する。
ただけならば（図７）ゲート電極には正しい電位が与え
られるので、ＴＦＴは正常動作する。
【００２８】１つの段差に断線が生じる確率をｐ（０＜
ｐ＜１）とし、互いに独立であるとすると、ゲート電極
の断線によって１つのＴＦＴが正常動作できなくなる確
率は、ゲート電極１つあたりのチャネル長Ｌが等しいと
して表１のように近似できる。
ｐ＜１）とし、互いに独立であるとすると、ゲート電極
の断線によって１つのＴＦＴが正常動作できなくなる確
率は、ゲート電極１つあたりのチャネル長Ｌが等しいと
して表１のように近似できる。
【００２９】
【表１】
【００３０】デュアルゲートの場合の不良発生の確率
は、シングルゲート、言い換えれば１つのゲート電極に
おける不良発生の確率ｐに対して、１−（１−ｐ）2 ＝
２ｐ−ｐ2 ≒２ｐ（通常ｐ≪１であるため）となるから
である。つまり、デュアルゲートの場合シングルゲート
の約２倍の確率でゲート電極の断線による点欠陥が発生
することになる。Ｌが等しい場合、デュアルゲートＴＦ
Ｔではオン電流がシングルゲートＴＦＴよりも小さくな
るので、多くの場合、オン電流をかせぐために、デュア
ルゲートＴＦＴではＬを小さくする。
は、シングルゲート、言い換えれば１つのゲート電極に
おける不良発生の確率ｐに対して、１−（１−ｐ）2 ＝
２ｐ−ｐ2 ≒２ｐ（通常ｐ≪１であるため）となるから
である。つまり、デュアルゲートの場合シングルゲート
の約２倍の確率でゲート電極の断線による点欠陥が発生
することになる。Ｌが等しい場合、デュアルゲートＴＦ
Ｔではオン電流がシングルゲートＴＦＴよりも小さくな
るので、多くの場合、オン電流をかせぐために、デュア
ルゲートＴＦＴではＬを小さくする。
【００３１】すると上記したように、断線がますます起
こりやすくなり、ｐが大きくなるので、点欠陥となる確
率はさらに大きくなる。その結果、シングルゲートの２
倍以上となる。
こりやすくなり、ｐが大きくなるので、点欠陥となる確
率はさらに大きくなる。その結果、シングルゲートの２
倍以上となる。
【００３２】本発明によると、図５のａ、ｂ、ｃ、ｄの
段差のうち、（１）４つ全部が断線していたとき、
（２）３つが断線していたとき、（３）２つが断線して
いたとき（ｂとｄの両方が断線している場合を除く）
に、ＴＦＴは正常動作できなくなる。この場合、欠陥の
発生する総合確率は、以下の数１のようになる。
段差のうち、（１）４つ全部が断線していたとき、
（２）３つが断線していたとき、（３）２つが断線して
いたとき（ｂとｄの両方が断線している場合を除く）
に、ＴＦＴは正常動作できなくなる。この場合、欠陥の
発生する総合確率は、以下の数１のようになる。
【００３３】
【数１】 ｐ4 ＋４（１−ｐ）ｐ3 ＋５（１−ｐ）2 ｐ2 ＝５ｐ2 −６ｐ3 ＋２ｐ4 ≒５ｐ
【００３４】ここで、ｐは一般に非常に小さいため、５
ｐ2 ≪２ｐとなる。すなわち、本発明により、ゲート電
極の断線により点欠陥が起こる確率は大幅に小さくな
る。
ｐ2 ≪２ｐとなる。すなわち、本発明により、ゲート電
極の断線により点欠陥が起こる確率は大幅に小さくな
る。
【００３５】また、薄膜トランジスタの各部の幾何学的
寸法とも一定の関連性がある。例えば、ゲート電極の幅
は実質的にチャネル長そのものであって、また、１つあ
たりの薄膜トランジスタの占有面積の制限もあり、あま
り長くすることができない。通常８μｍ以下とされる
（図７の符号Ｄ）。また、２本のゲート電極の間隙はお
よそ３〜８μｍ程度とされる（図７の符号Ｃ）。及び、
２本のゲート電極を接続する接続部の幅はゲート電極の
幅と同程度に設けるがおよそ２〜６μｍとする（図７の
符号Ｂ）。以下に、本発明を図を参照しつつ説明する。
寸法とも一定の関連性がある。例えば、ゲート電極の幅
は実質的にチャネル長そのものであって、また、１つあ
たりの薄膜トランジスタの占有面積の制限もあり、あま
り長くすることができない。通常８μｍ以下とされる
（図７の符号Ｄ）。また、２本のゲート電極の間隙はお
よそ３〜８μｍ程度とされる（図７の符号Ｃ）。及び、
２本のゲート電極を接続する接続部の幅はゲート電極の
幅と同程度に設けるがおよそ２〜６μｍとする（図７の
符号Ｂ）。以下に、本発明を図を参照しつつ説明する。
【００３６】
（実施例１）ＴＦＴアクティブマトリクスタイプの液晶
ディスプレイを作製した。ＴＦＴとしては、コプレーナ
型を用いた。
ディスプレイを作製した。ＴＦＴとしては、コプレーナ
型を用いた。
【００３７】最初に、ガラス基板上にプラズマＣＶＤに
よって下地膜としてＳｉＮX 膜を２００ｎｍ、ａ−Ｓｉ
を１００ｎｍ、ＳｉＮX 膜を５０ｎｍ形成した。次に、
ＨＳＢＡ（アルゴンイオンレーザを用いた高速ビームア
ニール法）によって、ａ−Ｓｉのうち必要な部分を多結
晶化した。この基板からＳｉＮX 膜を除去した後、Ｓｉ
を島状にパターニングした。
よって下地膜としてＳｉＮX 膜を２００ｎｍ、ａ−Ｓｉ
を１００ｎｍ、ＳｉＮX 膜を５０ｎｍ形成した。次に、
ＨＳＢＡ（アルゴンイオンレーザを用いた高速ビームア
ニール法）によって、ａ−Ｓｉのうち必要な部分を多結
晶化した。この基板からＳｉＮX 膜を除去した後、Ｓｉ
を島状にパターニングした。
【００３８】この上にプラズマＣＶＤでゲート絶縁膜と
してＳｉＯ2 （２酸化シリコン）膜を１２０ｎｍ成膜し
た。次にスパッタによりＣｒを３００ｎｍ成膜し、パタ
ーニングしてゲート電極およびゲート配線バスを形成し
た。このとき、デュアルゲート構造となるようにパター
ニングを行なうが、２つのゲート電極がゲート配線バス
と反対側で互いに接続されているように設ける。チャネ
ル長Ｌはゲート電極１つあたり５μｍとした。
してＳｉＯ2 （２酸化シリコン）膜を１２０ｎｍ成膜し
た。次にスパッタによりＣｒを３００ｎｍ成膜し、パタ
ーニングしてゲート電極およびゲート配線バスを形成し
た。このとき、デュアルゲート構造となるようにパター
ニングを行なうが、２つのゲート電極がゲート配線バス
と反対側で互いに接続されているように設ける。チャネ
ル長Ｌはゲート電極１つあたり５μｍとした。
【００３９】また、２本のゲート電極の間隙は５μｍと
した。ゲート電極は半導体チャネル層を間に挟んで、一
方の領域に位置するゲート電極バスで接続され、残る他
方の領域で接続されるように設けた。コの字型のパター
ンをなしている。接続部は半導体チャネル層から十分に
離れ、かつ占有面積に影響を与えないように設けた。半
導体チャネル層との間の距離は３μｍとした。さらに、
このＣｒをマスクとして、ＳｉＯ2 膜をエッチングし
た。
した。ゲート電極は半導体チャネル層を間に挟んで、一
方の領域に位置するゲート電極バスで接続され、残る他
方の領域で接続されるように設けた。コの字型のパター
ンをなしている。接続部は半導体チャネル層から十分に
離れ、かつ占有面積に影響を与えないように設けた。半
導体チャネル層との間の距離は３μｍとした。さらに、
このＣｒをマスクとして、ＳｉＯ2 膜をエッチングし
た。
【００４０】次にもう一度Ｃｒのエッチング液に浸すこ
とにより、ゲート電極Ｃｒをサイドエッチングした。こ
のあと、イオン注入装置でＰ（リン）イオンを注入し
た。上記サイドエッチングを行なったため、イオン注入
された領域と、チャネルとなる領域との間にオフセット
領域が形成された。ここでは１μｍ弱のオフセット領域
を形成した。このオフセット領域が存在することによっ
てソース・ドレイン間の耐圧が向上する。上述したよう
に、ゲート電極の断線が起こるのは主としてこのサイド
エッチング工程においてである。
とにより、ゲート電極Ｃｒをサイドエッチングした。こ
のあと、イオン注入装置でＰ（リン）イオンを注入し
た。上記サイドエッチングを行なったため、イオン注入
された領域と、チャネルとなる領域との間にオフセット
領域が形成された。ここでは１μｍ弱のオフセット領域
を形成した。このオフセット領域が存在することによっ
てソース・ドレイン間の耐圧が向上する。上述したよう
に、ゲート電極の断線が起こるのは主としてこのサイド
エッチング工程においてである。
【００４１】続いて、ゲート電極バス（配線ライン）と
ソース・ドレイン電極バス（配線）の絶縁のために、プ
ラズマＣＶＤでＳｉＮX 膜を３００ｎｍ成膜した。この
上にスパッタで画素電極となるＩＴＯ膜を５０ｎｍ成膜
しパターニングした。そしてソース・ドレイン電極バス
とＳｉとのコンタクトをとるために、ＳｉＮX 膜をパタ
ーニングした。
ソース・ドレイン電極バス（配線）の絶縁のために、プ
ラズマＣＶＤでＳｉＮX 膜を３００ｎｍ成膜した。この
上にスパッタで画素電極となるＩＴＯ膜を５０ｎｍ成膜
しパターニングした。そしてソース・ドレイン電極バス
とＳｉとのコンタクトをとるために、ＳｉＮX 膜をパタ
ーニングした。
【００４２】この上にスパッタでＣｒを５０ｎｍ、続い
てＡｌを３００ｎｍ成膜し、このＡｌおよびＣｒをパタ
ーニングしてソース・ドレイン電極バスを形成した。最
後に、保護膜としてＣＶＤでＳｉＮX 膜を４００ｎｍ成
膜し、パターニングした。このように、ソース・ドレイ
ン電極バスは金属の２層構造とした。
てＡｌを３００ｎｍ成膜し、このＡｌおよびＣｒをパタ
ーニングしてソース・ドレイン電極バスを形成した。最
後に、保護膜としてＣＶＤでＳｉＮX 膜を４００ｎｍ成
膜し、パターニングした。このように、ソース・ドレイ
ン電極バスは金属の２層構造とした。
【００４３】以上のようにして、多結晶Ｓｉを用いたＴ
ＦＴ基板を得た。画素のＴＦＴとその周辺部を図１に示
す。基板上のＴＦＴの数は約３０万個である。このＴＦ
Ｔ基板と対向基板を組み合わせ、液晶ディスプレイを作
製した。また同様のプロセスを用いて、従来型のデュア
ルゲート構造ＴＦＴ（図２）の基板を作製し、ＬＣＤを
作製した。このＬＣＤのＴＦＴの数は約３３万個であ
る。ＴＦＴのチャネル長、チャネル幅、配線の幅などは
同じである。
ＦＴ基板を得た。画素のＴＦＴとその周辺部を図１に示
す。基板上のＴＦＴの数は約３０万個である。このＴＦ
Ｔ基板と対向基板を組み合わせ、液晶ディスプレイを作
製した。また同様のプロセスを用いて、従来型のデュア
ルゲート構造ＴＦＴ（図２）の基板を作製し、ＬＣＤを
作製した。このＬＣＤのＴＦＴの数は約３３万個であ
る。ＴＦＴのチャネル長、チャネル幅、配線の幅などは
同じである。
【００４４】このようにして得た液晶ディスプレイに画
像を表示して、点欠陥の数を調べた。従来型のものは、
基板によって異なるものの、数十〜百数十個の点欠陥が
見られた。これに対して、本発明に基づいて２つのゲー
ト電極がゲート配線バスと反対側で互いに接続したもの
は、０〜数個しか点欠陥が見られなかった。
像を表示して、点欠陥の数を調べた。従来型のものは、
基板によって異なるものの、数十〜百数十個の点欠陥が
見られた。これに対して、本発明に基づいて２つのゲー
ト電極がゲート配線バスと反対側で互いに接続したもの
は、０〜数個しか点欠陥が見られなかった。
【００４５】
【発明の効果】以上に示したように、本発明によれば、
トップゲート構造かつデュアルゲート構造のＴＦＴを用
いたアクティブマトリクスのディスプレイにおいて、点
欠陥を大幅に低減することができた。
トップゲート構造かつデュアルゲート構造のＴＦＴを用
いたアクティブマトリクスのディスプレイにおいて、点
欠陥を大幅に低減することができた。
【００４６】本発明は大型のガラス基板（対角サイズが
８サイズ≒２０ｃｍ以上、３０万画素以上（例：６４０
×４８０のアクティブマトリックスディスプレイ））を
用いた低温形成の多結晶ＳｉＴＦＴアレー基板の製造に
おいて、高い製造歩留を得ることができた。特に、大き
な基板面積の中に多数設けられた薄膜トランジスタの段
差部分での接続欠陥を救済することができ、表示の点欠
陥不良のない液晶表示素子を容易に形成できるようにな
った。
８サイズ≒２０ｃｍ以上、３０万画素以上（例：６４０
×４８０のアクティブマトリックスディスプレイ））を
用いた低温形成の多結晶ＳｉＴＦＴアレー基板の製造に
おいて、高い製造歩留を得ることができた。特に、大き
な基板面積の中に多数設けられた薄膜トランジスタの段
差部分での接続欠陥を救済することができ、表示の点欠
陥不良のない液晶表示素子を容易に形成できるようにな
った。
【００４７】また、従来から知られているＳｉ層のテー
パー処理を用いずに、断線防止を達成することができる
ようになった。そのため、テーパー処理に応じて必要と
なる薄膜トランジスタの設計ルールを回避することがで
きる。例えば、オン電流を確保するためにチャネル幅を
大きくする必要がなくなり、その場合のオフ電流の上昇
や、寄生容量の増加といった二次的なマイナス要素を克
服することができる。
パー処理を用いずに、断線防止を達成することができる
ようになった。そのため、テーパー処理に応じて必要と
なる薄膜トランジスタの設計ルールを回避することがで
きる。例えば、オン電流を確保するためにチャネル幅を
大きくする必要がなくなり、その場合のオフ電流の上昇
や、寄生容量の増加といった二次的なマイナス要素を克
服することができる。
【００４８】また、ゲート電極及びゲート電極バスはＣ
ｒなどの金属１層で設けることが製造プロセス全体の観
点から好ましい、この場合、金属の厚みを厚くすると応
力の発生により、段差での断線が発生しやすくなる傾向
がある。また、内部の半導体チャネル層の厚みも関係
し、電気的特性などの観点から一定の厚みが必要となる
が、このような場合であっても、本発明を用いることで
高い製造歩留を得ることができる。
ｒなどの金属１層で設けることが製造プロセス全体の観
点から好ましい、この場合、金属の厚みを厚くすると応
力の発生により、段差での断線が発生しやすくなる傾向
がある。また、内部の半導体チャネル層の厚みも関係
し、電気的特性などの観点から一定の厚みが必要となる
が、このような場合であっても、本発明を用いることで
高い製造歩留を得ることができる。
【００４９】このように、本発明は単に欠陥救済を達成
するばかりでなく、その他の製造工程に影響を与えるこ
となく安定した生産性と高い製品性能を得ることができ
る。
するばかりでなく、その他の製造工程に影響を与えるこ
となく安定した生産性と高い製品性能を得ることができ
る。
【００５０】また、本発明はその効果を損しない範囲で
種々の応用ができる。
種々の応用ができる。
【図１】本発明の実施例を表す平面図。
【図２】従来のデュアルゲート構造ＴＦＴの平面図。
【図３】従来のシングルゲート構造ＴＦＴの平面図。
【図４】ゲート電極の断線の様子をあらわす断面図。
【図５】デュアルゲート構造ＴＦＴにおける、ゲート電
極がＳｉ島の段差を横切る箇所を示す平面図。
極がＳｉ島の段差を横切る箇所を示す平面図。
【図６】従来のデュアルゲート構造ＴＦＴで、ゲート電
極の断線が起きた様子を示す平面図。
極の断線が起きた様子を示す平面図。
【図７】本発明においてゲート電極の断線が起きた様子
を示す平面図。
を示す平面図。
１：Ｓｉ島 ２：ゲート電極 ３：ゲート配線バス ４：ソース電極 ５：ソース配線 ６：ドレイン電極 ７：画素電極（ＩＴＯ） ８：ゲート絶縁膜 ９：下地膜 １０：ガラス基板
Claims (9)
- 【請求項１】ゲート配線バスに接続されたゲート電極が
半導体チャネル層よりも上に配置され、一つの薄膜トラ
ンジスタあたりチャネル長方向に複数のゲート電極が備
えられた薄膜トランジスタにおいて、該複数のゲート電
極が、半導体チャネル層と交差しない領域であって、ゲ
ート配線バスに接続された領域以外で、接続部を有する
ことを特徴とする薄膜トランジスタ。 - 【請求項２】該複数のゲート電極のそれぞれの幅が８μ
ｍ以下とされたことを特徴とする請求項１の薄膜トラン
ジスタ。 - 【請求項３】接続部の幅が２〜６μｍとされたことを特
徴とする請求項１または２の薄膜トランジスタ。 - 【請求項４】接続部と半導体チャネル層との間の距離が
２〜８μｍとされたことを特徴とする請求項１〜３のい
ずれか１項の薄膜トランジスタ。 - 【請求項５】ゲート電極の厚みが１００ｎｍ以上、かつ
半導体チャネル層が５０ｎｍ以上とされたことを特徴と
する請求項１〜４のいずれか１項の薄膜トランジスタ。 - 【請求項６】画素面積が２００００μｍ2 以下とされた
ことを特徴とする請求項１〜５のいずれか１項の薄膜ト
ランジスタ。 - 【請求項７】ゲート電極が１種類の金属からなることを
特徴とする請求項１〜６のいずれか１項の薄膜トランジ
スタ。 - 【請求項８】ゲート電極がＣｒからなることを特徴とす
る請求項７の薄膜トランジスタ。 - 【請求項９】ゲート配線バスに接続されたゲート電極が
半導体チャネル層よりも上に配置され、一つの薄膜トラ
ンジスタあたりチャネル長方向に複数のゲート電極が備
えられた薄膜トランジスタの製造方法であって、サイド
エッチング法を用いて半導体チャネル層にオフセット構
造を形成し、該複数のゲート電極が、半導体チャネル層
と交差しない領域であって、ゲート配線バスに接続され
た領域以外で、接続部を有するようにパターン形成する
ことを特徴とする薄膜トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13434095A JPH08330595A (ja) | 1995-05-31 | 1995-05-31 | 薄膜トランジスタ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13434095A JPH08330595A (ja) | 1995-05-31 | 1995-05-31 | 薄膜トランジスタ及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08330595A true JPH08330595A (ja) | 1996-12-13 |
Family
ID=15126069
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13434095A Pending JPH08330595A (ja) | 1995-05-31 | 1995-05-31 | 薄膜トランジスタ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08330595A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7208352B2 (en) | 2001-12-19 | 2007-04-24 | Samsung Sdi Co., Ltd. | Method of fabricating a thin film transistor with multiple gates using metal induced lateral crystallization |
| US7365805B2 (en) | 2004-01-26 | 2008-04-29 | Semiconductor Energy Laboratory Co., Ltd. | Display device, manufacturing method thereof, and television receiver |
| US7371625B2 (en) | 2004-02-13 | 2008-05-13 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof, liquid crystal television system, and EL television system |
| JP2009301058A (ja) * | 2000-02-03 | 2009-12-24 | Semiconductor Energy Lab Co Ltd | 発光装置 |
| CN103543565A (zh) * | 2012-07-13 | 2014-01-29 | 群康科技(深圳)有限公司 | 显示器 |
| US8957422B2 (en) | 1998-11-17 | 2015-02-17 | Semiconductor Energy Laboratory Co., Ltd. | Method of fabricating a semiconductor device |
| US9423644B2 (en) | 2012-07-13 | 2016-08-23 | Innolux Corporation | Display |
-
1995
- 1995-05-31 JP JP13434095A patent/JPH08330595A/ja active Pending
Cited By (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9627460B2 (en) | 1998-11-17 | 2017-04-18 | Semiconductor Energy Laboratory Co., Ltd. | Method of fabricating a semiconductor device |
| US8957422B2 (en) | 1998-11-17 | 2015-02-17 | Semiconductor Energy Laboratory Co., Ltd. | Method of fabricating a semiconductor device |
| JP2013110124A (ja) * | 2000-02-03 | 2013-06-06 | Semiconductor Energy Lab Co Ltd | 発光装置 |
| JP2017083897A (ja) * | 2000-02-03 | 2017-05-18 | 株式会社半導体エネルギー研究所 | 電気器具 |
| JP2009301058A (ja) * | 2000-02-03 | 2009-12-24 | Semiconductor Energy Lab Co Ltd | 発光装置 |
| US9419066B2 (en) | 2000-02-03 | 2016-08-16 | Semiconductor Energy Laboratory Co., Ltd. | Light-emitting device and method of manufacturing the same |
| US7235435B2 (en) | 2001-12-19 | 2007-06-26 | Samsung Sdi Co., Ltd. | Method for fabricating thin film transistor with multiple gates using metal induced lateral crystallization |
| US7235434B2 (en) | 2001-12-19 | 2007-06-26 | Samsung Sdi Co., Ltd. | Thin film transistor with multiple gates using metal induced lateral crystallization and method of fabricating the same |
| US7294537B2 (en) | 2001-12-19 | 2007-11-13 | Samsung Sdi Co., Ltd. | Method of fabricating thin film transistor with multiple gates using super grain silicon crystallization |
| US7381990B2 (en) | 2001-12-19 | 2008-06-03 | Samsung Sdi Co., Ltd. | Thin film transistor with multiple gates fabricated using super grain silicon crystallization |
| US7208352B2 (en) | 2001-12-19 | 2007-04-24 | Samsung Sdi Co., Ltd. | Method of fabricating a thin film transistor with multiple gates using metal induced lateral crystallization |
| US7732818B2 (en) | 2004-01-26 | 2010-06-08 | Semiconductor Energy Laboratory Co., Ltd. | Display device, manufacturing method thereof, and television receiver |
| US7993993B2 (en) | 2004-01-26 | 2011-08-09 | Semiconductor Energy Laboratory Co., Ltd. | Display device, manufacturing method thereof, and television receiver |
| US7365805B2 (en) | 2004-01-26 | 2008-04-29 | Semiconductor Energy Laboratory Co., Ltd. | Display device, manufacturing method thereof, and television receiver |
| US7776667B2 (en) | 2004-02-13 | 2010-08-17 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof, liquid crystal television system, and EL television system |
| US7371625B2 (en) | 2004-02-13 | 2008-05-13 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof, liquid crystal television system, and EL television system |
| CN103543565A (zh) * | 2012-07-13 | 2014-01-29 | 群康科技(深圳)有限公司 | 显示器 |
| US9423644B2 (en) | 2012-07-13 | 2016-08-23 | Innolux Corporation | Display |
| US9897845B2 (en) | 2012-07-13 | 2018-02-20 | Innolux Corporation | Display |
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