JPH08330469A - 半導体装置用配線基板およびその製造方法 - Google Patents
半導体装置用配線基板およびその製造方法Info
- Publication number
- JPH08330469A JPH08330469A JP13092295A JP13092295A JPH08330469A JP H08330469 A JPH08330469 A JP H08330469A JP 13092295 A JP13092295 A JP 13092295A JP 13092295 A JP13092295 A JP 13092295A JP H08330469 A JPH08330469 A JP H08330469A
- Authority
- JP
- Japan
- Prior art keywords
- conductive
- main surface
- wiring board
- pitch
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/1517—Multilayer substrate
- H01L2924/15172—Fan-out arrangement of the internal vias
- H01L2924/15174—Fan-out arrangement of the internal vias in different layers of the multilayer substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
Landscapes
- Wire Bonding (AREA)
Abstract
(57)【要約】 （修正有）
【目的】 半導体チップに微小ピッチで形成した複数の
電極を外部に引き出す場合、各電極を正確に対応した導
電端子に接続することが可能な技術を提供する。 【構成】 一主面に形成する導電端子３Ａのピッチより
も大きいピッチで導電端子３Ｂを他主面に形成した配線
基板１を用意する。この大きなピッチの導電端子３Ｂを
実装基板１３の対応した導電端子１５に接続して半導体
チップ１２を実装する。これによって、半導体チップ１
２に微小ピッチで形成した複数の電極１４を外部に引き
出す場合、拡大したピッチで引き出せるため、各電極１
４を正確に対応した導電端子１５に接続することが可能
となる。
電極を外部に引き出す場合、各電極を正確に対応した導
電端子に接続することが可能な技術を提供する。 【構成】 一主面に形成する導電端子３Ａのピッチより
も大きいピッチで導電端子３Ｂを他主面に形成した配線
基板１を用意する。この大きなピッチの導電端子３Ｂを
実装基板１３の対応した導電端子１５に接続して半導体
チップ１２を実装する。これによって、半導体チップ１
２に微小ピッチで形成した複数の電極１４を外部に引き
出す場合、拡大したピッチで引き出せるため、各電極１
４を正確に対応した導電端子１５に接続することが可能
となる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置用配線基板
およびその製造方法に関し、特に、半導体チップの一主
面に微小ピッチで配置された複数の電極を、拡大したピ
ッチで外部に引き出したい場合に適用して有効な技術に
関するものである。
およびその製造方法に関し、特に、半導体チップの一主
面に微小ピッチで配置された複数の電極を、拡大したピ
ッチで外部に引き出したい場合に適用して有効な技術に
関するものである。
【０００２】
【従来の技術】ＬＳＩで代表される最近の半導体装置
は、ますます多機能化の要求が高まってきており、これ
に伴いより一層高集積化が図られる傾向にある。従っ
て、半導体チップに形成される電極の数は飛躍的に増加
しつつある。
は、ますます多機能化の要求が高まってきており、これ
に伴いより一層高集積化が図られる傾向にある。従っ
て、半導体チップに形成される電極の数は飛躍的に増加
しつつある。
【０００３】このように複数の電極を形成した半導体チ
ップを実装基板に実装する場合、半導体チップの全面に
多数のボール状の電極（以下、バンプと称する）を微小
ピッチで形成して、このバンプを実装基板に接続するよ
うにした、ＣＣＢ（Ｃｏｎｔｒｏｌｌｅｄ Ｃｏｌｌａ
ｐｓｅ Ｂｏｎｄｉｎｇ）が好んで採用されている。
ップを実装基板に実装する場合、半導体チップの全面に
多数のボール状の電極（以下、バンプと称する）を微小
ピッチで形成して、このバンプを実装基板に接続するよ
うにした、ＣＣＢ（Ｃｏｎｔｒｏｌｌｅｄ Ｃｏｌｌａ
ｐｓｅ Ｂｏｎｄｉｎｇ）が好んで採用されている。
【０００４】すなわち、半導体チップの一主面に微小ピ
ッチで形成された複数のバンプは、バンプに対応して絶
縁基板からなる実装基板に形成された複数の導電端子
（導電パターン）に接続されることにより、半導体チッ
プはフリップチップ法によって実装基板にフェースダウ
ンボンディグされる。
ッチで形成された複数のバンプは、バンプに対応して絶
縁基板からなる実装基板に形成された複数の導電端子
（導電パターン）に接続されることにより、半導体チッ
プはフリップチップ法によって実装基板にフェースダウ
ンボンディグされる。
【０００５】このように高集積化された半導体チップに
微小ピッチで形成した複数のバンプを外部の回路である
実装基板に電気的に引き出す場合、実装基板としては、
配線が絶縁基板内に多層にわたって形成された多層実装
基板が使用されることが多い。この多層実装基板の材料
としては、次のような特長を備えたセラミックスが一般
に利用される。
微小ピッチで形成した複数のバンプを外部の回路である
実装基板に電気的に引き出す場合、実装基板としては、
配線が絶縁基板内に多層にわたって形成された多層実装
基板が使用されることが多い。この多層実装基板の材料
としては、次のような特長を備えたセラミックスが一般
に利用される。
【０００６】半導体チップと実装基板の熱膨張率を比
較的近似させることができるので、チップボンディング
においてバンプに加わる応力を減らすことができ、バン
プの剥がれを軽減することができる。
較的近似させることができるので、チップボンディング
においてバンプに加わる応力を減らすことができ、バン
プの剥がれを軽減することができる。
【０００７】ガラスエポキシなどに比べて製造公差の
小さい実装基板を製造できるので、バンプ接続用の導電
パターンを作り易い。
小さい実装基板を製造できるので、バンプ接続用の導電
パターンを作り易い。
【０００８】その実装基板に薄膜配線をつくること
で、さらに精度の高いバンプ接続用の導電パターンを作
ることができる。
で、さらに精度の高いバンプ接続用の導電パターンを作
ることができる。
【０００９】多層配線を作り易いので、実装基板内で
信号線の引き回し、電源の分配などができる。
信号線の引き回し、電源の分配などができる。
【００１０】耐熱性、機密性、機械的強度などに優れ
た実装基板を製造できる。
た実装基板を製造できる。
【００１１】例えば日経ＢＰ社発行、「ＶＬＳＩパッケ
ージング技術（上）」、１９９３年５月３１日発行、Ｐ
５４〜Ｐ６１には、半導体チップを各種実装基板に支持
させるパッケージング技術に関して詳細に記載されてい
る。
ージング技術（上）」、１９９３年５月３１日発行、Ｐ
５４〜Ｐ６１には、半導体チップを各種実装基板に支持
させるパッケージング技術に関して詳細に記載されてい
る。
【００１２】また、半導体チップを実装基板に実装する
に当たっては、予め、半導体チップの良品、不良品を検
査することが行われ、このため半導体チップはセラミッ
クスなどの検査用基板に仮付けされて、検査終了後に取
外される。そして、良品のみが実装基板にボンディング
されることになる。
に当たっては、予め、半導体チップの良品、不良品を検
査することが行われ、このため半導体チップはセラミッ
クスなどの検査用基板に仮付けされて、検査終了後に取
外される。そして、良品のみが実装基板にボンディング
されることになる。
【００１３】さらに、半導体チップのバンプに直接に検
査用プローブを接触させて、検査を行う場合もある。し
かし、この場合は、多数のバンプが微細ピッチで半導体
チップの全面に配置されているために、各バンプに正確
に検査用プローブを接触させるのは困難である。
査用プローブを接触させて、検査を行う場合もある。し
かし、この場合は、多数のバンプが微細ピッチで半導体
チップの全面に配置されているために、各バンプに正確
に検査用プローブを接触させるのは困難である。
【００１４】
【発明が解決しようとする課題】前記のように半導体チ
ップを実装基板に実装するには、実装基板として優れた
条件を備えているセラミックスを利用することが多くな
っているが、このセラミックスは高価なので、コストア
ップが避けられないという問題がある。
ップを実装基板に実装するには、実装基板として優れた
条件を備えているセラミックスを利用することが多くな
っているが、このセラミックスは高価なので、コストア
ップが避けられないという問題がある。
【００１５】また、一主面に微小ピッチで形成された複
数のバンプを、対応した導電端子に接続することによっ
て半導体チップを実装基板に実装するので、各バンプを
正確に対応した導電端子に接続するのが困難になる。こ
れは、半導体チップの検査を行うために検査用基板に仮
付けする場合も同様である。
数のバンプを、対応した導電端子に接続することによっ
て半導体チップを実装基板に実装するので、各バンプを
正確に対応した導電端子に接続するのが困難になる。こ
れは、半導体チップの検査を行うために検査用基板に仮
付けする場合も同様である。
【００１６】本発明の目的は、半導体チップに微小ピッ
チで形成した複数の電極を外部に引き出す場合、コスト
ダウンを図ることが可能な技術を提供することにある。
チで形成した複数の電極を外部に引き出す場合、コスト
ダウンを図ることが可能な技術を提供することにある。
【００１７】本発明の他の目的は、半導体チップに微小
ピッチで形成した複数の電極を外部に引き出す場合、各
電極を正確に対応した導電端子に接続することが可能な
技術を提供することにある。
ピッチで形成した複数の電極を外部に引き出す場合、各
電極を正確に対応した導電端子に接続することが可能な
技術を提供することにある。
【００１８】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１９】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば下
記の通りである。
発明のうち、代表的なものの概要を簡単に説明すれば下
記の通りである。
【００２０】（１）本発明の半導体装置用配線基板は、
一主面に所定のピッチで複数の電極が配置された半導体
チップを支持するための半導体装置用配線基板であっ
て、前記半導体チップの一主面に対応する一主面に前記
複数の電極の配置ピッチとほぼ等しいピッチで複数の導
電端子が形成されるとともに、前記一主面と反対側の他
主面に前記複数の導電端子と導通しかつ所定のピッチで
複数の導電端子が形成された絶縁基板からなる。絶縁基
板としては例えば弾力性を有する材料を用いる。
一主面に所定のピッチで複数の電極が配置された半導体
チップを支持するための半導体装置用配線基板であっ
て、前記半導体チップの一主面に対応する一主面に前記
複数の電極の配置ピッチとほぼ等しいピッチで複数の導
電端子が形成されるとともに、前記一主面と反対側の他
主面に前記複数の導電端子と導通しかつ所定のピッチで
複数の導電端子が形成された絶縁基板からなる。絶縁基
板としては例えば弾力性を有する材料を用いる。
【００２１】（２）本発明の半導体装置用配線基板の製
造方法は、互いに等しいピッチで複数の貫通孔が形成さ
れた一対のマスク板を前記貫通孔の位置が一致するよう
に重ねる工程と、前記一対のマスク板の各対応する貫通
孔に導電性ワイヤを挿通する工程と、前記一対のマスク
板を導電性ワイヤを緊張させたままで引き離す工程と、
前記一対のマスク板間の導電性ワイヤを結束する工程
と、少なくとも前記一対のマスク板間の導電性ワイヤを
絶縁体に埋設する工程と、前記導電性ワイヤを埋設した
絶縁体を導電性ワイヤを横切るように所定の幅で切断す
る工程とを含んでいる。
造方法は、互いに等しいピッチで複数の貫通孔が形成さ
れた一対のマスク板を前記貫通孔の位置が一致するよう
に重ねる工程と、前記一対のマスク板の各対応する貫通
孔に導電性ワイヤを挿通する工程と、前記一対のマスク
板を導電性ワイヤを緊張させたままで引き離す工程と、
前記一対のマスク板間の導電性ワイヤを結束する工程
と、少なくとも前記一対のマスク板間の導電性ワイヤを
絶縁体に埋設する工程と、前記導電性ワイヤを埋設した
絶縁体を導電性ワイヤを横切るように所定の幅で切断す
る工程とを含んでいる。
【００２２】（３）本発明の他の半導体装置用配線基板
の製造方法は、互いに異なるピッチで複数の貫通孔が形
成された一対のマスク板を平行に配置する工程と、前記
一対のマスク板の各対応する貫通孔に導電性ワイヤを挿
通する工程と、前記一対のマスク板を導電性ワイヤを緊
張させたままで少なくとも前記一対のマスク板間の導電
性ワイヤを絶縁体に埋設する工程と、前記導電性ワイヤ
を埋設した絶縁体を導電性ワイヤを横切るように所定の
幅で切断する工程とを含んでいる。
の製造方法は、互いに異なるピッチで複数の貫通孔が形
成された一対のマスク板を平行に配置する工程と、前記
一対のマスク板の各対応する貫通孔に導電性ワイヤを挿
通する工程と、前記一対のマスク板を導電性ワイヤを緊
張させたままで少なくとも前記一対のマスク板間の導電
性ワイヤを絶縁体に埋設する工程と、前記導電性ワイヤ
を埋設した絶縁体を導電性ワイヤを横切るように所定の
幅で切断する工程とを含んでいる。
【００２３】
【作用】上述した（１）の手段によれば、本発明の半導
体装置用配線基板は、一主面に所定のピッチで複数の電
極が配置された半導体チップを支持するための半導体装
置用配線基板であって、前記半導体チップの一主面に対
応する一主面に前記複数の電極の配置ピッチとほぼ等し
いピッチで複数の導電端子が形成されるとともに、前記
一主面と反対側の他主面に前記複数の導電端子と導通し
かつ所定のピッチで複数の導電端子が形成された例えば
弾力性を有する絶縁基板からなるので、半導体チップに
微小ピッチで形成した複数の電極を外部に引き出す場
合、コストダウンを図ることが可能となり、また、各電
極を正確に対応した導電端子に接続することが可能とな
る。
体装置用配線基板は、一主面に所定のピッチで複数の電
極が配置された半導体チップを支持するための半導体装
置用配線基板であって、前記半導体チップの一主面に対
応する一主面に前記複数の電極の配置ピッチとほぼ等し
いピッチで複数の導電端子が形成されるとともに、前記
一主面と反対側の他主面に前記複数の導電端子と導通し
かつ所定のピッチで複数の導電端子が形成された例えば
弾力性を有する絶縁基板からなるので、半導体チップに
微小ピッチで形成した複数の電極を外部に引き出す場
合、コストダウンを図ることが可能となり、また、各電
極を正確に対応した導電端子に接続することが可能とな
る。
【００２４】上述した（２）の手段によれば、本発明の
半導体装置用配線基板の製造方法は、互いに等しいピッ
チで複数の貫通孔が形成された一対のマスク板を前記貫
通孔の位置が一致するように重ねる工程と、前記一対の
マスク板の各対応する貫通孔に導電性ワイヤを挿通する
工程と、前記一対のマスク板を導電性ワイヤを緊張させ
たままで引き離す工程と、前記一対のマスク板間の導電
性ワイヤを結束する工程と、少なくとも前記一対のマス
ク板間の導電性ワイヤを絶縁体に埋設する工程と、前記
導電性ワイヤを埋設した絶縁体を導電性ワイヤを横切る
ように所定の幅で切断する工程とを含んでいるので、半
導体チップに微小ピッチで形成した複数の電極を外部に
引き出す場合、コストダウンを図ることが可能となり、
また、各電極を正確に対応した導電端子に接続すること
が可能となる。
半導体装置用配線基板の製造方法は、互いに等しいピッ
チで複数の貫通孔が形成された一対のマスク板を前記貫
通孔の位置が一致するように重ねる工程と、前記一対の
マスク板の各対応する貫通孔に導電性ワイヤを挿通する
工程と、前記一対のマスク板を導電性ワイヤを緊張させ
たままで引き離す工程と、前記一対のマスク板間の導電
性ワイヤを結束する工程と、少なくとも前記一対のマス
ク板間の導電性ワイヤを絶縁体に埋設する工程と、前記
導電性ワイヤを埋設した絶縁体を導電性ワイヤを横切る
ように所定の幅で切断する工程とを含んでいるので、半
導体チップに微小ピッチで形成した複数の電極を外部に
引き出す場合、コストダウンを図ることが可能となり、
また、各電極を正確に対応した導電端子に接続すること
が可能となる。
【００２５】上述した（３）の手段によれば、本発明の
他の半導体装置用配線基板の製造方法は、互いに異なる
ピッチで複数の貫通孔が形成された一対のマスク板を平
行に配置する工程と、前記一対のマスク板の各対応する
貫通孔に導電性ワイヤを挿通する工程と、前記一対のマ
スク板を導電性ワイヤを緊張させたままで少なくとも前
記一対のマスク板間の導電性ワイヤを絶縁体に埋設する
工程と、前記導電性ワイヤを埋設した絶縁体を導電性ワ
イヤを横切るように所定の幅で切断する工程とを含んで
いるので、半導体チップに微小ピッチで形成した複数の
電極を外部に引き出す場合、コストダウンを図ることが
可能となり、また、各電極を正確に対応した導電端子に
接続することが可能となる。
他の半導体装置用配線基板の製造方法は、互いに異なる
ピッチで複数の貫通孔が形成された一対のマスク板を平
行に配置する工程と、前記一対のマスク板の各対応する
貫通孔に導電性ワイヤを挿通する工程と、前記一対のマ
スク板を導電性ワイヤを緊張させたままで少なくとも前
記一対のマスク板間の導電性ワイヤを絶縁体に埋設する
工程と、前記導電性ワイヤを埋設した絶縁体を導電性ワ
イヤを横切るように所定の幅で切断する工程とを含んで
いるので、半導体チップに微小ピッチで形成した複数の
電極を外部に引き出す場合、コストダウンを図ることが
可能となり、また、各電極を正確に対応した導電端子に
接続することが可能となる。
【００２６】以下、本発明について、図面を参照して実
施例とともに詳細に説明する。
施例とともに詳細に説明する。
【００２７】なお、実施例を説明するための全図におい
て、同一機能を有するものは同一符号を付け、その繰り
返しの説明は省略する。
て、同一機能を有するものは同一符号を付け、その繰り
返しの説明は省略する。
【００２８】
（実施例１）図１は本発明の実施例１による半導体装置
用配線基板を示す平面図で、図２は図１のＡ−Ａ断面図
である。本実施例の半導体装置用配線基板１は、例えば
シリコーンゴムのような弾力性を有する絶縁基板２から
なり、その内部には例えばＣｕ、Ａｕのような複数の導
電層３が厚さ方向に対して傾斜して形成されていて、絶
縁基板２の一主面および他主面には各導電層３の導電端
子３Ａおよび３Ｂが形成されている。あるいは、絶縁基
板２は各種樹脂やガラスエポキシのような比較的固い材
料を利用することもできる。これらシリコーンゴム、各
種樹脂、ガラスエポキシのような絶縁基板は、従来広く
利用されているセラミックスに比較してかなり安価であ
る。
用配線基板を示す平面図で、図２は図１のＡ−Ａ断面図
である。本実施例の半導体装置用配線基板１は、例えば
シリコーンゴムのような弾力性を有する絶縁基板２から
なり、その内部には例えばＣｕ、Ａｕのような複数の導
電層３が厚さ方向に対して傾斜して形成されていて、絶
縁基板２の一主面および他主面には各導電層３の導電端
子３Ａおよび３Ｂが形成されている。あるいは、絶縁基
板２は各種樹脂やガラスエポキシのような比較的固い材
料を利用することもできる。これらシリコーンゴム、各
種樹脂、ガラスエポキシのような絶縁基板は、従来広く
利用されているセラミックスに比較してかなり安価であ
る。
【００２９】絶縁基板２の一主面の導電端子３Ａは後述
のように、この配線基板１によって支持されるべき半導
体チップに形成されている複数の電極の配置ピッチとほ
ぼ等しいピッチで形成されている。一方、絶縁基板２の
他主面の前記導電端子３Ａと導通する導電端子３Ｂは、
導電端子３Ａの配置ピッチよりも大きいピッチとなるよ
うに形成されている。これにより、半導体チップに微小
ピッチで形成されている複数の電極を外部に電気的に引
き出す場合、拡大したピッチで外部に引き出すことが可
能となる。
のように、この配線基板１によって支持されるべき半導
体チップに形成されている複数の電極の配置ピッチとほ
ぼ等しいピッチで形成されている。一方、絶縁基板２の
他主面の前記導電端子３Ａと導通する導電端子３Ｂは、
導電端子３Ａの配置ピッチよりも大きいピッチとなるよ
うに形成されている。これにより、半導体チップに微小
ピッチで形成されている複数の電極を外部に電気的に引
き出す場合、拡大したピッチで外部に引き出すことが可
能となる。
【００３０】絶縁基板２の一主面および他主面に形成さ
れる各導電層３の導電端子３Ａおよび３Ｂは、Ｎｉ、Ａ
ｕのようなメタライズ層によって構成されている。この
メタライズ層は後述のように、半導体チップの電極であ
るバンプが濡れ易い材料が選ばれる。
れる各導電層３の導電端子３Ａおよび３Ｂは、Ｎｉ、Ａ
ｕのようなメタライズ層によって構成されている。この
メタライズ層は後述のように、半導体チップの電極であ
るバンプが濡れ易い材料が選ばれる。
【００３１】次に、図３乃至図７を参照して本実施例の
半導体装置用配線基板の製造方法を工程順に説明する。
半導体装置用配線基板の製造方法を工程順に説明する。
【００３２】まず、図３に示すように、例えば金属、ガ
ラスのような材料からなる一対のマスク板５を用意し、
各マスク板５には予め互いに等しいピッチで複数の貫通
孔６を形成しておくものとする。
ラスのような材料からなる一対のマスク板５を用意し、
各マスク板５には予め互いに等しいピッチで複数の貫通
孔６を形成しておくものとする。
【００３３】次に、図４に示すように、一対のマスク板
５を対応する各貫通孔６の位置が一致するように重ねた
後、各貫通孔６に例えばＣｕ、Ａｕのような複数の導電
性ワイヤ７を挿通する。この導電性ワイヤ７は後程、前
記のような導電層３として利用される。
５を対応する各貫通孔６の位置が一致するように重ねた
後、各貫通孔６に例えばＣｕ、Ａｕのような複数の導電
性ワイヤ７を挿通する。この導電性ワイヤ７は後程、前
記のような導電層３として利用される。
【００３４】続いて、図５に示すように、各貫通孔６に
挿通した各導電性ワイヤ７を緊張させたままで、一対の
マスク板５を平行に引き離して、両者間に空間領域８を
形成する。各マスク板５の各貫通孔６が等しいピッチで
形成されていることにより、各導電性ワイヤ７は平行に
張られる。
挿通した各導電性ワイヤ７を緊張させたままで、一対の
マスク板５を平行に引き離して、両者間に空間領域８を
形成する。各マスク板５の各貫通孔６が等しいピッチで
形成されていることにより、各導電性ワイヤ７は平行に
張られる。
【００３５】次に、図６に示すように、空間領域８の複
数の導電性ワイヤ７を周囲から別のワイヤ９により縛っ
て、一点に結束させる。これにより、各導電性ワイヤ７
は一点から周囲に放射状に張られた状態となる。続い
て、一対のマスク板５、導電性ワイヤ７の周囲から、例
えばエポキシ樹脂のような絶縁体１０を流動状態で供給
して硬化させることにより、各マスク板５および導電性
ワイヤ７を絶縁体１０内に埋設する。
数の導電性ワイヤ７を周囲から別のワイヤ９により縛っ
て、一点に結束させる。これにより、各導電性ワイヤ７
は一点から周囲に放射状に張られた状態となる。続い
て、一対のマスク板５、導電性ワイヤ７の周囲から、例
えばエポキシ樹脂のような絶縁体１０を流動状態で供給
して硬化させることにより、各マスク板５および導電性
ワイヤ７を絶縁体１０内に埋設する。
【００３６】次に、図６で破線で示すように、一対のマ
スク板５間の絶縁体１０を一対のマスク板５にほぼ平行
で各導電性ワイヤ７を横切るように所定の幅ｃで切断す
ることにより、図７に示すように、所定の厚さｃを有す
る絶縁基板２が得られる。この絶縁基板２内には複数の
導電層３が配線されて、絶縁基板２の一主面および他主
面には各々端部が露出されている。
スク板５間の絶縁体１０を一対のマスク板５にほぼ平行
で各導電性ワイヤ７を横切るように所定の幅ｃで切断す
ることにより、図７に示すように、所定の厚さｃを有す
る絶縁基板２が得られる。この絶縁基板２内には複数の
導電層３が配線されて、絶縁基板２の一主面および他主
面には各々端部が露出されている。
【００３７】続いて、導電層３の各端部に対して例えば
Ｎｉ、Ａｕのようなメタライズ層をめっきなどによって
形成することにより、各導電端子３Ａ、３Ｂが形成され
て、図１および図２に示すような構造の配線基板１が得
られる。
Ｎｉ、Ａｕのようなメタライズ層をめっきなどによって
形成することにより、各導電端子３Ａ、３Ｂが形成され
て、図１および図２に示すような構造の配線基板１が得
られる。
【００３８】このようにして形成された配線基板１にお
いては、図５および図７に示したように、一対のマスク
板５の間隔ａおよび最側端の導電性ワイヤ７の間隔ｂを
調整することにより、あるいは厚さｃを調整することに
より、一主面における導電端子３Ａのピッチと、他主面
における導電端子３Ｂのピッチの比率、いわゆる収束率
を変えることができる。
いては、図５および図７に示したように、一対のマスク
板５の間隔ａおよび最側端の導電性ワイヤ７の間隔ｂを
調整することにより、あるいは厚さｃを調整することに
より、一主面における導電端子３Ａのピッチと、他主面
における導電端子３Ｂのピッチの比率、いわゆる収束率
を変えることができる。
【００３９】次に、図８乃至図１１を参照して本実施例
の配線基板の他の製造方法を工程順に説明する。
の配線基板の他の製造方法を工程順に説明する。
【００４０】まず、図８に示すように、例えば金属、ガ
ラスのような材料からなる一対のマスク板５を用意し
て、空間領域９を介して平行に配置する。各マスク板５
には予め互いに異なるピッチで複数の貫通孔６を形成し
ておくものとする。
ラスのような材料からなる一対のマスク板５を用意し
て、空間領域９を介して平行に配置する。各マスク板５
には予め互いに異なるピッチで複数の貫通孔６を形成し
ておくものとする。
【００４１】次に、図９に示すように、一対のマスク板
５の対応する各貫通孔６に例えばＣｕ、Ａｕのような複
数の導電性ワイヤ７を挿通する。各マスク板５の各貫通
孔６が異なるピッチで形成されていることにより、各導
電性ワイヤ７は傾斜して張られる。この導電性ワイヤ７
は後程、前記のような導電層３として利用される。
５の対応する各貫通孔６に例えばＣｕ、Ａｕのような複
数の導電性ワイヤ７を挿通する。各マスク板５の各貫通
孔６が異なるピッチで形成されていることにより、各導
電性ワイヤ７は傾斜して張られる。この導電性ワイヤ７
は後程、前記のような導電層３として利用される。
【００４２】続いて、図１０に示すように、各貫通孔６
に挿通した各導電性ワイヤ７を緊張させたままで、一対
のマスク板５、導電性ワイヤ７の周囲から、例えばエポ
キシ樹脂のような絶縁体１０を流動状態で供給して硬化
させることにより、各マスク板５および導電性ワイヤ７
を絶縁体１０内に埋設する。
に挿通した各導電性ワイヤ７を緊張させたままで、一対
のマスク板５、導電性ワイヤ７の周囲から、例えばエポ
キシ樹脂のような絶縁体１０を流動状態で供給して硬化
させることにより、各マスク板５および導電性ワイヤ７
を絶縁体１０内に埋設する。
【００４３】次に、図１０で破線で示すように、一対の
マスク板５間の絶縁体１０を一対のマスク板５にほぼ平
行で各導電性ワイヤ７を横切るように所定の幅ｃで切断
することにより、図１１に示すように、所定の厚さｃを
有する絶縁基板２が得られる。この絶縁基板２内には複
数の導電層３が配線されて、絶縁基板２の一主面および
他主面には各々端部が露出されている。
マスク板５間の絶縁体１０を一対のマスク板５にほぼ平
行で各導電性ワイヤ７を横切るように所定の幅ｃで切断
することにより、図１１に示すように、所定の厚さｃを
有する絶縁基板２が得られる。この絶縁基板２内には複
数の導電層３が配線されて、絶縁基板２の一主面および
他主面には各々端部が露出されている。
【００４４】続いて、導電層３の各端部に対して例えば
Ｎｉ、Ａｕのようなメタライズ層をめっきなどによって
形成することにより、各導電端子３Ａ、３Ｂが形成され
て、図１および図２に示すような構造の配線基板１が得
られる。
Ｎｉ、Ａｕのようなメタライズ層をめっきなどによって
形成することにより、各導電端子３Ａ、３Ｂが形成され
て、図１および図２に示すような構造の配線基板１が得
られる。
【００４５】このようにして形成された配線基板１にお
いては、図８に示したように、一対のマスク板５の間隔
ａあるいは厚さｃを調整することにより、収束率を変え
ることができる。
いては、図８に示したように、一対のマスク板５の間隔
ａあるいは厚さｃを調整することにより、収束率を変え
ることができる。
【００４６】図１２は本実施例による配線基板１の使用
例を示す断面図である。配線基板１は、ＬＳＩからなる
半導体チップ１２と実装基板１３との間に配置される。
半導体チップ１２の一主面には、例えばはんだ（Ｐｂ−
Ｓｎ合金）のようなバンプからなる複数の電極１４が微
小ピッチで配置されている。一方、実装基板１３の一主
面には、複数の導電端子１５がその電極１４の配置ピッ
チよりも大きいピッチで配置されている。この導電端子
１５は配線基板１の導電端子３Ａ、３Ｂと同様にＮｉ、
Ａｕのようなメタライズ層で構成されている。
例を示す断面図である。配線基板１は、ＬＳＩからなる
半導体チップ１２と実装基板１３との間に配置される。
半導体チップ１２の一主面には、例えばはんだ（Ｐｂ−
Ｓｎ合金）のようなバンプからなる複数の電極１４が微
小ピッチで配置されている。一方、実装基板１３の一主
面には、複数の導電端子１５がその電極１４の配置ピッ
チよりも大きいピッチで配置されている。この導電端子
１５は配線基板１の導電端子３Ａ、３Ｂと同様にＮｉ、
Ａｕのようなメタライズ層で構成されている。
【００４７】配線基板１の一主面の半導体チップ１２の
複数の電極１４の配置ピッチとほぼ等しいピッチの複数
の導電端子３Ａには、各々対応する半導体チップ１２の
電極１４が接続されている。一方、配線基板１の他主面
のその電極１４の配置ピッチよりも大きいピッチである
複数の導電端子３Ｂには、各々対応する実装基板１３の
導電端子１５がはんだ１８により接続されている。
複数の電極１４の配置ピッチとほぼ等しいピッチの複数
の導電端子３Ａには、各々対応する半導体チップ１２の
電極１４が接続されている。一方、配線基板１の他主面
のその電極１４の配置ピッチよりも大きいピッチである
複数の導電端子３Ｂには、各々対応する実装基板１３の
導電端子１５がはんだ１８により接続されている。
【００４８】一例として、約１０ｍｍ×１０ｍｍの面積
の半導体チップ１２の一主面には、直径約０．１５〜
０．２ｍｍの複数の電極１４が約０．３ｍｍのピッチで
形成されており、厚さ約１〜２ｍｍの配線基板１の内部
には直径約０．０５〜０．１５ｍｍの複数の導電層３が
形成されている。配線基板１の一主面の複数の導電端子
３Ａは約０．３ｍｍのピッチで形成され、他主面の複数
の導電端子３Ｂはその値０．３ｍｍよりも大きく形成さ
れ、この値は収束率によって決定される。
の半導体チップ１２の一主面には、直径約０．１５〜
０．２ｍｍの複数の電極１４が約０．３ｍｍのピッチで
形成されており、厚さ約１〜２ｍｍの配線基板１の内部
には直径約０．０５〜０．１５ｍｍの複数の導電層３が
形成されている。配線基板１の一主面の複数の導電端子
３Ａは約０．３ｍｍのピッチで形成され、他主面の複数
の導電端子３Ｂはその値０．３ｍｍよりも大きく形成さ
れ、この値は収束率によって決定される。
【００４９】図１３は本実施例による配線基板１の他の
使用例を示す断面図である。配線基板１は、ＬＳＩから
なる半導体チップ１２と検査用基板１６との間に配置さ
れる。半導体チップ１２の一主面には、例えばはんだ
（Ｐｂ−Ｓｎ合金）のようなバンプからなる複数の電極
１４が微小ピッチで配置されているとともに、検査用基
板１６の一主面には、複数の導電端子１７がその電極１
４の配置ピッチよりも大きいピッチで配置されている。
この導電端子１７は配線基板１の導電端子３Ａ、３Ｂと
同様にＮｉ、Ａｕのようなメタライズ層で構成されてい
る。
使用例を示す断面図である。配線基板１は、ＬＳＩから
なる半導体チップ１２と検査用基板１６との間に配置さ
れる。半導体チップ１２の一主面には、例えばはんだ
（Ｐｂ−Ｓｎ合金）のようなバンプからなる複数の電極
１４が微小ピッチで配置されているとともに、検査用基
板１６の一主面には、複数の導電端子１７がその電極１
４の配置ピッチよりも大きいピッチで配置されている。
この導電端子１７は配線基板１の導電端子３Ａ、３Ｂと
同様にＮｉ、Ａｕのようなメタライズ層で構成されてい
る。
【００５０】配線基板１の一主面の半導体チップ１２の
複数の電極１４の配置ピッチとほぼ等しいピッチの複数
の導電端子３Ａには、各々対応する半導体チップ１２の
電極１４が仮付けされる。一方、配線基板１の他主面の
その電極１４の配置ピッチよりも大きいピッチである複
数の導電端子３Ｂには、各々対応する実装基板１６の導
電端子１７がはんだ１８により仮付けされる。
複数の電極１４の配置ピッチとほぼ等しいピッチの複数
の導電端子３Ａには、各々対応する半導体チップ１２の
電極１４が仮付けされる。一方、配線基板１の他主面の
その電極１４の配置ピッチよりも大きいピッチである複
数の導電端子３Ｂには、各々対応する実装基板１６の導
電端子１７がはんだ１８により仮付けされる。
【００５１】検査用基板１６の導電端子１７と導通する
測定端子（図示せず）には、検査装置が接続されて、半
導体チップ１２の良品、不良品の検査が行われる。検査
終了後、配線基板１は半導体チップ１２および検査用基
板１６との仮付け部から取外される。そして、半導体チ
ップ１２は良品のみが、図１２に示したように実装基板
１３に実装される。
測定端子（図示せず）には、検査装置が接続されて、半
導体チップ１２の良品、不良品の検査が行われる。検査
終了後、配線基板１は半導体チップ１２および検査用基
板１６との仮付け部から取外される。そして、半導体チ
ップ１２は良品のみが、図１２に示したように実装基板
１３に実装される。
【００５２】このような本実施例によれば次のような効
果が得られる。
果が得られる。
【００５３】（１）高価なセラミックスを利用すること
なく、安価な材料で配線基板１を構成できるので、半導
体チップ１２に微小ピッチで形成した複数の電極１４を
外部に引き出す場合、コストダウンを図ることが可能と
なる。
なく、安価な材料で配線基板１を構成できるので、半導
体チップ１２に微小ピッチで形成した複数の電極１４を
外部に引き出す場合、コストダウンを図ることが可能と
なる。
【００５４】（２）一主面に形成する導電端子３Ａのピ
ッチよりも大きいピッチで導電端子３Ｂを他主面に形成
した配線基板１を用意して、この大きなピッチの導電端
子３Ｂを実装基板１３の対応した導電端子１５に接続し
て半導体チップ１２を実装するので、半導体チップ１２
に微小ピッチで形成した複数の電極１４を外部に引き出
す場合、拡大したピッチで引き出せるため、各電極１４
を正確に対応した導電端子１５に接続することが可能と
なる。
ッチよりも大きいピッチで導電端子３Ｂを他主面に形成
した配線基板１を用意して、この大きなピッチの導電端
子３Ｂを実装基板１３の対応した導電端子１５に接続し
て半導体チップ１２を実装するので、半導体チップ１２
に微小ピッチで形成した複数の電極１４を外部に引き出
す場合、拡大したピッチで引き出せるため、各電極１４
を正確に対応した導電端子１５に接続することが可能と
なる。
【００５５】（３）弾力性を有する材料で配線基板１を
構成できるので、チップボンディングにおいてバンプの
ような電極１４に加わる応力を減らすことができる。
構成できるので、チップボンディングにおいてバンプの
ような電極１４に加わる応力を減らすことができる。
【００５６】（４）一主面に形成する導電端子３Ａのピ
ッチよりも大きいピッチで導電端子３Ｂを他主面に形成
した配線基板１を用意して、この大きなピッチの導電端
子３Ｂを検査用基板１６の対応した導電端子１７に仮付
けして半導体チップ１２を検査するので、複数の電極１
４を外部に拡大したピッチで引き出せるため、正確な検
査を容易に行うことが可能となる。
ッチよりも大きいピッチで導電端子３Ｂを他主面に形成
した配線基板１を用意して、この大きなピッチの導電端
子３Ｂを検査用基板１６の対応した導電端子１７に仮付
けして半導体チップ１２を検査するので、複数の電極１
４を外部に拡大したピッチで引き出せるため、正確な検
査を容易に行うことが可能となる。
【００５７】（５）特別な工程を経ることなく、簡単な
工程で、微小ピッチの電極１４を外部に拡大して取り出
せる配線基板１を製造することができる。
工程で、微小ピッチの電極１４を外部に拡大して取り出
せる配線基板１を製造することができる。
【００５８】（実施例２）図１４は本発明の実施例２に
よる半導体装置用配線基板を示す断面図で、実施例１の
配線基板１において、特に他主面の導電端子３Ｂを短リ
ード１９の形に形成した例を示すものである。
よる半導体装置用配線基板を示す断面図で、実施例１の
配線基板１において、特に他主面の導電端子３Ｂを短リ
ード１９の形に形成した例を示すものである。
【００５９】このような実施例２によっても、一主面に
形成する導電端子３Ａのピッチよりも大きいピッチで導
電端子３Ｂを他主面に形成しているので、実施例１と同
様な効果を得ることができる。また、これに加えて、他
主面の導電端子３Ｂを短リード１９の形に形成したこと
により、実装基板１３あるいは検査用基板１６の対応し
た導電端子に接続する場合、はんだの広がりを抑えるこ
とができるため、比較的複雑なパターンの導電端子に対
しても正確な接続が可能となる効果を得ることができ
る。
形成する導電端子３Ａのピッチよりも大きいピッチで導
電端子３Ｂを他主面に形成しているので、実施例１と同
様な効果を得ることができる。また、これに加えて、他
主面の導電端子３Ｂを短リード１９の形に形成したこと
により、実装基板１３あるいは検査用基板１６の対応し
た導電端子に接続する場合、はんだの広がりを抑えるこ
とができるため、比較的複雑なパターンの導電端子に対
しても正確な接続が可能となる効果を得ることができ
る。
【００６０】（実施例３）図１５は本発明の実施例３に
よる半導体装置用配線基板を示す断面図で、一主面の導
電端子３Ａのピッチと他主面の導電端子３Ｂのピッチを
ほぼ等しく形成して、他主面の導電端子３Ｂのみを周囲
方向に広げて形成した配線基板１を示すものである。
よる半導体装置用配線基板を示す断面図で、一主面の導
電端子３Ａのピッチと他主面の導電端子３Ｂのピッチを
ほぼ等しく形成して、他主面の導電端子３Ｂのみを周囲
方向に広げて形成した配線基板１を示すものである。
【００６１】このような実施例３によっても、配線基板
１の他主面の導電端子３Ｂが周囲方向に広げて形成して
あるので、実装基板１３あるいは検査用基板１６の対応
した導電端子に接続する場合、接続が容易になるため、
実施例１に準じた効果を得ることができる。
１の他主面の導電端子３Ｂが周囲方向に広げて形成して
あるので、実装基板１３あるいは検査用基板１６の対応
した導電端子に接続する場合、接続が容易になるため、
実施例１に準じた効果を得ることができる。
【００６２】（実施例４）図１６は本発明の実施例４に
よる半導体装置用配線基板を示す断面図で、必要に応じ
て一主面あるいは他主面の導電端子３Ａ、３Ｂの隣接し
たもの同士を短絡するように形成した配線基板１を示す
ものである。
よる半導体装置用配線基板を示す断面図で、必要に応じ
て一主面あるいは他主面の導電端子３Ａ、３Ｂの隣接し
たもの同士を短絡するように形成した配線基板１を示す
ものである。
【００６３】このような実施例４によっても、必要に応
じて配線基板１の一主面あるいは他主面の導電端子３
Ａ、３Ｂの隣接したもの同士を短絡するようにしてある
ので、実装基板１３あるいは検査用基板１６の対応した
導電端子に接続する場合、比較的複雑なパターンの導電
端子は迂回することができるため、接続が容易になるの
で、実施例１に準じた効果を得ることができる。
じて配線基板１の一主面あるいは他主面の導電端子３
Ａ、３Ｂの隣接したもの同士を短絡するようにしてある
ので、実装基板１３あるいは検査用基板１６の対応した
導電端子に接続する場合、比較的複雑なパターンの導電
端子は迂回することができるため、接続が容易になるの
で、実施例１に準じた効果を得ることができる。
【００６４】以上、本発明者によってなされた発明を、
前記実施例に基づき具体的に説明したが、本発明は、前
記実施例に限定されるものではなく、その要旨を逸脱し
ない範囲において種々変更可能であることは勿論であ
る。
前記実施例に基づき具体的に説明したが、本発明は、前
記実施例に限定されるものではなく、その要旨を逸脱し
ない範囲において種々変更可能であることは勿論であ
る。
【００６５】例えば、前記実施例では配線基板の材料と
しては特定のものに例をあげて説明したが、同等の機能
を有するものであれば、それに限らず他の材料を利用す
るようにしても良い。
しては特定のものに例をあげて説明したが、同等の機能
を有するものであれば、それに限らず他の材料を利用す
るようにしても良い。
【００６６】また、配線基板に接続すべき半導体チップ
としては、バンプ電極を有する例で説明したが、これに
限らず微小ピッチで電極が形成されている半導体チップ
であれば、同様に適用することができる。
としては、バンプ電極を有する例で説明したが、これに
限らず微小ピッチで電極が形成されている半導体チップ
であれば、同様に適用することができる。
【００６７】さらに、実施例中で配線基板に形成する導
電層の数は一例を示したものであり、同様にして、実施
例中で示した構成部分の寸法は一例を示したものであ
り、これらは目的、用途等に応じて任意に選択すること
ができる。
電層の数は一例を示したものであり、同様にして、実施
例中で示した構成部分の寸法は一例を示したものであ
り、これらは目的、用途等に応じて任意に選択すること
ができる。
【００６８】なお、図２に示した実施例１による半導体
装置用配線基板は、図１７に示したように導電端子３
Ａ、３Ｂを省略するようにしても良い。
装置用配線基板は、図１７に示したように導電端子３
Ａ、３Ｂを省略するようにしても良い。
【００６９】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野である半導体
集積回路装置の技術に適用した場合について説明した
が、それに限定されるものではない。本発明は、少なく
とも半導体チップの一主面に微小ピッチで配置された複
数の電極を、拡大したピッチで外部に引き出す条件のも
のには適用できる。
なされた発明をその背景となった利用分野である半導体
集積回路装置の技術に適用した場合について説明した
が、それに限定されるものではない。本発明は、少なく
とも半導体チップの一主面に微小ピッチで配置された複
数の電極を、拡大したピッチで外部に引き出す条件のも
のには適用できる。
【００７０】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。
【００７１】（１）高価なセラミックスを利用すること
なく、安価な材料で配線基板を構成できるので、半導体
チップに微小ピッチで形成した複数の電極を外部に引き
出す場合、コストダウンを図ることが可能となる。
なく、安価な材料で配線基板を構成できるので、半導体
チップに微小ピッチで形成した複数の電極を外部に引き
出す場合、コストダウンを図ることが可能となる。
【００７２】（２）一主面に形成する導電端子のピッチ
よりも大きいピッチで導電端子を他主面に形成した配線
基板を用意して、この大きなピッチの導電端子を実装基
板の対応した導電端子に接続して半導体チップを実装す
るので、半導体チップに微小ピッチで形成した複数の電
極を外部に引き出す場合、拡大したピッチで引き出せる
ため、各電極を正確に対応した導電端子に接続すること
が可能となる。
よりも大きいピッチで導電端子を他主面に形成した配線
基板を用意して、この大きなピッチの導電端子を実装基
板の対応した導電端子に接続して半導体チップを実装す
るので、半導体チップに微小ピッチで形成した複数の電
極を外部に引き出す場合、拡大したピッチで引き出せる
ため、各電極を正確に対応した導電端子に接続すること
が可能となる。
【図１】本発明の実施例１による半導体装置用配線基板
を示す平面図である。
を示す平面図である。
【図２】図１のＡ−Ａ断面図である。
【図３】本発明の実施例１による半導体装置用配線基板
の製造方法の一工程を示す斜視図である。
の製造方法の一工程を示す斜視図である。
【図４】本発明の実施例１による半導体装置用配線基板
の製造方法の他の工程を示す断面図である。
の製造方法の他の工程を示す断面図である。
【図５】本発明の実施例１による半導体装置用配線基板
の製造方法のその他の工程を示す断面図である。
の製造方法のその他の工程を示す断面図である。
【図６】本発明の実施例１による半導体装置用配線基板
の製造方法のその他の工程を示す断面図である。
の製造方法のその他の工程を示す断面図である。
【図７】本発明の実施例１による半導体装置用配線基板
の製造方法のその他の工程を示す断面図である。
の製造方法のその他の工程を示す断面図である。
【図８】本発明の実施例１による半導体装置用配線基板
の他の製造方法の一工程を示す断面図である。
の他の製造方法の一工程を示す断面図である。
【図９】本発明の実施例１による半導体装置用配線基板
の他の製造方法の他の工程を示す断面図である。
の他の製造方法の他の工程を示す断面図である。
【図１０】本発明の実施例１による半導体装置用配線基
板の他の製造方法のその他の工程を示す断面図である。
板の他の製造方法のその他の工程を示す断面図である。
【図１１】本発明の実施例１による半導体装置用配線基
板の他の製造方法のその他の工程を示す断面図である。
板の他の製造方法のその他の工程を示す断面図である。
【図１２】本発明の実施例１による半導体装置用配線基
板の使用例を示す断面図である。
板の使用例を示す断面図である。
【図１３】本発明の実施例１による半導体装置用配線基
板の他の使用例を示す断面図である。
板の他の使用例を示す断面図である。
【図１４】本発明の実施例２による半導体装置用配線基
板を示す断面図である。
板を示す断面図である。
【図１５】本発明の実施例３による半導体装置用配線基
板を示す断面図である。
板を示す断面図である。
【図１６】本発明の実施例４による半導体装置用配線基
板を示す断面図である。
板を示す断面図である。
【図１７】本発明の実施例１による半導体装置用配線基
板の変形例を示す断面図である。
板の変形例を示す断面図である。
１…半導体装置用配線基板、２…絶縁基板、３…導電
層、３Ａ…一主面の導電端子、３Ｂ…他主面の導電端
子、５…マスク板、６…貫通孔、７…導電性ワイヤ、８
…空間領域、９…別のワイヤ、１０…絶縁体、１２…半
導体チップ、１３…実装基板、１４…半導体チップの電
極、１５…実装基板の導電端子、１６…検査用基板、１
７…検査用基板の端子、１８…はんだ、１９…短リー
ド。
層、３Ａ…一主面の導電端子、３Ｂ…他主面の導電端
子、５…マスク板、６…貫通孔、７…導電性ワイヤ、８
…空間領域、９…別のワイヤ、１０…絶縁体、１２…半
導体チップ、１３…実装基板、１４…半導体チップの電
極、１５…実装基板の導電端子、１６…検査用基板、１
７…検査用基板の端子、１８…はんだ、１９…短リー
ド。
Claims (8)
- 【請求項１】 一主面に所定のピッチで複数の電極が配
置された半導体チップを支持するための半導体装置用配
線基板であって、前記半導体チップの一主面に対応する
一主面に前記複数の電極の配置ピッチとほぼ等しいピッ
チで複数の導電端子が形成されるとともに、前記一主面
と反対側の他主面に前記複数の導電端子と導通しかつ所
定のピッチで複数の導電端子が形成された絶縁基板から
なることを特徴とする半導体装置用配線基板。 - 【請求項２】 前記絶縁基板は、弾力性を有する材料か
らなることを特徴とする請求項１に記載の半導体装置用
配線基板。 - 【請求項３】 前記所定のピッチは、前記複数の電極の
配置ピッチよりも大きいピッチであることを特徴とする
請求項１または２に記載の半導体装置用配線基板。 - 【請求項４】 前記一主面に形成された導電端子と前記
他主面に形成された導電端子は、絶縁基板の内部に形成
された導電層を通じて導通していることを特徴とする請
求項１乃至３のいずれか１項に記載の半導体装置用配線
基板。 - 【請求項５】 前記一主面の複数の導電端子が半導体チ
ップの対応した複数の電極に接続されるとともに、前記
他主面の複数の導電端子が実装基板の対応した導電端子
に接続されることを特徴とする請求項１乃至４のいずれ
か１項に記載の半導体装置用配線基板。 - 【請求項６】 前記一主面の複数の導電端子が半導体チ
ップの対応した複数の電極に仮付けされるとともに、前
記他主面の複数の導電端子が検査用基板の対応した導電
端子に仮付けされることを特徴とする請求項１乃至４の
いずれか１項に記載の半導体装置用配線基板。 - 【請求項７】 互いに等しいピッチで複数の貫通孔が形
成された一対のマスク板を前記貫通孔の位置が一致する
ように重ねる工程と、前記一対のマスク板の各対応する
貫通孔に導電性ワイヤを挿通する工程と、前記一対のマ
スク板を導電性ワイヤを緊張させたままで引き離す工程
と、前記一対のマスク板間の導電性ワイヤを結束する工
程と、少なくとも前記一対のマスク板間の導電性ワイヤ
を絶縁体に埋設する工程と、前記導電性ワイヤを埋設し
た絶縁体を導電性ワイヤを横切るように所定の幅で切断
する工程とを含むことを特徴とする半導体装置用配線基
板の製造方法。 - 【請求項８】 互いに異なるピッチで複数の貫通孔が形
成された一対のマスク板を平行に配置する工程と、前記
一対のマスク板の各対応する貫通孔に導電性ワイヤを挿
通する工程と、前記一対のマスク板を導電性ワイヤを緊
張させたままで少なくとも前記一対のマスク板間の導電
性ワイヤを絶縁体に埋設する工程と、前記導電性ワイヤ
を埋設した絶縁体を導電性ワイヤを横切るように所定の
幅で切断する工程とを含むことを特徴とする半導体装置
用配線基板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13092295A JPH08330469A (ja) | 1995-05-30 | 1995-05-30 | 半導体装置用配線基板およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13092295A JPH08330469A (ja) | 1995-05-30 | 1995-05-30 | 半導体装置用配線基板およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08330469A true JPH08330469A (ja) | 1996-12-13 |
Family
ID=15045879
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13092295A Pending JPH08330469A (ja) | 1995-05-30 | 1995-05-30 | 半導体装置用配線基板およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08330469A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004064162A1 (ja) * | 2003-01-08 | 2004-07-29 | Hamamatsu Photonics K.K. | 配線基板、及びそれを用いた放射線検出器 |
| WO2004093194A1 (ja) * | 2003-04-11 | 2004-10-28 | Hamamatsu Photonics K.K. | 放射線検出器 |
| JP2005183669A (ja) * | 2003-12-19 | 2005-07-07 | Tdk Corp | 実装基板およびそれを用いた電子部品 |
| EP0926931A4 (en) * | 1997-04-16 | 2006-12-06 | Shinko Electric Ind Co | CONDUCTOR PLATE WITH CONTACT |
| EP1492168A4 (en) * | 2002-03-08 | 2007-03-28 | Hamamatsu Photonics Kk | SENSOR |
| US7230247B2 (en) | 2002-03-08 | 2007-06-12 | Hamamatsu Photonics K.K. | Detector |
| US7545044B2 (en) | 2003-02-24 | 2009-06-09 | Hamamatsu Photonics K.K. | Semiconductor device and radiation detector employing it |
| JP2011082496A (ja) * | 2009-09-09 | 2011-04-21 | Dainippon Printing Co Ltd | 貫通電極基板及びその製造方法 |
| CN109560056A (zh) * | 2017-09-24 | 2019-04-02 | 英特尔公司 | 集成电路封装 |
-
1995
- 1995-05-30 JP JP13092295A patent/JPH08330469A/ja active Pending
Cited By (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0926931A4 (en) * | 1997-04-16 | 2006-12-06 | Shinko Electric Ind Co | CONDUCTOR PLATE WITH CONTACT |
| EP1492168A4 (en) * | 2002-03-08 | 2007-03-28 | Hamamatsu Photonics Kk | SENSOR |
| US7230247B2 (en) | 2002-03-08 | 2007-06-12 | Hamamatsu Photonics K.K. | Detector |
| CN100401523C (zh) * | 2003-01-08 | 2008-07-09 | 浜松光子学株式会社 | 配线基板以及使用该配线基板的放射线检测器 |
| WO2004064162A1 (ja) * | 2003-01-08 | 2004-07-29 | Hamamatsu Photonics K.K. | 配線基板、及びそれを用いた放射線検出器 |
| US7326907B2 (en) | 2003-01-08 | 2008-02-05 | Hamamatsu Photonics K.K. | Wiring substrate and radiation detector using same |
| US7545044B2 (en) | 2003-02-24 | 2009-06-09 | Hamamatsu Photonics K.K. | Semiconductor device and radiation detector employing it |
| CN100409447C (zh) * | 2003-04-11 | 2008-08-06 | 浜松光子学株式会社 | 放射线检测器 |
| US7507971B2 (en) | 2003-04-11 | 2009-03-24 | Hamamatsu Photonics K.K. | Radioactive ray detector |
| WO2004093194A1 (ja) * | 2003-04-11 | 2004-10-28 | Hamamatsu Photonics K.K. | 放射線検出器 |
| JP2005183669A (ja) * | 2003-12-19 | 2005-07-07 | Tdk Corp | 実装基板およびそれを用いた電子部品 |
| JP2011082496A (ja) * | 2009-09-09 | 2011-04-21 | Dainippon Printing Co Ltd | 貫通電極基板及びその製造方法 |
| US9443788B2 (en) | 2009-09-09 | 2016-09-13 | Dai Nippon Printing Co., Ltd. | Through-hole electrode substrate |
| US10014244B2 (en) | 2009-09-09 | 2018-07-03 | Dai Nippon Printing Co., Ltd. | Through-hole electrode substrate |
| US20180277471A1 (en) * | 2009-09-09 | 2018-09-27 | Dai Nippon Printing Co., Ltd. | Through-hole electrode substrate |
| US10600728B2 (en) | 2009-09-09 | 2020-03-24 | Dai Nippon Printing Co., Ltd. | Through-hole electrode substrate |
| CN109560056A (zh) * | 2017-09-24 | 2019-04-02 | 英特尔公司 | 集成电路封装 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6028358A (en) | Package for a semiconductor device and a semiconductor device | |
| JP3502776B2 (ja) | バンプ付き金属箔及び回路基板及びこれを用いた半導体装置 | |
| KR930010086B1 (ko) | 반도체 집적회로장치 | |
| JP2768650B2 (ja) | ソルダーボールの装着溝を有する印刷回路基板とこれを使用したボールグリッドアレイパッケージ | |
| JP2006060128A (ja) | 半導体装置 | |
| JPH08288424A (ja) | 半導体装置 | |
| JPH0697225A (ja) | 半導体装置 | |
| US20020070446A1 (en) | Semiconductor device and method for the production thereof | |
| JPH05109813A (ja) | 半導体装置 | |
| US6756686B2 (en) | Semiconductor device | |
| KR20180077046A (ko) | 반도체 장치 | |
| US6507118B1 (en) | Multi-metal layer circuit | |
| JP4070470B2 (ja) | 半導体装置用多層回路基板及びその製造方法並びに半導体装置 | |
| JP3927783B2 (ja) | 半導体部品 | |
| CN110139464A (zh) | 电路板、制造电路板的方法以及电子装置 | |
| JP2004056135A (ja) | １つの金属層を備え折り返されたテープ領域アレイ・パッケージ | |
| JPH08330469A (ja) | 半導体装置用配線基板およびその製造方法 | |
| US7911048B2 (en) | Wiring substrate | |
| JP3627428B2 (ja) | 半導体装置 | |
| US6538309B1 (en) | Semiconductor device and circuit board for mounting semiconductor element | |
| KR100299465B1 (ko) | 칩상호접속캐리어와,스프링접촉자를반도체장치에장착하는방법 | |
| US6509634B1 (en) | Chip mounting structure having adhesive conductor | |
| US7514798B2 (en) | Arrangement for the protection of three-dimensional structures on wafers | |
| JP2002231761A (ja) | 電子部品実装体および電子部品 | |
| JPS60100441A (ja) | 半導体装置 |