JPH08330251A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH08330251A JPH08330251A JP7138192A JP13819295A JPH08330251A JP H08330251 A JPH08330251 A JP H08330251A JP 7138192 A JP7138192 A JP 7138192A JP 13819295 A JP13819295 A JP 13819295A JP H08330251 A JPH08330251 A JP H08330251A
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- 239000004065 semiconductor Substances 0.000 title abstract description 46
- 238000004519 manufacturing process Methods 0.000 title description 20
- 238000005530 etching Methods 0.000 abstract description 43
- 239000000758 substrate Substances 0.000 abstract description 13
- 229910052721 tungsten Inorganic materials 0.000 abstract description 11
- 239000010937 tungsten Substances 0.000 abstract description 11
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 abstract description 10
- 150000003657 tungsten Chemical class 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 91
- 239000003870 refractory metal Substances 0.000 description 40
- 238000000034 method Methods 0.000 description 21
- 230000015572 biosynthetic process Effects 0.000 description 15
- 238000012545 processing Methods 0.000 description 13
- 230000008018 melting Effects 0.000 description 7
- 238000002844 melting Methods 0.000 description 7
- 229910052751 metal Inorganic materials 0.000 description 7
- 239000002184 metal Substances 0.000 description 7
- 229920002120 photoresistant polymer Polymers 0.000 description 7
- 238000005229 chemical vapour deposition Methods 0.000 description 6
- 239000010936 titanium Substances 0.000 description 6
- 239000011229 interlayer Substances 0.000 description 4
- 238000000206 photolithography Methods 0.000 description 4
- 238000004544 sputter deposition Methods 0.000 description 4
- 238000007740 vapor deposition Methods 0.000 description 4
- 229910004298 SiO 2 Inorganic materials 0.000 description 3
- 238000001020 plasma etching Methods 0.000 description 3
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 230000002950 deficient Effects 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- BPQQTUXANYXVAA-UHFFFAOYSA-N Orthosilicate Chemical compound [O-][Si]([O-])([O-])[O-] BPQQTUXANYXVAA-UHFFFAOYSA-N 0.000 description 1
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 1
- 229910001069 Ti alloy Inorganic materials 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 239000012495 reaction gas Substances 0.000 description 1
- 150000003609 titanium compounds Chemical class 0.000 description 1
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】
【目的】 全面エッチングの処理がなされる被エッチン
グ膜の形成面の特定部に凹部が存在し、この凹部内に形
成された被エッチング膜を残して他部をオーバーエッチ
ングによって除去する場合においても、凹部上におい
て、被エッチング膜に凹部が発生せずに平坦面として形
成し、この面に形成する成膜を段切れを生じることなく
成膜できるようにする。 【構成】 同一半導体基板１上に形成された同一の被エ
ッチング膜５に対する全面エッチングに際し、被エッチ
ング膜の特定部に、エッチング量を制御する制御処理領
域１０を形成し、その後全面エッチングを行って目的と
する半導体装置を得る。
グ膜の形成面の特定部に凹部が存在し、この凹部内に形
成された被エッチング膜を残して他部をオーバーエッチ
ングによって除去する場合においても、凹部上におい
て、被エッチング膜に凹部が発生せずに平坦面として形
成し、この面に形成する成膜を段切れを生じることなく
成膜できるようにする。 【構成】 同一半導体基板１上に形成された同一の被エ
ッチング膜５に対する全面エッチングに際し、被エッチ
ング膜の特定部に、エッチング量を制御する制御処理領
域１０を形成し、その後全面エッチングを行って目的と
する半導体装置を得る。
Description
【０００１】
【産業上の利用分野】本発明は、例えば多層配線構造を
有する半導体装置を製造する場合に適用して好適な半導
体装置の製造方法に係わる。
有する半導体装置を製造する場合に適用して好適な半導
体装置の製造方法に係わる。
【０００２】
【従来の技術】半導体装置、特に半導体集積回路におい
ては、小型、高密度化に伴って、各種半導体素子が形成
された半導体基板上に、その電極もしくは配線（本明細
書においては、配線として総称する）が、半導体基板上
に形成された表面絶縁層、層間絶縁層等の絶縁層に穿設
した配線コンタクト孔を通じて上層配線が下層配線また
は半導体素子に電気的にコンタクトされる多層配線構造
がしばしば採られる。
ては、小型、高密度化に伴って、各種半導体素子が形成
された半導体基板上に、その電極もしくは配線（本明細
書においては、配線として総称する）が、半導体基板上
に形成された表面絶縁層、層間絶縁層等の絶縁層に穿設
した配線コンタクト孔を通じて上層配線が下層配線また
は半導体素子に電気的にコンタクトされる多層配線構造
がしばしば採られる。
【０００３】ところで、半導体装置の設計ルールの微細
化に伴い、上述の配線コンタクト孔の径も縮小化されて
いる。これに対しコンタクト孔が穿設される絶縁層は、
耐圧を確保する必要性から、その厚さはある程度の厚さ
に保持されることが必要であってこのため、コンタクト
孔のアスペクト比（厚さ（深さ）／径）が大となって来
ている。したがって、このアスペクト比の大なるコンタ
クト孔を通じて、上層配線の例えばＡｌ膜を形成する
と、このコンタクト孔の内外での段差部におけるＡｌ膜
の被覆性（カバレージ）に問題が生じ、断線、導通不良
等を発生して不良品の発生、信頼性の低下を来す。
化に伴い、上述の配線コンタクト孔の径も縮小化されて
いる。これに対しコンタクト孔が穿設される絶縁層は、
耐圧を確保する必要性から、その厚さはある程度の厚さ
に保持されることが必要であってこのため、コンタクト
孔のアスペクト比（厚さ（深さ）／径）が大となって来
ている。したがって、このアスペクト比の大なるコンタ
クト孔を通じて、上層配線の例えばＡｌ膜を形成する
と、このコンタクト孔の内外での段差部におけるＡｌ膜
の被覆性（カバレージ）に問題が生じ、断線、導通不良
等を発生して不良品の発生、信頼性の低下を来す。
【０００４】このような不都合を回避するために、この
コンタクト孔に例えばタングステンＷ等の高融点金属プ
ラグを充填する構造を採ることが行われる。この高融点
プラグの形成は、通常いわゆるブランケットタングステ
ンＣＶＤ（化学的気相成長）法によって行われる。これ
について、図３の概略断面図を参照して説明すると、こ
の場合、図３Ａに示すように、半導体素子（図示せず）
が形成された半導体基板１上の表面絶縁層（図示せず）
上に所定のパターンに形成された下層配線２上に、絶縁
層３すなわち層間絶縁層が形成される。この絶縁層３の
特定部にはコンタクト孔４が穿設され、絶縁層３のコン
タクト孔４内を充填してＣＶＤ法によってタングステン
Ｗすなわち高融点金属膜４を、絶縁層２上に跨がって全
面的に形成する。
コンタクト孔に例えばタングステンＷ等の高融点金属プ
ラグを充填する構造を採ることが行われる。この高融点
プラグの形成は、通常いわゆるブランケットタングステ
ンＣＶＤ（化学的気相成長）法によって行われる。これ
について、図３の概略断面図を参照して説明すると、こ
の場合、図３Ａに示すように、半導体素子（図示せず）
が形成された半導体基板１上の表面絶縁層（図示せず）
上に所定のパターンに形成された下層配線２上に、絶縁
層３すなわち層間絶縁層が形成される。この絶縁層３の
特定部にはコンタクト孔４が穿設され、絶縁層３のコン
タクト孔４内を充填してＣＶＤ法によってタングステン
Ｗすなわち高融点金属膜４を、絶縁層２上に跨がって全
面的に形成する。
【０００５】この場合、高融点金属膜５の形成に先立っ
てその被着を良好に行うための例えばチタンＴｉによる
下地層６いわゆる密着層を全面的に被着し、これの上に
上述のＷ膜による高融点金属膜５を形成する。
てその被着を良好に行うための例えばチタンＴｉによる
下地層６いわゆる密着層を全面的に被着し、これの上に
上述のＷ膜による高融点金属膜５を形成する。
【０００６】次に、図３Ｂに示すように、高融点金属膜
５とその下の下地層６を順次全面的に例えばＲＩＥ（反
応性イオンエッチング）によってエッチバックして、コ
ンタクト孔４内への充填部における実質的に厚さが大と
された高融点金属膜５と下地層６のみを残して絶縁層３
上の高融点金属膜５および下地層６を除去する。このよ
うにしてコンタクト孔４に残された高融点金属膜５と下
地層６とによってコンタクト孔４を充填する高融点金属
プラグ７を形成する。
５とその下の下地層６を順次全面的に例えばＲＩＥ（反
応性イオンエッチング）によってエッチバックして、コ
ンタクト孔４内への充填部における実質的に厚さが大と
された高融点金属膜５と下地層６のみを残して絶縁層３
上の高融点金属膜５および下地層６を除去する。このよ
うにしてコンタクト孔４に残された高融点金属膜５と下
地層６とによってコンタクト孔４を充填する高融点金属
プラグ７を形成する。
【０００７】その後、図３Ｃに示すように、高融点金属
プラグ７上を跨いで絶縁層３上に全面的に例えばＡｌ蒸
着膜を形成し、これを所定のパターンにエッチングして
このＡｌ蒸着膜による上層配線８を形成する。このよう
にすると、上層配線８が特定部において、高融点金属プ
ラグ７を介して下層配線２と電気的にコンタクトされた
目的とする半導体装置が構成される。
プラグ７上を跨いで絶縁層３上に全面的に例えばＡｌ蒸
着膜を形成し、これを所定のパターンにエッチングして
このＡｌ蒸着膜による上層配線８を形成する。このよう
にすると、上層配線８が特定部において、高融点金属プ
ラグ７を介して下層配線２と電気的にコンタクトされた
目的とする半導体装置が構成される。
【０００８】この方法による場合、図３Ｂで説明した高
融点金属膜５に対するエッチバックに際して絶縁層３上
においては高融点金属膜５が完全に排除されるように、
いわゆるオーバーエッチングがなされる。このために、
実際には図４にそのコンタクト孔部を更に拡大した断面
図で示すように、そのオーバーエッチングによってコン
タクト孔４内においても高融点金属膜５と、下地層６が
エッチングされ、金属プラグの高さが、コンタクト孔４
の深さより小となって凹部９が発生する。すなわち、い
わゆるプラグロス９Ｌやトレンチ９Ｔが発生する。
融点金属膜５に対するエッチバックに際して絶縁層３上
においては高融点金属膜５が完全に排除されるように、
いわゆるオーバーエッチングがなされる。このために、
実際には図４にそのコンタクト孔部を更に拡大した断面
図で示すように、そのオーバーエッチングによってコン
タクト孔４内においても高融点金属膜５と、下地層６が
エッチングされ、金属プラグの高さが、コンタクト孔４
の深さより小となって凹部９が発生する。すなわち、い
わゆるプラグロス９Ｌやトレンチ９Ｔが発生する。
【０００９】このような凹部９、すなわちプラグロス９
Ｌやトレンチ９Ｔが発生すると、これの上に形成する上
層配線７のＡｌ膜のカバレージが低下し、断線の原因と
なって充分な信頼性の向上、不良品発生率の改善がなさ
れないという問題が発生する。
Ｌやトレンチ９Ｔが発生すると、これの上に形成する上
層配線７のＡｌ膜のカバレージが低下し、断線の原因と
なって充分な信頼性の向上、不良品発生率の改善がなさ
れないという問題が発生する。
【００１０】
【発明が解決しようとする課題】本発明においては、上
述したような半導体装置の設計ルールの微細化によって
も、配線相互の電気的コンタクトを確実に、高い信頼性
をもって行うことができるようにした半導体装置の製造
方法を提供するものである。
述したような半導体装置の設計ルールの微細化によって
も、配線相互の電気的コンタクトを確実に、高い信頼性
をもって行うことができるようにした半導体装置の製造
方法を提供するものである。
【００１１】すなわち、本発明製造方法は、全面エッチ
ングの処理がなされる被エッチング膜が、その形成面の
特定部に例えばコンタクト孔による凹部が存在し、この
凹部内に形成された被エッチング膜を残して他部をオー
バーエッチングによって除去する場合においても、凹部
上において、被エッチング膜に凹部が発生することを回
避して平坦面として形成できるようにし、これの上に何
らかの膜形成例えば上層配線の形成を行う場合におい
て、これに段切れを発生することなく信頼性の高い成
膜、したがって信頼性の高い目的とする半導体装置を製
造することができるようにする。
ングの処理がなされる被エッチング膜が、その形成面の
特定部に例えばコンタクト孔による凹部が存在し、この
凹部内に形成された被エッチング膜を残して他部をオー
バーエッチングによって除去する場合においても、凹部
上において、被エッチング膜に凹部が発生することを回
避して平坦面として形成できるようにし、これの上に何
らかの膜形成例えば上層配線の形成を行う場合におい
て、これに段切れを発生することなく信頼性の高い成
膜、したがって信頼性の高い目的とする半導体装置を製
造することができるようにする。
【００１２】
【課題を解決するための手段】本発明は、同一半導体基
板上に形成された同一の被エッチング膜に対する全面エ
ッチングに際し、被エッチング膜の特定部に、エッチン
グ量を制御する処理を施し、その後上記エッチング量を
制御する処理部と共に被エッチング膜をエッチングする
全面エッチングを行って目的とする半導体装置を得る。
板上に形成された同一の被エッチング膜に対する全面エ
ッチングに際し、被エッチング膜の特定部に、エッチン
グ量を制御する処理を施し、その後上記エッチング量を
制御する処理部と共に被エッチング膜をエッチングする
全面エッチングを行って目的とする半導体装置を得る。
【００１３】尚、ここに、半導体基板とはその全体が半
導体によって構成されるバルク型構成はもとより、例え
ば絶縁ないしは半絶縁基板上に半導体層が形成された構
成による基板をも含んで指称するものである。
導体によって構成されるバルク型構成はもとより、例え
ば絶縁ないしは半絶縁基板上に半導体層が形成された構
成による基板をも含んで指称するものである。
【００１４】
【作用】上述の本発明によれば、被エッチング膜に対し
て全面エッチングによるエッチバックを行うに際し、特
定部においては、エッチングを制御するので実質的に局
部的にエッチング量の制限を行い、他部においては確実
に被エッチング膜を除去するための充分なエッチングす
なわちオーバーエッチングを行うことができる。
て全面エッチングによるエッチバックを行うに際し、特
定部においては、エッチングを制御するので実質的に局
部的にエッチング量の制限を行い、他部においては確実
に被エッチング膜を除去するための充分なエッチングす
なわちオーバーエッチングを行うことができる。
【００１５】
【実施例】本発明による半導体装置の製造方法の実施例
を図１および図２の各工程の概略断面図を参照して説明
する。この実施例においては、各種半導体素子が形成さ
れた半導体基板１上に、その配線、特に上層配線と下層
配線とがその特定部において、両配線間に介在させた層
間絶縁層に穿設したコンタクト孔を通じてこのコンタク
ト孔内に充填されたタングステンＷ等の高融点金属プラ
グを介して電気的に接続された構成による多層配線構造
の半導体装置を製造する場合である。
を図１および図２の各工程の概略断面図を参照して説明
する。この実施例においては、各種半導体素子が形成さ
れた半導体基板１上に、その配線、特に上層配線と下層
配線とがその特定部において、両配線間に介在させた層
間絶縁層に穿設したコンタクト孔を通じてこのコンタク
ト孔内に充填されたタングステンＷ等の高融点金属プラ
グを介して電気的に接続された構成による多層配線構造
の半導体装置を製造する場合である。
【００１６】まず、図１Ａに示すように、半導体素子
（図示せず）が形成された半導体基板１上の表面絶縁層
（図示せず）上に所定のパターンに形成された例えば不
純物が高濃度にドープされた低比抵抗の多結晶シリコン
層よりなる下層配線２上に、絶縁層３すなわち層間絶縁
層が形成される。この絶縁層３の特定部すなわち最終的
に上下両配線層の電気的接続部に、コンタクト孔４が穿
設されて凹部が形成された面に、その絶縁層３のコンタ
クト孔４内すなわち凹部を充填してＣＶＤ法によって被
エッチング膜の例えばングステンＷすなわち高融点金属
膜５を、絶縁層２上に跨がって全面的に形成する。
（図示せず）が形成された半導体基板１上の表面絶縁層
（図示せず）上に所定のパターンに形成された例えば不
純物が高濃度にドープされた低比抵抗の多結晶シリコン
層よりなる下層配線２上に、絶縁層３すなわち層間絶縁
層が形成される。この絶縁層３の特定部すなわち最終的
に上下両配線層の電気的接続部に、コンタクト孔４が穿
設されて凹部が形成された面に、その絶縁層３のコンタ
クト孔４内すなわち凹部を充填してＣＶＤ法によって被
エッチング膜の例えばングステンＷすなわち高融点金属
膜５を、絶縁層２上に跨がって全面的に形成する。
【００１７】この場合、高融点金属膜５の形成に先立っ
てその被着を良好に行うための例えばチタンＴｉ，また
はチタン合金あるいはチタン化合物層による下地層６い
わゆる密着層を全面的に被着し、これの上に上述のＷ膜
による高融点金属膜５を形成する。
てその被着を良好に行うための例えばチタンＴｉ，また
はチタン合金あるいはチタン化合物層による下地層６い
わゆる密着層を全面的に被着し、これの上に上述のＷ膜
による高融点金属膜５を形成する。
【００１８】そして、特に本発明においては、高融点金
属膜５の表面の、上述した特定部、すなわち上下両配線
層の接続部となるコンタクト孔４の開口上に相当する全
領域に、エッチング量を制御する制御処理領域１０を形
成する。この制御処理領域１０は、次の全面エッチング
に対して高融点金属膜５に対するエッチング速度より小
さいエッチング速度を有する或る程度のエッチング選択
比を示す材料構成とするか、それと同時にもしくはこの
エッチングの選択比を示すことがないものの絶縁層２の
上面よりの高融点金属層５の厚さをこの特定部において
増加させる効果を有する構成とする。図１に示す例で
は、制御処理領域１０としては、所要の厚さｔを有する
例えばフォトレジスト層を、周知のフォトリソグラフィ
すなわちフォトレジストの全面塗布、パターン露光、現
像処理によって形成する。
属膜５の表面の、上述した特定部、すなわち上下両配線
層の接続部となるコンタクト孔４の開口上に相当する全
領域に、エッチング量を制御する制御処理領域１０を形
成する。この制御処理領域１０は、次の全面エッチング
に対して高融点金属膜５に対するエッチング速度より小
さいエッチング速度を有する或る程度のエッチング選択
比を示す材料構成とするか、それと同時にもしくはこの
エッチングの選択比を示すことがないものの絶縁層２の
上面よりの高融点金属層５の厚さをこの特定部において
増加させる効果を有する構成とする。図１に示す例で
は、制御処理領域１０としては、所要の厚さｔを有する
例えばフォトレジスト層を、周知のフォトリソグラフィ
すなわちフォトレジストの全面塗布、パターン露光、現
像処理によって形成する。
【００１９】次に、図１Ｂに示すように、半導体基板１
の面に対して垂直方向に高いエッチング性を示す異方性
エッチング例えばＲＩＥによって全面的にエッチバック
する。このようにすると、上述の特定部においては、此
処に制御処理領域１０の例えばフォトレジスト層が形成
されていることから、これがエッチングされにくいと
か、此処の厚さが他部よりｔだけ大であることから全面
エッチングによっても、この特定部において実質的に高
融点金属膜５のエッチング量が低下する。
の面に対して垂直方向に高いエッチング性を示す異方性
エッチング例えばＲＩＥによって全面的にエッチバック
する。このようにすると、上述の特定部においては、此
処に制御処理領域１０の例えばフォトレジスト層が形成
されていることから、これがエッチングされにくいと
か、此処の厚さが他部よりｔだけ大であることから全面
エッチングによっても、この特定部において実質的に高
融点金属膜５のエッチング量が低下する。
【００２０】更に、全面エッチングを進行させる。この
ようにすると、図１Ｃに示すように、制御処理領域１０
がエッチング除去されてこの領域１０における高融点金
属膜５もエッチングされるが、制御処理領域１０が存在
した上述の特定部上の高融点金属膜５に関しては、制御
処理領域１０が形成されなかった部分における絶縁層３
上の高融点金属膜５および下地層６が殆ど除去された状
態でも絶縁層３の面より突出して残存する。
ようにすると、図１Ｃに示すように、制御処理領域１０
がエッチング除去されてこの領域１０における高融点金
属膜５もエッチングされるが、制御処理領域１０が存在
した上述の特定部上の高融点金属膜５に関しては、制御
処理領域１０が形成されなかった部分における絶縁層３
上の高融点金属膜５および下地層６が殆ど除去された状
態でも絶縁層３の面より突出して残存する。
【００２１】続いて、更に全面エッチングを進行させ
て、いわゆるオーバーエッチングを行って、図２Ａに示
すように、絶縁層３上の高融点金属膜５と下地層６とを
完全にエッチング除去する。このとき、コンタクト孔４
内への充填部における実質的に厚さが大とされた高融点
金属膜５と下地層６のみを残すことができる。つまり、
コンタクト孔４に残された下地層６と高融点金属膜５と
にコンタクト孔４を充填する高融点金属プラグ７を形成
する。この状態で、この高融点金属プラグ７の上面と絶
縁層３の上面をほぼ同一面とすることができる。すなわ
ち、図４で説明したような凹部９の高融点金属プラグ７
上に発生することを回避できる。いいかえれば、このよ
うに、コンタクト孔４内の高融点金属プラグ７の上面と
絶縁層３の上面とが同一平面になるように、予め上述し
た制御処理領域１０の厚さｔを、この制御処理領域１０
のエッチングの選択比に応じて選定して置くものであ
る。
て、いわゆるオーバーエッチングを行って、図２Ａに示
すように、絶縁層３上の高融点金属膜５と下地層６とを
完全にエッチング除去する。このとき、コンタクト孔４
内への充填部における実質的に厚さが大とされた高融点
金属膜５と下地層６のみを残すことができる。つまり、
コンタクト孔４に残された下地層６と高融点金属膜５と
にコンタクト孔４を充填する高融点金属プラグ７を形成
する。この状態で、この高融点金属プラグ７の上面と絶
縁層３の上面をほぼ同一面とすることができる。すなわ
ち、図４で説明したような凹部９の高融点金属プラグ７
上に発生することを回避できる。いいかえれば、このよ
うに、コンタクト孔４内の高融点金属プラグ７の上面と
絶縁層３の上面とが同一平面になるように、予め上述し
た制御処理領域１０の厚さｔを、この制御処理領域１０
のエッチングの選択比に応じて選定して置くものであ
る。
【００２２】その後、図２Ｂに示すように、プラグ７上
を跨いで絶縁層３上に全面的に、例えばＡｌ蒸着膜を形
成し、これをパターンエッチングして所定のパターンと
して上層配線８を形成する。このようにすると、上層配
線８が特定部において、高融点金属プラグ７を介して下
層配線２と電気的にコンタクトされた目的とする半導体
装置１１が構成される。
を跨いで絶縁層３上に全面的に、例えばＡｌ蒸着膜を形
成し、これをパターンエッチングして所定のパターンと
して上層配線８を形成する。このようにすると、上層配
線８が特定部において、高融点金属プラグ７を介して下
層配線２と電気的にコンタクトされた目的とする半導体
装置１１が構成される。
【００２３】この本発明製造方法によって形成した半導
体装置１１における上層配線８は、その被着面すなわち
絶縁層３と高融点金属プラグ７の上面とがほぼ同一平面
に形成されていて、コンタクト孔４上に凹部が存在して
いないことから、上層配線８に段切れによる断線の発生
や、信頼性の低下を来すことがない。
体装置１１における上層配線８は、その被着面すなわち
絶縁層３と高融点金属プラグ７の上面とがほぼ同一平面
に形成されていて、コンタクト孔４上に凹部が存在して
いないことから、上層配線８に段切れによる断線の発生
や、信頼性の低下を来すことがない。
【００２４】更に、本発明製造方法の具体的実施例を挙
げる。 （実施例１）図１Ａに示すように、Ａｌ層による下層配
線２を形成し、これの上にＴＥＯＳ（テトラ・エチル・
オルソ・シリケート）を用いてプラズマＣＶＤ法によっ
て厚さ５００ｎｍのＳｉＯ2 を形成し、これの特定部に
フォトリソグラフィによるエッチングによって直径０．
４μｍのコンタクト孔４を穿設した。このコンタクト孔
４内を含んで全面的に窒化Ｔｉを７０ｎｍスパッタして
下地層６を成膜した。このスパッタ条件は、下記の条件
とした。
げる。 （実施例１）図１Ａに示すように、Ａｌ層による下層配
線２を形成し、これの上にＴＥＯＳ（テトラ・エチル・
オルソ・シリケート）を用いてプラズマＣＶＤ法によっ
て厚さ５００ｎｍのＳｉＯ2 を形成し、これの特定部に
フォトリソグラフィによるエッチングによって直径０．
４μｍのコンタクト孔４を穿設した。このコンタクト孔
４内を含んで全面的に窒化Ｔｉを７０ｎｍスパッタして
下地層６を成膜した。このスパッタ条件は、下記の条件
とした。
【００２５】
【００２６】このようにして形成した下地層６上に、い
わゆるブランケットタングステンＣＶＤ法によってコン
タクト孔４を埋込み絶縁層３上に跨がって全面的にＷ層
による高融点金属層５を厚さ６００ｎｍに堆積した。
わゆるブランケットタングステンＣＶＤ法によってコン
タクト孔４を埋込み絶縁層３上に跨がって全面的にＷ層
による高融点金属層５を厚さ６００ｎｍに堆積した。
【００２７】特定部上、すなわちコンタクト孔４の開口
上に相当する部分の高融点金属層５上に、フォトレジス
ト層による制御処理領域１０を形成する。その後全面エ
ッチングによるエッチバックを行う。このエッチバック
は、下記のエッチング条件とした。
上に相当する部分の高融点金属層５上に、フォトレジス
ト層による制御処理領域１０を形成する。その後全面エ
ッチングによるエッチバックを行う。このエッチバック
は、下記のエッチング条件とした。
【００２８】 エッチング条件： 反応ガスとその流量比 ＳＦ6 ／Ｃｌ2 ＝４０／２０ [sccm] 圧力 １ [Ｐａ] 高周波パワー ６００ [Ｗ]
【００２９】制御処理領域１０としてのフォトレジスト
層は、高融点金属膜５のタングステンＷに比してエッチ
ングの選択比が高く、高融点金属膜５が先にエッチング
され、このエッチングに伴って図１Ｂ、図１Ｃおよび図
２で説明した過程を経てプラグ２の形成がなされ、この
ときこのプラグ形成部に図４で説明したような凹部９す
なわちトレンチ９Ｔやプラグロス９Ｌの発生が回避され
た。
層は、高融点金属膜５のタングステンＷに比してエッチ
ングの選択比が高く、高融点金属膜５が先にエッチング
され、このエッチングに伴って図１Ｂ、図１Ｃおよび図
２で説明した過程を経てプラグ２の形成がなされ、この
ときこのプラグ形成部に図４で説明したような凹部９す
なわちトレンチ９Ｔやプラグロス９Ｌの発生が回避され
た。
【００３０】（実施例２）実施例１と同様に、Ａｌ層に
よる下層配線２を形成し、これの上にＴＥＯＳ（テトラ
・エチル・オルソ・シリケート）を用いてプラズマＣＶ
Ｄ法によって厚さ５００ｎｍのＳｉＯ2 を形成し、これ
の特定部にフォトリソグラフィによるエッチングによっ
て直径０．４μｍのコンタクト孔４を穿設した。このコ
ンタクト孔４内を含んで全面的に窒化Ｔｉを７０ｎｍス
パッタして下地層６を成膜した。このスパッタ条件は、
下記の条件とした。
よる下層配線２を形成し、これの上にＴＥＯＳ（テトラ
・エチル・オルソ・シリケート）を用いてプラズマＣＶ
Ｄ法によって厚さ５００ｎｍのＳｉＯ2 を形成し、これ
の特定部にフォトリソグラフィによるエッチングによっ
て直径０．４μｍのコンタクト孔４を穿設した。このコ
ンタクト孔４内を含んで全面的に窒化Ｔｉを７０ｎｍス
パッタして下地層６を成膜した。このスパッタ条件は、
下記の条件とした。
【００３１】
【００３２】このようにして形成した下地層６上に、い
わゆるブランケットタングステンＣＶＤ法によってコン
タクト孔４を埋込み絶縁層３上に跨がって全面的にＷ層
による高融点金属層５を厚さ６００ｎｍに堆積した。
わゆるブランケットタングステンＣＶＤ法によってコン
タクト孔４を埋込み絶縁層３上に跨がって全面的にＷ層
による高融点金属層５を厚さ６００ｎｍに堆積した。
【００３３】特定部上、すなわちコンタクト孔４の開口
上に相当する部分の高融点金属層５上を除いて他部を１
μｍの厚さのフォトレジスト層をフォトリソグラフィに
よって被着し、これをマスクに特定部上において高融点
金属層５の表面に、下記条件でＮ2 のイオン注入を行っ
て、此処に制御処理領域１０の形成を行う。
上に相当する部分の高融点金属層５上を除いて他部を１
μｍの厚さのフォトレジスト層をフォトリソグラフィに
よって被着し、これをマスクに特定部上において高融点
金属層５の表面に、下記条件でＮ2 のイオン注入を行っ
て、此処に制御処理領域１０の形成を行う。
【００３４】イオン注入条件： エネルギー １０ [ｋeV] ドーズ量 １０17／ｃｍ2
【００３５】その後全面エッチングによるエッチバック
を行う。このエッチバックは、下記のエッチング条件と
した。
を行う。このエッチバックは、下記のエッチング条件と
した。
【００３６】 エッチング条件： 反応ガスとその流量比 ＳＦ6 ／Ｃｌ2 ＝４０／２０ [sccm] 圧力 １ [Ｐａ] 高周波パワー ６００ [Ｗ]
【００３７】制御処理領域１０としてのフォトレジスト
層は、高融点金属膜５のタングステンＷに比してエッチ
ングの選択比が高く、高融点金属膜５が先にエッチング
され、このエッチングに伴って図１Ｂ、図１Ｃおよび図
２で説明した過程を経てプラグ２の形成がなされ、この
ときこのプラグ形成部に図４で説明したような凹部９す
なわちトレンチ９Ｔやプラグロス９Ｌの発生が回避され
た。
層は、高融点金属膜５のタングステンＷに比してエッチ
ングの選択比が高く、高融点金属膜５が先にエッチング
され、このエッチングに伴って図１Ｂ、図１Ｃおよび図
２で説明した過程を経てプラグ２の形成がなされ、この
ときこのプラグ形成部に図４で説明したような凹部９す
なわちトレンチ９Ｔやプラグロス９Ｌの発生が回避され
た。
【００３８】上述したように、本発明方法によって、作
製した半導体装置１１は、上層配線８の形成面の、絶縁
層３がそのコンタクト孔４の形成部凹部の発生がなく全
面的にほぼ一平面にすなわち平坦に形成されることから
上層配線８に段切れ等を発生することがなく、信頼性の
高い多層配線を行うことができる。
製した半導体装置１１は、上層配線８の形成面の、絶縁
層３がそのコンタクト孔４の形成部凹部の発生がなく全
面的にほぼ一平面にすなわち平坦に形成されることから
上層配線８に段切れ等を発生することがなく、信頼性の
高い多層配線を行うことができる。
【００３９】尚、上述した例においては、本発明を多層
配線構造の半導体装置を得る場合に適用した場合である
が、全面エッチングバックにおいて、特定部に凹部の発
生を回避することが必要な各種半導体装置の製造方法に
本発明を適用することができる。
配線構造の半導体装置を得る場合に適用した場合である
が、全面エッチングバックにおいて、特定部に凹部の発
生を回避することが必要な各種半導体装置の製造方法に
本発明を適用することができる。
【００４０】
【発明の効果】上述したように本発明製造方法によれ
ば、全面エッチングの処理がなされる被エッチング膜
が、その形成面に凹部が存在し、この凹部内に形成され
た被エッチング膜を残して他部をオーバーエッチングに
よって除去する場合においても、凹部上において、被エ
ッチング膜に凹部が発生することを回避して平坦面とし
て形成できることから、これの上に何らかの膜形成を行
う場合において、これに段切れを発生することなく信頼
性の高い成膜を行うことができる。したがって、本発明
製造方法によれば、このような被エッチング膜の全面エ
ッチングとその後の成膜を伴う半導体装置の製造工程を
伴う半導体装置を高い信頼性をもって製造することがで
きる。
ば、全面エッチングの処理がなされる被エッチング膜
が、その形成面に凹部が存在し、この凹部内に形成され
た被エッチング膜を残して他部をオーバーエッチングに
よって除去する場合においても、凹部上において、被エ
ッチング膜に凹部が発生することを回避して平坦面とし
て形成できることから、これの上に何らかの膜形成を行
う場合において、これに段切れを発生することなく信頼
性の高い成膜を行うことができる。したがって、本発明
製造方法によれば、このような被エッチング膜の全面エ
ッチングとその後の成膜を伴う半導体装置の製造工程を
伴う半導体装置を高い信頼性をもって製造することがで
きる。
【００４１】したがって、本発明を多層配線構造の半導
体装置の製造に適用した場合、下層配線上の絶縁層の特
定部に形成したコンタクト孔に高融点金属プラグを充填
する場合に適用して、その表面を絶縁層と同一平面に形
成することができることから、上層配線層の形成を平坦
面に形成できるものであり、この上層配線層に段切れ、
断線等を発生することなく、コンタクト孔を通じて下層
配線に確実にコンタクトができるものであり、信頼性の
高い目的とする半導体装置を得ることができる。
体装置の製造に適用した場合、下層配線上の絶縁層の特
定部に形成したコンタクト孔に高融点金属プラグを充填
する場合に適用して、その表面を絶縁層と同一平面に形
成することができることから、上層配線層の形成を平坦
面に形成できるものであり、この上層配線層に段切れ、
断線等を発生することなく、コンタクト孔を通じて下層
配線に確実にコンタクトができるものであり、信頼性の
高い目的とする半導体装置を得ることができる。
【図１】本発明による半導体装置の製造方法の一例の一
部の工程図である。Ａは、その一工程における概略断面
図である。Ｂは、その一工程における概略断面図であ
る。Ｃは、その一工程における概略断面図である。
部の工程図である。Ａは、その一工程における概略断面
図である。Ｂは、その一工程における概略断面図であ
る。Ｃは、その一工程における概略断面図である。
【図２】本発明による半導体装置の製造方法の一例の一
部の工程図である。Ａは、その一工程における概略断面
図である。Ｂは、その一工程における概略断面図であ
る。
部の工程図である。Ａは、その一工程における概略断面
図である。Ｂは、その一工程における概略断面図であ
る。
【図３】従来の半導体装置の製造方法の一例の一部の工
程図である。Ａは、その一工程における概略断面図であ
る。Ｂは、その一工程における概略断面図である。Ｃ
は、その一工程における概略断面図である。
程図である。Ａは、その一工程における概略断面図であ
る。Ｂは、その一工程における概略断面図である。Ｃ
は、その一工程における概略断面図である。
【図４】従来の半導体装置の製造方法によって得た半導
体装置の要部の断面図である。
体装置の要部の断面図である。
１ 半導体基板 ２ 下層配線 ３ 絶縁層 ４ コンタクト孔 ５ 高融点金属膜 ６ 下地層 ７ 高融点金属プラグ ８ 上層配線 １０ 制御処理領域
Claims (6)
- 【請求項１】 同一半導体基板上に形成された同一の被
エッチング膜に対する全面エッチングに際し、 上記被エッチング膜の特定部に、エッチング量を制御す
る処理を施し、 その後上記エッチング量を制御する処理部と共に上記被
エッチング膜をエッチングする全面エッチングを行うこ
とを特徴とする半導体装置の製造方法。 - 【請求項２】 上記エッチング量を制御する処理が、フ
ォトレジスト層の被着であることを特徴とする請求項１
に記載の半導体装置の製造方法。 - 【請求項３】 上記エッチング量を制御する処理が、上
記被エッチング膜に対する化合物膜の生成であることを
特徴とする請求項１に記載の半導体装置の製造方法。 - 【請求項４】 上記被エッチング膜が、配線コンタクト
孔を埋込んで形成された高融点金属による被エッチング
膜であって、 上記エッチング量を制御する処理が上記配線コンタクト
孔部に施され、 上記全面エッチングによって上記配線コンタクト内に限
定的に上記高融点金属による被エッチング膜を残して他
部をエッチング除去し、上記配線コンタクト孔内に該配
線コンタクト孔を充填する金属プラグを形成することを
特徴とする請求項１に記載の半導体装置の製造方法。 - 【請求項５】 上記高融点金属による被エッチング膜が
タングステンであることを特徴とする請求項４に記載の
半導体装置の製造方法。 - 【請求項６】 上記高融点金層による被エッチング膜の
下地層として、チタン，またはチタン合金あるいはチタ
ン化合物を形成し、 上記全面エッチングによって上記配線コンタクト内に限
定的に上記下地層と上記高融点金属による被エッチング
膜を残して他部をエッチング除去し、上記配線コンタク
ト孔内に該配線コンタクト孔を充填する金属プラグを形
成することを特徴とする請求項４に記載の半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7138192A JPH08330251A (ja) | 1995-06-05 | 1995-06-05 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7138192A JPH08330251A (ja) | 1995-06-05 | 1995-06-05 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08330251A true JPH08330251A (ja) | 1996-12-13 |
Family
ID=15216235
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7138192A Pending JPH08330251A (ja) | 1995-06-05 | 1995-06-05 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08330251A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100354282B1 (ko) * | 1999-10-22 | 2002-09-28 | 미쓰비시덴키 가부시키가이샤 | 반도체 장치 및 그 제조 방법 |
| KR100383084B1 (ko) * | 2001-05-16 | 2003-05-12 | 아남반도체 주식회사 | 반도체 소자의 플러그 형성 방법 |
| JP2007123924A (ja) * | 1999-12-15 | 2007-05-17 | Asm Genitech Korea Ltd | 触媒及び化学気相蒸着法を用いて銅配線及び薄膜を形成する方法 |
-
1995
- 1995-06-05 JP JP7138192A patent/JPH08330251A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100354282B1 (ko) * | 1999-10-22 | 2002-09-28 | 미쓰비시덴키 가부시키가이샤 | 반도체 장치 및 그 제조 방법 |
| JP2007123924A (ja) * | 1999-12-15 | 2007-05-17 | Asm Genitech Korea Ltd | 触媒及び化学気相蒸着法を用いて銅配線及び薄膜を形成する方法 |
| KR100383084B1 (ko) * | 2001-05-16 | 2003-05-12 | 아남반도체 주식회사 | 반도체 소자의 플러그 형성 방법 |
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