JPH0831175A

JPH0831175A - 半導体記憶装置

Info

Publication number: JPH0831175A
Application number: JP6187808A
Authority: JP
Inventors: Toshinori Taruishi; 敏伯垂石; Yoshinori Matsumoto; 美紀松本
Original assignee: Hitachi Device Engineering Co Ltd; Hitachi Ltd
Current assignee: Hitachi Ltd; Japan Display Inc
Priority date: 1994-07-18
Filing date: 1994-07-18
Publication date: 1996-02-02

Abstract

(57)【要約】【目的】シンクロナスＤＲＡＭ等のブロックライトモ
ードのＩＯマスク時における読み出しデータの競合を防
止し、レベル反転を防止する。これにより、その低コス
ト化を阻害することなく、シンクロナスＤＲＡＭ等の信
頼性を高める。【構成】ＩＯマスク可能なブロックライトモードを有
するシンクロナスＤＲＡＭ等において、例えば回路の電
源電圧とマット間相補共通データ線ＩＣ００＊の非反転
及び反転信号線との間に、非選択時にオン状態とされる
ことでマット間相補共通データ線ＩＣ００＊の非反転及
び反転信号線をハイレベルにプリチャージするＰチャン
ネル型のプリチャージＭＯＳＦＥＴＰ２〜Ｐ４を設け、
これらのＭＯＳＦＥＴをブロックライトモードのＩＯマ
スク時、ＩＯマスク制御信号ＭＩＯ０がハイレベルとさ
れるときにもオン状態とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は半導体記憶装置に関
し、例えば、ブロックライトモードを有するシンクロナ
スＤＲＡＭ（ダイナミック型ランダムアクセスメモリ）
ならびにそのＩＯマスク制御に利用して特に有効な技術
に関するものである。

【０００２】

【従来の技術】その動作が所定のクロック信号に従って
同期化されるいわゆるシンクロナスＤＲＡＭがある。ま
た、共通データ線と複数のビット線とを同時接続して複
数のアドレスに同一内容を書き込むいわゆるブロックラ
イトモードがあり、このようなブロックライトモードを
有するマルチポートビデオＲＡＭがある。

【０００３】ブロックライトモードを有するマルチポー
トビデオＲＡＭについて、例えば、平成３年２月２６
日、株式会社日立製作所発行の『ＨＭ５３４２５３Ａシ
リーズ２６２１４４−Ｗｏｒｄ×４−ＢｉｔＭｕｌｔ
ｉｐｏｒｔＣＭＯＳＶｉｄｅｏＲＡＭデータシ
ート』に記載されている。

【０００４】

【発明が解決しようとする課題】近年、シンクロナスＤ
ＲＡＭは、ビデオＲＡＭと同様な分野で用いられること
が多く、画面の初期化や背景着色時等において有効なブ
ロックライトモードに対する顧客要求が高まりつつあ
る。このような要求に対処するため、本願発明者等は、
この発明に先立って、ブロックライトモードを有するシ
ンクロナスＤＲＡＭを開発し、次のような問題点に直面
した。すなわち、画面表示に用いられるシンクロナスＤ
ＲＡＭのブロックライトモードでは、例えば書き込みを
カラーデータのビット方向に選択的にマスクするいわゆ
るＩＯマスク機能と、画面の走査線方向つまりカラムア
ドレス方向に選択的にマスクするいわゆるアドレスマス
ク機能とが要求される。このうち、アドレスマスク機能
は、図８に例示されるように、カラーデータの各ビット
に対応して設けられるマット内相補共通データ線ＡＣ０
＊（ここで、例えば非反転マット内共通データ線ＡＣ０
Ｔと反転マット内共通データ線ＡＣ０Ｂとをあわせてマ
ット内相補共通データ線ＡＣ０＊のように＊を付して表
す。また、それが有効とされるとき選択的にハイレベル
とされるいわゆる非反転信号等についてはその名称の末
尾にＴを付して表し、それが有効とされるとき選択的に
ロウレベルとされるいわゆる反転信号等についてはその
名称の末尾にＢを付して表す。以下同様）と単位メモリ
アレイＵＭＡ０の相補ビット線Ｂ０＊〜Ｂ７＊とを接続
するためのビット線選択信号ＹＳ０〜ＹＳ７を選択的に
形成することで実現できるが、ＩＯマスク機能の場合、
データ入出力回路ＩＯからマット間相補共通データ線Ｉ
Ｃ００＊及びマット内相補共通データ線ＡＣ０＊を介す
る書き込み信号の供給を選択的に停止する必要がある。

【０００５】ところが、シンクロナスＤＲＡＭでは、メ
モリアレイの高集積化を図るため、カラムアドレスデコ
ーダにより形成されるビット線選択信号ＹＳ０〜ＹＳ７
等を図の水平方向に隣接して配置される複数のメモリマ
ットつまりは単位メモリアレイＵＭＡ０等及び単位セン
スアンプＵＳ０等で共有する方法を採っており、ビット
線選択信号ＹＳ０〜ＹＳ７等は、ＩＯマスク時において
も停止されることなく形成される。したがって、特に例
えば８組の相補ビット線が同時にマット内相補共通デー
タ線ＡＣ０＊に接続されるブロックライトモードでは、
このマット内相補共通データ線ＡＣ０＊上において選択
された８組の相補ビット線の読み出しデータが競合し、
その論理レベルが偏った最悪の場合には少数派データの
再書き込み後における論理レベルの反転を招くおそれも
ある。これに対処するため、本願発明者等は、図８に示
されるように、ビット線選択信号ＹＳ０〜ＹＳ７等に従
って選択的にオン状態とされるスイッチＭＯＳＦＥＴ
（金属酸化物半導体型電界効果トランジスタ。この明細
書では、ＭＯＳＦＥＴをして絶縁ゲート型電界効果トラ
ンジスタの総称とする）Ｎ２及びＮ３とマット内相補共
通データ線ＡＣ０＊との間に、ＩＯマスク時、反転ＩＯ
マスク制御信号ＭＩＯ０Ｂのロウレベルを受けて選択的
にオフ状態とされるＮチャンネルＭＯＳＦＥＴＮ９及び
Ｎ１０を設けることを考えた。しかし、この方法では、
高集積化を要求される単位センスアンプＵＳ０等の所要
レイアウト面積が増大して、シンクロナスＤＲＡＭのチ
ップサイズが大きくなり、その低コスト化が阻害される
結果となる。

【０００６】この発明の目的は、シンクロナスＤＲＡＭ
等のブロックライトモードのＩＯマスク時における読み
出しデータの競合を防止し、その再書き込み後における
レベル反転を防止することにある。この発明の他の目的
は、その低コスト化を阻害されることなく、シンクロナ
スＤＲＡＭ等の信頼性を高めることにある。

【０００７】この発明の前記ならびにその他の目的と新
規な特徴は、この明細書の記述及び添付図面から明らか
になるであろう。

【０００８】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。すなわち、ＩＯマスク可能なブロックラ
イトモードを有するシンクロナスＤＲＡＭ等において、
例えば回路の電源電圧と書き込み信号を伝達する相補共
通データ線の非反転及び反転信号線との間に、非選択時
選択的にオン状態とされることで相補共通データ線の非
反転及び反転信号線をハイレベルにプリチャージするＰ
チャンネルＭＯＳＦＥＴを設け、これらのＭＯＳＦＥＴ
をブロックライトモードのＩＯマスク時にもオン状態と
する。

【０００９】

【作用】上記した手段によれば、ビット線ごとにマスク
制御のためのスイッチＭＯＳＦＥＴを設けることなく、
ＩＯマスクの対象となる相補共通データ線の非反転及び
反転信号線のレベルを充分に高くして、同時選択された
複数の相補ビット線の読み出しデータの競合を防止でき
るため、これらの読み出しデータの論理レベルが偏った
場合でも、少数派データの再書き込み後におけるレベル
反転を防止することができる。この結果、その低コスト
化を阻害することなく、ブロックライトモードを有する
シンクロナスＤＲＡＭ等の信頼性を高めることができ
る。

【００１０】

【実施例】図１には、この発明が適用されたシンクロナ
スＤＲＡＭの一実施例のブロック図が示され、図２に
は、図１のシンクロナスＤＲＡＭに含まれるバンクＢＡ
ＮＫ０の一実施例のブロック図が示されている。また、
図３には、図２のバンクＢＡＮＫ０に含まれるメモリブ
ロックＭＢ０の一実施例のブロック図が示され、図４に
は、図３のメモリブロックＭＢ０のメモリマットＭＡＴ
０を構成する単位メモリアレイＵＭＡ０及び単位センス
アンプＵＳ０の一実施例の部分的な回路図が示されてい
る。さらに、図５には、図１のシンクロナスＤＲＡＭに
含まれるデータ入出力回路ＩＯの一実施例の部分的な回
路図が示されている。これらの図をもとに、まずこの実
施例のシンクロナスＤＲＡＭの構成及び動作の概要につ
いて説明する。なお、図１の各ブロックを構成する回路
素子は、公知のＭＯＳＦＥＴ集積回路の製造技術によ
り、単結晶シリコンのような１個の半導体基板上に形成
される。また、以下の回路図において、そのチャンネル
（バックゲート）部に矢印が付されるＭＯＳＦＥＴはＰ
チャンネル型であり、矢印の付されないＮチャンネルＭ
ＯＳＦＥＴと区別して示される。さらに、図２では、バ
ンクＢＡＮＫ０を例にバンクＢＡＮＫ０〜ＢＡＮＫ１を
説明し、図３では、メモリブロックＭＢ０を例にメモリ
ブロックＭＢ０〜ＭＢＦ（ここで、１６個設けられるメ
モリブロック等の追番は１６進数により表示される。以
下同様）を説明し、図４では、メモリマットＭＡＴ０を
例にメモリマットＭＡＴ０〜ＭＡＴ７を説明し、図５で
は、ライトアンプＷＡ０を例にライトアンプＷＡ０〜Ｗ
ＡＦを説明する。

【００１１】図１において、この実施例のシンクロナス
ＤＲＡＭはバンクＢＡＮＫ０及びＢＡＮＫ１を備え、こ
れらのバンクのそれぞれは、そのレイアウト面積の大半
を占めて配置されるメモリアレイＭＡＲＹと、直接周辺
回路となるロウアドレスデコーダＲＤ，センスアンプＳ
Ａ及びカラムアドレスデコーダＣＤとを含む。

【００１２】この実施例において、シンクロナスＤＲＡ
Ｍは、×１６ビット構成とされ、１６個のデータ入出力
端子Ｄ０〜ＤＦを備える。また、バンクＢＡＮＫ０及び
ＢＡＮＫ１を構成するメモリアレイＭＡＲＹは、図２に
例示されるように、データ入出力端子Ｄ０〜ＤＦに対応
してそれぞれ１６個のメモリアレイＭＡＲＹ０〜ＭＡＲ
ＹＦに分割され、センスアンプＳＡ及びロウアドレスデ
コーダＲＤも、これに対応してそれぞれ１６個のセンス
アンプＳＡ０〜ＳＡＦならびにロウアドレスデコーダＲ
Ｄ０〜ＲＤＦに分割される。これらのメモリアレイ及び
センスアンプならびにロウアドレスデコーダは、それぞ
れメモリブロックＭＢ０〜ＭＢＦを構成する。また、入
出力データの上位又は下位８ビットに対応してそれぞれ
８個ずつビット線延長方向に隣接配置され、その左端に
は、２個に分割されたカラムアドレスデコーダＣＤつま
りカラムアドレスデコーダＣＤ０及びＣＤ１がそれぞれ
配置される。これにより、カラムアドレスデコーダＣＤ
０及びＣＤ１は、対応する８個のメモリブロックＭＢ０
〜ＭＢＦによりそれぞれ共有され、これらのカラムアド
レスデコーダから出力されるビット線選択信号ＹＳ０〜
ＹＳｎも、対応する８個のメモリブロックＭＢ０〜ＭＢ
Ｆによりそれぞれ共有される。

【００１３】一方、図２のメモリブロックＭＢ０〜ＭＢ
Ｆを構成するメモリアレイＭＡＲＹ０〜ＭＡＲＹＦは、
図３に例示されるように、さらに最小単位である８個の
単位メモリアレイＵＭＡ０〜ＵＭＡ７に分割され、セン
スアンプＳＡ０及びロウアドレスデコーダＲＤ０も、こ
れに対応して８個の単位センスアンプＵＳ０〜ＵＳ７な
らびに単位ロウアドレスデコーダＵＲＤ０〜ＵＲＤ７に
それぞれ分割される。これらの単位メモリアレイ，単位
センスアンプならびに単位ロウアドレスデコーダは、そ
れぞれメモリマットＭＡＴ０〜ＭＡＴＦを構成する。以
下、メモリマットＭＡＴ０とこれを構成する単位メモリ
アレイＵＭＡ０〜ＵＭＡ７，単位センスアンプＵＳ０〜
ＵＳ７ならびに単位ロウアドレスデコーダＵＲＤ０〜Ｕ
ＲＤ７を例に、メモリマットＭＡＴ０〜ＭＡＴ７の具体
的説明を進める。

【００１４】メモリマットＭＡＴ０を構成する単位セン
スアンプＵＳ０〜ＵＳ７には、タイミング発生回路ＴＧ
から内部制御信号ＰＡが共通に供給され、マット選択回
路ＭＳから対応するマット選択信号ＭＳ０〜ＭＳ７が供
給される。また、単位ロウアドレスデコーダＵＲＤ０〜
ＵＲＤ７には、タイミング発生回路ＴＧから内部制御信
号ＲＧが共通に供給されるとともに、ロウアドレスバッ
ファＲＢから内部アドレス信号Ｘ０〜Ｘｉ−４が共通に
供給され、さらにマット選択回路ＭＳから対応するマッ
ト選択信号ＭＳ０〜ＭＳ７が供給される。

【００１５】ここで、メモリマットＭＡＴ０を構成する
単位メモリアレイＵＭＡ０〜ＵＭＡ７のそれぞれは、図
４に例示されるように、図の垂直方向に平行して配置さ
れるｍ＋１本のワード線Ｗ０〜Ｗｍと、水平方向に平行
して配置されるｎ＋１組の相補ビット線Ｂ０＊〜Ｂｎ＊
とを含む。これらのワード線及び相補ビット線の交点に
は、情報蓄積キャパシタＣｓ及びアドレス選択ＭＯＳＦ
ＥＴＱａからなる（ｍ＋１）×（ｎ＋１）個のダイナミ
ック型メモリセルが格子状に配置される。単位メモリア
レイＵＭＡ０〜ＵＭＡ７の同一列に配置されるｍ＋１個
のメモリセルのアドレス選択ＭＯＳＦＥＴＱａのドレイ
ンは、対応する相補ビット線Ｂ０＊〜Ｂｎ＊の非反転又
は反転信号線に所定の規則性をもって交互に結合され
る。また、同一行に配置されるｎ＋１個のメモリセルの
アドレス選択ＭＯＳＦＥＴＱａのゲートは、対応するワ
ード線Ｗ０〜Ｗｍにそれぞれ共通結合される。単位メモ
リアレイＵＭＡ０〜ＵＭＡ７を構成するすべてのメモリ
セルの情報蓄積キャパシタＣｓの他方の電極には、所定
の内部電圧ＨＶが共通に供給される。なお、内部電圧Ｈ
Ｖは、回路の電源電圧及び接地電位間の二分の一の電位
とされる。

【００１６】メモリマットＭＡＴ０の単位メモリアレイ
ＵＭＡ０〜ＵＭＡ７を構成するワード線Ｗ０〜Ｗｍは、
対応する単位ロウアドレスデコーダＵＲＤ０〜ＵＲＤ７
に結合され、それぞれ択一的に選択状態とされる。これ
らの単位ロウアドレスデコーダには、ロウアドレスバッ
ファＲＢから上位４ビットを除くｉ−３ビットの内部ア
ドレス信号Ｘ０〜Ｘｉ−４が供給されるとともに、タイ
ミング発生回路ＴＧから内部制御信号ＲＧが供給され、
さらにマット選択回路ＭＳから対応するマット選択信号
ＭＳ０〜ＭＳ７が供給される。ロウアドレスバッファＲ
Ｂには、アドレス入力端子Ａ０〜Ａｉを介してＸアドレ
ス信号ＡＸ０〜ＡＸｉが時分割的に供給され、タイミン
グ発生回路ＴＧから内部制御信号ＲＬが供給される。

【００１７】ロウアドレスバッファＲＢは、アドレス入
力端子Ａ０〜Ａｉを介して入力されるＸアドレス信号Ａ
Ｘ０〜ＡＸｉを内部制御信号ＲＬに従って取り込み、保
持するとともに、これらのＸアドレス信号をもとに内部
アドレス信号Ｘ０〜Ｘｉを形成する。このうち、最上位
ビットの内部アドレス信号Ｘｉは、バンク選択回路ＢＳ
に供給され、次位３ビットの内部アドレス信号Ｘｉ−３
〜Ｘｉ−１は、マット選択回路ＭＳに供給される。ま
た、残りｉ−３ビットの内部アドレス信号Ｘ０〜Ｘｉ−
４は、上記のように、バンクＢＡＮＫ０及びＢＡＮＫ１
のメモリブロックＭＢ０〜ＭＢＦのメモリマットＭＡＴ
０〜ＭＡＴ７を構成するすべての単位ロウアドレスデコ
ーダＵＲＤ０〜ＵＲＤ７に共通に供給される。

【００１８】バンク選択回路ＢＳは、ロウアドレスバッ
ファＲＢから供給される内部アドレス信号Ｘｉをデコー
ドして、対応するバンク選択信号ＢＳ０〜ＢＳ１を選択
的にハイレベルとする。また、マット選択回路ＭＳは、
内部アドレス信号Ｘｉ−３〜Ｘｉ−１をデコードして、
対応するマット選択信号ＭＳ０〜ＭＳ７を択一的にハイ
レベルとする。バンク選択信号ＢＳ０〜ＢＳ１は、デー
タ入出力回路ＩＯならびにカラムアドレスデコーダＣＤ
０及びＣＤ１を含むシンクロナスＤＲＡＭの各部に供給
され、マット選択信号ＭＳ０〜ＭＳ７は、バンクＢＡＮ
Ｋ０〜ＢＡＮＫ１のメモリブロックＭＢ０〜ＭＢＦの対
応するメモリマットＭＡＴ０〜ＭＡＴ７を構成する単位
センスアンプＵＳ０〜ＵＳ７ならびに単位ロウアドレス
デコーダＵＲＤ０〜ＵＲＤ７にそれぞれ共通に供給され
る。

【００１９】一方、メモリマットＭＡＴ０を構成する単
位ロウアドレスデコーダＵＲＤ０〜ＵＲＤ７は、内部制
御信号ＲＧがハイレベルとされかつ対応するマット選択
信号ＭＳ０〜ＭＳ７がハイレベルとされることで、それ
ぞれ選択的に動作状態とされる。この動作状態におい
て、各単位ロウアドレスデコーダは、内部アドレス信号
Ｘ０〜Ｘｉ−４をデコードして、対応する単位メモリア
レイＵＭＡ０〜ＵＭＡ７のワード線Ｗ０〜Ｗｍをそれぞ
れ択一的にハイレベルの選択状態とする。

【００２０】次に、メモリマットＭＡＴ０の単位メモリ
アレイＵＭＡ０〜ＵＭＡ７を構成する相補ビット線Ｂ０
＊〜Ｂｎ＊は、対応する単位センスアンプＵＳ０〜ＵＳ
７の対応する単位回路にそれぞれ結合される。これらの
単位センスアンプには、対応するカラムアドレスデコー
ダＣＤ０からｎ＋１ビットのビット線選択信号ＹＳ０〜
ＹＳｎが共通に供給される。また、前述のように、タイ
ミング発生回路ＴＧから内部制御信号ＰＡが共通に供給
されるとともに、マット選択回路ＭＳから対応するマッ
ト選択信号ＭＳ０〜ＭＳ７がそれぞれ供給される。

【００２１】メモリマットＭＡＴ０の単位センスアンプ
ＵＳ０〜ＵＳ７は、対応する単位メモリアレイＵＭＡ０
〜ＵＭＡ７の相補ビット線Ｂ０＊〜Ｂｎ＊に対応して設
けられるｎ＋１個の単位回路をそれぞれ含み、これらの
単位回路のそれぞれは、図４に例示されるように、一対
のＣＭＯＳインバータが交差結合されてなる単位増幅回
路ＵＳＡ０〜ＵＳＡｎと、これらの単位増幅回路の非反
転及び反転入出力ノードつまりは対応する単位メモリア
レイＵＭＡ０〜ＵＭＡ７の相補ビット線Ｂ０＊〜Ｂｎ＊
と対応するマット内相補共通データ線ＡＣ０＊〜ＡＣ７
＊との間にそれぞれ設けられるＮチャンネル型のスイッ
チＭＯＳＦＥＴＮ２及びＮ３とを含む。以下、単位セン
スアンプＵＳ０を例に具体的説明を進める。

【００２２】単位センスアンプＵＳ０の各単位回路を構
成する単位増幅回路ＵＳＡ０〜ＵＳＡｎには、Ｐチャン
ネル駆動ＭＯＳＦＥＴＰ１及びコモンソース線ＳＰを介
して回路の電源電圧が選択的に供給され、Ｎチャンネル
駆動ＭＯＳＦＥＴＮ１及びコモンソース線ＳＮを介して
回路の接地電位が選択的に供給される。駆動ＭＯＳＦＥ
ＴＰ１のゲートには、ナンドゲートＧ５の反転内部信号
ＰＭ０Ｂが供給され、駆動ＭＯＳＦＥＴＮ１のゲートに
は、そのインバータＶ３による反転信号が供給される。
ナンドゲートＧ５の一方の入力端子には内部制御信号Ｐ
Ａが供給され、その他方の入力端子には対応するマット
選択信号ＭＳ０が供給される。

【００２３】これにより、単位増幅回路ＵＳＡ０〜ＵＳ
Ａｎは、内部制御信号ＰＡがハイレベルとされかつ対応
するマット選択信号ＭＳ０がハイレベルとされることで
選択的にかつ一斉に動作状態となり、対応する単位メモ
リアレイＵＭＡ０〜ＵＭＡ７の選択されたワード線に結
合されるｎ＋１個のメモリセルから対応する相補ビット
線Ｂ０＊〜Ｂｎ＊を介して出力される微小読み出し信号
をそれぞれ増幅して、ハイレベル又はロウレベルの２値
読み出し信号とする。

【００２４】一方、単位センスアンプＵＳ０の各単位回
路を構成するスイッチＭＯＳＦＥＴＮ２及びＮ３のゲー
トはそれぞれ共通結合され、カラムアドレスデコーダＣ
Ｄ０から対応するビット線選択信号ＹＳ０〜ＹＳｎが供
給される。これにより、スイッチＭＯＳＦＥＴＮ２及び
Ｎ３は、対応するビット線選択信号ＹＳ０〜ＹＳｎのハ
イレベルを受けて選択的にオン状態となり、単位メモリ
アレイＵＭＡ０の対応する相補ビット線Ｂ０＊〜Ｂｎ＊
とマット内相補共通データ線ＡＣ０＊との間を選択的に
接続状態とする。なお、ビット線選択信号ＹＳ０〜ＹＳ
ｎは、シンクロナスＤＲＡＭが通常の動作モードとされ
るとき択一的にハイレベルとされ、シンクロナスＤＲＡ
Ｍがブロックライトモードとされるとき、例えばＹＳ０
〜ＹＳ７の組み合わせで８ビットずつ同時にハイレベル
とされる。このとき、単位センスアンプＵＳ０では、８
組の相補ビット線Ｂ０＊〜Ｂ７＊が同時選択され、マッ
ト内相補共通データ線ＡＣ０＊に対して同時接続され
る。

【００２５】この実施例において、単位センスアンプＵ
Ｓ０は、さらに、マット内相補共通データ線ＡＣ０＊の
非反転及び反転信号線間に設けられイコライズ回路を構
成する３個のＮチャンネルＭＯＳＦＥＴＮ４〜Ｎ６と、
対応するマット間相補共通データ線ＩＣ００＊と対応す
るマット内相補共通データ線ＡＣ０＊との間に設けられ
る２組のトランスファゲートＴ１及びＴ２とをそれぞれ
含む。このうち、トランスファゲートＴ１及びＴ２は、
対応するマット選択信号ＭＳ０のハイレベルを受けて選
択的にオン状態となり、対応するマット内相補共通デー
タ線ＡＣ０＊とマット間相補共通データ線ＩＣ００＊と
の間を選択的に接続状態とする。また、ＭＯＳＦＥＴＮ
４〜Ｎ６は、対応するマット選択信号ＭＳ０のロウレベ
ルを受けて選択的にオン状態となり、非選択時における
マット内相補共通データ線ＡＣ０＊の非反転及び反転信
号線を内部電圧ＨＶのような中間レベルとする。

【００２６】次に、バンクＢＡＮＫ０及びＢＡＮＫ１の
カラムアドレスデコーダＣＤ０及びＣＤ１には、カラム
アドレスバッファＣＢからｉ＋１ビットの内部アドレス
信号Ｙ０〜Ｙｉが共通に供給される。また、タイミング
発生回路ＴＧから内部制御信号ＣＧ及びＢＷが共通に供
給され、バンク選択回路ＢＳから対応するバンク選択信
号ＢＳ０〜ＢＳ１が供給される。カラムアドレスバッフ
ァＣＢには、アドレス入力端子Ａ０〜Ａｉを介してＹア
ドレス信号ＡＹ０〜ＡＹｉが時分割的に供給され、タイ
ミング発生回路ＴＧから内部制御信号ＣＬが供給され
る。

【００２７】カラムアドレスバッファＣＢは、アドレス
入力端子Ａ０〜Ａｉを介して供給されるＹアドレス信号
ＡＹ０〜ＡＹｉを内部制御信号ＣＬに従って取り込み、
保持するとともに、これらのＹアドレス信号をもとに内
部アドレス信号Ｙ０〜Ｙｉを形成して、各バンクのカラ
ムアドレスデコーダＣＤ０及びＣＤ１に供給する。ま
た、各バンクのカラムアドレスデコーダＣＤ０及びＣＤ
１は、対応するバンク選択信号ＢＳ０〜ＢＳ１ならびに
内部制御信号ＣＧのハイレベルを受けて選択的に動作状
態とされ、内部アドレス信号Ｙ０〜Ｙｉをデコードし
て、上記ビット線選択信号ＹＳ０〜ＹＳｎをそれぞれ選
択的にハイレベルとする。

【００２８】この実施例において、カラムアドレスデコ
ーダＣＤ０〜ＣＤ１のそれぞれは、図４に例示されるよ
うに、ビット線選択信号ＹＳ０〜ＹＳｎに対応して４個
ずつ設けられるナンド（ＮＡＮＤ）ゲートＧ１〜Ｇ４を
含む。このうち、ナンドゲートＧ４の一方の入力端子に
は、図示されない前段のデコーダ回路から対応するデコ
ード信号ＣＤＳ０〜ＣＤＳｎが供給され、その他方の入
力端子には、対応するブロック選択信号ＢＷＳ０等のイ
ンバータＶ２による反転信号が順次８個ずつ共通に供給
される。また、ナンドゲートＧ３の一方の入力端子に
は、図示されないマスクレジスタから対応する反転アド
レスマスク制御信号ＭＣ０Ｂ〜ＭＣ７Ｂが供給され、そ
の他方の入力端子には、対応するブロック選択信号ＢＷ
Ｓ０等が順次８個ずつ共通に供給される。一方、ナンド
ゲートＧ２の二つの入力端子には、ナンドゲートＧ３及
びＧ４の出力信号がそれぞれ供給される。また、ナンド
ゲートＧ１の一方の入力端子には、ナンドゲートＧ２の
出力信号が供給され、その他方の入力端子には、内部制
御信号ＣＧが共通に供給される。ナンドゲートＧ１の出
力信号は、インバータＶ１を経てビット線選択信号ＹＳ
０〜ＹＳｎとなり、バンクＢＡＮＫ０及びＢＡＮＫ１の
対応する８個のメモリブロックＭＢ０〜ＭＢ７あるいは
ＭＢ８〜ＭＢＦのメモリマットＭＡＴ０〜ＭＡＴ７を構
成するすべての単位センスアンプＵＳ０〜ＵＳ７にそれ
ぞれ共通に供給される。

【００２９】これらのことから、ビット線選択信号ＹＳ
０〜ＹＳｎは、シンクロナスＤＲＡＭが通常の動作モー
ドとされ内部制御信号ＢＷがロウレベルとされるとき、
対応するデコード信号ＣＤＳ０〜ＣＤＳｎのハイレベル
を受けてそれぞれ択一的にハイレベルとされ、シンクロ
ナスＤＲＡＭがブロックライトモードとされ内部制御信
号ＢＷがハイレベルとされるとき、対応するブロック選
択信号ＢＷＳ０等のハイレベルを受けてそれぞれ８ビッ
トずつ同時にハイレベルとされる。なお、ビット線選択
信号ＹＳ０〜ＹＳｎが、内部制御信号ＣＧのハイレベル
を条件として形成されることは言うまでもない。また、
同時にハイレベルとされるべき８ビットのビット線選択
信号は、対応する反転アドレスマスク制御信号ＭＣ０Ｂ
〜ＭＣ７Ｂのロウレベルを受けて選択的にロウレベルの
ままとされ、これによってブロックライトモードにおけ
るカラム方向のアドレスマスク制御が行われる。

【００３０】ところで、シンクロナスＤＲＡＭが通常の
動作モードとされビット線選択信号ＹＳ０〜ＹＳｎが択
一的にハイレベルとされるとき、バンクＢＡＮＫ０及び
ＢＡＮＫ１のメモリブロックＭＢ０〜ＭＢＦでは、前述
のように、マット選択信号ＭＳ０〜ＭＳ７により指定さ
れるメモリマットＭＡＴ０〜ＭＡＴ７の単位メモリアレ
イＵＭＡ０〜ＵＭＡ７を構成するワード線Ｗ０〜Ｗｍが
それぞれ択一的にハイレベルとされ、合計１６本の選択
ワード線に結合される１６×（ｎ＋１）個のメモリセル
が対応する相補ビット線Ｂ０＊〜Ｂ７＊を介して対応す
る単位センスアンプＵＳ０〜ＵＳ７の対応する単位回路
に結合される。このとき、単位センスアンプＵＳ０〜Ｕ
Ｓ７は、内部制御信号ＰＡ及び対応するマット選択信号
ＭＳ０〜ＭＳ７のハイレベルを受けて１６個ずつ選択的
に活性化される。また、１６個の単位メモリアレイにお
いて選択された合計１６×（ｎ＋１）個のメモリセル
は、ビット線選択信号ＹＳ０〜ＹＳｎに従って対応する
マット内相補共通データ線ＡＣ０＊〜ＡＣ７＊にそれぞ
れ択一的に接続され、さらにマット選択信号ＭＳ０〜Ｍ
Ｓ７に従ってそれぞれ選択的に対応するマット間相補共
通データ線ＩＣ００＊〜ＩＣ０Ｆ＊あるいはＩＣ１０＊
〜ＩＣ１Ｆ＊に接続される。

【００３１】マット間相補共通データ線ＩＣ００＊〜Ｉ
Ｃ０Ｆ＊ならびにＩＣ１０＊〜ＩＣ１Ｆ＊は、データ入
出力回路ＩＯに結合される。データ入出力回路ＩＯに
は、バンク選択回路ＢＳからバンク選択信号ＢＳ０及び
ＢＳ１が供給され、タイミング発生回路ＴＧから内部制
御信号ＷＴ及びＲＤが供給される。なお、内部制御信号
ＷＴは、シンクロナスＤＲＡＭがライトモードとされる
とき所定のタイミングで選択的にハイレベルとされ、内
部制御信号ＲＤは、シンクロナスＤＲＡＭがリードモー
ドとされるとき所定のタイミングで選択的にハイレベル
とされる。

【００３２】データ入出力回路ＩＯは、マット間相補共
通データ線ＩＣ００＊〜ＩＣ０Ｆ＊ならびにＩＣ１０＊
〜ＩＣ１Ｆ＊に対応して設けられる１６個のライトアン
プＷＡ０〜ＷＡＦ，メインアンプＭＡ０〜ＭＡＦ，デー
タ入力バッファならびにデータ出力バッファを含む。こ
のうち、ライトアンプＷＡ０〜ＷＡＦの出力端子とメイ
ンアンプＭＡ０〜ＭＡＦの入力端子は、図５に例示され
るように、バンク選択信号ＢＳ０又はＢＳ１に従って選
択的にオン状態とされるトランスファゲートＴ３及びＴ
５あるいはＴ４及びＴ６を介して対応するマット間相補
共通データ線ＩＣ００＊〜ＩＣ０Ｆ＊ならびにＩＣ１０
＊〜ＩＣ１Ｆ＊にそれぞれ結合される。また、ライトア
ンプＷＡ０〜ＷＡＦの入力端子は、対応するデータ入力
バッファの出力端子に結合され、メインアンプＭＡ０〜
ＭＡＦの出力端子は、対応するデータ出力バッファの入
力端子に結合される。各データ入力バッファの入力端子
と各データ出力バッファの出力端子は、対応するデータ
入出力端子Ｄ０〜ＤＦにそれぞれ共通結合される。ライ
トアンプＷＡ０〜ＷＡＦには、内部制御信号ＷＴ及びＲ
Ｄが共通に供給されるとともに、対応するデータ入力バ
ッファから内部入力データＤＩ０〜ＤＩＦが供給され、
マスクレジスタから対応するＩＯマスク制御信号ＭＩＯ
０〜ＭＩＯＦが供給される。メインアンプＭＡ０〜ＭＡ
Ｆには、内部制御信号ＲＤが共通に供給され、その出力
信号は、内部出力データＤＯ０〜ＤＯＦとして対応する
データ出力バッファに供給される。

【００３３】データ入出力回路ＩＯの各データ入力バッ
ファは、シンクロナスＤＲＡＭがライトモードで選択状
態とされるとき対応するデータ入出力端子Ｄ０〜ＤＦを
介して供給される１６ビットの入力データを取り込み、
内部入力データＤＩ０〜ＤＩＦとして対応するライトア
ンプＷＡ０〜ＷＡＦに伝達する。このとき、ライトアン
プＷＡ０〜ＷＡＦは、内部制御信号ＷＴのハイレベルを
受けて選択的に動作状態とされ、データ入力バッファか
ら伝達される内部入力データＤＩ０〜ＤＩＦをもとに所
定の相補書き込み信号を形成し、対応するマット間相補
共通データ線ＩＣ００＊〜ＩＣ０Ｆ＊あるいはＩＣ１０
＊〜ＩＣ１Ｆ＊を介してバンクＢＡＮＫ０又はＢＡＮＫ
１の選択された１６個のメモリセルに書き込む。なお、
データ入出力回路ＩＯは、図示されないカラーレジスタ
を含み、その出力信号は、シンクロナスＤＲＡＭがブロ
ックライトモードとされるとき、上記内部入力データＤ
Ｉ０〜ＤＩＦとしてライトアンプＷＡ０〜ＷＡＦに供給
される。

【００３４】ところで、データ入出力回路ＩＯを構成す
るライトアンプＷＡ０〜ＷＡＦのそれぞれは、図５に例
示されるように、その非反転出力端子ＷＭ０Ｔ〜ＷＭＦ
Ｔならびに反転出力端子ＷＭ０Ｂ〜ＷＭＦＢつまりはマ
ット間相補共通データ線ＩＣ００＊〜ＩＣ０Ｆ＊あるい
はＩＣ１０＊〜ＩＣ１Ｆ＊の実質的な非反転及び反転信
号線と回路の接地電位（第２の電源電圧供給点）との間
にそれぞれ設けられるＮチャンネル型の出力ＭＯＳＦＥ
ＴＮ７及びＮ８を含む。以下、ライトアンプＷＡ０を例
に、ライトアンプＷＡ０〜ＷＡＦの説明を進める。

【００３５】出力ＭＯＳＦＥＴＮ７のゲートには、ナン
ドゲートＧ６の出力信号のインバータＶ８による反転信
号が供給され、出力ＭＯＳＦＥＴＮ８のゲートには、ナ
ンドゲートＧ８の出力信号のインバータＶ９による反転
信号が供給される。ナンドゲートＧ６及びＧ８の第１の
入力端子には、内部制御信号ＷＴが共通に供給され、そ
の第３の入力端子には、対応するＩＯマスク制御信号Ｍ
ＩＯ０のインバータＶ６による反転信号が共通に供給さ
れる。また、ナンドゲートＧ８の第２の入力端子には、
対応する内部入力データＤＩ０が供給され、ナンドゲー
トＧ６の第２の入力端子には、そのインバータＶ５によ
る反転信号が供給される。

【００３６】この実施例において、ライトアンプＷＡ０
は、さらに、回路の電源電圧（第１の電源電圧供給点）
と非反転出力端子ＷＭ０Ｔ及び反転出力端子ＷＭ０Ｂつ
まりはマット間相補共通データ線ＩＣ００＊の非反転及
び反転信号線との間にそれぞれ設けられるプリチャージ
手段つまりＰチャンネル型のプリチャージＭＯＳＦＥＴ
Ｐ２及びＰ４と、非反転出力端子ＷＭ０Ｔ及び反転出力
端子ＷＭ０Ｂ間つまりはマット間相補共通データ線ＩＣ
００＊の非反転及び反転信号線間に設けられるＰチャン
ネル型のもう１個のプリチャージＭＯＳＦＥＴＰ３とを
含む。ＭＯＳＦＥＴＰ２及びＰ４のゲートには、ナンド
ゲートＧ９及びＧ１１の出力信号がそれぞれ供給され、
ＭＯＳＦＥＴＰ３のゲートには、ナンドゲートＧ１０の
出力信号が供給される。このうち、ナンドゲートＧ９及
びＧ１１の一方の入力端子には、ナンドゲートＧ６及び
Ｇ８の出力信号がそれぞれ供給され、ナンドゲートＧ１
０の一方の入力端子には、ナンドゲートＧ７の出力信号
が供給される。ナンドゲートＧ９〜Ｇ１１の他方の入力
端子には、内部制御信号ＲＤのインバータＶ７による反
転信号が共通に供給される。ナンドゲートＧ７の一方の
入力端子には、内部制御信号ＷＴが供給され、その他方
の入力端子には、ＩＯマスク制御信号ＭＩＯ０のインバ
ータＶ６による反転信号が供給される。

【００３７】これらのことから、ナンドゲートＧ６の出
力信号は、内部制御信号ＷＴがハイレベルとされると
き、対応するＩＯマスク制御信号ＭＩＯ０がロウレベル
とされかつ対応する内部入力データＤＩ０がロウレベル
とされることで選択的にロウレベルとされ、このナンド
ゲートＧ６の出力信号のロウレベルを受けて出力ＭＯＳ
ＦＥＴＮ７が選択的にオン状態となる。また、ナンドゲ
ートＧ８の出力信号は、内部制御信号ＷＴがハイレベル
とされるとき、対応するＩＯマスク制御信号ＭＩＯ０が
ロウレベルとされかつ対応する内部入力データＤＩ０が
ハイレベルとされることで選択的にロウレベルとされ、
このナンドゲートＧ８の出力信号のロウレベルを受けて
出力ＭＯＳＦＥＴＮ８が選択的にオン状態となる。

【００３８】一方、ナンドゲートＧ９の出力信号は、ナ
ンドゲートＧ６の出力信号がハイレベルとされかつ内部
制御信号ＲＤがロウレベルとされることで選択的にロウ
レベルとされ、このナンドゲートＧ９の出力信号のロウ
レベルを受けてプリチャージＭＯＳＦＥＴＰ２が選択的
にオン状態となる。また、ナンドゲートＧ１１の出力信
号は、ナンドゲートＧ８の出力信号がハイレベルとされ
かつ内部制御信号ＲＤがロウレベルとされることで選択
的にロウレベルとされ、ナンドゲートＧ１１の出力信号
のロウレベルを受けてプリチャージＭＯＳＦＥＴＰ４が
選択的にオン状態となる。ナンドゲートＧ７の出力信号
は、内部制御信号ＷＴがハイレベルとされかつ対応する
ＩＯマスク制御信号ＭＩＯ０がロウレベルとされること
で選択的にロウレベルとされる。さらに、ナンドゲート
Ｇ１０の出力信号は、ナンドゲートＧ７の出力信号がハ
イレベルとされかつ内部制御信号ＲＤがロウレベルとさ
れることで選択的にロウレベルとされ、ナンドゲートＧ
１０の出力信号のロウレベルを受けてプリチャージＭＯ
ＳＦＥＴＰ３が選択的にオン状態となる。

【００３９】つまり、ＩＣ００＊に代表されるマット間
相補共通データ線の非反転及び反転信号線は、シンクロ
ナスＤＲＡＭが非選択状態とされ内部制御信号ＲＤがロ
ウレベルとされるとき、ライトアンプＷＡ０のプリチャ
ージＭＯＳＦＥＴＰ２〜Ｐ４がオン状態とされることで
ともに回路の電源電圧のようなハイレベルにプリチャー
ジされる。しかし、シンクロナスＤＲＡＭがライトモー
ドで選択状態とされ内部制御信号ＷＴがハイレベルとさ
れると、プリチャージＭＯＳＦＥＴＰ２〜Ｐ４はオフ状
態とされ、代わって出力ＭＯＳＦＥＴＮ７及びＮ８が対
応する内部入力データＤＩ０の論理レベルに従って選択
的にオン状態とされる。この結果、マット間相補共通デ
ータ線ＩＣ００＊等の非反転又は反転信号線が選択的に
回路の接地電位のようなロウレベルとされ、これによっ
て選択されたメモリセルに対する論理“０”又は“１”
の書き込みが選択的に実現される。

【００４０】この実施例において、ライトアンプＷＡ０
を構成するプリチャージＭＯＳＦＥＴＰ２〜Ｐ４は、対
応するＩＯマスク制御信号ＭＩＯ０がハイレベルとされ
るとき、言い換えるならばブロックライトモード等の書
き込み動作時において対応するビットがＩＯマスクされ
るときにも選択的にオン状態とされる。このとき、カラ
ムアドレスデコーダＣＤ０及びＣＤ１では、８個のメモ
リブロックＭＢ０〜ＭＢ７あるいはＭＢ８〜ＭＢＦによ
って共有されるビット線選択信号ＹＳ０〜ＹＳｎが所定
の条件で選択的にハイレベルとされ、バンクＢＡＮＫ０
又はＢＡＮＫ１の対応するメモリブロックＭＢ０等で
は、特にブロックライトモードにおいて、マット選択信
号ＭＳ０〜ＭＳ７により指定される単位メモリアレイＵ
ＭＡ０〜ＵＭＡ７の指定される８組の相補ビット線Ｂ０
＊〜Ｂｎ＊が対応するマット内相補共通データ線ＡＣ０
＊〜ＡＣ７＊つまりはマット間相補共通データ線ＩＣ０
０＊〜ＩＣ０Ｆ＊あるいはＩＣ１０＊〜ＩＣ１Ｆ＊に同
時接続状態とされる。このため、マット内相補共通デー
タ線ＡＣ０＊等のレベルは、同時接続された８組の相補
ビット線上の２値読み出し信号による競合で、回路の電
源電圧のようなハイレベル又は回路の接地電位のような
ロウレベルに偏ろうとする。

【００４１】しかし、この実施例では、前述のように、
ブロックライトモードのＩＯマスク時にも、ライトアン
プＷＡ０のプリチャージＭＯＳＦＥＴＰ２〜Ｐ４がオン
状態とされるため、マット間相補共通データ線ＩＣ００
＊ならびにマット内相補共通データ線ＡＣ０＊等の非反
転及び反転信号線のレベルはこれらのＭＯＳＦＥＴを介
して安定したハイレベルのままとされる。この結果、マ
ット内相補共通データ線ＡＣ０＊等に同時接続される８
組の相補ビット線上の２値読み出し信号の論理レベルが
偏った場合でも、ブロックライトモードのＩＯマスク時
の少数派読み出しデータの再書き込み後におけるレベル
反転を防止し、これによってシンクロナスＤＲＡＭの信
頼性を高めることができるものである。

【００４２】次に、データ入出力回路ＩＯのメインアン
プＭＡ０〜ＭＡＦは、シンクロナスＤＲＡＭがリードモ
ードで選択状態とされるとき、内部制御信号ＲＤのハイ
レベルを受けて選択的に動作状態とされる。この動作状
態において、メインアンプＭＡ０〜ＭＡＦは、バンクＢ
ＡＮＫ０又はＢＡＮＫ１の選択された１６個のメモリセ
ルから対応するマット間相補共通データ線ＩＣ００＊〜
ＩＣ０Ｆ＊あるいはＩＣ１０＊〜ＩＣ１Ｆ＊を介して出
力される２値読み出し信号をさらに増幅し、内部出力デ
ータＤＯ０〜ＤＯＦとして対応するデータ出力バッファ
に伝達する。これらの内部出力データは、各データ出力
バッファから対応するデータ入出力端子Ｄ０〜ＤＦを介
してシンクロナスＤＲＡＭの外部に出力される。

【００４３】タイミング発生回路ＴＧは、外部から供給
されるクロック信号ＣＬＫと、起動制御信号となるクロ
ックイネーブル信号ＣＫＥ，チップ選択信号ＣＳＢ，ロ
ウアドレスストローブ信号ＲＡＳＢ，カラムアドレスス
トローブ信号ＣＡＳＢ，ライトイネーブル信号ＷＥＢな
らびにスペシャルファンクション信号ＤＳＦとをもとに
上記各種の内部制御信号を選択的に形成し、各部に供給
する。

【００４４】図６には、図１のシンクロナスＤＲＡＭの
ブロックライトモードの一実施例の信号波形図が示され
ている。同図をもとに、この実施例のシンクロナスＤＲ
ＡＭのブロックライトモードの詳細とその特徴について
説明する。なお、この実施例のシンクロナスＤＲＡＭの
ブロックライトモードは、カラーデータをカラーレジス
タにまたＩＯマスクデータをマスクレジスタにそれぞれ
セットするための二つのスペシャルモードレジスタセッ
トサイクルと、書き込み対象となるメモリセルのロウア
ドレスを指定しワード線Ｗ０〜Ｗｍの選択動作を開始す
るためのロウアクティブコマンドサイクルと、書き込み
対象となるメモリセルのカラムアドレスを指定し実質的
なブロック書き込みを実行するためのライトコマンドサ
イクルとからなるが、図４には、ライトコマンドサイク
ルのみが示されている。また、図４には、ＩＯマスクを
伴わないサイクルＡとＩＯマスクを伴うサイクルＢとが
連続して示されているが、実際には、これらのサイクル
の間にマスクレジスタ書き換えのためのスペシャルモー
ドレジスタセットサイクルが必要であることは言うまで
もない。さらに、この実施例では、メモリブロックＭＢ
０〜ＭＢＦを構成する８個のメモリマットＭＡＴ０〜Ｍ
ＡＴ７の中からマット選択信号ＭＳ０に対応するメモリ
マットＭＡＴ０が選択され、ブロックライトモードの対
象として、各メモリマットＭＡＴ０を構成する単位メモ
リアレイＵＭＡ０の相補ビット線Ｂ０＊〜Ｂ７＊に結合
される８個のメモリセルがそれぞれ選択される。ブロッ
クライトモードのＩＯマスクに関する以下の詳細な説明
は、データ入出力端子Ｄ０つまりメモリブロックＭＢ０
とその関連部を例に進めていく。

【００４５】図６において、シンクロナスＤＲＡＭは、
特に制限されないが、クロック信号ＣＬＫの立ち上がり
エッジで図示されないロウアドレスストローブ信号ＲＡ
ＳＢがハイレベルとされかつチップ選択信号ＣＳＢ，カ
ラムアドレスストローブ信号ＣＡＳＢ及びライトイネー
ブル信号ＷＥＢがロウレベルとされることによってライ
トコマンドサイクルとされ、このクロック信号ＣＬＫの
立ち上がりエッジでスペシャルファンクション信号ＤＳ
Ｆがハイレベルとされることによってブロックライトモ
ードが指定される。アドレス入力端子Ａ０〜Ａｉには、
クロック信号ＣＬＫの立ち上がりに先立って、下位３ビ
ットを除くＹアドレス信号ＡＹつまりＡＹ３〜ＡＹｉが
相補ビット線の先頭ブロックＢＷＳ０を指定する組み合
わせで供給され、データ入出力端子Ｄ０〜ＤＦには、カ
ラム方向のライトマスクを選択的に行うためのアドレス
マスクデータが供給される。なお、アドレスマスクにつ
いては、この発明に直接関係がないため、詳細な説明を
割愛する。

【００４６】シンクロナスＤＲＡＭのメモリブロックＭ
Ｂ０では、直前に実行されたロウアクティブコマンドサ
イクルにおいて、マット選択信号ＭＳ０が択一的にハイ
レベルとされる。また、マット選択信号ＭＳ０のハイレ
ベルを受けて、メモリマットＭＡＴ０の単位ロウアドレ
スデコーダＵＲＤ０が動作状態とされ、単位メモリアレ
イＵＭＡ０の指定されたワード線Ｗｓが択一的にハイレ
ベルの選択状態とされるとともに、単位センスアンプＵ
Ｓ０によって対応するマット内相補共通データ線ＡＣ０
＊がマット間相補共通データ線ＩＣ００＊に接続され
る。単位センスアンプＵＳ０では、ワード線Ｗｓの選択
動作が完了した時点で内部制御信号ＰＡがハイレベルと
され、単位メモリアレイＵＭＡ０の相補ビット線Ｂ０＊
〜Ｂ７＊等には、ワード線Ｗｓに結合されたメモリセル
の保持データに従った２値読み出し信号が確立されてい
る。また、データ入出力回路ＩＯでは、バンク選択信号
ＢＳ０のハイレベルを受けてトランスファゲートＴ３及
びＴ５がオン状態となり、マット間相補共通データ線Ｉ
Ｃ００＊とライトアンプＷＡ０との間が接続される。ラ
イトコマンドサイクルが実行される直前には、内部制御
信号ＷＴ及びＲＤがロウレベルとされるとともに、ビッ
ト線選択信号ＹＳ０〜ＹＳｎがすべてロウレベルとされ
るため、データ入出力回路ＩＯのライトアンプＷＡ０の
プリチャージＭＯＳＦＥＴＰ２〜Ｐ４がオン状態とな
り、マット間相補共通データ線ＩＣ００＊及びマット内
相補共通データ線ＡＣ０＊の非反転及び反転信号線はと
もに回路の電源電圧のようなハイレベルにプリチャージ
される。

【００４７】サイクルＡの開始でブロックライトモード
によるライトコマンドサイクルが識別されたシンクロナ
スＤＲＡＭでは、まず内部制御信号ＢＷがハイレベルと
されるとともに、マスクレジスタの出力に従ってＩＯマ
スク制御信号ＭＩＯ０〜ＭＩＯＦが選択的にハイレベル
とされる。なお、これらのＩＯマスク制御信号ＭＩＯ０
〜ＭＩＯＦは、対応するビットがＩＯマスクの対象とな
るときハイレベルとされ、対象とならないときにロウレ
ベルとされる。したがって、カラーデータの先頭ビット
に対するＩＯマスクが行われないサイクルＡでは、ＩＯ
マスク制御信号ＭＩＯ０はロウレベルとされる。シンク
ロナスＤＲＡＭでは、さらにやや遅れて内部制御信号Ｗ
Ｔがハイレベルとされ、この内部制御信号ＷＴのハイレ
ベルとされる間の所定のタイミングでブロック選択信号
ＢＷＳ０に対応する８ビットのビット線選択信号ＹＳ０
〜ＹＳ７が同時にハイレベルとされる。

【００４８】これにより、まずデータ入出力回路ＩＯで
は、ライトアンプＷＡ０〜ＷＡＦが内部制御信号ＷＴの
ハイレベルを受けて一斉に動作状態とされ、対応するＩ
Ｏマスク制御信号ＭＩＯ０〜ＭＩＯＦがロウレベルであ
ることを条件に、ＭＯＳＦＥＴＮ７及びＮ８がカラーデ
ータの対応するビットつまり内部入力データＤＩ０〜Ｄ
ＩＦに従って選択的にオン状態となる。このとき、ＩＯ
マスクの対象となっていないマット間相補共通データ線
ＩＣ００＊では、カラーデータの先頭ビットつまり内部
入力データＤＩ０に応じてその非反転及び反転信号線が
選択的に回路の接地電位のようなロウレベルとされ、相
補書き込み信号が出力される。この相補書き込み信号
は、マット内相補共通データ線ＡＣ０＊を介して単位メ
モリアレイＵＭＡ０の選択された８組の相補ビット線Ｂ
０＊〜Ｂ７＊に伝達され、必要に応じてその２値読み出
し信号のレベルを反転させる。この結果、単位メモリア
レイＵＭＡ０のワード線Ｗｓと相補ビット線Ｂ０＊〜Ｂ
７＊との交点に配置された８個のメモリセルに対して、
同一データの書き込みが実現される。

【００４９】一方、サイクルＢでは、カラーデータの先
頭ビットに対するＩＯマスクが行われることから、内部
制御信号ＢＷのハイレベルに続いてＩＯマスク制御信号
ＭＩＯ０がハイレベルとされる。このため、データ入出
力回路ＩＯのライトアンプＷＡ０では、ＩＯマスク制御
信号ＭＩＯ０のハイレベルを受けて出力ＭＯＳＦＥＴＮ
７及びＮ８はオフ状態のままとされ、代わってプリチャ
ージＭＯＳＦＥＴＰ２〜Ｐ４がオン状態とされる。した
がって、マット間相補共通データ線ＩＣ００＊の非反転
及び反転信号線は、これらのＭＯＳＦＥＴを介してとも
に回路の電源電圧のようなハイレベルとされ、対応する
マット内相補共通データ線ＡＣ０＊の非反転及び反転信
号線もともにハイレベルとされる。

【００５０】ところで、この実施例のシンクロナスＤＲ
ＡＭでは、前述のように、カラムアドレスデコーダＣＤ
０又はＣＤ１から出力されるビット線選択信号ＹＳ０〜
ＹＳｎが対応する８個のメモリブロックＭＢ０〜ＭＢ７
あるいはＭＢ８〜ＭＢＦによって共有され、ＩＯマスク
に関係なく形成される。このため、カラーデータの先頭
ビットがＩＯマスクの対象となるサイクルＢにおいて
も、ビット線選択信号ＹＳ０〜ＹＳ７は所定のタイミン
グでハイレベルとされ、単位メモリアレイＵＭＡ０の相
補ビット線Ｂ０＊〜Ｂ７＊とマット内相補共通データ線
ＡＣ０＊との間の接続が行われる。したがって、マット
内相補共通データ線ＡＣ０＊の非反転及び反転信号線の
レベルは、選択された８組の相補ビット線Ｂ０＊〜Ｂ７
＊上の２値読み出し信号に応じて変化しようとする。と
ころが、この実施例のシンクロナスＤＲＡＭでは、前述
のように、カラーデータの対応するビットがＩＯマスク
の対象となり対応するＩＯマスク制御信号ＭＩＯ０〜Ｍ
ＩＯＦがハイレベルとされるとき、データ入出力回路Ｉ
ＯのライトアンプＷＡ０〜ＷＡＦのプリチャージＭＯＳ
ＦＥＴＰ２〜Ｐ４がオン状態とされるため、マット内相
補共通データ線ＡＣ０＊の非反転及び反転信号線のレベ
ル変化が抑制される。この結果、相補ビット線Ｂ０＊〜
Ｂ７＊上の２値読み出し信号の論理レベルに偏りがある
場合でも、少数派の読み出しデータの再書き込み後にお
けるレベル反転は無くなり、これによってシンクロナス
ＤＲＡＭの信頼性を高めることができるものである。

【００５１】図７には、図１のシンクロナスＤＲＡＭを
応用したコンピュータシステムの一実施例のブロック図
が示されている。また、図８には、図７のコンピュータ
システムにおけるシンクロナスＤＲＡＭのブロックライ
トモードの応用例とその概念図が示されている。これら
の図をもとに、この実施例のシンクロナスＤＲＡＭ及び
そのブロックライトモードの応用例とその特徴について
説明する。

【００５２】図７において、この実施例のシンクロナス
ＤＲＡＭは、いわゆるストアドプログラム方式の中央処
理装置ＣＰＵをその基本構成要素とする。中央処理装置
ＣＰＵには、システムバスＳＢＵＳを介して通常のスタ
ティック型ＲＡＭからなるランダムアクセスメモリＲＡ
Ｍ１とこの発明が適用されたシンクロナスＤＲＡＭから
なるランダムアクセスメモリＲＡＭ２とが結合される。
システムバスＳＢＵＳには、さらにマスクＲＯＭ等から
なるリードオンリーメモリＲＯＭと、ディスプレイ制御
装置ＤＰＹＣ及び周辺装置コントローラＰＥＲＣが結合
される。なお、ディスプレイ制御装置ＤＰＹＣは、この
発明が適用されたシンクロナスＤＲＡＭからなる画像メ
モリＶＲＡＭを含む。また、このディスプレイ制御装置
ＤＰＹＣにはディスプレイ装置ＤＰＹが結合され、周辺
装置コントローラＰＥＲＣにはキーボードＫＢＤ及び外
部記憶装置ＥＸＭが結合される。

【００５３】中央処理装置ＣＰＵは、予めリードオンリ
ーメモリＲＯＭに格納された制御プログラムに従ってス
テップ動作し、コンピュータシステムの各部を制御・統
轄する。また、ランダムアクセスメモリＲＡＭ１は、例
えばキャッシュメモリ等として使用され、ランダムアク
セスメモリＲＡＭ２は、例えばリードオンリーメモリＲ
ＯＭから中央処理装置ＣＰＵに伝達される制御プログラ
ムや演算データ等を一時的に格納し、中継するバッファ
メモリとして使用される。さらに、ディスプレイ制御装
置ＤＰＹＣは、ディスプレイ装置ＤＰＹの表示制御に供
され、周辺装置コントローラＰＥＲＣは、キーボードＫ
ＢＤ及び外部記憶装置ＥＸＭ等の各種周辺装置を制御・
統轄する。コンピュータシステムは、電源装置ＰＯＷＳ
を備え、この電源装置ＰＯＷＳは、所定の入力交流電圧
をもとに安定した所定の直流電源電圧を形成してコンピ
ュータシステムの各部に供給する。

【００５４】この実施例において、ランダムアクセスメ
モリＲＡＭ２及びディスプレイ制御装置ＤＰＹＣの画像
メモリＶＲＡＭを構成するシンクロナスＤＲＡＭは、前
述のように、ＩＯマスク可能なブロックライトモードを
有し、かつそのデータ入出力回路ＩＯを構成するライト
アンプＷＡ０〜ＷＡＦは、入力データの対応するビット
がＩＯマスクの対象とされるとき選択的にオン状態とな
るプリチャージＭＯＳＦＥＴＰ２〜Ｐ４を含むため、同
時接続される８組の相補ビット線上の２値読み出し信号
の論理レベルが偏ってもＩＯマスク時における少数派デ
ータの再書き込み後におけるレベル反転はなく、高い信
頼性を有する。この結果、その低コスト化を阻害するこ
となく、ランダムアクセスメモリＲＡＭ２及び画像メモ
リＶＲＡＭの信頼性が高められ、コンピュータシステム
の信頼性が高められる。

【００５５】なお、シンクロナスＤＲＡＭのブロックラ
イトモードは、図８の画像メモリＶＲＡＭへの応用例で
示されるように、例えば、画面の初期化や背景着色時、
ディスプレイ装置ＤＰＹの表示画面を８画素単位で高速
裏に書き換えるために利用される。また、そのアドレス
マスクは、ブロックライトモードの対象となるカラムア
ドレス方向のカラーデータＣ０〜Ｃ７の書き換えをカラ
ムアドレスごとに選択的に停止するために利用され、そ
のＩＯマスクは、各画素のカラーデータ方向の書き換え
をビットごとに選択的に停止するために利用される。

【００５６】以上の本実施例により得られる作用効果は
下記の通りである。すなわち、（１）ＩＯマスク可能なブロックライトモードを有する
シンクロナスＤＲＡＭ等において、例えば回路の電源電
圧と相補共通データ線の非反転及び反転信号線との間
に、非選択時選択的にオン状態とされることで相補共通
データ線の非反転及び反転信号線をハイレベルにプリチ
ャージするためのＰチャンネルＭＯＳＦＥＴをそれぞれ
設け、これらのＭＯＳＦＥＴをブロックライトモードの
ＩＯマスク時にもオン状態とすることで、ビット線ごと
にＩＯマスク制御のためのスイッチＭＯＳＦＥＴを設け
ることなく、ＩＯマスクされる相補共通データ線の非反
転及び反転信号線のレベルを充分に高くすることができ
るため、同時選択された複数の相補ビット線の読み出し
データの論理レベルが偏った場合でも、少数派データの
再書き込み後におけるレベル反転を防止できるという効
果が得られる。

【００５７】（２）上記（１）項により、その低コスト
化を阻害することなく、シンクロナスＤＲＡＭ等の信頼
性を高めることができるという効果が得られる。（３）上記（１）項〜（２）項のシンクロナスＤＲＡＭ
を、コンピュータシステムを構成するバッファメモリ又
は画像メモリに用いることで、バッファメモリ及び画像
メモリひいてはこれを含むコンピュータシステム等の低
コスト化を図りつつ、その信頼性を高めることができる
という効果が得られる。

【００５８】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、図１において、シンクロナスＤＲＡＭは、いわゆる
×１ビット又は×８ビット構成等、任意のビット構成を
採ることができるし、任意数のバンクを備えることがで
きる。また、マット間相補共通データ線ＩＣ００＊〜Ｉ
Ｃ０Ｆ＊ならびにＩＣ１０＊〜ＩＣ１Ｆ＊は、書き込み
用及び読み出し用として用途別に分離できるし、データ
入出力端子Ｄ０〜ＤＦも、データ入力端子及びデータ出
力端子として用途別に分離することができる。さらに、
シンクロナスＤＲＡＭのブロック構成や起動制御信号及
び内部制御信号の組み合わせ及び論理レベル等は、種々
の実施形態を採りうる。

【００５９】図２において、カラムアドレスデコーダと
メモリブロックＭＢ０〜ＭＢＦとの間の対応は、この実
施例による制約を受けない。図３において、メモリブロ
ックＭＢ０〜ＭＢＦは、任意数のメモリマットを備える
ことができる。また、１個の単位センスアンプと２組以
上のマット内相補共通データ線を対応させることができ
るし、単位メモリアレイを各単位センスアンプの両側に
配置してシェアドセンス方式とすることもできる。図４
及び図５において、ＩＯマスク時にマット内相補共通デ
ータ線ＡＣ０＊等のレベルをハイレベルに保持するため
のＭＯＳＦＥＴＰ２〜Ｐ４は、単位メモリアレイＵＭＡ
０等のトランスファゲートＴ１及びＴ２の内側つまりマ
ット内相補共通データ線ＡＣ０＊側に設けることもでき
る。この場合、ＩＯマスク制御信号ＭＩＯ０等はマット
選択信号ＭＳ０等との論理積をとる必要がある。マット
内相補共通データ線ＡＣ０＊等とマット間相補共通デー
タ線ＩＣ００＊等は１対１で対応させてもよいし、単位
メモリアレイＵＭＡ０等，単位センスアンプＵＳ０等な
らびにライトアンプＷＡ０等の具体的構成や電源電圧の
極性及び絶対値ならびにＭＯＳＦＥＴの導電型等は、種
々の実施形態を採りうる。図６において、起動制御信号
及び内部制御信号の論理レベルやその組み合わせは、こ
の実施例による制約を受けない。図７において、コンピ
ュータシステムのブロック構成は、種々の実施形態を採
りうるし、この実施例のシンクロナスＤＲＡＭの応用範
囲も、この実施例による制約を受けない。

【００６０】以上の説明では、主として本発明者によっ
てなされた発明をその背景となった利用分野であるシン
クロナスＤＲＡＭならびにこれを応用したコンピュータ
システムに適用した場合について説明したが、それに限
定されるものではなく、例えば、マルチポートビデオＲ
ＡＭ等の各種メモリ集積回路や同様なメモリ集積回路を
含む各種ディジタルシステムにも適用できる。この発明
は、少なくともＩＯマスク可能なブロックライトモード
を有する半導体記憶装置ならびにこのような半導体記憶
装置を含む装置及びシステムに広く適用できる。

【００６１】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、ＩＯマスク可能なブロック
ライトモードを有するシンクロナスＤＲＡＭ等におい
て、例えば回路の電源電圧と書き込み信号を伝達する相
補共通データ線の非反転及び反転信号線との間に、非選
択時選択的にオン状態とされることで相補共通データ線
の非反転及び反転信号線をハイレベルにプリチャージす
るＰチャンネルＭＯＳＦＥＴを設け、これらのＭＯＳＦ
ＥＴをブロックライトモードのＩＯマスク時にもオン状
態とすることで、ビット線ごとにマスク制御のためのス
イッチＭＯＳＦＥＴを設けることなく、ＩＯマスクの対
象となる相補共通データ線の非反転及び反転信号線のレ
ベルを充分に高くして、同時選択された複数の相補ビッ
ト線の読み出しデータの競合を防止できるため、これら
の読み出しデータの論理レベルが偏った場合でも、少数
派データの再書き込み後におけるレベル反転を防止する
ことができる。この結果、その低コスト化を阻害するこ
となく、ブロックライトモードを有するシンクロナスＤ
ＲＡＭ等の信頼性を高めることができる。

【図面の簡単な説明】

【図１】この発明が適用されたシンクロナスＤＲＡＭの
一実施例を示すブロック図である。

【図２】図１のシンクロナスＤＲＡＭに含まれるバンク
の一実施例を示すブロック図である。

【図３】図２のバンクに含まれるメモリブロックの一実
施例を示すブロック図である。

【図４】図３のメモリブロックの各メモリマットを構成
する単位メモリアレイ及び単位センスアンプの一実施例
を示す部分的な回路図である。

【図５】図１のシンクロナスＤＲＡＭに含まれるデータ
入出力回路の一実施例を示す部分的な回路図である。

【図６】図１のシンクロナスＤＲＡＭのブロックライト
モードの一実施例を示す信号波形図である。

【図７】図１のシンクロナスＤＲＡＭを応用したコンピ
ュータシステムの一実施例を示すブロック図である。

【図８】図７のコンピュータシステムにおけるシンクロ
ナスＤＲＡＭのブロックライトモードの応用例とその概
念図である。

【図９】この発明に先立って本願発明者等が開発したシ
ンクロナスＤＲＡＭに含まれる単位メモリアレイ及び単
位センスアンプの一例を示す部分的な回路図である。

【符号の説明】

ＢＡＮＫ０〜ＢＡＮＫ１・・・バンク、ＭＡＲＹ・・・
メモリアレイ、ＲＤ・・・ロウアドレスデコーダ、ＳＡ
・・・センスアンプ、ＣＤ・・・カラムアドレスデコー
ダ、ＢＳ・・・バンク選択回路、ＭＳ・・・マット選択
回路、ＲＢ・・・ロウアドレスバッファ、ＣＢ・・・カ
ラムアドレスバッファ、ＩＯ・・・データ入出力回路、
ＴＧ・・・タイミング発生回路。ＭＢ０〜ＭＢＦ・・・
メモリブロック、ＭＡＲＹ０〜ＭＡＲＹＦ・・・メモリ
アレイ、ＲＤ０〜ＲＤＦ・・・ロウアドレスデコーダ、
ＳＡ０〜ＳＡＦ・・・センスアンプ、ＣＤ０〜ＣＤ１・
・・カラムアドレスデコーダ、ＩＣ００＊〜ＩＣ０Ｆ
＊，ＩＣ１０＊〜ＩＣ１Ｆ＊・・・マット間相補共通デ
ータ線。ＭＡＴ０〜ＭＡＴ７・・・メモリマット、ＵＭ
Ａ０〜ＵＭＡ７・・・単位メモリアレイ、ＵＳ０〜ＵＳ
７・・・単位センスアンプ、ＵＲＤ０〜ＵＲＤ７・・・
単位ロウアドレスデコーダ。Ｃｓ・・・情報蓄積キャパ
シタ、Ｑａ・・・アドレス選択ＭＯＳＦＥＴ、Ｗ０〜Ｗ
ｍ・・・ワード線、Ｂ０＊〜Ｂｎ＊・・・相補ビット
線、ＵＳＡ０〜ＵＳＡｎ・・・単位増幅回路、ＹＳ０〜
ＹＳｎ・・・ビット線選択信号、ＡＣ０＊〜ＡＣ７＊・
・・マット内相補共通データ線。ＷＡ０・・・ライトア
ンプ、ＭＡ０・・・メインアンプ。Ｐ１〜Ｐ４・・・Ｐ
チャンネルＭＯＳＦＥＴ、Ｎ１〜Ｎ１０・・・Ｎチャン
ネルＭＯＳＦＥＴ、Ｔ１〜Ｔ６・・・トランスファゲー
ト、Ｖ１〜Ｖ９・・・インバータ、Ｇ１〜Ｇ１１・・・
ナンド（ＮＡＮＤ）ゲート。ＣＰＵ・・・中央処理装
置、ＳＢＵＳ・・・システムバス、ＲＡＭ０〜ＲＡＭ２
・・・ランダムアクセスメモリ、ＲＯＭ・・・・リード
オンリーメモリ、ＤＰＹＣ・・・ディスプレイ制御装
置、ＶＲＡＭ・・・画像メモリ、ＤＰＹ・・・ディスプ
レイ装置、ＰＥＲＣ・・・周辺装置コントローラ、ＫＢ
Ｄ・・・キーボード、ＥＸＭ・・・外部記憶装置、ＰＯ
ＷＳ・・・電源装置。

Claims

【特許請求の範囲】

【請求項１】共通データ線のそれぞれに複数のビット
線を同時接続することで複数のアドレスに同一内容を書
き込むことができかつ上記複数のアドレスに対する同一
内容の書き込みを共通データ線ごとに選択的にマスクで
きるブロックライトモードを有し、上記共通データ線の
それぞれと所定の電位供給点との間に設けられ非選択時
及び上記ブロックライトモードのマスク時選択的にオン
状態とされるプリチャージ手段を具備することを特徴と
する半導体記憶装置。
【請求項２】上記半導体記憶装置は、複数のメモリマ
ットと、上記メモリマットに対応して設けられ対応する
メモリマットの指定されたビット線が選択的に接続され
るマット内共通データ線と、指定された上記マット内共
通データ線が選択的に接続されるマット間共通データ線
と、その出力端子が対応する上記マット間共通データ線
に結合されるライトアンプとを具備するものであり、上
記電位供給点は、第１の電源電圧供給点であり、上記プ
リチャージ手段は、上記マット間共通データ線のそれぞ
れと第１の電源電圧供給点との間に設けられるＰチャン
ネルＭＯＳＦＥＴからなるものであって、上記ライトア
ンプは、上記マット間共通データ線のそれぞれと第２の
電源電圧供給点との間に設けられ書き込みデータの対応
するビットに従って選択的にオン状態とされるＮチャン
ネルＭＯＳＦＥＴを含むものであることを特徴とする請
求項１の半導体記憶装置。
【請求項３】上記半導体記憶装置は、シンクロナスＤ
ＲＡＭであって、上記マット内共通データ線のそれぞれ
に指定されたビット線を選択的に接続するためのビット
線選択信号は、上記複数のメモリマットによって共有さ
れるものであることを特徴とする請求項１又は請求項２
の半導体記憶装置。