JPH08288954A

JPH08288954A - 回線群による同期スイッチングを用いるａｔｍスイッチ

Info

Publication number: JPH08288954A
Application number: JP7236896A
Authority: JP
Inventors: Tuan Ha-Duong; ハ−デュオンチュアン
Original assignee: FUIIMU; Fihem
Current assignee: FUIIMU; Fihem
Priority date: 1995-03-27
Filing date: 1996-03-27
Publication date: 1996-11-01
Anticipated expiration: 2016-03-27
Also published as: EP0735727B1; EP0735727A1; JP3745443B2; US5768270A; DE69621513T2; FR2732534B1; ES2177741T3; FR2732534A1; DE69621513D1

Abstract

(57)【要約】【課題】ＡＴＭスイッチのための新しいアーキテクチ
ャの提案。【解決手段】ＡＴＭスイッチは、ｍ個の入力とｎ個の
出力（ｍ≧ｎ）をそれぞれ有する複数のスイッチングマ
トリックス回線と、これらのマトリックスの入力にＡＴ
Ｍスイッチの入力回線を連結する同期相互接続回路網と
を含み、これらのマトリックスの出力はＡＴＭスイッチ
のそれぞれの出力回線に連結されている。同期相互接続
回路網には、ｍ個の入力の少なくとも１群多くともｐ群
およびｍ個の出力の少なくとも１群多くともｐ群をそれ
ぞれ有する基礎群同期スイッチ（ＧＥＳＳと称す）のｋ
個の連続ステージが含まれ（ｐ≧２）、ｍ個の回線はそ
れぞれ、次のステージのＧＥＳＳのｍ個の入力の１群
に、ＧＥＳＳのｍ個の出力の１群を連結し、そしてｍ個
の回線の複数の群はそれぞれ、これらのマトリックスの
ｍ個の入力に、最後のステージのＧＥＳＳのｍ個の出力
の１群を連結する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、非同期転送モード
（ＡＴＭ）回路網における交換機分野に関する。

【０００２】

【従来の技術】ＡＴＭスイッチのアーキテクチャに関し
て、ここ１５年以上に渡って多くの提案がなされたが、
真の工業目的にふさわしいものはほとんどない。これを
行うには、時間と空間に応じてかなり変動するこの回路
網の様々な要求、特にこのスイッチの容量の動的拡張の
要求に応えることが必要である。

【０００３】ＡＴＭスイッチに関する先駆的な研究の中
で、全く異なる３つの基本原理に基づく以下のような３
つの具体例が注目すべきものである。それはすなわち、
プレリュードスイッチ（Ａ・トーマス他による論文『非
同期時分割技術: 実験的パッケット回路網集積ビデオ通
信』、国際標準学会 '８４会報、フィレンツェ１９８４
年５月、記事番号３２Ｃ２参照）と、スターライトスイ
ッチ（ヒューアン他による論文『スターライト: 広帯域
デジタルスイッチ』、ＧＬＯＢＥＣＯＭＥ '８４会報、
アトランタ、１９８４年１２月、１２１〜１２５ページ
参照）と、そしてノックアウトスイッチ（イエー他によ
る『ノックアウトスイッチ: 高性能パケットスイッチン
グのための簡単なモジュラーアーキテクチャ』、アメリ
カ電気電子学会ＪＳＡＣ、ＳＡＣ−５巻、１９８７年１
０月、１２７４〜１２８３ページ参照）とである。これ
らの基本技術に関しては、Ｆ．Ａ．トバギによる論文
『広帯域統合サービスのデジタル回路網のための高速パ
ケットスイッチアーキテクチャ』、アメリカ電気電子学
会会報、７８巻１号、１９９０年１月、１３３〜１６７
ページに再検討されている。プレリュードスイッチは、
共通記憶域にある出力待ち行列および時分割に基づいて
いる。スターライトスイッチは、分類回路網とバニアン
タイプの経路自己指定回路網と共に用いられる。ノック
アウトスイッチの主導概念は、Ｎ個のソースからＬ個の
出力回線に同期にＡＴＭセルを集信することにあるが、
この場合これらのＬ個の出力回線は外部インタフェース
の前に置かれている論理待ち行列に入る。集信回路内の
空間的なコンテンションによるセルの損失は許容され
る。このような場合は、Ｌ個以上のセルが同時に集信回
路のＮ個の入力回線に存在する時に生じる。このような
損失は、集信回路のＬ個の出力回線の平均処理能力が小
さければ、許容できる。

【０００４】これらの基本技術が用いられるとき、様々
な技術的問題によって大型のスイッチの作成が妨げられ
る。すなわち、時分割はプレリュードマトリックスのサ
イズを非常に大きく制限し、そのためクロス回路網タイ
プの多重ステージを用いなければならない。このアーキ
テクチャは更に、ＡＴＭスイッチ切換えに特有な問題、
すなわち、可変処理能力スイッチにおいては、高いオー
バヘッド費をかけなければ、ブロッキング率を制御する
ことは難しいという問題に直面する。大型のスターライ
トタイプの回路網は、内部接続部の１複合セットのみを
生成する。そのうえ、コンテンションのために、流れの
中のセルの配列順序が失われることがあって、そのため
にスイッチの出力において再び順序付けを行う必要があ
る。ノックアウトスイッチでは、濾過素子と相互接続素
子の数が二乗されて増大する欠点がある。

【０００５】大型ＡＴＭスイッチのアーキテクチャ問題
を解決するために、多くの提案がなされている。『ＫＳ
ＭＩＮｓ: 高速パケットスイッチ切換えのためのノック
アウトスイッチベースの多重ステージ相互接続回路網』
という論文（会報ＧＬＯＢＥＣＯＭ '９０、サンディエ
ゴ、１９９０年１２月、第１巻、２１８〜２２３ペー
ジ）において、Ｙ．Ｍ．キム他は、Ｎ．ｌｏｇＮの複雑
性を達成するために、バニアンタイプの多重ステージ回
路網に従ってノックアウトスイッチを相互接続すること
を提案している。しかしながら、この解決法は、幾つか
の待ち行列ステージを必要とする欠点があり、そして更
に多重ステージの回路網の内部リンクに閉塞が生じる恐
れがある。

【０００６】ノックアウト（Ｋ．Ｏ．）アーキテクチャ
は、その考案者たちによって一般化され、そして『増大
可能なパケット（ＡＴＭ）スイッチアーキテクチャ: 設
計原理と応用』（Ｋ．Ｙ．エン他著、通信に関するアメ
リカ電気電子学会の会報、第４０巻、２号、１９９２年
２月、４２３〜４３０ページ）と題された論文に記載さ
れている。この一般化されたアーキテクチャはこれ以
降、「第２Ｋ．Ｏ．」と呼ぶことにする。この第２Ｋ．
Ｏ．アーキテクチャは以下のような特徴を示す。すなわ
ち、２Ａ−Ｋ．Ｏ．と同様に第２Ｋ．Ｏ．の出力は単一の待
ち行列まで同期しており、そして当然それはＡＴＭセル
の順に従っている。２Ｂ−基本端子モジュールは、（例えば）様々な方法
（メモリ分割を伴うか、または伴はない時分割、もしく
は純粋ノックアウトなど）で具体化できる４２×１６の
マトリックスである。２Ｃ−これらの端子マトリックスはある拡張率を持つ同
期相互接続回路網に接続されている。２Ｄ−セルの統計的な削除の原理は、同期相互接続回路
網から出る回線の固定群として、例えば１６個の外部イ
ンタフェースのトラヒックを有する４２回線の１群とし
て一般化される。２Ｅ−相互接続回路網は、互いに接続されている２つの
ステージより成り、そして（例えば）同一の出力マトリ
ックスとして同時に用いられるセルが４２個を越えない
限り、ブロッキングされないクロス回路網を形成するた
めに、従来の方法によるマトリックスの最後のステージ
を有する。２Ｆ−この回路網への入力に関するグローバルアルゴリ
ズムは、上記の条件２Ｅを達成するために過剰なセルを
削除する。２Ｇ−このアルゴリズムの後に、ある瞬間における全て
のセルのために、相互接続回路網を経由して、経路を割
り当てるためのもう一つのグローバルアルゴリズムが続
く。この論文の著者は、このアーキテクチャによりセル
の追加損失がかなり小さくなることを示している。

【０００７】このアーキテクチャは、スイッチに入力さ
れる全てのセルを各セル時間ごとに調べなければならな
い２つのアルゴリズムを実行するために、非常に高速な
技術を必要とする。したがって、スイッチのサイズは、
必要なこの技術によって制限される。このアーキテクチ
ャの相互接続回路網は、固定最大サイズを有するある単
一の値域の複数スイッチを意味する。値域を変更するた
めには、相互接続回路網の全面的な変更が必要になる。
最後に、この回路網と最後のステージとの完全な相互接
続構造の故に、回路網ではなく、端子マトリックスだけ
が経路にそって装備されるので、その経費がかさむ。

【０００８】

【発明が解決しようとする課題】本発明の目的は、高処
理量の非同期転送モードによって課される技術的制約へ
の適応が従来より知られているＡＴＭスイッチと比較し
てより優れているＡＴＭスイッチのための新しいアーキ
テクチャを提案することである。

【０００９】

【課題を解決するための手段】本発明によるＡＴＭスイ
ッチは、複数のスイッチングマトリックス回線であっ
て、その各々はｍ個の入力とｎ個の出力とを有し、ｍと
ｎはｍ≧ｎであるような２つの整数であるスイッチング
マトリックスと、そしてＡＴＭスイッチの複数入力回線
をそれぞれ各スイッチングマトリックス回線に連結する
同期相互接続回路網であって、この複数のスイッチング
マトリックス回線の複数の出力はそれぞれＡＴＭスイッ
チの各出力回線に連結されている同期相互接続回路網と
が含まれ、この同期相互接続回路網が、基礎群同期スイ
ッチのｋ個の逐次ステージを含み、各ステージが少なく
とも１群、多くともｐ群のｍ個の入力と、そして少なく
とも１群、多くてもｐ群のｍ個の出力とを有し、ｋとｐ
はｐ≧２である整数であり、ｍ個の回線の複数群はそれ
ぞれ基礎群同期スイッチのｍ個の入力の１群を次のステ
ージの基礎群同期スイッチのｍ個の入力の１群に連結さ
せ、そしてｍ個の回線の複数群はそれぞれ最後のステー
ジの基礎群同期スイッチのｍ個の出力の１群をスイッチ
ングマトリックス回線のｍ個の入力に連結させる。

【００１０】スイッチングマトリックス回線は出力回線
の識別を基礎としてセルの経路指定を行い、一方基礎群
同期スイッチは宛先回線の群の識別を基礎にセルの経路
指定を行う。

【００１１】基礎群同期スイッチ（ＧＥＳＳ）には、ｐ
ｍ個の入力とｍ個の出力を有する少なくとも１つ多くと
もｐ個の基礎集信回路が含まれていることが好ましく、
各基礎集信回路のｍ個の出力は上記基礎群同期スイッチ
のｍ個の出力の１群を構成し、そしてこの基礎群同期ス
イッチの各入力は、上記基礎集信回路の出力のために用
いられないＡＴＭセルを削除するためのフィルタによっ
て、上記基礎群同期スイッチの各基礎集信回路のそれぞ
れの入力に連結される。このようにして、相互接続回路
網は同報通信と濾過とそして集信の機能を備えた基礎ス
イッチに基づくことになり、その結果相互接続回路網は
ノックアウト原理を一般化する。

【００１２】

【発明の実施の形態】典型的には、Ｎ’ｃ’ｍ’入力回
線とＮ’ｃ’ｍ’出力回線を有するＡＴＭスイッチの同
期相互接続回路網は、ｃ’の群同期スイッチングコアを
含み、ｃ’が多くともｃ＝ｍ／ｎの整数である。群同期
スイッチングコアはそれぞれ、ＡＴＭスイッチのＮ’
ｃ’ｍ’入力回線に到着するＡＴＭセルを同期モードで
受信する少なくともＮ’ｍの入力回線を有する。

【００１３】本発明の第２の側面によれば、群同期スイ
ッチングコア（ＧＳＳＣ）は、ｍ個の出力回線のＮ’個
の群と、少なくともＮ’ｍ個の入力回線とそして基礎群
同期スイッチのｋ個のステージを含み、そしてＮ’、ｍ
およびｋは、Ｎ’≧２かつｍ≧２の整数である。各基礎
群同期スイッチは、ｐｍ個の入力とｍ個の出力とを備え
た少なくとも１つ、多くともｐ個の基礎集信回路を含
み、ｐはＮ’≦ｐ^kのような少なくとも２である整数で
あり、各基礎集信回路のｍ個の出力は基礎群同期スイッ
チのｍ個の出力の１群を構成し、そしてこの基礎群同期
スイッチの各入力が、上記集信回路の出力として用いら
れないＡＴＭセルを削除するためのフィルタを通ってそ
の各基礎集信回路のそれぞれの入力に連結される。逐次
ステージの複数基礎群同期スイッチはｍ個の回線の複数
群により相互接続され、これらの回線の各々は基礎群同
期スイッチのｍ個の出力群を次のステージの基礎群同期
スイッチのｍ個の入力に連結し、基礎群同期スイッチの
入力回線は第１ステージの複数基礎群同期スイッチの入
力に連結され、そして最後のステージの複数基礎群同期
スイッチのｍ個の出力の複数群はそれぞれ、群同期スイ
ッチングコアのｍ個の出力回線の各Ｎ’群に連結され
る。

【００１４】以後の説明においては、群同期スイッチン
グコアを示すためにＧＳＳＣという略語を用い、そして
基礎群同期スイッチをＧＥＳＳという略語で示す。ＧＳ
ＳＣは３Ａから３Ｅまでの以下の特性を有する。すなわ
ち、３Ａ−複数のＡＴＭセルはＧＳＳＣへの入力に配置さ
れ、すなわち、複数ＡＴＭセルが同時にＧＳＳＣに入る
ということである。３Ｂ−あらゆるセルのＧＳＳＣを通る通過時間は同じで
（同期性）、これは特に中間待ち行列が存在しないこと
を意味する。３Ｃ−各セルはそれ自身、その経路とすべき出力回線の
１群（または、同報通信の場合は時により複数群）を指
定するのに充分な（必要ならば、標準ＡＴＭセルに付け
られる接頭部を有する）情報を含んでいる。３Ｄ−このようなセルは任意群の任意の入力回線に挿入
することができる。言い換えれば、１群内のセルは各瞬
間において先験的に異なる出力群に個別的に切り換えら
れる。３Ｅ−各セルは指定された出力群に属する未定の回線に
経路指定される。言い換えれば、ＧＳＳＣにとっては群
識別のみが重要であり、１つの群内の回線の識別は無関
係である。

【００１５】本発明によるＡＴＭスイッチは、上記の原
理２Ａ、２Ｂ、２Ｃ、２Ｄに適合している。他方では、
２Ｅ、２Ｆおよび２Ｇの項目に関しては第２Ｋ．Ｏ．と
異なる。実際に、先行の全Ｋ．Ｏ．制御アルゴリズムと
その経路割当アルゴリズムを共に削除しようという提案
もある。全てのセルは、ランダムな分配の後に複数ＧＳ
ＳＣから成る相互接続回路網に送られ、そして過剰なセ
ルはこの相互接続回路網内の経路にそって削除される。
更に、上記回路網は３ステージのクロス接続形態に従わ
ず、それは典型的には任意のタイプそして任意のサイズ
のバニアン回路網であり、その内部リンクは、損失の少
ない統計的多重化のＫ．Ｏ．原理を各ステージに適用す
るのに充分な数量がある回線群である。本発明は回線群
とＧＥＳＳのバニアンアまたはデルタのアーキテクチャ
内において、Ｋ．Ｏ．原理を再帰的に使用する。これ
は、先行のランダム配分によって非常に小さいセル損失
率だけで可能である。このアーキテクチャは本質的に同
報通信が可能であることと、同報通信はこの技術とは独
立しているので、このアーキテクチャは制限のない最大
サイズをとることができることと、スイッチの値域は最
適増大係数に従うこと、そして更に、任意の最大サイズ
ための費用は比較的に安価であることが、後述されるで
あろう。

【００１６】本発明のその他の特徴や利点は、好ましい
がこれに限定されない幾つかの実施例によって添付の図
面を参照しながら後に説明されるであろう。

【００１７】

【実施例】本発明に従い、その全容量まで利用されてい
るＡＴＭスイッチが先ず説明され、その後にこのような
スイッチの容量をトラヒックを妨げることなく増大させ
ることができる方法が検討されよう。

【００１８】図１に示されているスイッチは、Ｎｍ個の
二方向回線すなわちＮｍ個の入力回線とＮｍ個の出力回
線とを管理する。入力回線と出力回線とを分離し、そし
てＡＴＭセルにおいて切り換えられるある種の処理操作
を実行するために、各二方向回線にインタフェース３０
が設置されている。

【００１９】このスイッチには、ｃ個のＧＳＳＣから成
る同期相互接続回路網が含まれており、各ＧＳＳＣは、
ｍ個の入力回線のＮ群とｍ個の出力回線のＮ群を有す
る。各ＧＳＳＣのそれぞれの入力回線はトラヒック等化
ステージ３４を通して回線インタフェース３０に連結さ
れている。各セルの到着時に、各ＧＳＳＣのＮｍ個の入
力回線は、スイッチのＮｍ個の入力回線に着信するＡＴ
Ｍセルを同期して受信する。各ＧＳＳＣのそれぞれの出
力回線の各群は、ｍ個の入力回線をＮ個の出力回線に切
り換えるそれぞれのスイッチングマトリックス回線３６
に対応付けられる。各マトリックス３６は対応付けられ
た群のｍ個の回線にそれぞれ連結されたｍ個の入力を有
している。受信したセルを宛先の出力回線に経路指定す
るために、そのｎ個の出力の各々はそれぞれの回線イン
タフェース３０に連結される。

【００２０】各ＧＳＳＣ３２は出力回線群の識別を唯一
のベースとしてスイッチングを実施する。同じ一つの群
内の異なる回線の区別は、マトリックス３６により行わ
れる。図１の例では、ｍ＝ｃ・ｎである。したがって、
マトリックス３６は整数の集信係数ｃを達成し、そして
ＧＳＳＣのｍ個の出力回線の各群は、ｍ／ｃアーランに
相当する最大トラヒックを持つ。回路網の拡張に対応す
るトラヒックのこうした削減は、ｍ値によって左右され
る。

【００２１】スイッチの全体設計により所望されるか、
または許容される集信／拡張係数によって、例えば、端
子マトリックス３６を作るのに６４×３２、４８×１６
または３２×８サイズの選択が可能になる。本アーキテ
クチャのマトリックス３６を作るために、公知の様々な
ＡＴＭマトリックスの設計方法（メモリ分割および／ま
たは時分割、相互接続回路網、ノックアウトなど）が適
用され得る。適用は以下の幾つかの特性に従ってなされ
る。 ─ 入力回線はセルの開始に同期される。 ─ いかなるＡＴＭ接続の出力回線であっても入力回線
のいずれか１つに配置され得る。 ─ ＡＴＭ接続内のセルの配列順序に従うように、マト
リックスの動作は、インタフェース３０に先行する１つ
または複数の待ち行列に書き込まれるまで、同期してい
なければならない。そして、 ─ 特にＡＴＭヘッダーのＶＰＩ／ＶＣＩフィールドに
関して、外部インタフェースのために定義された基準に
したがって、各セルはその内部に、その究極の整形のた
めに必要な情報を持っていなければならない。

【００２２】実施例として、図２はノックアウトタイプ
の端子マトリックス３６の１つの具体例を示している。
この実施例では、マトリックスは、ｎ個の出力にそれぞ
れ対応付けられるｎ個のマルチプレクサの１セットであ
る。各マルチプレクサには、ｍ個の入力とｍ’個の出力
とを有する集信回路３８と、そして論理待ち行列４０と
が含まれる。各論理待ち行列４０には、対応付けられて
いる集信回路３８のｍ個の出力の一つに個々に結合され
ているｍ’個の物理待ち行列と、そして出力において先
入れ先出し（ＦＩＦＯ）プロトコルに従うように、物理
待ち行列から次には読み取る読取り論理回路４４とが含
まれている。端子マトリックス３６の各入力はそれぞれ
のフィルタ４６によってｎ個の集信回路３８の各入力に
連結されており、このフィルタ４６は、マトリックス３
６の対応する出力のために用いられないＡＴＭセルを削
除する。

【００２３】集信回路３８のサイズは例えば、ｍ＝３
２、ｍ’＝１６である。ノックアウト原理にしたがっ
て、このとき集信回路３８内のコンテンションによる損
失は無視できる。

【００２４】ＧＳＳＣは、ｐｍ個の入力とｍ個の出力と
を有する複数の基礎集信回路をベースに具体化されてい
る。各ＧＳＳＣにより切り換えられる回線群の数Ｎは、
ｐ^kの形態をしている。ＧＳＳＣは、ｍ個の入力のｐ個
の群およびｍ個の出力のｐ個の群をそれぞれ有するｐ
^k-1個のＧＥＳＳを各々に含んでいるｋ個のステージに
分かれる。

【００２５】ＧＥＳＳ４８の構造は図３に示されてい
る。ＧＥＳＳ４８には、このＧＥＳＳのｍ個の出力の１
群を構成するそのｍ個の出力をそれぞれ有するｐ個の基
礎集信回路５０が含まれている。ＧＥＳＳ４８の各入力
は、それぞれのフィルタ５２を通って各基礎集信回路５
０の入力に連結されている。図３では簡略化のために、
各集信回路５０の上流にｐｍ個のフィルタ５２のバンク
が示されている。このような１つのフィルタバンクはそ
れぞれ、ｍ個の出力群のために用いられないＡＴＭセル
を削除するために、集信回路の入力回線を処理する。

【００２６】図４は本発明によるＡＴＭスイッチのアー
キテクチャが再帰的構造になっていることを示す。モジ
ュールＭ₀が先ず、図２に示されているような端子スイ
ッチングマトリックスに対応して、定義される。したが
って、モジュールＭ₀はｍ個の入力のｐ⁰＝１個の群を
有する。ｉ＞０として、モジュールＭ_iは、ｐ^i-1個の
ＧＥＳＳ４８とそしてｐ個のモジュールＭ_i-1とから作
られている。各モジュールＭ_i-1のｍ個の入力の様々な
群は各々、それぞれのＧＥＳＳのｍ個の出力の１群に連
結される。モジュールＭ_iには、ｍ個の入力およびｐⁱ
・ｎ個の出力のｐⁱ個の群が含まれ、ｐⁱ・ｍ個の入力
のいずれか一つに到着したＡＴＭセルは、ｐⁱ・ｎ個の
出力のいずれか一つに経路指定され得ることを立証する
ことができる。モジュールＭ_iの複数ＧＥＳＳは、ｉ個
のステージを有する経路自己指定のバニアン回路網（す
なわち、オーダｐのデルタ回路網）に従い一緒に相互接
続され、これらの内側のリンクはｍ個の回線の複数群か
ら成り、各ステージには、ｐ^i-1個のＧＥＳＳが含まれ
ている。ｉ＝ｋとすれば、複数ＧＥＳＳのこの回路網
は、複数入力回線のＮ個の群と複数出力回線のＮ個の群
とを有するＧＳＳＣを構成する。

【００２７】図５は、ｐ＝２、ｋ＝３（Ｎ＝８）という
特定の場合におけるこのようなＧＳＳＣ３２を示してい
る。集信回路５０に対応付けられているフィルタ５２の
複数列は図面を簡略化するために示されていない。ＡＴ
Ｍセルが到着する入力回線にかかわりなく、このセルを
出力回線の任意の群に指定することができる経路がある
ことと、そしてデルタ回路網の内部リンクを構成する複
数の回線群が１つの連続されているリンクと考えるなら
ば、それは唯一の経路であることが、立証できるであろ
う。

【００２８】ＧＥＳＳのステージ間の内部接続は全て同
じ特性を有する。すなわち、各リンクは同一の処理量を
持つある定数ｍ個の個別的なデータの流れを伝送する。
これらの流れは、技術的な可能性にしたがって並列に配
置されるか、もしくは完全にまたは部分的に多重化され
る。

【００２９】セルの損失に関してＧＳＳＣの性能を分析
するために、Ｙ．Ｓ．イエー他による上述の論文におい
て実施されていた損失計算をここで僅か変わった形で再
び利用する。単純化のためにこの計算にはポイントツウ
ポイント接続についてしか考慮しない。しかし、得られ
たセルの損失率は、同報通信トリーの数にかかわりな
く、有効である。これを確認するには、図５の例を参照
しながら、以下のことが認められれば充分である。すな
わち、 ─ 各瞬間に各集信回路に入るセルはすべて異なってい
る。つまり、空間的な自己相関性はない。同じ一つの物
理インタフェース内では同報通信はないので、一時的な
自己相関性は削除される。 ─ このスイッチから離れるトラヒックは結線の種類と
は関係なく、同報トラヒックが増大すればするほど、入
ってくるトラヒックは少なくなり、そして損失率は小さ
くなる。

【００３０】ｍ個の出力を有するＭ個の独立ソースの集
信回路を想定する。関連するセルはｍ個の出力のうちの
任意の１つのためのセルである。その他のセルは集信回
路の上流のフィルタバンクによって除去され、損失計算
には含まれないからである。こうした仮定のもとで、も
しソースからのトラヒックの個々の量が等しいならば
（これは、セルの損失の観点から最悪の場合であること
が知られている）、ｉ個のセルが同時に存在する確率Ｐ
（ｉ）は、以下の関係式によって表される。すなわち、

【００３１】

【数１】（ただしこの式で、Ｃ（Ｎ，ｉ）は二項式の係数M!/[i!
(M-i)!])であると定義し、αは各入力回線の個別的トラ
ヒック、つまりあるセルが個々の回線に出現する確率を
表す。）Ｍにかかわりなく、一定の値Ｍα＝ρ（ただし、ρはｍ
個の出力回線から成る１群の平均処理量である）とすれ
ば、この関係式によって確率ｐは以下のように表すこと
もできる。すなわち、

【００３２】

【数２】ｉ＞ｍのとき、集信回路から（ｉ−ｍ）個のセルの損失
があるとすると、セルの平均損失は以下のように表すこ
とができる。すなわち、

【００３３】

【数３】したがって、損失率は以下の式によって表すことができ
る。すなわち、

【００３４】

【数４】 ρが一定であり、かつＭが充分大きければ、二項法則は
ポアソン法則に収斂することに留意し、確率Ｐ（ｉ）の
シーケンスはその時、以下のように表される。すなわ
ち、

【００３５】

【数５】この式によって、Ｍとは独立に、セル損失の漸近的な上
限の値が得られる。

【００３６】表１〜３は、ソースの独立性を仮定し、そ
してｐ＝２のとき、様々なサイズの集信回路よりの損失
率を示している。これらの集信回路はそれぞれ、１２８
〜６４個の集信回路（約０．５アーランの出力回線のた
めの個別的なトラヒックを有する）と、９６〜４８個の
集信回路（約０．３３アーランの個別の出線トラヒッ
ク）と、そして６４〜３２個の集信回路（約０．２５ア
ーランの個別の出線トラヒック）とである。これらの値
は、１０^-16未満のとき、無視できるものと見なされ
る。

【００３７】１２８〜６４個の集信回路によって、ｐ＝
２、ｃ＝２、ｍ＝６４そしてｎ＝３２の数値に基づく、
優秀なセル損失率の一群のスイッチを設計できること
が、表１に示されている。この場合、サイズ６４×３２
のスイッチングマトリックス回線を用いなければならな
い。そのとき、回路網の拡張比は２である。

【００３８】表２は４８×１６の端子マトリックスを用
いた拡張比３の場合に相当する。

【００３９】表３は、拡張比４で、最も製造しやすい６
４×３２の集信回路および３２×８のマトリックスの場
合に相当する。これらの３つの表では、セルの損失は、
０．７、０．８、０．９および１アーランの外部インタ
フェースの平均トラヒックに当たる。

【００４０】しかし、ソースの独立性の仮定が常に正し
い、ＧＳＳＣの第１のステージにおける損失率に対して
のみ、上記の計算は有効である。ＧＳＳＣ〔ＬＲ（総
合）〕内の総損失率もまた許容可能であることが、まだ
示されていない。ところで、ＧＳＳＣは一般的にいくつ
かのステージを含んでおり、そして後続のステージでは
ソースはもはや独立していない。同報通信、濾過および
集信のセルはその間にある種の相関関係を有し、そして
後続のステージにおける損失率は、比較的に高いことを
予期する必要がある。

【００４１】上述の相関関係における正確な計算は複雑
であるが、トラヒックはあらゆる集信回路において均一
に分割される（これは、トラヒック等化器により行われ
る）と仮定することによって、総損失率の上限値を以下
の式により求めることが可能である。すなわち、

【００４２】

【数６】表４〜６は、それぞれｐ＝２で、ｋ＝４ステージの３つ
のＧＳＳＣにおける損失率の上限値を示している。表４
は拡張比２および１０２４の外部インタフェースに相当
する。表５は拡張比３および７６８の外部インタフェー
スに相当する。表６は拡張比４および５１２の外部イン
タフェースに相当する。用いられているトラヒック値
は、表１〜３で用いられているものと等しい。つまり、
外部インタフェースにおいて０．７、０．８、０．９そ
して１アーランに相当する。

【００４３】

【表１】

【００４４】

【表２】各表の最も下の行は、より高い項の漸近値を示してお
り、そしてこれによって、最大サイズのＧＳＳＣにおけ
る損失比の上限の値を迅速に推定することが可能であ
る。すなわち、ステージが１つ追加されるごとに、この
漸近率の表示値を加えるだけでよい。

【００４５】ＡＴＭスイッチに、ＧＳＳＣ３２の上流の
トラヒック等化ステージが含まれていなければ、あらゆ
る集信回路に同じ一つの平均トラヒックロードがあると
いう仮定は維持されなくなるので、上記の計算は無効で
ある。ある場合においては、ＧＳＳＣの内部リンク群に
おけるトラヒックの「自然な」不均衡が、スイッチのブ
ロッキング率を許容不可能にすることもある。にもかか
わらず、比較的に大きなサイズの集信回路では、かつ／
もしくは、より小さい平均個別処理量という仮定のもと
で、このブロッキング率は大数法則に従って、非常な低
水準に下がることもある。

【００４６】図１に示されているようなトラヒック等化
ステージ３４は、このブロッキング係数を取り除くかま
たは少なくとも大きく減少させることを目的にしてい
る。ｐｍ個からｍ個への集信回路を用いるｍ個の回線の
Ｎ個の群を持つＧＳＳＣにおいては、このＧＳＳＣの内
部リンク内でトラヒックが均一になるようにするには、
各ＧＳＳＣまたは第１のステージの集信回路が、ＧＳＳ
Ｃの各出力群のため全トラヒックのうちの統計的に等し
いシェア分を受信することが、必要かつ充分な条件であ
る。

【００４７】したがって、各トラヒック等化器はＧＳＳ
Ｃの第１のステージの各集信回路に接続されなければな
らない。言い換えれば、各等化器は、第１のステージの
異なるＧＳＳＣにそれぞれ連結されているＮ／ｐ＝ｐ
^k-1個の回線のトラヒックを等化しなければならない。
これを実施するには、ｑ＝Ｎ／ｐ＝ｐ^k-1個の回線の個
別トラヒックをそれぞれ等化するｐｍ個の等化器を用い
ればよい。図６は、図５のＧＳＳＣ（ｐ＝２、ｋ＝３、
Ｎ＝８）によるＧＳＳＣ３２の上流にあるトラヒック等
化ステージ３４のこのような構造を示している。このス
テージ３４には、第１のステージの各ＧＳＳＣの入力に
それぞれ連結されているｑ＝４個の入力およびｑ＝４個
の出力をそれぞれ有する２ｍ個の等化器５４．
１、．．．．、５４．２ｍが含まれている。第１のステ
ージのＧＳＳＣにおけるトラヒックの等化は、後続ステ
ージのＧＳＳＣにおけるトラヒックの等化を確実なもの
にする。等化器の各出力は、図１に示されているような
ＡＴＭスイッチの様々なＧＳＳＣの対応する入力回線に
同報通信される。

【００４８】最適トラヒック等化もまた、ｑ＝ｐ^k-1・
ｙ個の回線のｐｍ／ｙ個の等化器を使用することによ
り、また整数ｐｍ／ｙに対して、ＧＳＳＣの第１のステ
ージの各ＧＳＳＣと各等化器との間にｙ個の回線を連結
することによって、達成することができる。図７は、図
５と６のＧＳＳＣ（ｐ＝２、ｋ＝３、Ｎ＝８）と同様な
ＧＳＳＣ３２を備えており、かつｙ＝２であるトラヒッ
ク等化ステージ１３４のこのような構造を示している。
このステージ１３４には、第１のステージの各ＧＳＳＣ
の入力に対になって連結されているｑ＝８個の入力およ
びｑ＝８個の出力をそれぞれ有するｍ個の等化器５６．
１、．．．．、５６．ｍが含まれている。

【００４９】もう一つの可能性は、部分的なトラヒック
等化を供することである。この場合、１つのＧＳＳＣの
第１のステージの複数ＧＥＳＳはＺ個のセットに分けら
れ、等化ステージは、各セットの様々なＧＥＳＳによっ
て受信されたトラヒックを等化するように、配置され
る。図８は、図５〜７と同様なＧＳＳＣ（ｐ＝２、ｋ＝
３、Ｎ＝８）を有し、かつその第１のステージの複数Ｇ
ＥＳＳはＺ＝２個のセットに分けられているトラヒック
等化ステージ２３４のこのような構造を示している。ス
テージ２３４には、２個の入力および２個の出力をそれ
ぞれ有する４ｍ個の等化器５８．１、．．．．、５８．
２ｍおよび６０．１、．．．．、６０．２ｍが含まれて
いる。この等化器５８．１、．．．、５８．２ｍはＧＥ
ＳＳの第１のセットに対応付けられている。つまり、こ
れら等化器の各々の２つの出力はそれぞれ、第１のセッ
トの２つのＧＳＳＣの入力に連結されている。同様に、
等化器６０．１、．．．、６０．２ｍはＧＥＳＳの第２
のセットに対応付けられいる。第２のステージの複数Ｇ
ＥＳＳはそれぞれ、第１のステージの第１のセットの一
つのＧＳＳＣから来るｍ個の回線の１群６２と、そして
第１のステージの第２のセットから来るｍ個の回線の１
群６４とを受信する。したがって、トラヒックの等化は
第２のステージ以降から、そして第１のステージのＧＥ
ＳＳの各セット内において完全になる。第１のステージ
のＧＥＳＳの２つのセットを通過するトラヒックのとき
のみ、不均質性が残ることがある。しかしながら、その
結果として生じる恐れのあるセルの損失は数的に非常に
少ない。

【００５０】図９は、ｐ＝２、ｋ＝２、Ｎ＝４、ｍ＝３
２、ｎ＝８、ｃ＝４、ｑ＝８の場合における本発明によ
る１２８×１２８スイッチの可能な配列を示している。
セルフィルタ４６と５２は、図面を簡略化するために、
表示されていない。ｃ＝４個のＧＳＳＣには、０から１
５までの番号が付されており、かつモジュールＭ₀にそ
れぞれ連結されている総計でｃＮ＝１６の出力回線群が
ある。回線方式切換えマトリックスとは別に、各モジュ
ールＭ₀には、ｎ＝８個の回線インタフェースと、ｑ＝
８個の回線の等化器６８とそして中間変換素子７０とが
含まれている。各外部二方向回線では、このモジュール
Ｍ₀には、（集信回路３８と論理待ち行列４０とそして
表示されていないフィルタ４６を含む）端子マトリック
スの対応するマルチプレクサと、そして入力インタフェ
ース３０ａおよび出力インタフェース３０ｂを含む回線
インタフェースとが含まれている。入力インタフェース
３０ａはＡＴＭ伝送に必要な整形操作を実行する。これ
には特に、スイッチを通るセルの経路指定のために備え
られている最初の変換素子７４が含まれている。

【００５１】同様に、出力インタフェース３０ｂには、
新しいＶＰＩ／ＶＣＩフィールドを出力セルに書き込む
ための最後の変換素子７６が含まれている。モジュール
Ｍ₀の等化器６８はこのモジュールの８つの入力回線に
連結された入力を有し、その出力のうちの４つは各ＧＳ
ＳＣ３２の第１のステージの同じ一つのＧＥＳＳ４８の
４つの入力に連結されており、そして他の４つの出力は
各ＧＳＳＣの第１のステージの他方のＧＥＳＳの４つの
入力に連結されている（図７に関する説明を参照する
と、ここではｙ＝４の場合であり、つまりｑ＝ｐ^k-1・
ｙ＝８回線のｐｍ／ｙ＝１６個の等化器６８、すなわち
モジュールＭ₀ごとに１つの等化器がある）。

【００５２】スイッチ内の各ＡＴＭセルを伝送するため
に、標準セルをカプセルに入れるパケット形式が定義さ
れる。このようなパケットは以後「カプセル」と呼ばれ
る。カプセル内のセルに追加された情報は、内部リンク
の処理量か、またはロードを増大させる。カプセルに
は、このスイッチにおいては比較的に数の多いフィルタ
４６、５２のセットアップを簡単にするために適宜な形
式の情報が収められている。この情報は、最初および／
または中間の変換のための素子７４、７０によって書き
込まれる。カプセル形式の例は、経路指定に有用なフィ
ールドのみが表示されている図１０に図示されている。
他の機能を実行する助けになるように、（例えば、点線
の区域に）追加フィールドを含ませることができる。こ
れらの追加フィールドには、テストデータや制御データ
もしくは誤りの検出および／または訂正のための巡回冗
長検査合計（ＣＲＣ）を収めることができる。

【００５３】図１０には、幾つかの出力回線に同報通信
されるセルの場合（上のダイアグラム）と、そして２地
点間結線の場合（第２のダイアグラム）におけるカプセ
ル構造が示されている。１ビットのフィールドＤ内の１
または０の存在によって、２つの場合の区別をすること
ができる。下のダイアグラムは、スイッチの入力から出
力までセルがとる経路を示している。

【００５４】すぐ上流に中間の変換素子７０を有する図
４に示すモジュールＭ_iは、中間モジュールと言われて
いる。この変換の存在は２つの必要性に由来している。
すなわち、その２つの必要性は、第１にカプセル内の経
路指定ビットのフィールドを相当に短くしかつ固定長に
しなければならないことと、第２に任意の同報通信を可
能にするために、経路指定フィールド内に可能な宛先ご
とに１ビットを確保しておかなければならないことであ
る。任意の入力から開始すると、任意のサブモジュール
には１つの経路しかない。したがって、各経路指定ビッ
トは一般的に、（図１０に示されているように）このモ
ジュールの特定回線群ではなく、中間のモジュールを指
示している。この２つの場合は、図９の実施例の場合が
そうであるが、モジュールＭ₀が中間のモジュールとし
て定義されているときにのみ併合される。

【００５５】最初の変換は、ラインフロントエンド内の
メモリに貯蔵された変換表を用いて、入力側で変換素子
７４によって実施される。はじめに、回線とＶＰＩ／Ｖ
ＣＩフィールドの識別から始めて、トランスレータ７４
は結線の識別と経路指定フィールド（Ｃｈ経路指定）の
双方をカプセルに書込み、これによってカプセルは次の
変換（または、同報通信の場合は複数の変換）に向かっ
て経路指定される。限定されない同報通信を確保するた
めに、各経路指定ビットは中間のモジュールを表す。つ
まり、中間のモジュールが当該のカプセルを受け入れる
予定ならば、このビットは１になり、そして他の場合は
０になる。

【００５６】メモリを最適化するために、各結線は内部
識別子と対応付けされる。この識別子（ＡＩｄ）は、
同報通信トリーの場合はスイッチに関して包括的であ
る。したがって、ポイントツウマルチポイント接続（同
報通信トリー）は、ＡＩｄフィールドに適用された長
さにより課せられた制限内において、自由に定義され得
る。ポイントツウポイント接続の場合においては、内部
識別子（ＣＩｄ）は出力回線に向けられ、出力回線の
識別（ＬＳＩｄ）は中間のモジュール内で定義され
る。図１０では、ＶＰＩ／ＶＣＩフィールドは、分かり
易いように他のフィールドから分離されている。しか
し、明らかにいくらかの冗長性があり、そのため異なる
フィールドのために同一のスペースを再利用することに
よって、可能な最適化を行うことができるであろうし、
それはカプセルの形式にいくらか影響を及ぼすことにな
るであろう。中間の各トランスレータ７０は、これが制
御している中間のモジュール用のものではないセルを認
定しないように、（セルの認定を示す）ビットＱを検査
するか、または、すぐ上流にある集信回路のフィルタに
よりすでに検査されている同じビット（Ｃｈ経路指定）
を検査する。これは、経路指定フィールドをゼロに設定
することによって行うことができる。次にトランスレー
タは、（ＡＩｄか、ＬＳＩｄか、あるいはＣＩｄ
によって）中間モジュール内の明白な識別を認知して、
後続の中間変換または最後の変換に向けて経路指定ビッ
トフィールドを再生することができる。最も新しい中間
変換（図９の例が示すように、唯一のものであり得る）
によって生成された経路指定フィールドにおける各ビッ
トは出力回線に対応している。中間変換の機能は同期を
とって実行される。

【００５７】最後の変換は、出力側のラインフロントエ
ンドにおいて変換素子７６により実行される。上述のよ
うにセルを認定した後に、トランスレータ７４は出力Ｖ
ＰＩ／ＶＣＩフィールドに書き込み、フィールドＣＩ
ｄまたはＡＩｄの内容の関数としてこれを計算する。

【００５８】図１１は、ＧＳＳＣの基礎集信回路の出力
回線上で使用可能なフィルタ５２を示す。ｒが経路指定
フィールドＣｈ経路指定のビット数を示すとすれば、フ
ィルタ５２には、ビットクロック（図１２の上の線）に
よってゲート制御されているｒ個のＤ型フリップフロッ
プ８０を備えた送りレジスタが含まれる。送りレジスタ
の入力であるフィルタの入力は、経路指定フィールドを
含むカプセルとそして、次にカプセルのデータ（図１２
の第２の行のデータ）の剰余を逐次に受け入れる。フィ
ルタ５２には更に、ｒ個のＡＮＤゲート８２が含まれて
おり、この各ゲートはそれぞれのＤ型フリップフロップ
８０の入力に連結されている入力と、構成ビットを受け
入れるもう一つの入力を有している。ＯＲゲート８４
は、ＡＮＤゲート８２のｒ個の出力に連結されているｒ
個の入力を有する。ＯＲゲート８４の出力は、もう一つ
のＤ型フリップフロップ８６の入力に連結されている。
ＡＮＤゲート８８は送りレジスタの最後のフリップフロ
ップ８０の出力に連結されている入力と、フリップフロ
ップ８６の出力に連結されている別のもう一つの入力を
有する。ＡＮＤゲート８８の出力はフィルタ５２の出力
を構成する。経路指定フィールドのｒ個のビットがフリ
ップフロップ８０の入力にそれぞれ存在しているときに
（図１２の第３行）生じる同期信号Ｃの立ち上がり縁に
おいて、フリップフロップ８６はＯＲゲート８４の出力
にセットされる。

【００５９】ＡＮＤゲート８２に供給されるｒ個の構成
ビットは、集信回路に特定されるマスクを構成し、この
集信回路の上流にはフィルタが配置されている。中間の
変換の前の最後のステージにおいて、各集信回路は、下
記の単一の構成ビット１を含むマスクを有する。すなわ
ち、そのビット位置は上記集信回路が接続される中間の
モジュールの番号に対応するビット位置である。例え
ば、図９の場合にｒ＝１６ならば、１Ｂの番号を付され
た集信回路は、マスク０１０００００００００００００
０と対応付けられる。このようにして経路指定フィール
ドにおける対応する位置に１を有する各カプセルは、図
１２の最も下の行に示されているようにｒビットの遅れ
で、集信回路に伝送される。他のカプセルは、集信回路
の出力に用いられないので、削除される。この削除は、
ＡＮＤゲート８８が当該のカプセルの全てのビットをゼ
ロに設定することによって行われる。このオペレーショ
ンは先行のステージでも同様で、各集信回路のマスク
は、上記集信回路の下流にありかつこれに接続されてい
る複数集信回路と対応付けられているマスクの論理ＯＲ
として定義される。例えば、図９において参照番号２Ａ
および２Ｉの集信回路に対応付けされているマスクは１
１００００００００００００００であり、集信回路２Ｆ
および２Ｎに対応付けされているマスクは００００００
００００１１００００である。

【００６０】マスクは、任意の集信回路の上流にある１
つのバンクの全てのフィルタ５２に共通である。例え
ば、集信回路とフィルタバンクの双方を備えている基板
にスイッチを配置することによって、マスクは簡単に設
定することができる。同期化信号Ｃは同一ステージの全
てのフィルタに共通である。

【００６１】集信回路３８の上流にある端子マトリック
ス３６に設置されたいるフィルタ４６は、図１１に示さ
れているフィルタ５２と同様なセットアップでよい。唯
一の相違は、マスクの各構成ビットが個々の出力回線を
示し、中間のモジュールを示しているのではないことで
ある。

【００６２】異なるフィルタのセットアップに対応し
て、他のカプセル構造も採用できることは理解されよ
う。例えばフィルタは、「ヘッダー消費」法によって、
より複雑な経路指定フィールドに対しても逆に、より単
純にすることもできる。この方法では、経路指定フィー
ルドは経路にそって各フィルタにより少しずつ、完全に
なくなるまで「消費」され、そしてその時には、新たな
変換を行わなければならない。次に、ビットＱは有効な
セルの識別を可能にする情報を後続のトランスレータに
供給する。前述の経路指定方法では、経路指定フィール
ドの値は、２つのトランスレータ間にある幾つかのステ
ージの集信回路にも再利用される。しかしこの方法で
は、もし当該のビットが経路指定専用であれば、単なる
２値判断を行う各集信回路は、経路指定フィールドの１
ビットを検査するように、設計することが可能である。
更に、様々なステージのマスクを考えると、下流の同じ
サブモジュールで終了する複数の集信回路は、同じマス
クを有しているので、同一のビットを共用できること
が、直ちに判るであろう。したがって、ヘッダーの消費
は、以下のようにカプセルの経路指定フィールドを長く
することによって、達成することができる。すなわち、
一例として図５のＧＳＳＣを挙げると、最後のステージ
に８ビットを確保しておかなくてはならず、第２のステ
ージには更に４ビット、そして第１のステージには２ビ
ットで充分である。第１のステージのためのビットは、
第２のステージのためのビットに（伝送方向において）
先行するという条件で、あるステージのビットはそのス
テージの集信回路により消費されることがある。回路網
の構造に基づけば、下記の一般規則を確認することは容
易である。すなわち、ヘッダー消費によりＧＳＳＣを通
ってｒ個のサブモジュールに経路指定するには、初期経
路指定フィールドに２＋４＋８．．．＋ｒ＝２（ｒ−
１）ビットを必要とすることと、ｃ個のＧＳＳＣを有す
るスイッチを通過する経路指定には経路指定フィールド
に２ｃ（ｒ−１）ビット、すなわち厳密に必要な数の２
倍未満を必要とすることである。この代替の経路指定法
では、マスクも経路指定フィールドの記憶貯蔵もフィル
タに必要としないために、簡略化されている。異なる集
信回路とそれぞれ対応付けられているフィルタは、これ
らのフィルタに送られるゲート信号によって識別され
る。

【００６３】上述の２つの経路指定方法において、フィ
ルタバンク５２は、対応付けられている集信回路とは無
関係に同一の構造を有している。集信回路５０とこれに
対応するフィルタバンクとを含み、そしてトラヒックを
妨げずに容量を拡張することができるスイッチを構成す
る基本要素となるストックユニットはこのように定義さ
れている。このようなユニットは、たとえばｐ＝２、ｍ
＝３２のような現実的なサイズの集信回路では、特殊で
はない構成要素と共に一枚の電子基板上に具体化されて
いる。

【００６４】図１３は図９のＡＴＭスイッチのもう一つ
の表現による図である。このスイッチは、ｃＮ／ｐ＝８
個のモジュールＭ₁およびｃＮ＝１６個のモジュールＭ
₀を含むｃ＝４個のモジュールＭ₂に対応している。図
１３には、４つのＧＳＳＣの第１のステージ全体が示さ
れており、このＧＳＳＣは２つのバックプレーン９０に
分けられている。各バックプレーン９０には、フィルタ
バンク（図示されていない）へのカプセルの受動的同報
通信用のバスと、このバックプレーンを利用する集信回
路とが含まれており、これは図９の左側に対応してい
る。このバックプレーンはまた、有効なクロック信号お
よび同期信号をフィルタと基礎集信回路とに送る。第１
のステージのフィルタ／集信回路ユニットは直接、バッ
クプレーン９０に連結されている。これらの各ユニット
は安全目的のために、重複されている（参照番号５０と
５０’）。バックプレーン９０にはまた受入れボード９
２が含まれており、これらにモジュールＭ₀のトラヒッ
ク等化器からのケーブルまたは光学繊維コードが差し込
まれている。これらの受入れボードも安全目的のために
重複されている（参照番号９２と９２’）。各モジュー
ルＭ₁にも、同様な配置がなされている（重複している
集信回路５０と５０’が連結されている同報通信バスを
備えたバックプレーン９４と、そして重複している受入
れボード９６と９６’）。このようにしてＧＳＳＣ３２
は、受動的に予め配線されているバックプレーンに濾過
ボードと接続ボードを差し込むことによって、簡単に製
作できることが理解されよう。

【００６５】ＧＳＳＣの構造の均質性と単純性は、同一
で非常に単純な構造を有する安全ブロックの特徴であ
り、このブロックは受動バックプレーンの故に互いに切
り離すことができる。例えば、モジュールＭ₁（０）の
受入れボードと、集信回路２Ａと２Ｉ（および関連のフ
ィルタ）と、そしてｍ＝３２の回線を有する接続ケーブ
ルまたは繊維コード９８とは、安全のために重複されて
いる１つのブロックを構成する（ケーブル９８の重複
は、図面が見やすいように示されていない）。これらの
局所安全ブロックによって、ＧＳＳＣは非常に故障しに
くくなる。運転性能に影響を与える、安全ブロックの重
複ブロックの同時故障は、安全ブロックが比較的小さい
サイズでありその数を考慮すれば、非常に稀な事態と言
える。モジュールＭ₀の回線切換えマトリックスは重複
させなくともよい。しかし、（第１のステージのバック
プレーンの重複受入れボード９２、９２’を供するため
に、そしてそれらのボードとともに安全ブロックを形成
するために）トラヒック量等化器６８を重複させること
と、そして（ＧＳＳＣの最後のステージの集信回路から
の重複したデータの流れを受け入れ、かつこれらの集信
回路が安全ブロックを構成するように）、中間の変換素
子７０を含むモジュールＭ₀の受入れボードを重複させ
ると、有利である。

【００６６】ＧＳＳＣが２つ以上のステージを有してい
るならば、図１３と比較して、中間のステージの各ＧＥ
ＳＳのために、受入れボードおよび集信基板と共にバッ
クプレーンを付け加える理由がある。このようにして完
全なＧＥＳＳは、もし重複が行われていれば、ｐ＋１＝
３個の電子基板または２（ｐ＋１）＝６個の電子基板を
表している。

【００６７】本発明によるＡＴＭスイッチの主要な利点
は、トラヒック量を阻害せずに徐々に装着することがで
きることである。任意の数のステージｋから始めるが、
これによってカプセルの形式を決定することができる。
ｍ個の出力回線のＮ’群と、ｍ個の入力回線の少なくと
もＮ’群（Ｎ’≦Ｎ）とをそれぞれ有しているｃ’個の
ＧＳＳＣ（ｃ’≦ｃ）という初期構成にすることができ
る。このときスイッチは、Ｎ’ｃ’ｎ個の外部二方向回
線を許容する。もしＮ’＜Ｎならば、各ＧＳＳＣは装備
過少である。

【００６８】例えば、図１４は、Ｎ’＝４でｐ＝２およ
びｋ＝３（すなわち、Ｎ＝８）のＧＳＳＣ１３２を示し
ている。第２と第３ステージの８つの基礎集信回路は、
４つの完全な集信回路４８を形成する。ｍ個の出力の１
群とｍ個の入力の１群とをそれぞれ有する４つの不完全
なＧＥＳＳ４８ａを形成する。実際に、第１のステージ
の不完全なＧＥＳＳ４８ａは集信を全く行わず、単に後
続のステージのＧＥＳＳ用のカプセルを濾過する役割を
果たすだけである。

【００６９】図１５は、図１４のＧＳＳＣ１３２の拡張
変形２３２である。すなわち、出力回線群数は、Ｎ’＝
４からＮ’＝６になっている。Ｎ’＝６回線の処理量に
対応する入力トラヒックは、等化器によって８つの入力
回線に配分される。この拡張は、適宜な位置に８つの追
加集信回路を挿入することによって行われる。このよう
にして、出力群４と５のための第１のステージに、１つ
の完全なＧＥＳＳ４８が挿入され、第１のステージの４
つのＧＥＳＳ４８は完全であり、そしてｍ個の入力の２
群とｍ個の出力の１群とを有する２つの不完全なＧＥＳ
Ｓ４８ｂを形成するように、他の２つの集信回路が第２
のステージに付け加えられている。

【００７０】図１５のＧＳＳＣ２３２内の残余の位置に
更に４つの集信回路を挿入することによって、図５に示
されているＮ’＝Ｎ＝８の完全なＧＳＳＣ３２になる。

【００７１】このように各ＧＳＳＣは必要に応じて増大
させることできる。当初ｃ＝ｍ／ｎより少ないＧＳＳＣ
の数ｃであっも、他のＧＳＳＣを追加することによって
ＡＴＭスイッチは更に増大させることができ、しかもこ
れは集信基板を挿入することによりトラヒックを妨げず
に実施できる。

【００７２】場合によっては、同報バックプレーンとそ
の受入れボードもまた段階的に設置することができる。
図１４と１５における参照番号１４８は、このようなプ
レーンを収められる空間位置を示している。

【００７３】図面によれば、カプセルの形式は図１０を
参照すると、３２ビットのＣｈ経路指定フィールドと、
同報通信されるセルのための２４ビットのＡＩｄフィ
ールドと、１０ビットのＬＳＩｄフィールドと、そし
てポイントツウポイント結線のための１０ビットのＣ
Ｉｄフィールドを有していると見なされる。この形式は
下記の技術的選択を事前に仮定している。すなわち、 ─ １０ビットのＬＳＩｄフィールドと経路指定フィ
ールド内の３２ビットによって最大で１０２４回線の３
２中間モジュール（３２，７６８回線）が識別可能であ
ることと、 ─ ３２ビットの経路指定フィールドに関しては、（初
期または中間の）各変換によって、３２の中間モジュー
ルの１セットに経路指定できる。このようにして、中間
のトランスレータの１ステージと共に、最大１０２４回
線（３２回線の３２モジュール）を生成できる。３２，
７６８回線に達するには、２つの中間の変換ステージが
セットアップされなければならないことと、 ─ 各外部回線（ＣＩｄは１４ビットを有する）に
は、１６，３８４までのポイントツウポイント結線が許
容されることと、そして ─ １つのスイッチに対して１６００万までの同報トリ
ーが許容されることである（ＡＩｄフィールドは２４
ビットを有する）。もちろん、この数値は変換メモリの
節減のために、減少させることも可能である。

【００７４】具体的なアーキテクチャの特性を示すパラ
メータｍ、ｎ、ｃ（＝ｍ／ｎ）、ｑそしてｐの選択がま
だ残っている。例えば、ｍ＝３２、ｎ＝８、ｃ＝４、ｐ
＝２そしてｑ＝８をとる。制御の問題を単純化するため
に、図９に示されているように、トラヒック等化器と中
間のトランスレータモジュールＭ₀内に配置することが
できる。この場合、端子フィルタ４６は８ビットだけで
動作する。この時、以下の非ブロックスイッチを作るた
めに、同様な構成要素を用いることができる。すなわ
ち、 ─ 直接に相互接続された４つの８回線モジュールＭ₀
による最大サイズ３２×３２回線を有する１群のスイッ
チ、このスイッチ群には、ＧＳＳＣも、中間のトランス
レータも、またトラヒック等化器も不必要であり、最初
のトランスレータは直接、３２ビットの充分な経路指定
フィールドを供給することができる。 ─ ｋ＝１の集信ステージを有する６４×６４の最大回
線を備えた１群のスイッチ。この場合、トラヒック等化
器は目的を持たない。中間のトランスレータと最初のト
ランスレータはそれぞれ、経路フィールドの８ビットを
生成する。 ─ 最大サイズ１２８×１２８回線（図９と１３の場
合）を有する１群のスイッチ。この場合では、モジュー
ルＭ₀からの４回線は、ｙ＝ｑ／ｐ^k-1＝４（図７参
照）なので、ＧＳＳＣの第１のステージに向かうため
に、一緒に多重化することができる。最初のトランスレ
ータは１６ビットの経路指定フィールドを生成する。 ─ ＧＳＳＣ内の集信回路の追加ステージを利用するこ
とによる最大サイズ２５６×２５６回線（図９と１３の
場合）を有する１群のスイッチ。最初のトランスレータ
は３２ビットの経路指定フィールドを満たす。この場合
においてはｙ＝ｑ／ｐ^k-1＝２なので、モジュールＭ₀
とＧＥＳＳとを連結する２つの回線は多重化することが
できる。

【００７５】このアーキテクチャから始めて更に先に進
む方法が以下に示される。すなわち図９の場合、ちょう
ど８ビットを生成している中間のトランスレータ７０
は、利用可能限度を下回っている。これらのトランスレ
ータをモジュールＭ₀からＭ₂タイプのモジュール（す
なわち、２つの最後の集信回路ステージの前）に移動す
ることによって、ラインフロントエンドにおける濾過に
ついて経路指定の３２ビットを生成することができるで
あろう。それから、以下の構成を行うことができる。す
なわち、 ─ 最大サイズ５１２×５１２回線（ｋ＝４）を有する
１群のスイッチ。ここででは、１本の回線が配分プラン
において、モジュールＭ₀とＧＥＳＳの各集信回路をＧ
ＳＳＣに連結する。スイッチは厳密にブロックのない状
態を維持する。 ─ 最大サイズ１０２４×１０２４回線（ｋ＝５）を有
する１群のスイッチ。これらのスイッチは、（等化器の
サイズｑが増大されない限り）もはや非ブロック状態で
はない。しかしながら、図８を参照しながら説明された
ように、部分的な等化は達成される。ブロック率は非常
に低く維持される。

【００７６】各拡張の費用を推定するには、この実施例
に用いられている仮定のために、特殊ではない通常の電
子機器構成要素ではむしろ必要とされないテクノロジー
が要求されることが認められるであろう。（変換と伝送
を含む）モジュールＭ₀には回線ごとに２．５の電子基
板が必要であり、そのうちの１基板は濾過を含む１つの
集信回路ごとに必要であることを、ほぼ推測することが
できよう。これに対して、ＧＥＳＳ内のｐ＝２個の集信
基板のために、１つの補助受入れボードを付け加えなけ
ればならない。各集信ステージは、８外部回線のために
１．５の基板を付け加えていることは、図５と９を参照
すれば、直ちに判るであろう。ＧＥＳＳにはその最大容
量で、合計ｃｋＮ個の基礎集信回路、すなわち１外部回
線ごとにｋ／ｎ個の集信回路が含まれる。したがって、
例えば５１２×５１２というかなり大規模な構成では、
１外部回線ごとにちょうど３．２５個の基板を必要とす
る。この数値は、故障への保安を改善するためにこの回
路網を重複させるとき、約４個の基板となる。１ｍ²で
８０基板のキャビネットの床面を推定すれば、このよう
なスイッチは約３０ｍ²の部屋に収納することができ
る。

【００７７】同様な基本構成要素と追加変換ステージに
よって、このアーキテクチャは、選択された内部転送形
式の限界に遭遇する前に３２，６７８回線まで拡張する
ことができる。このようなスイッチはより密度の高い集
積、例えば１２８〜６４回線の集信回路基板、１ライン
フロントエンドごとに１基板を備えた６４×３２個のマ
トリックス、３２×３２のトラヒック等化、そして多重
化された４回線のストック内部転送を要求することが好
ましい。これは、用途特定集積回路（ＡＳＩＣ）の現在
のテクノロジーでは全く現実的なことである。このよう
な回路網は、１０２４×１０２４のサイズまでブロック
はなく、そしてブロック率はこのサイズ以上では完全に
無視できる。上述の推測と同様なおおざっぱな推測によ
れば、この時、１外部回線ごとに合計で２つ以下の基板
と、ラインフロントエンドと、そして回路網の重複があ
ると見なされる。これは、３２，７６８×３２，７６８
スイッチのための約８００ｍ²の床面に相当するであろ
う。

【００７８】図１６には、ＧＳＳＣ３２内では基礎集信
回路３８として、あるいは回線方式切換えマトリックス
３６内では集信回路３８として、用いることができる２
^k個の入力と２^L個の出力を有する１つの集信回路の実
施例である。図１６はｋ＝４、Ｌ＝３の場合、すなわち
２^k-L＝２の集信係数に対応している。この集信回路
は、２^k個の入力とＬ個のステージを有する逆オメガ回
路網５００を含む。

【００７９】２^k個の入力とＬ個のステージを有する逆
オメガ回路網（Ｌ≦Ｋ）は、２つの入力と２つの出力を
有する２値切換え素子５０２の２^k-1個の行とＬ個の欄
のマトリックスからなり、これらの素子５０２は下記の
法則にしたがって（各欄の入力と出力は当該の欄の底部
から頂部までｉ＝０からｉ＝２^k−１までの番号を付さ
れていると仮定して）相互接続されている。すなわち ─ 欄０の２^k個の入力は当該の回路網の２^k個の整列
した入力を構成し、 ─ 欄ｊ−１の出力ｉは、０≦ｉ≦２^k−１そして１≦
ｊ≦Ｌ−１では、欄ｊの入力Ｒｒｏｔ（ｉ）に連結され
ており、 ─ 欄Ｌ−１の出力ｉは、０≦ｉ≦２^k−１では、回路
網の出力Ｒｒｏｔ（ｉ）を構成する。

【００８０】０と２^k −１との間にあるｉは、２を底と
するＫビットによって示され、そして上記において使用
されたＲｒｏｔ（ｉ）という表記法は、０と２^k −１と
の間の数を表し、その２進法表記は、ｉを示すＫビット
で、１桁右にずらして循環するように置き換えられる。
たとえば、Ｋ＝４そしてｉ＝１２＝〔１１００〕₂なら
ば、Ｒｒｏｔ（ｉ）＝〔０１１０〕₂＝６になる。逆オ
メガ回路網の各ステージは、２^k−１個の２値切換え素
子５０２の欄と、そして次の欄に向かって下流に位置す
る相互接続パターンとからなる。

【００８１】２値切換え素子５０２は例えば図１７のダ
イアグラムに従っている。上部の入力ＩＮ０と下部の入
力ＩＮ１とは各々、１ビット時間の遅延を導入するため
にビットクロックによりゲート制御されている各Ｄ型フ
リップフロップ５０３、５０９に連結されている。フリ
ップフロップ５０３の出力は２つのＡＮＤゲート５０
４、５０６の入力に連結されている。フリップフロップ
５０９の出力は２つのＡＮＤゲート５０８、５１０の入
力に連結されている。ＯＲゲート５１２は、ＡＮＤゲー
ト５０４および５０８の出力にそれぞれ連結されている
２つの入力を有し、そして２値切換え素子５０２の上部
出力ＳＳ０を構成する出力を有している。ＯＲゲート５
１４は、ＡＮＤゲート５０６および５１０の出力にそれ
ぞれ連結されている２つの入力を有し、そして２値切換
え素子５０２の下部出力ＳＳ１を構成する出力を有して
いる。この素子５０２には更に、信号Ｈｇによりゲート
制御されているＤ型フリップフロップ５１６が含まれ、
そのＤ入力は素子５０２の上部入力ＩＮ０に連結されて
いる。ＡＮＤゲート５０４および５１０はそれぞれ、Ａ
ＮＤゲート５０６および５０８の逆転している第２の入
力のように、フリップフロップ５１６のＱ出力に連結さ
れている。

【００８２】図１６の逆オメガ回路網５００の後には、
２対１の集信率を有するＫ−Ｌ＝１の集信ステージ５１
８が続く。この集信ステージ５１８は、１つの欄内に配
置されている２^L個のＯＲゲート５２０からなる。各Ｏ
Ｒゲート５２０は、逆オメガ回路網の連続する２つの出
力にそれぞれ連結されている２つの入力を有する。Ｋ−
Ｌ＞１の場合に集信回路を一般化するためには、Ｋ−Ｌ
個の連続集信ステージがＫ個のステージを有する逆オメ
ガ回路網の下流に設置されればよく、ｊ’番目の集信ス
テージ（１≦ｊ’≦Ｋ−Ｌ）は、１つの欄内に配置され
ている２^k-j'個のＯＲゲートを含み、かつ先行ステージ
の２つの連続出力にそれぞれ連結されている２つの入力
を有する。言い換えれば、その２つの入力が先行ステー
ジの出力２ｉおよび２ｉ＋１に連結されているＯＲゲー
トによって、ｊ’番目の集信ステージ（１≦ｊ’≦Ｋ−
Ｌかつ０≦ｉ≦２^k-j'−１）の出力ｉが供給される。

【００８３】逆オメガ回路網５００の入力に到達した各
カプセルには、少なくともＬビットのヘッダーが含まれ
る。上述されている経路指定フィールドから区別される
このヘッダーは、カプセル書式の始めに置かれる。ｂ
（ｊ）＝１のとき上部出力ＳＳ０に、そしてｂ（ｊ）＝
０のとき下部出力ＳＳ１にカプセルを経路指定するよう
に、ヘッダー（０≦ｊ≦Ｌ−１）の（ｊ＋１）番目のビ
ットｂ（ｊ）は、逆オメガ回路網の欄ｊの２値切換え素
子内における切換えを制御する役割を果たす。カプセル
の通過中、フリップフロップ５１６内にビットｂ（ｊ）
を貯蔵できるように調整されたゲート信号Ｈｇを欄ｊの
素子５０２に転送することにより、上記の切換えが行わ
れる。ビットクロックによりゲートされたフリップフロ
ップ５２２は様々なステージの２値素子５０２にＨｇ信
号を転送する。もし２つのカプセルが同一の経路指定ビ
ットｂ（ｊ）を持って同時にその２つの入力ＩＮ０とＩ
Ｎ１に到着したならば、先験的に、２値切換え素子５０
２にコンフリクトが発生する恐れがある。

【００８４】このようなコンフリクトが生じないような
方法で様々なカプセルのための経路指定ビットｂ（ｊ）
を生成するために、回路網５００の上流に経路指定論理
回路５２４が備えられている。

【００８５】逆オメガ回路網は経路自己指定という特性
を持つ。すねわち、欄の逆順から見たＬ個の経路指定ビ
ットｂ（Ｌ−１）、．．．、ｂ（０）は出力アドレス、
すなわちカプセルが向けられる集信回路の出力番号の２
進法表記である。

【００８６】コンフリクトを除去する経路指定アルゴリ
ズムは、フランス特許公開公報ＦＲ−Ａ−２，６７８，
７９４に記載されている。このアルゴリズムは、各アイ
ドルカプセルの到着ごとに第１のカウント変数の減分計
算をして、その結果の出力アドレスをアイドルの（すな
わち自由または空の）カプセルに割り当てることと、そ
して使用中カプセルの到着ごとに第２のカウント変数の
増分計算をしてその結果の出力アドレスを使用中の（す
なわち専有された、または活動中の）カプセルに割り当
てることとである。こうすれば、逆オメガ回路網におけ
るコンフリクトの危険なしに、出力の降順循環方向にア
イドルカプセルの経路指定を行うことと、そして出力の
昇順循環方向に使用中のカプセルの経路指定を行うこと
ができる。Ｌ＜Ｋのとき、２^L個以上のセルが入力に同
時に到着することがあり得る。これは、逆オメガ回路網
のＬ個のステージにコンフリクトを起こさないが、集信
ステージのＯＲゲートに衝突を起こす恐れがある。この
ような衝突を避けるために、このアルゴリズムは２^L個
のうち過剰なカプセルをゼロに設定する。このようなゼ
ロ設定はカプセルの損失を引き起こすが、上述のように
このような損失の確率は、集信回路の現実的な寸法の故
に非常に低い。

【００８７】このような経路指定アルゴリズムは経路指
定論理回路５２４の経路計算ユニット５２６により実施
される。ヘッダーは、集信回路の各入力に備えられてい
る経路指定ヘッダー挿入（ＲＨＩ）素子５２８によって
各カプセルの始めに挿入される。経路指定論理回路５２
４の最適なハードウェアの具体例は、参照されている仏
国特許出願第２，７２１，４１６号に記載されている。

【００８８】図１６の集信回路は更に、その出力におけ
るトラヒック量の等化機能を確実なものにしている。こ
の機能がＧＳＳＣの基礎集信回路の目的にかなっていな
いことは、判るであろう。

【００８９】Ｋ＝Ｌのとき、すなわちＫステージの逆オ
メガ回路網の下流に集信ステージがないとき、これは、
集信回路として働かず、単にトラヒック等化器として動
作する。したがって、ＧＳＳＣの上流に配置されている
トラヒック等化器を具体化するのに、同じ設計を用いて
もよい。このようにして図１８は、Ｋ＝Ｌ＝４の場合
で、したがってｑ＝１６回線のトラヒック量を等化する
トラヒック等化器を示している。ここに用いられている
参照番号は、対応する要素に対し図１６に用いられてい
るものと同じである。相違は、ＯＲゲート５１８のステ
ージが逆オメガ回路網５３０のＫ番目のステージと置き
換えられている点である。

【００９０】上述の経路指定アルゴリズムは初期出力ア
ドレスである自由変数を受けて、これをベースにして使
用中カプセルの出力アドレスが昇順循環方向に従って割
り当てられ、そしてアイドルカプセルの出力アドレスが
逆方向に割り当てられることが記載されている。各カプ
セルの処理時間に、カプセルが全ての出力にわたって循
環的に連続して分配されるように、初期アドレスは変換
される。それぞれの場合に存在するカプセルの数はラン
ダムであるということから、各ＡＴＭ接続の負荷は統計
的に均等になるよう配分される。

【００９１】カプセル処理時間に比較してかなり長時間
にわたって、新しい初期アドレスが再度付けられても、
この正規の配分は乱されない。これによって、回路網の
故障の位置決めを行う目的のために、トラヒック等化器
とＧＳＳＣとから成る回路網を通る確定経路にそってテ
ストカプセルを送ることが可能になる。テストカプセル
は位置Ｉから入って位置Ｉ’から出ると仮定する（図１
８参照）。任意の初期アドレスＪ₀から開始して、最初
の計算ループが位置Ｉに対応する出力アドレスＩ’₀を
与えた後に、経路指定計算ループは入力Ｉに対して必要
な出力アドレスＩ’を得るために、Ｊ−Ｉ’＝Ｊ₀−
Ｉ’₀であるので、初期値Ｊ＝Ｊ₀＋Ｉ’−Ｉ’₀を用
いて再実行される。

【００９２】図１９は、ＧＳＳＣまたは回線式切換えマ
トリックスに使用される集信回路のもう一つの可能なセ
ットアップを示している。図示されているこの集信回路
は、図１６の場合と同様に、２^k＝１６の入力と２^L＝
８の出力とを有する。この装置には、カプセルの活動ビ
ットＱをベースにしてそれぞれ２^k-1＝８回線について
分類する２つの分類回路網５４０、５４２が含まれてい
る。次に、ビットＱはカプセル書式の最初の位置に置か
れることが好ましい。分類回路網５４０は、集信回路の
入力０から２^k-1−１＝７まで、連結されている幾つか
の入力を有し、そしてビットＱの降順にカプセルを分類
する。すなわち、使用中のカプセル（Ｑ＝１）は図１９
の回路網５４０の上部出力に向けられ、一方ではアイド
ルカプセル（Ｑ＝０）は下部出力に向けられる。また分
類回路網５４２は、集信回路の入力２^k-1＝８から２^k
−１＝１５まで、連結されている幾つかの入力を有し、
そしてビットＱの昇順にカプセルを分類する。図１９の
上部から下部まである２つの分類回路網５４０、５４２
の出力を考慮すれば、ビットＱはしたがって、それぞれ
増加または減少している２つの単調なシーケンスを構成
する。

【００９３】図１９に示されている場合では、分類回路
網５４０、５４２は「複調」型のバッチャー回路網
（Ｋ．Ｅ．バッチャー著の論文「分類回路網とその応
用」アメリカ情報処理学会の会報、１９６８年、春季合
同コンピュータ会議、３２巻、３０７〜３１４ページ参
照）この回路は２^k-2＝４の２値比較素子５０２のＫ
（Ｋ−１）／２＝６のステージから成っている。図１９
に上向きの矢印で示されている２値比較素子５０２は図
１７のものに準拠している。ＯＲゲート５１２の出力は
下部出力ＳＳ１を構成するが、上部出力ＳＳ０を構成す
るのはＯＲゲート５１４の出力であるということを除い
て、図１９に下向きの矢印で示されている２値比較素子
５０２もまた同様である。フリップフロップ５１６に連
結されている入力に到着したカプセルが通過している
間、アイドル（Ｑ＝０）であるかまたは使用中（Ｑ＝
１）であるかを示す活動ビットＱの値をこのフリップフ
ロップ内に貯蔵するように、フリップフロップ５１６に
送られたゲート信号Ｈｇは、ここで調整される。このよ
うにして、その活動ビットＱが出力ＳＳ１に送られたカ
プセルの活動ビットと等しいか、またはこれより大きい
値を有しているカプセルを、各２値比較素子５０２の出
力ＳＳ０は常に受け入れる。

【００９４】図１９を参照すると、分類回路網５４０、
５４２の後に、２対１の集信率を有するＫ−Ｌ＝１の集
信ステージ５５０が続く。この集信ステージ５５０は、
上向きの矢印によって示されている２値比較素子５０２
に本質的に等しい２^L個の２値比較素子５０２から成
る。下部出力ＳＳ１にある３つの２値比較素子５５２か
ら出るカプセルは削除される（したがって図１７によれ
ば、ゲート５０６、５１０および５１４から成るマルチ
プレクサはこれらの２値比較素子５５２から除去するこ
とができることが判る）。このようにして、２値比較素
子５５２の単一の出力ＳＳ０は、少なくとも１つの使用
中のカプセルがその２つの入力に到着すると直ちに、使
用中のカプセル（Ｑ＝１）を受け入れる。２値比較素子
５５２は、もし２つのアイドルカプセルがその２つの入
力に同時に到着すれば、入力ＩＮ１に到着したカプセル
をその出力ＳＳ０に経路指定する。Ｋ−Ｌ＞１の場合に
集信回路を一般化するには、分類回路網５４０、５４２
の下流にＫ−Ｌ個の連続集信ステージを設置する。ｊ’
番目の集信ステージ（１＜ｊ’≦Ｋ−Ｌ）はこのとき、
２^k-j'個の２値比較素子５５２を含み、ｊ’番目の集信
ステージの素子ｉ（０≦ｉ＜２^k-j'）は、先行ステージ
の出力ｉおよびｉ＋２^k-j'にそれぞれ連結されている２
つの入力を有し、そしてその出力はステージｊ’の出力
ｉを構成する。第１の集信ステージ５５０の場合、素子
ｉは、回路網５４０によって分類されたビットＱから
（ｉ＋１）番目の最大値と、そして回路網５４２によっ
て分類されたビットＱから（ｉ＋１）番目の最小値とを
受け入れる。それから、バッチャーによって立証された
「複調」シーケンスの特性によって、ｊ’番目の集信ス
テージは常に、供給されたビットＱの２^k-j'番目の最大
値を入力に転送する。２^L個のうち過剰なカプセルを削
除して、２^L個の出力へ２^k個の入力の集信はこのよう
にして達成される。

【００９５】２^k個の入力から始めて２^k-Lに等しい集
信係数を達成するために、図１９による集信回路は、図
１６による集信回路のためのＬ・２^k-L個の２値比較素
子５０２および２^k−２^L個のＯＲゲート５２０の代わ
りに、Ｋ（Ｋ−１）・２^k-2２値比較素子５０２および
２^k−２^L個の２値比較素子５５２を用いる。ただし、
図１９の集信回路は経路指定計算を引き受けなくともよ
い。

【００９６】この２つの場合、用途特定集積回路におけ
る１２８×６４個までの集信回路の具体化は、現在の技
術水準で特に困難なことではない。特殊なものではない
構成要素を用いて、このような装置は電子基板として具
体化できる。

【図面の簡単な説明】

【図１】本発明によるＡＴＭスイッチ全体のダイアグラ
ムである。

【図２】ｍ×ｎ回線方式切換えマトリックスの１実施例
のダイアグラムである。

【図３】ｍ個の入力回線のｐ個の群とｍ個の出力回線の
ｐ個の群を有するＧＥＳＳのダイアグラムである。

【図４】本発明によるＡＴＭスイッチの再帰的構造を示
すダイアグラムである。

【図５】ムである。

【図６】本発明によるＡＴＭスイッチ内におけるトラヒ
ック量等化ステージの１つの可能な構造を示すダイアグ
ラムである。

【図７】本発明によるＡＴＭスイッチ内におけるトラヒ
ック量等化ステージのもう１つの可能な構造を示すダイ
アグラムである。

【図８】本発明によるＡＴＭスイッチ内におけるトラヒ
ック量等化ステージの更にもう１つの可能な構造を示す
ダイアグラムである。

【図９】１２８入力回線と１２８出力回線とを有する、
本発明によるＡＴＭスイッチのダイアグラムである。

【図１０】本発明によるＡＴＭスイッチを移動するデー
タカプセルの構造を示す。

【図１１】ＧＥＳＳ内において使用される同報・濾過素
子のダイアグラムである。

【図１２】図１１の同報・濾過素子の動作を示すタイミ
ングダイアグラムである。

【図１３】図９のＡＴＭスイッチのもう１つの実施例を
示す。

【図１４】図５に示されているＧＳＳＣの不完全な変形
の一つである。

【図１５】図５に示されているＧＳＳＣの不完全なもう
一つの変形である。

【図１６】本発明によるＡＴＭスイッチに用いられる集
信回路の第１の実施例のダイアグラムである。

【図１７】図１６による集信回路の２値切換え素子のダ
イアグラムである。

【図１８】本発明によるＡＴＭスイッチに用いられるト
ラヒック量等化器を示す。

【図１９】本発明によるＡＴＭスイッチに用いられるト
ラヒック量等化器の第２の実施例のダイアグラムであ
る。

【符号の説明】

３０回線インタフェース３０ａ入力インタフェース３０ｂ出力インタフェース３２群同期スイッチングコア（ＧＳＳＣ）３４トラヒック量等化ステージ３６端子マトリックス３８集信回路４０論理待ち行列４６読取り論理回路４６フィルタ４８基礎群同期スイッチ（ＧＥＳＳ）５０集信回路５２フィルタ６２回線群６４回線群６８等化器７０トランスレータ７２端子マトリッス７６トランスレータ８０フリップフロップ８２ＡＮＤゲート８４ＯＲゲート８６フリップフロップ８８ＡＮＤゲート９０バックプレーン９４バックプレーン９６受入れボード９８接続ケーブル１３２ＧＳＳＣ１３４トラヒック量等化ステージＥｑ等化器２３２ＧＳＳＣ５００逆オメガ回路網５０２２値切換え素子５０３フリップフロップ５０４ＡＮＤゲート５０６ＡＮＤゲート５０８ＡＮＤゲート５０９フリップフロップ５１０２値切換え素子５１２ＯＲゲート５１４フリップフロップ５１６フリップフロップ５１８集信ステージ５２０ＯＲゲート５２２フリップフロップ５２４経路指定論理回路５２６経路計算ユニット５２８経路指論理ユニット５３０逆オメガ回路網５４０分類回路網５５０集信回路５５２２値比較素子

Claims

【特許請求の範囲】

【請求項１】ｍ個の入力とｎ個の出力とをそれぞれ有
し、ｍとｎはｍ≧ｎであるような２つの整数である複数
のスイッチングマトリックス回線（３６）と、ＡＴＭス
イッチの複数の入力回線を複数の前記スイッチングマト
リックス回線の入力に連結している同期相互接続回路網
とを含み、複数の前記スイッチングマトリックス回線の
前記出力がそれぞれ前記ＡＴＭスイッチの各出力回線に
連結されているＡＴＭスイッチにおいて、前記の同期相互接続回路網が、基礎群同期スイッチ（４
８、４８ａ、４８ｂ）のｋ個の逐次ステージを有し、該
各ステージが少なくとも１群多くともｐ群のｍ個の入力
と、そして少なくとも１群多くてもｐ群のｍ個の出力と
を含み、ｋとｐはｐ≧２である整数であり、ｍ個の回線の複数群が、それぞれ基礎群同期スイッチの
ｍ個の出力の１群を次のステージの基礎群同期スイッチ
のｍ個の入力の１群に連結されており、そしてｍ個の回線の複数群が、それぞれ最後のステージ
の基礎群同期スイッチのｍ個の出力の１群をスイッチン
グマトリックス回線のｍ個の入力に連結されているＡＴ
Ｍスイッチ。
【請求項２】前記基礎群同期スイッチ（４８、４８
ａ、４８ｂ）の各々が、ｐｍ個の入力とｍ個の出力を
有する少なくとも１つ多くともｐ個の基礎集信回路（５
０）を含み、前記基礎集信回路の各々のｍ個の出力が前
記基礎群同期スイッチのｍ個の出力の１群を構成し、そ
して前記基礎群同期スイッチの各入力が、前記基礎集信
回路の出力として用いられないＡＴＭセルを削除するた
めのフィルタ（５２）によって、前記の各基礎集信回路
のそれぞれの入力に連結されている請求項１記載のＡＴ
Ｍスイッチ。
【請求項３】前記同期相互接続回路網が、ｍ個の回線の複数群によって互いに連結されているｃ’
個の群同期スイッチングコア（３２、１３２、２３２）
を含み、前記群同期スイッチングコアの各々がｍ個の出
力回線のＮ’個の群と、少なくともＮ’ｍ個の入力回線
とを有し、ｃ’とＮ’はｃ’≦ｍ／ｎ、Ｎ’≦ｐ^kのよ
うな整数であり、そしてＮ’ｃ’ｎは前記ＡＴＭスイッチの入力回線と出
力回線との数であり、さらに前記群同期スイッチングコ
アの各々の入力回線が前記ＡＴＭスイッチのＮ’ｃ’
ｍ’個の入力回線に到着するＡＴＭセルを同期的に受信
する請求項２記載のＡＴＭスイッチ。
【請求項４】前記の各群同期スイッチングコアの前記
基礎群同期スイッチが、Ｎ’＝ｐ^kのとき、オーダＰのＫステージのデルタ回路
網として相互接続され、前記デルタ回路網の内部リンク
がｍ個の回線の複数群からなる請求項３記載のＡＴＭス
イッチ。
【請求項５】前記の各基礎群同期スイッチが、受動同報通信構成要素（９０、９４）と、ｍ個の回線の複数群を受け入れるための少なくとも１つ
の構成要素（９２、９６）と、そして前記基礎群同期ス
イッチの前記の各基礎集信回路のために、前記受動同報
通信構成要素に連結され、かつ前記基礎集信回路（５
０）と該装置（５０）のｐｍ個の入力に対応している前
記フィルタ（５２）とを含む能動構成要素と、が含まれ
ている請求項２から４までのいずれか１項に記載のＡＴ
Ｍスイッチ。
【請求項６】前記ＡＴＭスイッチが、重複されている複数の安全ブロックを含み、該安全ブロ
ックはそれぞれ基礎群同期スイッチの受入れ構成要素
（９６）と、前記受入れ構成要素により受けられるｍ個
の回線の複数群と、先行ステージの前記基礎群同期スイ
ッチの能動構成要素とを含み、前記基礎群同期スイッチ
の基礎集信回路はｍ個の回線の前記複数群に連結されて
いる請求項５記載のＡＴＭスイッチ。
【請求項７】前記基礎群同期スイッチの受入れ構成要
素と能動構成要素が、前記受動同報通信構成要素を構
成するバックプレーンに連結されているそれぞれの電子
基板から成る請求項５または６のＡＴＭスイッチ。
【請求項８】前記ＡＴＭスイッチが、前記同期相互接続回路網を通る経路指定のためにセルの
頭部に配されている少なくとも１つの経路指定フィール
ドを含むカプセル書式に各セルを入れるために、各入力
回線に着信しているＡＴＭセルを受信する最初の変換手
段（７４）を含む請求項２から７までのいずれか１項に
記載のＡＴＭスイッチ。
【請求項９】前記ＡＴＭスイッチが、カプセルの経路指定フィールドの内容を再生するため
に、前記基礎群同期スイッチの１つのステージのすぐ下
流に配置されている中間の変換素子（７０）の少なくと
も１つのステージが含まれている請求項８記載のＡＴＭ
スイッチ。
【請求項１０】前記の中間の変換素子ステージが、前記の中間のモジュールにそれぞれ対応付けられている
中間の変換素子（７０）と、基礎群同期スイッチから成
る中間のモジュールか、あるいは前記の中間の変換素子
ステージの下流に配置されかつ前記と同一の中間の変換
素子（７０）に連結されている前記スイッチングマトリ
ックス回線か、もしくは両者が含まれており、前記の最初の変換手段（７４）によって生成された経路
指定フィールドには、当該のカプセルが前記の中間のモ
ジュールに転送されるかどうかを示す中間の各モジュー
ルに特定されているビットが含まれ、そして前記の中間の各変換素子（７０）が、対応付けら
れている経路指定を確実にするように、前記経路指定フ
ィールドを再生する請求項９記載のＡＴＭスイッチ。
【請求項１１】前記カプセルの書式が、幾つかの出力回線に同報通信されるＡＴＭセルとして、
同報通信トリーを識別するフィールド（ＡＩｄ）を含
む請求項８から１０までのいずれか１項に記載のＡＴＭ
スイッチ。
【請求項１２】前記カプセルの書式が、２地点間結線モードで転送されるＡＴＭセルとして、宛
先への出力回線を識別するフィールド（ＬＳＩｄ）
と、前記出力回線への２地点間結線を識別するフィール
ド（ＣＩｄ）とを含む請求項１から１１までのいずれ
か１項に記載のＡＴＭスイッチ。
【請求項１３】前記同期相互接続回路網の入力におけ
るトラヒックを等化するための等化手段（３４、１３
４、２３４）を有する請求項１から１２までのいずれか
１項に記載のＡＴＭスイッチ。
【請求項１４】前記等化手段（３４、１３４）が、前記同期相互接続回路網の第１のステージの異なる基礎
群同期スイッチにより受信されたトラヒックを等化する
ために設計されている請求項１３記載のＡＴＭスイッ
チ。
【請求項１５】前記同期相互接続回路網の第１のステ
ージの前記の複数の基礎群同期スイッチが、幾つかのセットに分かれており、そして前記等化手段
（２３４）が該各セットの前記の異なる基礎群同期スイ
ッチにより受信されるトラヒックを等化するように設計
されている請求項１３記載のＡＴＭスイッチ。
【請求項１６】前記等化手段（３４、１３４、２３
４）が、前記ＡＴＭスイッチの２^k個の入力回線に連結されてい
る２^k個の入力と、そして前記同期相互接続回路網の第
１のステージに連結されている２^k個の出力とをそれぞ
れ有する複数のトラヒック等化器が含まれ、ｋは整数で
あり、逆オメガ回路網を通して一方の循環方向の選択された出
力に向かってアイドルセルの経路指定を行うために、そ
して逆オメガ回路網を通して反対の循環方向の選択され
た出力に向かって使用中のセルを経路指定するために、
前記の各トラヒック等化器が、該等化器の前記の２^k個
の入力に同時に到達したアイドルＡＴＭセルと使用中の
ＡＴＭセルを検出するためのｋステージの逆オメガ回路
網（５３０）および経路指定論理回路（５２４）が含ま
れている請求項１３から１５までのいずれか１項に記載
のＡＴＭスイッチ。
【請求項１７】前記の各スイッチングマトリックス回
線（３６）が、そのｎ個の出力の１つとして、ｍ個の入力とｍ’個の出
力を有する端末の集信回路（３８）と、前記端末の集信回路の各出力にそれぞれ連結されている
ｍ’個の待ち行列と、そして、前記のスイッチングマトリックス回線の前記出力に向か
ってｍ’個の待ち行列の内容を連続的に転送するための
読取り手段（４４）とを含み、ｍ’はｍより小さい整数であり、前記の端末の各集信回
路（３８）のそれぞれの入力が、前記のスイッチングマ
トリックス回線の対応する出力でないＡＴＭセルを削除
するためのフィルタ（４６）を介して、前記のスイッチ
ングマトリックス回線（３６）のそれぞれの入力に連結
されている請求項１から１６までのいずれか１項に記載
のＡＴＭスイッチ。
【請求項１８】１つの基礎群同期スイッチ（４８、４
８ａ、４８ｂ）内かまたはスイッチングマトリックス回
線（３６）内にある２^k個の入力と２^L個の出力とを有
し、ＫとＬがＫ＞Ｌのような整数である集信回路が、Ｋ−Ｌ個の連続的な集信ステージ（５１８）が後に続く
２^k個の入力とＬ個のステージを有する逆オメガ回路網
（５００）と、１≦ｊ’≦Ｋ−Ｌとして、先行するステ
ージの２つの連続出力にそれぞれ連結されている２つの
入力をそれぞれに有する２^k-j個のＯＲゲート（５２
０）を含むｊ’番目の集信ステージと、そして前記逆オ
メガ回路網および前記集信ステージを通して一方の循環
方向の選択された出力に向かってアイドルセルの経路指
定を行うために、かつ前記逆オメガ回路網および前記集
信ステージを通して反対の循環方向の選択された出力に
向かって使用中のセルを経路指定するために、前記集信
回路の２^k個の入力に同時に到達したアイドルＡＴＭセ
ルと使用中のＡＴＭセルを検出するための経路指定論理
回路（５２４）とを含む請求項２または１７に記載のＡ
ＴＭスイッチ。
【請求項１９】１つの基礎群同期スイッチ（４８、４
８ａ、４８ｂ）内かまたはスイッチングマトリックス回
線（３６）内にある２^k個の入力と２^L個の出力とを有
し、ＫとＬはＫ＞Ｌのような整数である集信回が、セルの活動ビット（Ｑ）が前記分類回路網の出力におい
てそれぞれ２つの単調なシーケンスを形成するように、
当該のセルの１つがアイドルであるかまたは使用中であ
るかを示す活動ビット（Ｑ）に基づいて、その２^k-1個
の入力に同時に到着したＡＴＭセルをそれぞれ分類する
２^k-1個の入力と２^k-1個の出力とを有する２つの分類
回路網（５４０、５４２）を含み、前記分類回路網の後にはＫ−Ｌ個の連続的な集信ステー
ジ（５５０）が続き、第１の集信ステージは２^k-1個の
比較素子（５５２）を含み、その活動ビットが複数の単
調なシーケンスの１つの（ｉ＋１）番目の最大値を有す
るＡＴＭセルを受信する第１の入力と、その活動ビット
が他の単調なシーケンスの（ｉ＋１）番目の最小値を有
するＡＴＭセルを受信する第２の入力とを、第１の集信
ステージの比較素子ｉ（０≦ｉ＜２^k-1）は持ってお
り、Ｋ−Ｌ＞１ならば、ｊ’番目の集信ステージ（１＜ｊ’
≦Ｋ−Ｌ）は２^k-j'個の比較素子（５５２）を含み、
ｊ’番目の集信ステージの比較素子ｉ（０≦ｉ＜
２^k-j'）は（ｊ’−１）番目の集信ステージの比較素子
ｉとｉ＋２^k-j'の出力にそれぞれ連結された２つの入力
を有し、そして１つの集信ステージ（５５０）の各比較
素子（５５２）は、該比較素子がその２つの入力のうち
の１つに少なくとも１つの使用中のＡＴＭセルを受信す
れば、使用中のＡＴＭセルを、そして該比較素子がその
２つの入力に使用中のＡＴＭセルを全く受信しなけれ
ば、アイドルＡＴＭセルをその出力に経路指定する請求
項２または１７記載のＡＴＭスイッチ。
【請求項２０】群同期スイッチングコア（３２、１３
２、２３２）において、該群同期スイッチングコアが、ｍ個の出力回線のＮ’個
の群と、少なくともＮ’ｍ個の入力回線と、そして基礎
群同期スイッチ（４８、４８ａ、４８ｂ）のｋ個のステ
ージとが含まれており、そしてＮ’と、ｍおよびｋは、
Ｎ’≧２かつｍ≧２の整数であり、前記の各基礎群同期スイッチが、ｐｍ個の入力とｍ個の
出力とを備えた少なくとも１つ多くともｐ個の基礎集信
回路（５０）を含み、ｐはＮ’≦ｐ^kのような少なくと
も２である整数であり、前記の各基礎集信回路のｍ個の
出力が前記基礎群同期スイッチのｍ個の出力の１群を構
成し、そして前記基礎群同期スイッチの各入力が、前記集信回
路の出力のために用いられないＡＴＭセルを削除するた
めのフィルタ（５２）を通して前記基礎群同期スイッチ
の前記の各基礎集信回路のそれぞれの入力に連結され、そして次のステージの前記基礎群同期スイッチのｍ個の
入力に前記基礎群同期スイッチのｍ個の出力群をそれぞ
れ連結するｍ個の回線の複数群によって、連続ステージ
の前記の複数の基礎群同期スイッチが相互接続され、前
記入力回線が第１ステージの前記の複数の基礎群同期ス
イッチの入力に連結され、そして最後のステージの前記
の複数の基礎群同期スイッチのｍ個の出力の複数群がそ
れぞれｍ個の出力回線のＮ’群に連結される群同期スイ
ッチングコア。
【請求項２１】前記の複数の基礎群同期スイッチが、Ｎ’＝ｐ^kのとき、その内部リンクがｍ個の回線の複数
群から成るオーダＰのＫステージの回路網として、相互
接続される請求項２０記載の群同期スイッチングコア。
【請求項２２】前記の各基礎群同期スイッチが、受動同報通信構成要素（９０、９４）と、ｍ個の回線の複数群を受け入れるための少なくとも１つ
の構成要素（９２、９６）と、そして前記基礎群同期ス
イッチの前記の各基礎集信回路のために、前記受動同報
通信構成要素に連結され、かつ前記基礎集信回路（５
０）と該装置（５０）のｐｍ個の入力に対応している前
記フィルタ（５２）とを含む能動構成要素と、が含まれ
ている請求項２０または２１記載の群同期スイッチング
コア。
【請求項２３】前記ＡＴＭスイッチが、重複されている複数の安全保護ブロックを含み、該安全
保護ブロックはそれぞれ基礎群同期スイッチの受入れ構
成要素（９６）と、前記受入れ構成要素により受けられ
るｍ個の回線の複数群と、先行ステージの前記基礎群同
期スイッチの能動構成要素とを含み、前記基礎群同期ス
イッチの基礎集信回路はｍ個の回線の前記の複数群に連
結されている請求項２２記載の群同期スイッチングコ
ア。
【請求項２４】前記基礎群同期スイッチの受入れ構成
要素と能動構成要素が、前記受動同報通信構成要素を構成するバックプレーンに
連結されているそれぞれの電子基板から成る請求項２ま
たは６のＡＴＭスイッチ。
【請求項２５】１つの基礎群同期スイッチ（４８、４
８ａ、４８ｂ）内かまたはスイッチングマトリックス回
線（３６）内にある２^k個の入力と２^L個の出力とを有
し、ＫとＬはＫ＞Ｌのような整数である該集信回路が、Ｋ−Ｌ個の連続的な集信ステージ（５１８）が後に続く
２^k個の入力とＬ個のステージを有する逆オメガ回路網
（５００）と、１≦ｊ’≦Ｋ−Ｌとして、先行するステ
ージの２つの連続出力にそれぞれ連結されている２つの
入力をそれぞれに有する２^k-j個のＯＲゲート（５２
０）を含むｊ’番目の集信ステージと、そして前記逆オ
メガ回路網および前記集信ステージを通して一方の循環
方向の選択された出力に向かってアイドルセルの経路指
定を行うために、かつ前記逆オメガ回路網を通して反対
の循環方向の選択された出力に向かって使用中のセルを
経路指定するために、前記集信回路の２^k個の入力に同
時に到達したアイドルＡＴＭセルと使用中のＡＴＭセル
を検出するための経路指定論理回路（５２４）とを含む
請求項２０から２４までのいずれか１項に記載の群同期
スイッチングコア。
【請求項２６】１つの基礎群同期スイッチ（４８、４
８ａ、４８ｂ）内かまたはスイッチングマトリックス回
線（３６）内にある２^k個の入力と２^L個の出力とを有
し、ＫとＬはＫ＞Ｌのような整数である集信回路が、セルの活動ビット（Ｑ）が前記分類回路網の出力におい
てそれぞれ２つの単調なシーケンスを形成するように、
当該のセルの１つがアイドルであるかまたは使用中であ
るかを示す活動ビット（Ｑ）に基づいて、その２^k-1個
の入力に同時に到着したＡＴＭセルをそれぞれ分類する
２^k-1個の入力と２^k-1個の出力とを有する２つの分類
回路網（５４０、５４２）を含み、前記分類回路網の後にはＫ−Ｌ個の連続的な複数の集信
ステージ（５５０）が続き、第１の集信ステージは２
^k-1個の比較素子（５５２）を含み、その活動ビットが
複数の単調なシーケンスの１つの（ｉ＋１）番目の最大
値を有するＡＴＭセルを受信する第１の入力と、その活
動ビットが他の単調なシーケンスの（ｉ＋１）番目の最
小値を有するＡＴＭセルを受信する第２の入力とを、第
１の集信ステージの比較素子ｉ（０≦ｉ＜２^k-1）は持
っており、Ｋ−Ｌ＞１ならば、ｊ’番目の集信ステージ（１＜ｊ’
≦Ｋ−Ｌ）は２^k-j'個の比較素子（５５２）を含み、
ｊ’番目の集信ステージの比較素子ｉ（０≦ｉ＜
２^k-j'）は（ｊ’−１）番目の集信ステージの比較素子
ｉとｉ＋２^k-j'の出力にそれぞれ連結された２つの入力
を有し、そして１つの集信ステージ（５５０）の各比較
素子（５５２）は、該比較素子がその２つの入力のうち
の１つに少なくとも１つの使用中のＡＴＭセルを受信す
れば、使用中のＡＴＭセルを、そして該比較素子がその
２つの入力に使用中のＡＴＭセルを全く受信しなけれ
ば、アイドルＡＴＭセルをその出力に経路指定する請求
項２０から２４までのいずれか１項に記載の群同期スイ
ッチングコア。