JPH0827710B2 - マイクロプログラム制御方式 - Google Patents
マイクロプログラム制御方式Info
- Publication number
- JPH0827710B2 JPH0827710B2 JP62124750A JP12475087A JPH0827710B2 JP H0827710 B2 JPH0827710 B2 JP H0827710B2 JP 62124750 A JP62124750 A JP 62124750A JP 12475087 A JP12475087 A JP 12475087A JP H0827710 B2 JPH0827710 B2 JP H0827710B2
- Authority
- JP
- Japan
- Prior art keywords
- arithmetic
- code area
- microinstruction
- value
- control code
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000002131 composite material Substances 0.000 claims description 22
- 238000000034 method Methods 0.000 claims description 15
- 238000010586 diagram Methods 0.000 description 2
- 230000003213 activating effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はマイクロプログラム制御方式に関し、特に、
汎用の電子計算機などに搭載される処理装置の制御技術
に適用して効果のある技術に関する。
汎用の電子計算機などに搭載される処理装置の制御技術
に適用して効果のある技術に関する。
従来のマイクロプログラム制御方式は、たとえば、特
開昭56−14350号公報に開示されるように、水平型と垂
直型とに大別することができる。
開昭56−14350号公報に開示されるように、水平型と垂
直型とに大別することができる。
このうち、水平型のマイクロプログラム制御方式は、
演算器における演算動作の指示，この演算動作の対象と
なるデータが格納されたソースレジスタおよび演算結果
を格納するディストネーションレジスタの特定など、演
算の遂行に必要なマイクロインストラクションのビット
フィールドの構成がハードウェアにほぼ１対１に対応し
ており、高速処理に最も適した方式である。
演算器における演算動作の指示，この演算動作の対象と
なるデータが格納されたソースレジスタおよび演算結果
を格納するディストネーションレジスタの特定など、演
算の遂行に必要なマイクロインストラクションのビット
フィールドの構成がハードウェアにほぼ１対１に対応し
ており、高速処理に最も適した方式である。
たとえば、第２図に示されるように、複数の８バイト
のレジスタR1,R2,R3,R4と、１バイトアダーBA,8バイト
アダーPAおよび８バイトシフタSHなどで構成される一般
的な演算器においては、１マシンサイクル中に、ソース
レジスタ（レジスタR1〜R4の中の一つまたは二つ）を選
択し、１バイトアダーBA,8バイトアダーPA,8バイトシフ
タSHの何れかに演算動作の指示を与え、それらにその演
算結果を格納するディストネーションレジスタ（レジス
タR1〜R4）を指示するフィールドが一つのマイクロイン
ストラクションの中で独立に指示される。
のレジスタR1,R2,R3,R4と、１バイトアダーBA,8バイト
アダーPAおよび８バイトシフタSHなどで構成される一般
的な演算器においては、１マシンサイクル中に、ソース
レジスタ（レジスタR1〜R4の中の一つまたは二つ）を選
択し、１バイトアダーBA,8バイトアダーPA,8バイトシフ
タSHの何れかに演算動作の指示を与え、それらにその演
算結果を格納するディストネーションレジスタ（レジス
タR1〜R4）を指示するフィールドが一つのマイクロイン
ストラクションの中で独立に指示される。
この場合のマイクロインストラクションのフィールド
構成は、たとえば第３図に示されるようになる。
構成は、たとえば第３図に示されるようになる。
すなわち、第３図において、演算器選択フィールド
は、１バイトアダーBA,8バイトアダーPA,8バイトシフタ
SHの演算器のどれを使用するかを示すもので、演算動作
フィールドは選択された演算器の演算動作の種別（たと
えば、８バイトアダーPAが選択された場合、２進加算な
のか10進加算なのか、あるいは論理和を行うのか）を指
示し、さらに、ソースＸとソースＹは選択された演算器
に取り込むべきデータが格納されたソースレジスタ（レ
ジスタR1〜R4）を指示し、ディストネーションフィール
ドは演算結果を格納すべきレジスタR1〜R4を指示するも
のである。
は、１バイトアダーBA,8バイトアダーPA,8バイトシフタ
SHの演算器のどれを使用するかを示すもので、演算動作
フィールドは選択された演算器の演算動作の種別（たと
えば、８バイトアダーPAが選択された場合、２進加算な
のか10進加算なのか、あるいは論理和を行うのか）を指
示し、さらに、ソースＸとソースＹは選択された演算器
に取り込むべきデータが格納されたソースレジスタ（レ
ジスタR1〜R4）を指示し、ディストネーションフィール
ドは演算結果を格納すべきレジスタR1〜R4を指示するも
のである。
一方、前述のような演算器選択フィールドを設けるか
わりに、第４図に示されるように、一つのマイクロイン
ストラクションの内部に各演算器毎の演算動作やソース
レジスタおよびディストネーションレジスタなどを指定
するフィールドを複数設ける方式も考えられるが、この
方式では、一つのマイクロインストラクションのビット
幅が大きくなり、さらに、このビット幅は各演算器の使
用の有無に関わらず一定であるため、マイクロインスト
ラクションを格納するコントロール・メモリの容量が必
要以上に大きくなるという欠点があり、現実には使用さ
れていない。
わりに、第４図に示されるように、一つのマイクロイン
ストラクションの内部に各演算器毎の演算動作やソース
レジスタおよびディストネーションレジスタなどを指定
するフィールドを複数設ける方式も考えられるが、この
方式では、一つのマイクロインストラクションのビット
幅が大きくなり、さらに、このビット幅は各演算器の使
用の有無に関わらず一定であるため、マイクロインスト
ラクションを格納するコントロール・メモリの容量が必
要以上に大きくなるという欠点があり、現実には使用さ
れていない。
したがって、水平型のマイクロプログラム制御方式と
しては第３図に示されるような演算器選択のためのフィ
ールドを有するマイクロインストラクションを使用する
ものが一般的である。
しては第３図に示されるような演算器選択のためのフィ
ールドを有するマイクロインストラクションを使用する
ものが一般的である。
ところが、このようなマイクロインストラクションを
使用する方式では、処理装置における基本動作を比較的
高速に行わせることができるとともにコントロール・メ
モリの容量が必要以上に大きくならないという利点はあ
るものの、１ステップのマイクロインストラクションで
一つの演算器しか作動させることができないため、複数
の演算器およびレジスタなどが互いに競合することなく
遂行可能な処理でも、各演算器を動作させるのにそれぞ
れ１マシンサイクルを要することになり、全体の実行時
間が長くなるという問題がある。
使用する方式では、処理装置における基本動作を比較的
高速に行わせることができるとともにコントロール・メ
モリの容量が必要以上に大きくならないという利点はあ
るものの、１ステップのマイクロインストラクションで
一つの演算器しか作動させることができないため、複数
の演算器およびレジスタなどが互いに競合することなく
遂行可能な処理でも、各演算器を動作させるのにそれぞ
れ１マシンサイクルを要することになり、全体の実行時
間が長くなるという問題がある。
たとえば、１バイトアダーBAでレジスタR1の０バイト
目とレジスタR3の０バイト目を２進加算し、その結果を
レジスタR2の０バイト目に格納する基本動作Ｉと、レジ
スタR1とレジスタR4を８バイトアダーPAで２進加算しそ
の結果をレジスタR1に格納する基本動作IIと、レジスタ
R4を８バイトシフタSHで左ビットシフトしレジスタR4に
格納する基本動作IIIがあったとすると、第３図に示さ
れるフィールド構成のマイクロインストラクションでは
各基本動作毎に１マシンサイクルを要することとなり、
基本動作I,基本動作II,基本動作IIIの遂行に要する時間
は合計３マシンサイクルとなるが、この３つの処理は、
使用される演算器などが競合しないため、たとえば第４
図のように複数の演算器を同時に起動させるフィールド
構成のマイクロインストラクションであれば１マシンサ
イクルで済むものである。
目とレジスタR3の０バイト目を２進加算し、その結果を
レジスタR2の０バイト目に格納する基本動作Ｉと、レジ
スタR1とレジスタR4を８バイトアダーPAで２進加算しそ
の結果をレジスタR1に格納する基本動作IIと、レジスタ
R4を８バイトシフタSHで左ビットシフトしレジスタR4に
格納する基本動作IIIがあったとすると、第３図に示さ
れるフィールド構成のマイクロインストラクションでは
各基本動作毎に１マシンサイクルを要することとなり、
基本動作I,基本動作II,基本動作IIIの遂行に要する時間
は合計３マシンサイクルとなるが、この３つの処理は、
使用される演算器などが競合しないため、たとえば第４
図のように複数の演算器を同時に起動させるフィールド
構成のマイクロインストラクションであれば１マシンサ
イクルで済むものである。
そこで、本発明の目的は、マイクロインスラクション
のビット幅を必要以上に大きくすることなく、このマイ
クロインストラクションにより制御される基本動作の組
み合わせによって遂行される所定の処理の所要時間を短
縮することが可能なマイクロプログラム制御方式を提供
することにある。
のビット幅を必要以上に大きくすることなく、このマイ
クロインストラクションにより制御される基本動作の組
み合わせによって遂行される所定の処理の所要時間を短
縮することが可能なマイクロプログラム制御方式を提供
することにある。
本発明は、処理装置に与えられるマクロな命令の実行
を、処理装置における複数種の基本動作の組み合わせに
よって表し、各基本動作は、コントロール・メモリから
読み出されるマイクロインストラクションによって制御
されるようにしたマイクロプログラム制御方式であっ
て、処理装置は、複数の基本動作を遂行する複数の演算
器を備え、マイクロインストラクションの一部に、複数
の基本動作の組み合わせからなる複合演算を指定する制
御コード領域を設け、該制御コード領域の値に応じて、
マイクロインストラクションの一部が複合演算の諸元を
特定するサブコードとなるようにし、マイクロインスト
ラクションの実行時、制御コード領域の値が複合演算を
指定する値である場合、サブコードに応じて複合演算に
含まれる複数の基本動作を遂行する複数の演算器を同時
に動作させるようにしたものである。
を、処理装置における複数種の基本動作の組み合わせに
よって表し、各基本動作は、コントロール・メモリから
読み出されるマイクロインストラクションによって制御
されるようにしたマイクロプログラム制御方式であっ
て、処理装置は、複数の基本動作を遂行する複数の演算
器を備え、マイクロインストラクションの一部に、複数
の基本動作の組み合わせからなる複合演算を指定する制
御コード領域を設け、該制御コード領域の値に応じて、
マイクロインストラクションの一部が複合演算の諸元を
特定するサブコードとなるようにし、マイクロインスト
ラクションの実行時、制御コード領域の値が複合演算を
指定する値である場合、サブコードに応じて複合演算に
含まれる複数の基本動作を遂行する複数の演算器を同時
に動作させるようにしたものである。
上記した手段によれば、マイクロインストラクション
の一部に設けられた制御コード領域の所定の値に対し
て、複合演算の実行指令を対応させるとともに、サブコ
ードによって複合演算を遂行する各々の演算器の組み合
わせや動作の種類および操作対象となるレジスタなどの
諸元を一義的に特定することで、１ステップのマイクロ
インストラクションによって複数の演算器の動作を同時
に行わせることが可能となり、マイクロインストラクシ
ョンのビット幅を必要以上に大きくすることなく、この
マイクロインストラクションにより制御される基本動作
の組み合わせによって遂行される所定の処理の所要時間
を短縮することができる。
の一部に設けられた制御コード領域の所定の値に対し
て、複合演算の実行指令を対応させるとともに、サブコ
ードによって複合演算を遂行する各々の演算器の組み合
わせや動作の種類および操作対象となるレジスタなどの
諸元を一義的に特定することで、１ステップのマイクロ
インストラクションによって複数の演算器の動作を同時
に行わせることが可能となり、マイクロインストラクシ
ョンのビット幅を必要以上に大きくすることなく、この
マイクロインストラクションにより制御される基本動作
の組み合わせによって遂行される所定の処理の所要時間
を短縮することができる。
以下、本発明の一実施例を図面を引用しながら詳細に
説明する。
説明する。
第１図（ａ）および（ｂ）は、本発明の一実施例であ
るマイクロインストラクションのフィールド構成を示す
説明図であり、同図（ｃ）は、その作用を説明する表で
ある。
るマイクロインストラクションのフィールド構成を示す
説明図であり、同図（ｃ）は、その作用を説明する表で
ある。
本実施例では、第２図に示される各演算器などからな
る処理装置の制御を行う場合について説明する。
る処理装置の制御を行う場合について説明する。
この処理装置は、１バイトアダーBA,8バイトアダーP
A,8バイトシフタSHなどの演算器を備えており、これら
の演算器には、複数のレジスタR1,レジスタR2,レジスタ
R3,レジスタR4が並列に接続されている。
A,8バイトシフタSHなどの演算器を備えており、これら
の演算器には、複数のレジスタR1,レジスタR2,レジスタ
R3,レジスタR4が並列に接続されている。
そして、複数の演算器と複数のレジスタとの間におい
て、所定の演算動作の操作対象となるデータや演算結果
の授受が行われるものである。
て、所定の演算動作の操作対象となるデータや演算結果
の授受が行われるものである。
これらの複数の演算器などを制御する本実施例のマイ
クロインストラクション１は、その一部に制御コード領
域２を備えている。
クロインストラクション１は、その一部に制御コード領
域２を備えている。
この制御コード領域２は、たとえば２ビットの幅で、
演算器選択フィールドを兼ねている。
演算器選択フィールドを兼ねている。
すなわち、第１図（ｃ）の表に示されるように、制御
コード領域２の各ビットの値が、それぞれ“00",“01",
“10"の時には、該制御コード領域２は演算器選択フィ
ールドとして機能し、第２図に示される１バイトアダー
BA,8バイトアダーPA,8バイトシフタSHなどの個々の演算
器がそれぞれ単独で指定されるとともに、この時制御コ
ード領域２以外の部分は、第１図（ａ）に示されるよう
に、選択された演算器の演算動作を指示する演算動作フ
ィールド3,演算動作の操作対象となるデータが格納され
たソースレジスタや演算結果を保持するディストネーシ
ョンレジスタなどを指示するオペランドフィールド４を
なしている。
コード領域２の各ビットの値が、それぞれ“00",“01",
“10"の時には、該制御コード領域２は演算器選択フィ
ールドとして機能し、第２図に示される１バイトアダー
BA,8バイトアダーPA,8バイトシフタSHなどの個々の演算
器がそれぞれ単独で指定されるとともに、この時制御コ
ード領域２以外の部分は、第１図（ａ）に示されるよう
に、選択された演算器の演算動作を指示する演算動作フ
ィールド3,演算動作の操作対象となるデータが格納され
たソースレジスタや演算結果を保持するディストネーシ
ョンレジスタなどを指示するオペランドフィールド４を
なしている。
一方、第１図（ｃ）の表に示されるように、制御コー
ド領域２の各ビットが、“11"の時には、所定の組み合
わせの複数の演算器における基本動作が同時に行われる
ことを示し、この時、該制御コード領域２以外の部分
は、複合演算サブコード５（サブコード）をなすもので
ある。
ド領域２の各ビットが、“11"の時には、所定の組み合
わせの複数の演算器における基本動作が同時に行われる
ことを示し、この時、該制御コード領域２以外の部分
は、複合演算サブコード５（サブコード）をなすもので
ある。
すなわち、この複合演算サブコード５は、同時に動作
する複数の演算器の組み合わせを指定するとともに、各
演算器の演算動作の種類および各演算器の演算動作の操
作対象となるデータが保持された複数のレジスタおよび
演算結果を格納すべき複数のディストネーションレジス
タなどの組み合わせが、該複合演算サブコード５の一つ
の値に一義的に対応するように構成され、複数の演算器
の組み合わせや、各演算動作、さらには各演算器に対す
るレジスタなどの組み合わせのどれか一つでも異なる場
合には異なる値が割り当てられるものである。
する複数の演算器の組み合わせを指定するとともに、各
演算器の演算動作の種類および各演算器の演算動作の操
作対象となるデータが保持された複数のレジスタおよび
演算結果を格納すべき複数のディストネーションレジス
タなどの組み合わせが、該複合演算サブコード５の一つ
の値に一義的に対応するように構成され、複数の演算器
の組み合わせや、各演算動作、さらには各演算器に対す
るレジスタなどの組み合わせのどれか一つでも異なる場
合には異なる値が割り当てられるものである。
以下、本実施例の作用について説明する。
まず、図示しないコントロール・メモリから読み出さ
れたマイクロインストラクション１の制御コード領域２
の値が、“00",“01",“10"の場合には、たとえば、第
２図に示される処理装置における１バイトアダーBA,8バ
イトアダーPA,8バイトシフタSHのいずれか一つが単独で
起動され、第１図（ａ）に示される演算動作フィールド
３によって指定される所定の演算動作が、オペランドフ
ィールド４によって選択された複数のレジスタおよびデ
ィストネーションレジスタに対して行われ、１マイシン
サイクルの間に所定の一つの基本動作が遂行される。
れたマイクロインストラクション１の制御コード領域２
の値が、“00",“01",“10"の場合には、たとえば、第
２図に示される処理装置における１バイトアダーBA,8バ
イトアダーPA,8バイトシフタSHのいずれか一つが単独で
起動され、第１図（ａ）に示される演算動作フィールド
３によって指定される所定の演算動作が、オペランドフ
ィールド４によって選択された複数のレジスタおよびデ
ィストネーションレジスタに対して行われ、１マイシン
サイクルの間に所定の一つの基本動作が遂行される。
次に、読み出されたマイクロインストラクション１の
制御コード領域２の値が、“11"の場合には、第１図
（ｂ）に示される複合演算サブコード５は、１バイトア
ダーBA,8バイトアダーPA,8バイトシフタSHなどの複数の
演算器や複数レジスタR1〜R4の各々の図示しない制御部
に伝達され、各制御部は、複合演算サブコード５を解読
して制御信号を作り、たとえば、この制御信号と、個々
の演算器および複数のレジスタR1〜R4が独立に動作する
際の制御信号との論理和をとることにより、複数の各演
算器および複数のレジスタR1〜R4が制御され、複数の各
演算器の起動の有無および演算動作の種類、さらには、
動作する演算器の各々に接続されるレジスタの組み合わ
せなどが、複合演算サブコード５の一つの値に対して一
義的に決定される。
制御コード領域２の値が、“11"の場合には、第１図
（ｂ）に示される複合演算サブコード５は、１バイトア
ダーBA,8バイトアダーPA,8バイトシフタSHなどの複数の
演算器や複数レジスタR1〜R4の各々の図示しない制御部
に伝達され、各制御部は、複合演算サブコード５を解読
して制御信号を作り、たとえば、この制御信号と、個々
の演算器および複数のレジスタR1〜R4が独立に動作する
際の制御信号との論理和をとることにより、複数の各演
算器および複数のレジスタR1〜R4が制御され、複数の各
演算器の起動の有無および演算動作の種類、さらには、
動作する演算器の各々に接続されるレジスタの組み合わ
せなどが、複合演算サブコード５の一つの値に対して一
義的に決定される。
そして、たとえば、１バイトアダーBAによってレジス
タR1の０バイト目とレジスタR3の０バイト目とを２進加
算し、その演算結果をレジスタR2の０バイト目に格納す
る基本動作Ｉと、レジスタR1とレジスタR4とを８バイト
アダーPAで２進加算し、その演算結果をレジスタR1の格
納する基本動作IIと、レジスタR4を８バイトシフタSHで
左へ４ビットシフトしレジスタR4に格納する基本動作II
Iとが同時に指令され、１マシンサイクルの間にこれら
の基本動作I,基本動作II,基本動作IIIが並行して遂行さ
れる。
タR1の０バイト目とレジスタR3の０バイト目とを２進加
算し、その演算結果をレジスタR2の０バイト目に格納す
る基本動作Ｉと、レジスタR1とレジスタR4とを８バイト
アダーPAで２進加算し、その演算結果をレジスタR1の格
納する基本動作IIと、レジスタR4を８バイトシフタSHで
左へ４ビットシフトしレジスタR4に格納する基本動作II
Iとが同時に指令され、１マシンサイクルの間にこれら
の基本動作I,基本動作II,基本動作IIIが並行して遂行さ
れる。
このように、本実施例においては、マイクロインスト
ラクション１に制御コード領域２が設けられ、この制御
コード領域２が所定の値の時に有効となる複合演算サブ
コード５に基づいて複数の基本動作が同時に遂行される
ように構成されているので、マイクロインストラクショ
ン１のフィールド幅を必要以上に大きくとることはな
く、１ステップのマイクロインストラクション１によっ
て、複数の基本動作の組み合わせによって遂行される所
定の処理の所要時間を短縮することができる。
ラクション１に制御コード領域２が設けられ、この制御
コード領域２が所定の値の時に有効となる複合演算サブ
コード５に基づいて複数の基本動作が同時に遂行される
ように構成されているので、マイクロインストラクショ
ン１のフィールド幅を必要以上に大きくとることはな
く、１ステップのマイクロインストラクション１によっ
て、複数の基本動作の組み合わせによって遂行される所
定の処理の所要時間を短縮することができる。
また、複合演算サブコード５は、高々100種程度もあ
れば通常の汎用電子計算機の処理装置におけるマクロな
命令などを包含することが可能であり、複合演算サブコ
ード５を設けることによってマイクロインストラクショ
ン１のフィールド幅が増加することもない。
れば通常の汎用電子計算機の処理装置におけるマクロな
命令などを包含することが可能であり、複合演算サブコ
ード５を設けることによってマイクロインストラクショ
ン１のフィールド幅が増加することもない。
これにより、比較的高価なコントロール・メモリの容
量が増加することが回避され、処理装置の原価を増大さ
せることなく処理速度を向上させることができる。
量が増加することが回避され、処理装置の原価を増大さ
せることなく処理速度を向上させることができる。
本発明によれば、処理装置に与えられるマクロな命令
の実行を、該処理装置における複数種の基本動作の組み
合わせによって表し、各基本動作は、コントロール・メ
モリから読み出されるマイクロインストラクションによ
って制御されるようにしたマイクロプログラム制御方式
において、前記処理装置は、複数の前記基本動作を遂行
する複数の演算器を備え、前記マイクロインストラクシ
ョンの一部に、前記複数の基本動作の組み合わせからな
る複合演算を指定する制御コード領域を設け、該制御コ
ード領域の値に応じて、前記マイクロインストラクショ
ンの一部が前記複合演算の諸元を特定するサブコードと
なるようにし、前記マイクロインストラクションの実行
時、前記制御コード領域の値が前記複合演算を指定する
値である場合、前記サブコードに応じて前記複合演算に
含まれる複数の前記基本動作を遂行する複数の前記演算
器を同時に動作させるので、１ステップのマイクロイン
ストラクションによって複数の演算器の動作を同時に行
わせることが可能となり、マイクロインストラクション
のビット幅を必要以上に大きくすることなく、このマイ
クロインストラクションにより制御される基本動作の組
み合わせによって遂行される所定の処理の所要時間を短
縮することができる。
の実行を、該処理装置における複数種の基本動作の組み
合わせによって表し、各基本動作は、コントロール・メ
モリから読み出されるマイクロインストラクションによ
って制御されるようにしたマイクロプログラム制御方式
において、前記処理装置は、複数の前記基本動作を遂行
する複数の演算器を備え、前記マイクロインストラクシ
ョンの一部に、前記複数の基本動作の組み合わせからな
る複合演算を指定する制御コード領域を設け、該制御コ
ード領域の値に応じて、前記マイクロインストラクショ
ンの一部が前記複合演算の諸元を特定するサブコードと
なるようにし、前記マイクロインストラクションの実行
時、前記制御コード領域の値が前記複合演算を指定する
値である場合、前記サブコードに応じて前記複合演算に
含まれる複数の前記基本動作を遂行する複数の前記演算
器を同時に動作させるので、１ステップのマイクロイン
ストラクションによって複数の演算器の動作を同時に行
わせることが可能となり、マイクロインストラクション
のビット幅を必要以上に大きくすることなく、このマイ
クロインストラクションにより制御される基本動作の組
み合わせによって遂行される所定の処理の所要時間を短
縮することができる。
第１図（ａ）および（ｂ）は、本発明の一実施例である
マイクロインストラクションのフィールド構成を示す説
明図、 同図（ｃ）は、その作用を説明する表、 第２図は、本発明の一実施例であるマイクロプログラム
制御方式によって制御される処理装置の一例を示す回路
図、 第３図は、従来のマイクロインストラクションのフィー
ルド構成を示す説明図、 第４図は、同じく従来のマイクロインストラクションの
フィールド構成を示す説明図である。 １……マイクロインストラクション、２……制御コード
領域、３……演算動作フィールド、４……オペランドフ
ィールド、５……複合演算サブコード（サブコード）、
BA……１バイトアダー、PA……８バイトアダー、SH……
８バイトシフタ、R1,R2,R3,R4……レジスタ、I,II,III
……基本動作。
マイクロインストラクションのフィールド構成を示す説
明図、 同図（ｃ）は、その作用を説明する表、 第２図は、本発明の一実施例であるマイクロプログラム
制御方式によって制御される処理装置の一例を示す回路
図、 第３図は、従来のマイクロインストラクションのフィー
ルド構成を示す説明図、 第４図は、同じく従来のマイクロインストラクションの
フィールド構成を示す説明図である。 １……マイクロインストラクション、２……制御コード
領域、３……演算動作フィールド、４……オペランドフ
ィールド、５……複合演算サブコード（サブコード）、
BA……１バイトアダー、PA……８バイトアダー、SH……
８バイトシフタ、R1,R2,R3,R4……レジスタ、I,II,III
……基本動作。
Claims (3)
- 【請求項１】処理装置に与えられるマクロな命令の実行
を、該処理装置における複数種の基本動作の組み合わせ
によって表し、各基本動作は、コントロール・メモリか
ら読み出されるマイクロインストラクションによって制
御されるようにしたマイクロプログラム制御方式であっ
て、 前記処理装置は、複数の前記基本動作を遂行する複数の
演算器を備え、 前記マイクロインストラクションの一部に、前記複数の
基本動作の組み合わせからなる複合演算を指定する制御
コード領域を設け、該制御コード領域の値に応じて、前
記マイクロインストラクションの一部が前記複合演算の
諸元を特定するサブコードとなるようにし、 前記マイクロインストラクションの実行時、前記制御コ
ード領域の値が前記複合演算を指定する値である場合、
前記サブコードに応じて前記複合演算に含まれる複数の
前記基本動作を遂行する複数の前記演算器を同時に動作
させることを特徴とするマイクロプログラム制御方式。 - 【請求項２】前記制御コード領域が、前記複数の基本動
作をそれぞれ遂行する演算器を指定する演算器選択フィ
ールドを兼ね、該制御コード領域の値に応じて個々の前
記演算器の選択または前記複合演算の指定が行われるよ
うにしたことを特徴とする特許請求の範囲第１項記載の
マイクロプログラム制御方式。 - 【請求項３】前記サブコードの一つの値に対して、前記
複合演算を遂行すべく同時に動作する複数の前記演算器
の組み合わせと、個々の前記演算器の演算動作の種類
と、個々の前記演算器の演算動作の操作対象となるデー
タが保持される複数のレジスタおよび演算結果を格納す
べき複数のレジスタなどの組み合わせとが一義的に決定
されることを特徴とする特許請求の範囲第１項記載のマ
イクロプログラム制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62124750A JPH0827710B2 (ja) | 1987-05-21 | 1987-05-21 | マイクロプログラム制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62124750A JPH0827710B2 (ja) | 1987-05-21 | 1987-05-21 | マイクロプログラム制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63289644A JPS63289644A (ja) | 1988-11-28 |
| JPH0827710B2 true JPH0827710B2 (ja) | 1996-03-21 |
Family
ID=14893188
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62124750A Expired - Lifetime JPH0827710B2 (ja) | 1987-05-21 | 1987-05-21 | マイクロプログラム制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0827710B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57157352A (en) * | 1981-03-25 | 1982-09-28 | Hitachi Ltd | Register selecting device |
| JPS6235942A (ja) * | 1985-08-09 | 1987-02-16 | Nissan Motor Co Ltd | 演算処理装置 |
-
1987
- 1987-05-21 JP JP62124750A patent/JPH0827710B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63289644A (ja) | 1988-11-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US3646522A (en) | General purpose optimized microprogrammed miniprocessor | |
| US3760369A (en) | Distributed microprogram control in an information handling system | |
| US4155120A (en) | Apparatus and method for controlling microinstruction sequencing by selectively inhibiting microinstruction execution | |
| CA1119731A (en) | Multibus processor for increasing execution speed using a pipeline effect | |
| US4131943A (en) | Microprogrammed computer employing a decode read only memory (DROM) and a microinstruction read only memory (ROM) | |
| US4539635A (en) | Pipelined digital processor arranged for conditional operation | |
| EP0377976B1 (en) | Microcode control apparatus utilizing programmable logic array circuits | |
| JPS63273134A (ja) | マクロ命令パイプラインを用いてマイクロ命令を変更する方法及び装置 | |
| US4755931A (en) | Vector processing unit capable of reading vector data from a vector register simultaneously to plural resources | |
| JP3035828B2 (ja) | 情報処理装置 | |
| JP2538053B2 (ja) | 制御装置 | |
| JPH034936B2 (ja) | ||
| JP2567134B2 (ja) | ビットフィールド論理演算処理装置およびそれを具備するモノリシックマイクロプロセッサ | |
| JPH0827710B2 (ja) | マイクロプログラム制御方式 | |
| JPS6120014B2 (ja) | ||
| CA1155231A (en) | Pipelined digital processor arranged for conditional operation | |
| US3427593A (en) | Data processor with improved program loading operation | |
| US5187782A (en) | Data processing system | |
| JP2760808B2 (ja) | データ処理装置 | |
| JPH025104A (ja) | 演算処理装置 | |
| CA1155232A (en) | Pipelined digital signal processor using a common data and control bus | |
| JP2982129B2 (ja) | マイクロプログラム制御装置 | |
| JPS6015969B2 (ja) | マイクロ命令アドレス生成方式 | |
| JPH0778730B2 (ja) | 情報処理装置 | |
| CA1165455A (en) | Pipelined digital signal processor using a common data and control bus |