JPH0824267B2 - データ処理装置 - Google Patents
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- JPH0824267B2 JPH0824267B2 JP59206618A JP20661884A JPH0824267B2 JP H0824267 B2 JPH0824267 B2 JP H0824267B2 JP 59206618 A JP59206618 A JP 59206618A JP 20661884 A JP20661884 A JP 20661884A JP H0824267 B2 JPH0824267 B2 JP H0824267B2
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- 238000006243 chemical reaction Methods 0.000 claims description 37
- 238000000034 method Methods 0.000 description 20
- 238000010586 diagram Methods 0.000 description 6
- 239000003990 capacitor Substances 0.000 description 2
- 230000002194 synthesizing effect Effects 0.000 description 2
- 239000002131 composite material Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
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- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】 技術分野 本発明はディジタル・アナログ変換処理とは異なる処
理とディジタル・アナログ変換処理とを行うデータ処理
装置に関する。
理とディジタル・アナログ変換処理とを行うデータ処理
装置に関する。
従来技術 従来のディジタル・アナログ変換（以下D/A変換と称
す）装置は、パルス幅や周期の異なる複数種のパルス列
をハード的な論理ゲート回路によって発生させ、入力し
たディジタルデータに対応したパルス列のパルスを論理
ゲート回路によって選択することによって、ディジタル
データに応じたデューティー比へのパルス列を得て、こ
れをアナログ値に変換していた。
す）装置は、パルス幅や周期の異なる複数種のパルス列
をハード的な論理ゲート回路によって発生させ、入力し
たディジタルデータに対応したパルス列のパルスを論理
ゲート回路によって選択することによって、ディジタル
データに応じたデューティー比へのパルス列を得て、こ
れをアナログ値に変換していた。
しかし、このようなD/A変換装置はD/A変換専用の装置
であるため、D/A変換処理とは異なる処理とD/A変換処理
を行うことのできる装置を構成する場合には、データ処
理装置とD/A変換装置を別々に購入して組み込まなけれ
ばならず、装置がコスト高になってしまうという問題が
あった。
であるため、D/A変換処理とは異なる処理とD/A変換処理
を行うことのできる装置を構成する場合には、データ処
理装置とD/A変換装置を別々に購入して組み込まなけれ
ばならず、装置がコスト高になってしまうという問題が
あった。
目的 本発明は、上記点に鑑みてなされたもので、ディジタ
ル・アナログ変換処理とは異なる処理とディジタル・ア
ナログ変換処理を行うことが可能なデータ処理装置を低
コストで提供することを目的とする。
ル・アナログ変換処理とは異なる処理とディジタル・ア
ナログ変換処理を行うことが可能なデータ処理装置を低
コストで提供することを目的とする。
実施例 以下図面を参照して本発明を詳細に説明する。
第１図は本発明の実施例を概念的に示す図である。デ
イジタルコンピユータ１のソフトタイマ処理により得ら
れる所定の時間を最小基本時間としてｎ個の重み付き波
形を波形生成手段により生成し、スイツチ入力手段４、
通信手段６等により得られたｎビツトのデイジタルデー
タに応じて波形選択手段８、波形合成手段９により前記
波形の中から特定のものを選択合成し、これによつて得
られたデイジタルパターンをフイルタ手段10に入力しア
ナログ値を得るものである。
イジタルコンピユータ１のソフトタイマ処理により得ら
れる所定の時間を最小基本時間としてｎ個の重み付き波
形を波形生成手段により生成し、スイツチ入力手段４、
通信手段６等により得られたｎビツトのデイジタルデー
タに応じて波形選択手段８、波形合成手段９により前記
波形の中から特定のものを選択合成し、これによつて得
られたデイジタルパターンをフイルタ手段10に入力しア
ナログ値を得るものである。
第２図は本発明を実施するための制御回路を示すブロ
ツク図である。100は第３図に示す如き各種パルス波形
を出力するデイジタルコンピユータ（以下MPUと称す）
でROM,RAM等の内蔵した周知のマイクロコンピユータを
中心に構成される。104は種々のデータを入力するため
のスイツチ、105は種々のデータを表示する表示器、106
はMPU 100と通信を行つてD/A変換用データをMPU 100に
送信するデイジタルコンピユータ、110−1,110−２はMP
U 100から出力されるデイジタルデータをアナログデー
タに変換するためのフイルタであり、それぞれ抵抗R1,
コンデンサC1,及び抵抗R2,コンデンサC2より構成されて
いる。
ツク図である。100は第３図に示す如き各種パルス波形
を出力するデイジタルコンピユータ（以下MPUと称す）
でROM,RAM等の内蔵した周知のマイクロコンピユータを
中心に構成される。104は種々のデータを入力するため
のスイツチ、105は種々のデータを表示する表示器、106
はMPU 100と通信を行つてD/A変換用データをMPU 100に
送信するデイジタルコンピユータ、110−1,110−２はMP
U 100から出力されるデイジタルデータをアナログデー
タに変換するためのフイルタであり、それぞれ抵抗R1,
コンデンサC1,及び抵抗R2,コンデンサC2より構成されて
いる。
ここで４ビツトのデータをD/A変換する場合を例にと
り説明する。
り説明する。
第３図において、波形１はハイレベル（Ｈ）とロウレ
ベル（Ｌ）の比が1:1の信号で、フイルタ110−１又は11
0−２を通過することにより1/2の直流値が得られる。波
形２はＨレベルとＬレベルの比が1:3の信号で、フイル
タ110−１又は110−２を通過することにより1/4のアナ
ログ値が得られる。波形３はＨレベルとＬレベルの比が
1:7の信号で、フイルタ110−１又は110−２を通過する
ことにより1/3のアナログ値が得られる。又波形４はＨ
レベルとＬレベルの比が1:15の信号で、フイルタ110−
１又は110−２を通過することにより1/16の直流値が得
られる。これらの信号波形をD/A変換用のデイジタルデ
ータの各ビツトに対応させる。
ベル（Ｌ）の比が1:1の信号で、フイルタ110−１又は11
0−２を通過することにより1/2の直流値が得られる。波
形２はＨレベルとＬレベルの比が1:3の信号で、フイル
タ110−１又は110−２を通過することにより1/4のアナ
ログ値が得られる。波形３はＨレベルとＬレベルの比が
1:7の信号で、フイルタ110−１又は110−２を通過する
ことにより1/3のアナログ値が得られる。又波形４はＨ
レベルとＬレベルの比が1:15の信号で、フイルタ110−
１又は110−２を通過することにより1/16の直流値が得
られる。これらの信号波形をD/A変換用のデイジタルデ
ータの各ビツトに対応させる。
即ち、MPU 100のRAM内の所定の領域に格納されたD/A
変換用デイジタルデータの最上位ビツト３により波形１
を、ビツト２により波形２を、ビツト１により波形３
を、最下位ビツト０により波形４を生成することによ
り、各ビツトに応じて直流値が対応し、合成することに
より16段階のアナログ値を得ることができる。
変換用デイジタルデータの最上位ビツト３により波形１
を、ビツト２により波形２を、ビツト１により波形３
を、最下位ビツト０により波形４を生成することによ
り、各ビツトに応じて直流値が対応し、合成することに
より16段階のアナログ値を得ることができる。
例えばデイジタルデータが1010の場合、第４図（１）
に示す如くデイジタルデータのビツト３とビツト１に対
応した波形１と波形３を合成したデイジタルパターンを
生成することにより、10/16のアナログ値を得ることが
できる。
に示す如くデイジタルデータのビツト３とビツト１に対
応した波形１と波形３を合成したデイジタルパターンを
生成することにより、10/16のアナログ値を得ることが
できる。
又、デイジタルデータが0110の場合、第４図（２）に
示す如くビツト2,3に対応した波形2,3を合成したデイジ
タルパターンを生成することにより6/16のアナログ値を
得ることができる。
示す如くビツト2,3に対応した波形2,3を合成したデイジ
タルパターンを生成することにより6/16のアナログ値を
得ることができる。
次に第６〜８図のフローチヤートを用いて説明する。
まずステツプ１（S1）において、スイツチ104からのデ
ータを入力処理する。ステツプ２（S2）では所定の時間
になるまでの残りの時間をアキユムレータにセツトし、
ステツプ３（S3）において第８図を詳細に示すソフトタ
イマサブルーチンへ進み、残りの時間をカウントする。
ステツプ４（S4）では第７図に詳細を示すD/A変換処理
を行ない出力する。ステツプ５（S5）では表示器105に
表示データを出力する。ステツプ６（S6）では所定の時
間になるまでの残りの時間をアキユムレータにセツト
し、ステツプ７（S7）においてソフトタイマサブルーチ
ンへ進み、残りの時間をカウントする。ステツプ８（S
8）ではD/A変換処理を行ない出力する。ステツプ９（S
9）ではコンピユータ106と通信を行ない、D/A変換する
ためのデータを得て、前記RAMの所定領域にセツトす
る。ステツプ10（S10）では所定の時間になるまでの残
りの時間をアキユムレータにセツトし、ステツプ11（S1
0）においてソフトタイマサブルーチンへ進み、残りの
時間をカウントする。ステツプ12（S12）ではD/A変換処
理を行ない、D/A値を出力処理し、S1へ進む。
まずステツプ１（S1）において、スイツチ104からのデ
ータを入力処理する。ステツプ２（S2）では所定の時間
になるまでの残りの時間をアキユムレータにセツトし、
ステツプ３（S3）において第８図を詳細に示すソフトタ
イマサブルーチンへ進み、残りの時間をカウントする。
ステツプ４（S4）では第７図に詳細を示すD/A変換処理
を行ない出力する。ステツプ５（S5）では表示器105に
表示データを出力する。ステツプ６（S6）では所定の時
間になるまでの残りの時間をアキユムレータにセツト
し、ステツプ７（S7）においてソフトタイマサブルーチ
ンへ進み、残りの時間をカウントする。ステツプ８（S
8）ではD/A変換処理を行ない出力する。ステツプ９（S
9）ではコンピユータ106と通信を行ない、D/A変換する
ためのデータを得て、前記RAMの所定領域にセツトす
る。ステツプ10（S10）では所定の時間になるまでの残
りの時間をアキユムレータにセツトし、ステツプ11（S1
0）においてソフトタイマサブルーチンへ進み、残りの
時間をカウントする。ステツプ12（S12）ではD/A変換処
理を行ない、D/A値を出力処理し、S1へ進む。
次にD/A変換処理について第７図を用いて詳細に説明
する。まずステツプ20（S20）において、前記RAMの所定
領域に設定された出力用レジスタP1Rの内容をポート１
（P1）に出力する。また出力用レジスタP2Rの内容をポ
ート２（P2）に出力する。ステツプ21（S21）におい
て、前記RAM内に設定されたD/A用カウンタ（DAC）の内
容をインクリメントする。DACの内容をアキユムレータ
にロードする。ステツプ22（S22）では前記RAM内に設定
されたメモリ（M1）に1000バイナリ値をセツトする。ス
テツプ23（S23）ではキヤリーフラグをリセツトし、ア
キユムレータの内容を右にシフトする。そしてアキユム
レータの内容の最下位ビツトはキヤリーに移す。キヤリ
ーの内容はアキユムレータの最上位ビツトにセツトされ
る。ステツプ24（S24）ではキヤリーフラグがセツトさ
れているか否かを判定し、キヤリーフラグがあればM1の
内容をアキュムレータにロードしてステツプ27（S27）
へ進む。キヤリーフラグがなければステツプ25（S25）
へ進む。S25ではキヤリーフラグをリセツトし、メモリM
1の内容を右にシフトする。M1の内容の最下位ビツトは
キヤリーに移す。キヤリーの内容はM1の最上位ビツトに
セツトする。ステツプ26（S26）ではキヤリーフラグが
セツトされているか否かを判定し、キヤリーがあればス
テツプ30（S30）へ進み、キヤリーがなければステツプ2
3（S23）へ進む。ステツプ27（S27）では、キヤリーフ
ラグをリセツトし、アキュムレータの内容を右にシフト
する。アキュムレータの内容の最下位ビツトはキヤリー
に移す。キヤリーの内容アキュムレータの最上位にセツ
トする。ステツプ28（S28）ではキヤリーフラグがセツ
トされているが否かを判定し、キヤリーがあればS30へ
進む。キヤリーがなければステツプ29（S29）へ進む。S
29はS23,S24の処理する時間と同じ時間だけ何も処理せ
ず（ノーオペレーシヨン）遅延するステツプである。
する。まずステツプ20（S20）において、前記RAMの所定
領域に設定された出力用レジスタP1Rの内容をポート１
（P1）に出力する。また出力用レジスタP2Rの内容をポ
ート２（P2）に出力する。ステツプ21（S21）におい
て、前記RAM内に設定されたD/A用カウンタ（DAC）の内
容をインクリメントする。DACの内容をアキユムレータ
にロードする。ステツプ22（S22）では前記RAM内に設定
されたメモリ（M1）に1000バイナリ値をセツトする。ス
テツプ23（S23）ではキヤリーフラグをリセツトし、ア
キユムレータの内容を右にシフトする。そしてアキユム
レータの内容の最下位ビツトはキヤリーに移す。キヤリ
ーの内容はアキユムレータの最上位ビツトにセツトされ
る。ステツプ24（S24）ではキヤリーフラグがセツトさ
れているか否かを判定し、キヤリーフラグがあればM1の
内容をアキュムレータにロードしてステツプ27（S27）
へ進む。キヤリーフラグがなければステツプ25（S25）
へ進む。S25ではキヤリーフラグをリセツトし、メモリM
1の内容を右にシフトする。M1の内容の最下位ビツトは
キヤリーに移す。キヤリーの内容はM1の最上位ビツトに
セツトする。ステツプ26（S26）ではキヤリーフラグが
セツトされているか否かを判定し、キヤリーがあればス
テツプ30（S30）へ進み、キヤリーがなければステツプ2
3（S23）へ進む。ステツプ27（S27）では、キヤリーフ
ラグをリセツトし、アキュムレータの内容を右にシフト
する。アキュムレータの内容の最下位ビツトはキヤリー
に移す。キヤリーの内容アキュムレータの最上位にセツ
トする。ステツプ28（S28）ではキヤリーフラグがセツ
トされているが否かを判定し、キヤリーがあればS30へ
進む。キヤリーがなければステツプ29（S29）へ進む。S
29はS23,S24の処理する時間と同じ時間だけ何も処理せ
ず（ノーオペレーシヨン）遅延するステツプである。
S21からS29までのフローは、S30に至る処理時間をど
の処理過程を経由しても一定となる用プログラムされて
いる。またカウンタ（DAC）の値から第５図に示すM1の
値を得て、カウンタ（DAC）のインクリメント動作によ
るM1のデータを生成する時系列は第３図の各波形に対応
する。
の処理過程を経由しても一定となる用プログラムされて
いる。またカウンタ（DAC）の値から第５図に示すM1の
値を得て、カウンタ（DAC）のインクリメント動作によ
るM1のデータを生成する時系列は第３図の各波形に対応
する。
S30ではM1のデータとポート１に出力するD/A変換デー
タ（DAD1）との間でANDを取り、その結果の値が０のと
きステツプ32（S32）へ進み、０でなければステツプ31
（S31）へ進む。S31では出力ポート（P1）に出力するデ
ータを確保するレジスタ（P1R）の内容をセツトする。
またS32ではレジスタ（P1R）の内容をリセツトする。
タ（DAD1）との間でANDを取り、その結果の値が０のと
きステツプ32（S32）へ進み、０でなければステツプ31
（S31）へ進む。S31では出力ポート（P1）に出力するデ
ータを確保するレジスタ（P1R）の内容をセツトする。
またS32ではレジスタ（P1R）の内容をリセツトする。
ステツプ33（S33）ではM1のデータとポート２に出力
するD/A変換データ（DAD2）との間でANDを取り、その結
果の値が０のときステツプ35（S35）へ進み、０でなけ
ればステツプ34（S34）へ進む。S34では出力ポート（P
2）に出力するデータを確保するレジスタ（P2R）の内容
をセツトする。またS35ではレジスタ（P2R）の内容をリ
セツトする。
するD/A変換データ（DAD2）との間でANDを取り、その結
果の値が０のときステツプ35（S35）へ進み、０でなけ
ればステツプ34（S34）へ進む。S34では出力ポート（P
2）に出力するデータを確保するレジスタ（P2R）の内容
をセツトする。またS35ではレジスタ（P2R）の内容をリ
セツトする。
S30からS35までのフローはD/Aの変換データの各ビツ
トに対し、第３図に示す各波形を出力するか否かを判定
し、判定結果に応じて各波形のうちの所定のものを合成
するものである。
トに対し、第３図に示す各波形を出力するか否かを判定
し、判定結果に応じて各波形のうちの所定のものを合成
するものである。
またD/A変換のサブルーチンは、どの処理過程を経由
しても、処理時間が一定となるようにプログラムしてい
る。
しても、処理時間が一定となるようにプログラムしてい
る。
次にソフトタイマ処理を第８図を用いて詳細に説明す
る。
る。
ステツプ41（S41）においてアキユムレータの値をデ
イクレメントし、ステツプ42（S42）においてアキユム
レータの値が０でなければS41へ進み、アキユムレータ
の値が０ならば処理を終る。
イクレメントし、ステツプ42（S42）においてアキユム
レータの値が０でなければS41へ進み、アキユムレータ
の値が０ならば処理を終る。
以上の処理により、一定の時間ごとにD/Aサブルーチ
ンがコールされ、パルス幅ｔの時間を一定にする。
ンがコールされ、パルス幅ｔの時間を一定にする。
この処理において、D/Aサブルーチンがコールされる
ごとにカウンタ（DAC）の値が１カウントづつカウント
サレ、D/Aの出力波形は合成波形として時系列的に生成
することができる。
ごとにカウンタ（DAC）の値が１カウントづつカウント
サレ、D/Aの出力波形は合成波形として時系列的に生成
することができる。
例えば、ディジタルコンピュータ106から入力された
ディジタルデータが1010の場合について説明する。ステ
ップS1〜３の処理を行った後、ステップS4で１回目のD/
Aサブルーチンが実行されると、ステップS20〜S29の処
理によりDACが0001、M1が1000となる。そして、ステッ
プS30でディジタルデータとM1とのANDをとる。すなわ
ち、1010AND1000＝1000≠０となり、ステップS31でポー
ト１の出力用レジスタをセットする。
ディジタルデータが1010の場合について説明する。ステ
ップS1〜３の処理を行った後、ステップS4で１回目のD/
Aサブルーチンが実行されると、ステップS20〜S29の処
理によりDACが0001、M1が1000となる。そして、ステッ
プS30でディジタルデータとM1とのANDをとる。すなわ
ち、1010AND1000＝1000≠０となり、ステップS31でポー
ト１の出力用レジスタをセットする。
次に、D/Aサブルーチンを抜け、ステップS5〜７の処
理を行った後、ステップS8で２回目のD/Aサブルーチン
が実行されると、ステップS20〜S29の処理によりDACが0
010、M1が0100となる。そして、ステップS30でディジタ
ルデータとM1とのANDをとる。すなわち、1010AND0100＝
0000＝０となり、ステップS32でポート１の出力用レジ
スタをリセットする。
理を行った後、ステップS8で２回目のD/Aサブルーチン
が実行されると、ステップS20〜S29の処理によりDACが0
010、M1が0100となる。そして、ステップS30でディジタ
ルデータとM1とのANDをとる。すなわち、1010AND0100＝
0000＝０となり、ステップS32でポート１の出力用レジ
スタをリセットする。
次に、D/Aサブルーチンを抜け、ステップS9〜11の処
理を行った後、ステップS12で３回目のD/Aサブルーチン
が実行させる。これらの処理を実行していくことによ
り、ポート１からは第４図（１）に示されるパルス波形
が出力される。
理を行った後、ステップS12で３回目のD/Aサブルーチン
が実行させる。これらの処理を実行していくことによ
り、ポート１からは第４図（１）に示されるパルス波形
が出力される。
この様に生成された合成波形は、フイルタ110−1,110
−２に入力された前述の如くアナログ値に変換される。
−２に入力された前述の如くアナログ値に変換される。
このアナログ値は、例えば複写機等の画像形成装置に
おいては帯電量、露光量等のプロセス量の調整に用いら
れるものである。
おいては帯電量、露光量等のプロセス量の調整に用いら
れるものである。
尚、本実施例ではD/A変換用データを他のデイジタル
コンピユータとの通信により得たが、これに限るもので
なく例えばキー入力等により得る構成であつてもよい。
コンピユータとの通信により得たが、これに限るもので
なく例えばキー入力等により得る構成であつてもよい。
又、MPUにより生成される各種パルス波形は反転して
いてもよいことは言う迄もない。
いてもよいことは言う迄もない。
又、M1＝0000に対する状態はＨレベルでもＬレベルで
もよい。
もよい。
又、D/A変換のデータのビツト数は何ビツトであつて
もよい。
もよい。
効果 以上説明したように、本発明によれば、Ｎビットのデ
ィジタルデータを入力するためのステップと、あるビッ
トが他のビットと異なる値を持つＮビットの比較データ
を毎回異なる内容でセットするステップと、入力された
ディジタルデータの各ビットの値とセットされた比較デ
ータの各ビットの値をそれぞれ比較するステップと、比
較した結果、少なくとも１対のビットの値が前記の異な
る値と一致する場合はパルス信号をセットし、いずれの
対のビットの値も一致しない場合はパルス信号をリセッ
トするステップと、からなるディジタル・アナログ変換
用の第１のプログラムと、ディジタル・アナログ変換処
理とは異なる第２のプログラムと、を有し、第２のプロ
グラムの実行の合間に第１のプログラムを実行する処理
を繰り返し行うことにより、ディジタル・アナログ変換
処理とは異なる処理と入力したディジタルデータに応じ
たパルス列を発生する処理とを行うマイクロコンピュー
タと、マイクロコンピュータからのパルス列をアナログ
信号に変換する変換手段と、を有するので、ディジタル
・アナログ変換装置を別途設けることなく、１つのマイ
クロコンピュータでディジタル・アナログ変換とは異な
る処理とディジタル・アナログ変換に関する処理を行う
ことが可能なデータ処理装置を低コストで提供すること
ができる。
ィジタルデータを入力するためのステップと、あるビッ
トが他のビットと異なる値を持つＮビットの比較データ
を毎回異なる内容でセットするステップと、入力された
ディジタルデータの各ビットの値とセットされた比較デ
ータの各ビットの値をそれぞれ比較するステップと、比
較した結果、少なくとも１対のビットの値が前記の異な
る値と一致する場合はパルス信号をセットし、いずれの
対のビットの値も一致しない場合はパルス信号をリセッ
トするステップと、からなるディジタル・アナログ変換
用の第１のプログラムと、ディジタル・アナログ変換処
理とは異なる第２のプログラムと、を有し、第２のプロ
グラムの実行の合間に第１のプログラムを実行する処理
を繰り返し行うことにより、ディジタル・アナログ変換
処理とは異なる処理と入力したディジタルデータに応じ
たパルス列を発生する処理とを行うマイクロコンピュー
タと、マイクロコンピュータからのパルス列をアナログ
信号に変換する変換手段と、を有するので、ディジタル
・アナログ変換装置を別途設けることなく、１つのマイ
クロコンピュータでディジタル・アナログ変換とは異な
る処理とディジタル・アナログ変換に関する処理を行う
ことが可能なデータ処理装置を低コストで提供すること
ができる。
第１図は本発明の実施例を概念的に示すブロツク図、第
２図は本発明の実施例であるD/A変換装置のブロツク
図、第３図はMPUに入力するクロツクパルス及びMPUによ
り生成される信号の波形を示す図、第４図は各波形を合
成して得られたデイジタルパターンの例を示す図、第５
図はDACとM1の関係を示す図、第６図は本発明によるD/A
変換のためのメインフローチヤート、第７図はD/A変換
サブルーチンを示すフローチヤート、第８図はソフトタ
イマ処理を示すフローチヤートである。 図中 100,106……デイジタルコンピユータ 102……クロツクパルス発生回路 104……スイツチ 110−1,110−２……フイルタ である。
２図は本発明の実施例であるD/A変換装置のブロツク
図、第３図はMPUに入力するクロツクパルス及びMPUによ
り生成される信号の波形を示す図、第４図は各波形を合
成して得られたデイジタルパターンの例を示す図、第５
図はDACとM1の関係を示す図、第６図は本発明によるD/A
変換のためのメインフローチヤート、第７図はD/A変換
サブルーチンを示すフローチヤート、第８図はソフトタ
イマ処理を示すフローチヤートである。 図中 100,106……デイジタルコンピユータ 102……クロツクパルス発生回路 104……スイツチ 110−1,110−２……フイルタ である。
Claims (1)
- 【請求項１】Ｎビットのディジタルデータを入力するた
めのステップと、 あるビットが他のビットと異なる値を持つＮビットの比
較データを毎回異なる内容でセットするステップと、 入力されたディジタルデータの各ビットの値と前記セッ
トステップでセットされた比較データの各ビットの値を
それぞれ比較するステップと、 前記比較ステップにより比較した結果、少なくとも１対
のビットの値が前記異なる値と一致する場合はパルス信
号をセットし、いずれの対のビットの値も一致しない場
合はパルス信号をリセットするステップと、 からなるディジタル・アナログ変換用の第１のプログラ
ムと、 ディジタル・アナログ変換処理とは異なる第２のプログ
ラムと、 を有し、 前記第２のプログラムの実行の合間に前記第１のプログ
ラムを実行する処理を繰り返し行うことにより、ディジ
タル・アナログ変換処理とは異なる処理と入力したディ
ジタルデータに応じたパルス列を発生する処理とを行う
マイクロコンピュータと、 前記マイクロコンピュータからのパルス列をアナログ信
号に変換する変換手段と、 を有することを特徴とするデータ処理装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59206618A JPH0824267B2 (ja) | 1984-10-02 | 1984-10-02 | データ処理装置 |
| DE19853535021 DE3535021A1 (de) | 1984-10-02 | 1985-10-01 | Digital/analog-wandlereinrichtung |
| GB8524299A GB2166613B (en) | 1984-10-02 | 1985-10-02 | Digital-analog converting apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59206618A JPH0824267B2 (ja) | 1984-10-02 | 1984-10-02 | データ処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6184121A JPS6184121A (ja) | 1986-04-28 |
| JPH0824267B2 true JPH0824267B2 (ja) | 1996-03-06 |
Family
ID=16526356
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59206618A Expired - Lifetime JPH0824267B2 (ja) | 1984-10-02 | 1984-10-02 | データ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0824267B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6093372A (en) * | 1997-06-06 | 2000-07-25 | Texaco Inc. | Oxygen flow control for gasification |
| JP2010032852A (ja) * | 2008-07-30 | 2010-02-12 | Kyocera Mita Corp | 画像形成装置 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5190522A (en) * | 1975-02-06 | 1976-08-09 | Konpyuutani okeru furoochaatonyuryokuhoshiki | |
| JPS5190552A (en) * | 1975-02-06 | 1976-08-09 | d*a henkankairo | |
| GB1444216A (en) * | 1975-02-20 | 1976-07-28 | Standard Telephones Cables Ltd | D/a converter for pcm |
| JPS56166630A (en) * | 1980-05-28 | 1981-12-21 | Toshiba Corp | Digital-to-analog converter |
| JPS57106220A (en) * | 1980-12-22 | 1982-07-02 | Advantest Corp | Time ratio signal generating device |
-
1984
- 1984-10-02 JP JP59206618A patent/JPH0824267B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6184121A (ja) | 1986-04-28 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |