JPH08242238A

JPH08242238A - 通信制御装置及びその制御方法

Info

Publication number: JPH08242238A
Application number: JP4446395A
Authority: JP
Inventors: Shoji Okane; 祥二大金; Koji Tomimitsu; 康治冨▲満▼
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1995-03-03
Filing date: 1995-03-03
Publication date: 1996-09-17
Anticipated expiration: 2016-02-13
Also published as: JP3134702B2

Abstract

(57)【要約】【目的】ＶＣの送出タイミングを変更することができ
るＡＢＲ方式に適したＡＴＭ通信制御装置を提供するこ
とである。【構成】予め定められたＡＴＭセル、例えば、ＲＭセ
ルを受信して、このＡＴＭセルで指示されたピークレー
ト値にしたがって、送信用ＶＣの送出タイミングを決定
する。送出タイミングを決定する際、次に送出されるＶ
Ｃの送出時刻をＣＡＭ部に記憶しておき、カウンターの
カウント値がその送出時刻と一致した場合、一致した送
出時刻を記憶したアドレスに対応したＶＣを送出ＶＣと
して決定する。ＣＡＭ部は比較器と通常の記憶装置との
組み合わせに置き換えられても良い。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＡＴＭネットワークに
おいて、ＡＴＭセルを送信するのに使用される通信制御
装置及び当該通信制御装置における通信制御方法に関す
る。

【０００２】

【従来の技術】一般に、この種のＡＴＭネットワーク
は、複数のＡＴＭ端末と、ＡＴＭサーバーとを備え、こ
れらＡＴＭ端末及びＡＴＭサーバーとがＡＴＭスイッチ
を介して接続される構成を有している。この場合、ＡＴ
Ｍサーバー及び各ＡＴＭ端末には、ＡＴＭセルを送信す
る通信制御装置がＡＴＭ装置として備えられているのが
普通である。

【０００３】ここで、各ＡＴＭ端末及びＡＴＭサーバー
からは、ヘッダー及びペイロードからなるＡＴＭセル
が、各ＡＴＭ端末及びＡＴＭサーバーに割り当てられた
仮想チャンネル（以下、ＶＣと略称する）を介して、Ａ
ＴＭスイッチ等に送出されている。ＡＴＭセルのデータ
伝送速度の制御には、通常、ＣＢＲ（ｃｏｎｓｔａｎｔ
ｂｉｔｒａｔｅ）方式が採用されている。この方式
は、特定のＶＣを用いてＡＴＭセルを伝送する場合、伝
送前に、同一ＶＣのＡＴＭセル間の最小間隔であるピー
クレイトと長時間の伝送速度の平均である平均レートを
固定的に定めておき、当該ＶＣによるＡＴＭセルの伝送
中、これらのレートを変化させない方式である。このこ
とからも明らかな通り、同一のＶＣは、ピークレートと
平均レートで定まる一定のレート、即ち、時間間隔で時
分割的に割り当てられる。

【０００４】ＣＢＲ方式では、上記したレートを保つと
共に、ネットワーク上で、各ＡＴＭ端末及びＡＴＭサー
バーにおけるデータの送出タイミングを制御するため
に、トラフィックシェーパーが、各端末及びＡＴＭサー
バーのＡＴＭ装置に備えられている。

【０００５】このことは、ＣＢＲ方式の場合、特定のＶ
ＣによるＡＴＭセルの伝送中、特定のトラフィックシェ
ーパーが固定的に接続されていることになる。このた
め、伝送したいＶＣが多数存在する場合には対応するト
ラフィックシェーパーがＶＣの数だけ必要になってしま
う。

【０００６】また、ＣＢＲ方式では、複数のＶＣをピー
クレートで伝送中で、しかも、既に、セルが線路上に一
杯に伝送されている場合には、他のＶＣを同一の線路へ
伝送しようとしても、伝送できない事態が生じるという
欠点もある。したがって、ＣＢＲ方式を採用した場合、
多数のＶＣを同一線路で伝送されることを予め想定して
おき、各ＶＣのピークレイトを余裕をもって、設定して
おかなければならない。このため、線路に空きが出るこ
とが多いか、または、伝送できないＶＣが生じるかの２
通りの欠点がある。

【０００７】一方、ＣＢＲ方式の代わりに、ＡＢＲ（ａ
ｖａｉｌａｂｌｅｂｉｔｒａｔｅ）方式も、ＴＨＥ
ＡＴＭＦｏｒｕｍと言う団体により、デファクトス
タンダードとして提唱されている。この方式では、伝送
途中においても動的にＶＣのピークレートを変更するこ
とができるため、伝送路の帯域、つまり、伝送密度を調
整することにより新たに伝送したい他のＶＣのセルを伝
送できることができるという利点がある。このように、
ＡＢＲ方式では、ＣＢＲ方式に比較してピークレートが
自由に変えられるために、伝送密度に柔軟性を持たせる
ことができ、したがって、ＣＢＲ方式に比較して、高密
度な伝送を行いつつ、伝送できないＶＣを減少させるこ
とができる。

【０００８】しかしながら、ＡＢＲ方式に適したＡＴＭ
装置の具体的な動作、構成等については、未だ、何等、
提案されていないのが、実情である。

【０００９】

【発明が解決しようとする課題】ここで、従来、ＣＢＲ
方式で使用されているトラフィックシェイパーを用いた
ＡＴＭ装置をＡＢＲ方式に適用したものとする。この場
合、各トラフィックシェイパーは、固定的なビットレー
トを規定しているため、複数のビットレートに対応する
ためには、各ビットレートに対応した複数のトラフィッ
クシェイパーを単一のＶＣに対して用意する必要があ
る。更に、これらトラフィックシェイパーを同一ＶＣの
伝送中に動的に高速で切り換えるためのソフトウェアを
も用意しなければならない。

【００１０】しかしながら、ソフトウェアによる切り換
えは、時間がかかると共に、リアルタイム処理ができな
いと言う欠点がある。

【００１１】また、上記したＣＢＲ方式の構成をＡＢＲ
方式に応用した場合、ＶＣ数の増加に対処できないとい
う欠点をも生じる。

【００１２】このことを更に具体的に説明すると、最近
のＡＴＭ技術の進歩により、１つのＡＴＭ装置で、１０
００チャンネルものＶＣを送出管理することが要求され
ている。ここで、１つのＶＣに対して３つのビットレー
トの切り換えが行われるＡＢＲ方式に、上記したＣＢＲ
方式の構成が適用されたものとする。この場合、１つの
ＶＣに対して３つのトラフィックシェイパーを用意しな
ければならず、結果として、単一のＡＴＭ装置に、３０
００個のものトラフィックシェイパーが必要となる。

【００１３】したがって、このように、多数のトラフィ
ックシェイパーを備えることは、ＡＴＭ装置の構成を複
雑にするだけでなく、事実上、３０００個ものトラフィ
ックシェーパーを単一のＬＳＩチップ上に実現すること
は困難である。

【００１４】上記したことからも明らかな通り、ＣＢＲ
方式のソフトウェア及びハードウェアをＡＢＲ方式に適
用することは、ソフトウェア及びハードウェアの両面に
おいて、実際上、困難である。

【００１５】本発明の目的は、ＡＢＲ方式に適用できる
ＡＴＭシステム用通信制御装置及びその制御方法を提供
することである。

【００１６】本発明の他の目的は、ＶＣ数の増加にも容
易に対処できるＡＴＭシステム用通信制御装置及びその
制御方法を提供することである。

【００１７】本発明の更に他の目的は、高速なソフトウ
ェアを必要としないＡＴＭシステム用通信制御装置及び
その制御方法を提供することである。

【００１８】本発明の他の目的は、ＡＢＲ方式だけでな
くＣＢＲ方式にも適用できるＡＴＭシステム用通信制御
装置及びその制御方法を提供することである。

【００１９】

【課題を解決するための手段】本発明の一態様によれ
ば、送出データを出力する送信部と、予め定められたデ
ータを受信、検出する受信部とを備え、前記送信部は、
前記予め定められたデータに基づいて、送出データの送
出タイミングを更新できるタイミング調整手段とを備
え、該タイミング調整手段から出力される送信タイミン
グにしたがって前記送出データを送信する通信制御装置
が得られる。

【００２０】更に、本発明によれば、タイミングカウン
ターと、送出データの送出タイミングとアドレスとを記
憶し、且つ、前記タイミングカウンターの出力と前記記
憶した送出タイミングとを比較し、一致した送出タイミ
ングに応じたアドレスを出力する連想メモリ部と、送出
データを記憶する記憶手段とを備え、前記連想メモリ部
から出力される前記アドレスに基づいて前記記憶手段に
対してデータアクセスする通信制御装置が得られる。

【００２１】また、本発明の他の態様では、線路にＡＴ
Ｍセルをバーチャルチャネル（ＶＣ）を通して送出する
ＡＴＭ通信制御装置において、各ＶＣに対応した送出デ
ータを記憶する第１の記憶手段と、前記送出データの送
出タイミングを記憶する第２の記憶手段と、タイミング
カウンターと、前記タイミングカウンターの出力と第２
の記憶手段の出力を比較する比較手段と、各ＶＣ毎に前
記送出データの送出間隔を記憶する第３の記憶手段と、
前記比較手段の出力により第３の記憶手段をアドレス指
定して読み出された出力と、送出タイミングとを加算す
る加算手段とを有し、前記比較手段の出力により第１の
記憶手段にデータアクセスするＡＴＭ通信制御装置が得
られる。

【００２２】本発明の別の態様によれば、ＡＴＭセルを
受信する受信部及びＡＴＭセル送信する送信部を備えた
ＡＴＭ装置において、前記受信部は、前記ＡＴＭセルの
内、予め定められた特定ＡＴＭセルの受信を検出する検
出手段と、当該特定ＡＴＭセルから該ＡＴＭ装置に割り
当てられたＶＣのタイミングを算出する算出手段とを有
し、他方、送信部は、ＶＣの送出時刻をカウント値によ
って指示するカウンターと、前記カウント値と前記コン
トロールメモリから読み出された前記送出時刻とから送
出されるＶＣを決定する決定手段と、決定されたＶＣを
用いてＡＴＭセルを送信する送信手段とを有しているＡ
ＴＭ装置が得られる。

【００２３】

【作用】本発明では、ＶＣのピークレートの変更に対応
して、連想メモリ等に記憶されたＶＣの送出タイミング
を適宜更新する一方、カウンターのカウンタ値と送出タ
イミングの一致を検出することにより、送出ＶＣを決定
している。したがって、ＶＣの数が増加すれば、連想メ
モリ等の容量を増すことによって対処することができ
る。

【００２４】

【実施例】図７を参照すると、本発明の適用されるＡＴ
Ｍネットワークは、複数のＡＴＭ端末１１と、ＡＴＭサ
ーバー１２とを備え、ＡＴＭ端末１１ａ〜１１ｅとＡＴ
Ｍサーバー１２との間には、複数のＡＴＭスイッチ１３
ａ〜１３ｃが設けられており、これらＡＴＭサーバー１
２とＡＴＭ端末１１との間、並びに、ＡＴＭ端末１１ａ
〜ｅ間は、相互に線路により接続されている。ここで、
各ＡＴＭ端末１１及びＡＴＭサーバー１２は、ＡＴＭア
ダプテーションレイヤのセル分解の機能及びＡＴＭレイ
ヤのセル多重の機能を有しているものとし、当該ＡＴＭ
端末１１及びＡＴＭサーバー１２に時分割的に割り当て
られるＶＣによりＡＴＭセルを順次送信でき、また、Ａ
ＴＭセルを受信できる。

【００２５】このことからも明らかな通り、各ＡＴＭ端
末１１及びＡＴＭサーバー１２には、ＡＴＭセルをＶＣ
により送受するための本発明に係る通信制御装置が備え
られている。

【００２６】本発明の理解を容易にするために、図８を
参照してＣＢＲ方式及びＡＢＲ方式について概略的に説
明しておく。図示された例では、ＶＣ１〜ＶＣ３に配置
されたセル（ここでは、ＡＴＭセル）が線路上に送出さ
れている。図示されているように、各ＶＣに配置された
ＡＴＭセルは、５バイトのヘッダーと、データを含む４
８バイトのペイロードとによって構成されており、固定
された長さを有している。この例の場合、ＶＣ１〜ＶＣ
３は、ＶＣ１〜ＶＣ３にそれぞれ定められたピークレー
ト値、即ち、ＴＰ１〜ＴＰ３毎にあらわれる。ピークレ
ート値ＴＰ１〜ＴＰ３は、各ＶＣ１〜３におけるＡＴＭ
セル間隔の最小値をあらわしている。

【００２７】このことは、図７に示されたＡＴＭネット
ワークにＡＴＭセルを送出するＡＴＭ端末１１ａ〜１１
ｅ、ＡＴＭサーバー１２等のトラフィックソースでは、
最低でも、各ＶＣ１〜３に定められたピークレート値だ
け間隔をあけて、ＡＴＭセルを送信するように、制御す
る必要があることを示している。

【００２８】ここで、ＣＢＲ方式は、データの転送中、
ピークレート値ＴＰ１〜ＴＰ３が各ＶＣ１〜ＶＣ３にお
いて一定となるように、ＡＴＭスイッチ１３側で制御す
る方式であり、他方、ＡＢＲ方式は、各ＶＣ１〜ＶＣ３
のピークレート値ＴＰ１〜ＴＰ３をデータの転送中、Ａ
ＴＭスイッチ１３の制御の下に、変化させることができ
る方式である。いずれの場合においても、ＡＴＭ端末と
ＡＴＭスイッチ、或いは、ＡＴＭサーバーとＡＴＭスイ
ッチとの間では、ネットワーク管理用のＲＭ（Ｒｅｓｏ
ｕｒｃｅＭａｎａｇｅｍｅｎｔ）セルが送受されてい
る。

【００２９】図１を参照すると、本発明の一実施例に係
る通信制御装置として動作するＡＴＭ装置が示されてい
る。図示されたＡＴＭ装置、即ち、通信制御装置は、Ａ
ＢＲ方式のＡＴＭネットワークに使用され、且つ、図７
のＡＴＭ端末又はＡＴＭサーバーとして使用されるもの
として説明する。

【００３０】図示されたＡＴＭ装置は、システムバス２
０を備え、このシステムバス２０には、送受信データを
格納するためのシステムメモリ２１、当該システム全体
を制御するホスト（ＣＰＵ）２２、及び後述するような
形式で、ＡＴＭネットワークとの間で送受信動作を行う
送受信制御部２５とが接続されている。この送受信制御
部２５とＡＴＭネットワークとの間には、ＡＴＭの物理
層の機能を有する物理（ＰＨＹ）デバイス２６が設けら
れており、且つ、送受信制御部２５には、後述する各種
制御データ及びテーブルを格納するコントロールメモリ
２７が接続されている。また、図示された送受信制御部
２５は、ＬＳＩチップによって構成することができる。

【００３１】具体的に説明すると、送受信制御部２５
は、ＰＨＹデバイス２６に接続された受信部２５０と、
本発明に係る送信部２５１とを有すると共に、ホストイ
ンターフェース／ＤＭＡコントローラー２５２、シーケ
ンサ２５３、及び、コントロールメモリインターフェー
ス２５４とを備えている。ここで、ホストインターフェ
ース／ＤＭＡコントローラー２５２は、当該送受信制御
部２５内に設けられたレジスタの読出／書込を制御する
と共に、システムメモリ２１に対する送受信データの読
出／書込動作を制御する。また、シーケンサ２５３は、
ホスト２２からのコマンドにしたがって、ホストインタ
ーフェース／ＤＭＡコントローラー２５２、及び、コン
トロールメモリインターフェース２５４を制御する。

【００３２】受信部２５０及び送信部２５１は、ホスト
インターフェース／ＤＭＡコントローラー２５２、及
び、コントロールメモリインターフェース２５４に接続
されており、これらを介して、送受信データを送受す
る。

【００３３】図２を参照すると、図１に示された受信部
２５０は、ホストインターフェース／ＤＭＡコントロー
ラー２５２を介して与えられるコマンドにしたがって、
受信部２５０の各部をシーケンシャルに制御する受信コ
ントローラ３０を備えている。また、図示された受信部
２５０は、受信ＰＨＹインタフェース３１、ＲＭ（Ｒｅ
ｓｏｕｒｃｅＭａｎａｇｅｍｅｎｔ）セル検出部３
２、受信ＦＩＦＯ（Ｆｉｒｓｔ−ｉｎＦｉｒｓｔ−ｏ
ｕｔｍｅｍｏｒｙ）３３、及び送出時刻算出部３４と
を備えると共に、受信用テーブル読出制御部３５及び受
信用テーブル書込制御部３６とを有している。これら受
信用テーブル読出制御部３５及び受信用テーブル書込制
御部３６は、コントロールインタフェース２５４（図
１）に接続されている。

【００３４】この内、受信ＰＨＹインタフェース３１
は、ＰＨＹデバイス２６（図１）から与えられる５３バ
イトのＡＴＭセルを５バイトのヘッダ部と、４８バイト
のペイロード部とを分離し、ヘッダ部をＲＭセル検出部
３２に送出する。ＲＭセル検出部３２は、ヘッダ部のフ
ォーマットから、ＲＭセルか否かを検出し、ＲＭセルで
あることが検出されると、そのペイロード部を送出時刻
算出部３４に出力する。他方、ＲＭセル検出部３２にお
いて、ＲＭセルでないことが検出されると、そのセルの
ペイロード部を受信ＦＩＦＯ３３に、順次、格納し、格
納されたペイロード部は、ＤＭＡ動作により、システム
メモリ２１（図１）に転送される。

【００３５】ＲＭセル検出部３２においてＲＭセルが検
出されると、ＲＭセルのペイロード部は送出時刻算出部
３４に送出され、ＲＭセル内のペイロード部に示された
レート情報及び現在の設定値を参照して、次にＡＴＭセ
ルを送出すべき時刻を算出する。したがって、ＲＭセル
は送出時刻、即ち、送出タイミングを算出するための制
御データとして働く。

【００３６】算出された時刻は、受信コントローラ３０
の制御の下に、受信用テーブル書込制御部３６及びコン
トロールメモリインタフェース２５４を介して、コント
ロールメモリ２７のテーブルに書き込まれる。

【００３７】一方、受信動作の際に必要なデータ等は、
コントロールメモリ２７のテーブルから必要に応じて、
受信用テーブル読出制御部３５を介して読み出され、受
信コントローラ３０に供給される。

【００３８】図３を参照して、図１に示された送信部２
５１の構成を更に詳細に説明する。図３に示されている
ように、送信部２５１も、受信部２５０と同様に、ホス
トインタフェース２５２及びコントロールインタフェー
ス２５４と接続されており、ＡＴＭセルをＰＨＹデバイ
スに送信する機能を有している。

【００３９】より具体的に述べると、図示された送信部
２５１は、ホストインターフェース２５２に接続された
送信コントローラ４０を備え、この送信コントローラ４
０により、送信部２５１の各部は後述するように制御さ
れる。また、送信部２５１には、送信ＦＩＦＯ４１、及
び、送信ＦＩＦＯ４１に接続された送信ＰＨＹインター
フェース４２とが備えられている。

【００４０】送信コントローラ４０の制御の下に、シス
テムメモリ２１（図１）からＤＭＡにより転送されたデ
ータによって構成されるセルペイロード部と、コントロ
ールメモリ２７（図１）からのデータによって構成され
るセルヘッダ部とにより、セルが形成され、各セルは送
信ＦＩＦＯ４１に、順次、且つ、一時的に格納される。
送信ＦＩＦＯ４１に格納された各セルは、送信ＰＨＹイ
ンタフェース４２を介して、ＰＨＹデバイス２６に５３
バイトのＡＴＭセルとして順次送出される。この場合、
ＲＭセルも他のＡＴＭセルと同様に、送信ＰＨＹインタ
フェース４２から送り出される。したがって、これら送
信ＦＩＦＯ４１及び送信ＰＨＹインタフェースは、ＡＴ
Ｍセル送信手段として動作している。

【００４１】送信コントローラ４０は、送信用テーブル
読出制御部４５及び送信用テーブル書込制御部４６とを
介して、コントロールメモリインタフェース２５４に接
続されている。これら送信用テーブル読出制御部４５及
び送信用テーブル書込制御部４６は、送信コントローラ
４０の制御の下に、コントロールメモリ２７のテーブル
に対してデータの読出及び書込を行う。

【００４２】図示された送信部２５１は、更に、本発明
に係るカウンタ５０及びＣＡＭ部（ＣｏｎｔｅｎｔＡ
ｄｄｒｅｓｓａｂｌｅＭｅｍｏｒｙ）、即ち、連想メ
モリ部５１を備え、これらカウンタ５０及びＣＡＭ部５
１は送信コントローラ４０に接続され、ＶＣの送信タイ
ミングを各ＶＣのピークレート値に応じて変化させるた
めの動作を行う。

【００４３】図４を参照すると、図３に示されたＣＡＭ
部５１の具体的な構成がカウンタ５０と共に示されてい
る。図４に示すように、ＣＡＭ部５１は、複数のセルア
レイを備えたＣＡＭセルアレイ部５１１、アドレスデコ
ーダ５１２、照合レジスタ５１３、プライオリティエン
コーダ５１４、検索／書込モード切換部５１５、及びセ
レクタ５１６とによって構成されている。ＣＡＭ部５１
は、ＣＡＭセルアレイ５１１内に記憶されたデータと、
検索パターンとして入力されるデータが一致した場合、
記憶されたデータのあるアドレスを出力する。

【００４４】本発明では、このことを利用して、ＣＡＭ
セルアレイ部５１１のセルアレイに、次に出力すべきＶ
Ｃの時刻値（Ｔ）を書き込んでおき、この時刻値がカウ
ンタ５０によって指示された値と一致した時、この時刻
値が記憶されているアドレスを次に送出すべきセルのＶ
Ｃとして決定することができる。

【００４５】より具体的に述べると、上記した動作を行
うために、送信コントローラ４０からは、ＣＡＭセルア
レイ部５１１を検索モードにするか、書込モードにする
かをあらわすモード切換信号が検索／書込モード切換部
５１５に与えられる。モード切換信号を受けると、検索
／書込モード切換部５１５はセレクタ５１６に選択信号
を送出し、検索モードの際には、カウンタ５０のカウン
タ値を選択し、書込モードの際には、送信コントローラ
４０からの出力、即ち、次のＶＣの送出タイミングをあ
らわす時刻値（Ｔｐ＋Ｔｓ）を選択する。

【００４６】また、ＣＡＭ部５１のアドレスデコーダ５
１２には、書込アドレス、または、読出アドレスが送信
コントローラ４０から供給される。ここで、書込アドレ
ス、読出アドレスとして、各セルアレイに対応したＶＣ
番号が与えられる。

【００４７】書込モードでは、書込アドレスで指定され
たセルアレイに、次のＶＣの送出タイミングをあらわす
時刻値が書き込まれる。他方、検索モードでは、カウン
タ５０のカウンタ値と、セルアレイの時刻値とが比較さ
れ、一致したセルアレイのアドレスが出力される。この
例の場合、各セルアレイに対応した格納位置を備えた照
合レジスタ５１３が設けられており、一致したセルアレ
イの格納位置には、論理”１”が記憶され、不一致のセ
ルアレイの格納位置には、論理”０”が記憶される。

【００４８】上記した構成では、複数のセルアレイにお
いて、カウンタ値と次の時刻値との一致が同時に検出さ
れることもある。このことを考慮して、図示された例で
は、プライオリティエンコーダ５１４を設け、優先度の
高いＶＣをあらわす番号から順次、送出されるように構
成されている。

【００４９】次に、図５及び図６を参照して、図１〜図
４に示された送受信制御部２５、コントロールメモリ２
７のＡＴＭセルの送出動作を説明する。まず、コントロ
ールメモリ２７には、図６に示すような構成を有するテ
ーブルが格納されている。図６からも明らかな通り、各
ＶＣ単位に、ピークレート（Ｔｐ）、現在のＣＡＭ設定
値（Ｔｓ）、送出ＡＴＭセル数Ｎ、当該ＡＴＭセルが送
出されたか否かを示すｃｅｌｌｓｅｎｔフラグ、セル
ヘッダ部、及び、ＲＭセルペイロード部が記憶されてい
る。

【００５０】ここで、初期状態においては、図５に示さ
れているように、Ｔｐ、及び、Ｔｓとして、初期値が設
定され、且つ、Ｎ＝０、ｃｅｌｌｓｅｎｔフラグ＝０
に設定されており、また、カウンタ５０のカウンタ値
（ｃｏｕｎｔ）は、０となっている。

【００５１】この状態で、ホスト２２（図１）からコマ
ンドによりＡＴＭセルの送出動作が起動されると、送受
信制御部２５では、ホストインタフェース２５２を介し
て、送信部２５１が動作する。送信部２５１では、送信
コントローラ４０の制御の下に、送信用テーブル読出制
御部４５が動作し、コントロールメモリインタフェース
２５４を介して、コントロールメモリ２７のテーブルに
アクセスする。

【００５２】この場合、図５のステップＳ１に示すよう
に、テーブルから当該端末に割り当てられた領域からＴ
ｓ、Ｔｐ、Ｎ、及び、ｃｅｌｌｓｅｎｔフラグが読み
出され、これらＴｓ、Ｔｐ、Ｎ、及び、ｃｅｌｌｓｅ
ｎｔフラグは、送信用テーブル読出制御部４５で受信さ
れる。このように、送信用テーブル読出制御部４５は、
コントロールメモリ２７内のテーブルから、Ｔｓ、Ｔ
ｐ、Ｎ、及び、ｃｅｌｌｓｅｎｔフラグ等のデータを読
み出す動作を行う。

【００５３】読み出されたＴｓ、Ｔｐ、Ｎ、及び、ｃｅ
ｌｌｓｅｎｔフラグは、送信コントローラ４０に送ら
れ、送信コントローラ４０では、まず、ステップＳ２に
示されているように、ｃｅｌｌｓｅｎｔフラグが０か
否かを判定する。判定の結果、このフラグが０の時に
は、ＣＡＭ設定値、即ち、初期値Ｔｓを送出時刻Ｔとし
て設定する（ステップＳ３）。次に、送信コントローラ
４０（図３）では、ステップＳ４に示すように、ＣＡＭ
部５１に対して送出時刻Ｔを書き込む動作を行う。この
場合、送信コントローラ４０は検索／書込モード切換部
５１５に対してモード切換信号を送出して書込モードと
し、且つ、ＶＣに対応した書込アドレスをアドレスデコ
ーダ５１２を介して、ＣＡＭアレイ部５１１に送出す
る。この結果、ＶＣに対応したＣＡＭアレイには、初期
値Ｔｓがセレクタ５１６を介して次の送出時刻Ｔとして
書き込まれる。

【００５４】このようにして、送出時刻ＴがＣＡＭアレ
イに記憶されると、送信コントローラ４０は、セレクタ
５１６を検索／書込モード切換部５１５を介して、検索
モードにすると共に、カウンタ５０に起動信号を送出し
て、カウンタ値のインクリメントを開始させる（ステッ
プＳ５）。

【００５５】以後、ＣＡＭ部５１では、後述するような
動作により、送出時刻Ｔに送出されるべきＶＣを決定す
る。

【００５６】一方、ステップＳ２において、コントロー
ルメモリ２７のテーブルから読み出されたｃｅｌｌｓ
ｅｎｔフラグが０でない場合、即ち、ＡＴＭセルが既に
送信されている場合、送信コントローラ４０は、読み出
されたＡＴＭセルの数ＮがＲＭセルを送信するのに必要
な数Ｎｒｍに達したか否かを判定する（ステップＳ
６）。

【００５７】判定の結果、送出ＡＴＭセルの数がＮｒｍ
に達していない場合、受信部２５０（図２）の受信コン
トローラ３０の制御の下に、受信用読出制御部３５がコ
ントロールメモリ２７のテーブルからピークレートＴｐ
及び現在のＣＡＭ設定値Ｔｓを読み出し、送出時刻算出
部３４に送出する。送出時刻算出部３４では、読み出さ
れたＴｐ及びＴｓを受け、両者を加算して、加算結果を
現在のＣＡＭ設定値Ｔｓとし、受信用テーブル書込制御
部３６を制御して、テーブルの現在のＣＡＭ設定値Ｔｓ
に割り当てられた領域に書き込む（ステップＳ７）。こ
のことからも明らかな通り、ピークレートＴｐは、受信
部２５０の制御の下に、テーブルに書き込まれ、且つ、
読み出される。他方、現在のＣＡＭ設定値Ｔｓは、受信
部２５０の制御の下に書き込まれるが、後述するよう
に、送信部２５１（図３）の制御の下に読み出される。

【００５８】テーブル内に、加算結果によってあらわさ
れる現在のＣＡＭ設定値Ｔｓが、受信部２５０の制御に
より書き込まれると、送信コントローラ４０は、ＣＡＭ
部５１を書込モードにすると共に、当該ＶＣに対応する
書込アドレスをＣＡＭ部５１に送出する。この状態で、
送信コントローラ４０は、送信用読出制御部４５（図
３）を動作させて、テーブルに格納された上記加算結果
によってあらわされる現在のＣＡＭ設定値Ｔｓを次のＡ
ＴＭ送出時刻Ｔとして読み出した後、ＣＡＭ部５１にこ
の設定値Ｔｓを出力する。ＣＡＭ部５１では、セレクタ
５１６において、現在のＣＡＭ設定値Ｔｓが選択され
て、ＶＣに対応するＣＡＭアレイに次の送出時刻Ｔとし
て書込、記憶される（ステップＳ８）。

【００５９】以下、ＣＡＭ部５１は、ステップＳ５に続
く動作と同じ動作を行う。この場合、セレクタ５１６
は、検索／書込モード切換部５１５により、順次、イン
クリメントされるカウンタ５０のカウント値を選択する
検索モード状態におかれている。この状態で、ＣＡＭ部
５１内部において、各カウント値毎に、ＣＡＭアレイ部
５１１の内容（次の送出時刻Ｔ）とカウント値と比較さ
れる（ステップＳ９）。

【００６０】この比較動作の結果、両者の一致が検出さ
れると、一致をあらわす論理”１”が図４の照合レジス
タ５１３に格納され、他方、不一致の場合には、論理”
０”が照合レジスタ５１３に格納される。

【００６１】照合レジスタ５１３に格納された一致（即
ち、論理”１”）の数が１を越えているか否かが、プラ
イオリティエンコーダ５１４で判定され（ステップＳ１
０）、一致の数が１つだけの場合には、当該一致の検出
されたＣＡＭアレイのアドレスが送出ＶＣとして決定さ
れる（ステップＳ１１）。一方、ステップＳ１１におい
て、一致の数が１を越えていることが検出されると、プ
ライオリティエンコーダ５１４は複数のＶＣについて優
先制御を行い、優先度の高いＶＣを送出ＶＣとして決定
する（ステップＳ１２）。

【００６２】一方、送信コントローラ４０は、送出ＶＣ
の決定後、ｃｅｌｌｓｅｎｔフラグを１にすると共
に、送信したセル数Ｎの値を（Ｎ＋１）にして、送信用
テーブル書込制御部４６を介して、コントロールメモリ
２７のテーブルに書き込む（ステップＳ１３）。ステッ
プＳ６〜Ｓ１３の動作は、送出ＡＴＭセル数ＮがＮｒｍ
に等しくなるまで続けられる。

【００６３】尚、決定された送出ＶＣは送信コントロー
ラ４０に送られ、送出ＶＣのタイミングに基づいてヘッ
ダ部及びペイロード部が位置付けられ、ＡＴＭセルが形
成された後、送信ＦＩＦＯ４１及び送信ＰＨＹインタフ
ェース４２を介して、ＰＨＹデバイス２６（図１）に送
信される。

【００６４】ここで、ステップＳ６において、送出ＡＴ
Ｍセル数ＮがＮｒｍに等しくなったことが検出された場
合について説明する。この場合、送信コントローラ４０
は、ＲＭセルを送信ＦＩＦＯ４１、送信ＰＨＹインタフ
ェース４２を介して、ＰＨＹデバイス２６に送信するす
る一方、コントロールメモリ２７内のテーブルの送出Ａ
ＴＭセル数Ｎを０にする（ステップＳ１４）。この後、
ＡＴＭネットワーク側からＲＭセルが受信部２５０（図
２）に受信されない限り、送信部２５１は上記したステ
ップＳ１〜Ｓ１３の動作を繰り返し行う。

【００６５】このため、図２に示された受信部２５０の
ＲＭセル検出部３２では、図５のステップＳ１５に示す
ように、ＲＭセルの受信の有無を常時、監視している。
監視の結果、受信部２５０に、ＰＨＹデバイス２６を介
して、ＡＴＭネットワークからＲＭセルが受信されたこ
とがＲＭセル検出部３２によって検出された場合には、
ＲＭセルにおいて、輻輳等によるピークレートＴｐの変
更が指示されているか否かが、受信コントローラ３０で
判定される（ステップＳ１６）。ピークレートＴｐの変
更がない限り、ステップＳ１５及びＳ１６は、受信部２
５０内で、繰り返し行われる。

【００６６】一方、受信ＰＨＹインターフェース３１を
介して受信されたＲＭセルにおいて、ピークレートＴｐ
の変更が指示されていることが、受信コントローラ３０
によって検出されると、受信コントローラ３０は受信用
テーブル書込制御部３６を介してメモリコントローラ２
７に格納されたテーブルのピークレートＴｐを受信した
ピークレートＴｐに更新する（ステップＳ１７）。図示
された例の場合、ステップＳ７で示されているように、
受信されたピークレートＴｐはＲＭセル検出部３２から
送出時刻算出部３４に送られ、この送出時刻算出部３４
により、テーブルに格納されている現在のＣＡＭ設定値
Ｔｓとの加算が行われ、加算結果が受信用テーブル書込
制御部３６を介して、再度、テーブルに書き込まれる。
上記した現在のＣＡＭ設定値Ｔｓは、コントロールメモ
リ２７から受信用テーブル読出制御部３５を介して受信
コントローラ３０に供給される。

【００６７】ここで、初期状態において、ピークレート
Ｔｐが２で、現在のＣＡＭ設定値Ｔｓが３に設定されて
いる場合、ステップＳ４におけるＣＡＭ部５１に対する
書込値は３であるが、ｃｅｌｌｓｅｎｔフラグが１と
なった後では、ＣＡＭ部５１に対するステップＳ８にお
ける書込値は、ピークレートＴｐと設定値Ｔｓとの加算
値である５となる。また、次の書込値はピークレートＴ
ｐに変更がない限り、５と２の加算値、即ち、７とな
る。

【００６８】以上述べたようにして、ＶＣの送出時刻を
順次決定することができる。また、ピークレートＴｐが
変更された場合には、ピークレートの変更値に応じて、
ＶＣの送出時刻を適応的に変化させることができる。

【００６９】上に述べた実施例では、ＣＡＭアレイを使
用した場合について説明したが、複数の比較器と通常の
メモリとの組み合わせによっても同様な動作を行うこと
ができる。更に、ＡＢＲ方式に適用した場合についての
み説明したが、本発明はＣＢＲ方式にも適用できること
は言うまでもない。

【００７０】図示された例では、ＡＴＭ端末、或いは、
ＡＴＭサーバーの場合についてのみ説明したが、図１に
示された送受信部２５はＬＡＮに接続された端末であっ
ても良い。

【００７１】

【発明の効果】本発明では、図１に示された送受信部２
５、更に、必要ならばコントロールメモリ２７をも含め
てＬＳＩチップによって構成できるため、ハードウェア
において非常にコンパクトに構成できると共に、ＶＣの
増加に対してメモリ容量を増加させるだけで対処できる
という利点がある。また、ソフトウェアスイッチを必要
としないため、高速でセル送出速度を可変できるという
利点もある。

【００７２】更に、ＣＡＭアレイを使用した場合には、
ハードウェア量を更に減少させることができ、また、同
時に複数のＶＣが一致した場合においても、優先制御を
行うことで、容易に対処できる。

【図面の簡単な説明】

【図１】本発明の一実施例に係るＡＴＭ装置を説明する
ためのブロック図である。

【図２】図１に示されたＡＴＭ装置の受信部を具体的に
説明するためのブロック図である。

【図３】図１に示されたＡＴＭ装置の送信部を具体的に
説明するためのブロック図である。

【図４】図３に示されたＣＡＭ部を具体的に説明するた
めのブロック図である。

【図５】図示されたＡＴＭ装置の動作を説明するための
フローチャートである。

【図６】図１に示されているコントロールメモリに格納
されるテーブルを説明する図である。

【図７】本発明を適用できるＡＴＭネットワークシステ
ムの一例を説明するためのブロック図である。

【図８】図７において使用されるＶＣを説明するための
図である。

【符号の説明】

２１システムメモリ２２ホスト２５送受信制御部２６ＰＨＹデバイス２７コントロールメモリ２５０受信部２５１送信部３０受信コントローラ３２ＲＭセル検出部３４送出時刻算出部３５受信用テーブル読出制御部３６受信用テーブル書込制御部４０送信コントローラ４５送信用テーブル読出制御部４６送信用テーブル書込制御部５０カウンタ５１ＣＡＭ部５１１ＣＡＭアレイ部５１２アドレスデコーダ５１３照合レジスタ５１４プライオリティエンコーダ５１５検索／書込モード切換部５１６セレクタ

Claims

【特許請求の範囲】

【請求項１】送出データを出力する送信部と、予め定
められたデータを受信、検出する受信部とを備え、前記
送信部は、前記予め定められたデータに基づいて、送出
データの送出タイミングを更新できるタイミング調整手
段とを備え、該タイミング調整手段から出力される送信
タイミングにしたがって前記送出データを送信すること
を特徴とする通信制御装置。
【請求項２】タイミングカウンターと、送出データの
送出タイミングとアドレスとを記憶し、且つ、前記タイ
ミングカウンターの出力と前記記憶した送出タイミング
とを比較し、一致した送出タイミングに応じたアドレス
を出力する連想メモリ部と、送出データを記憶する記憶
手段とを備え、前記連想メモリ部から出力される前記ア
ドレスに基づいて前記記憶手段に対してデータアクセス
することを特徴とする通信制御装置。
【請求項３】送出データを記憶する第１の記憶手段
と、データの送出タイミングを記憶する第２の記憶手段
と、タイミングカウンターと、前記タイミングカウンン
ターの出力と第２の記憶手段の出力を比較する比較手段
と、データの送出間隔を記憶する第３の記憶手段と、前
記比較手段の出力により第３の記憶手段から読み出され
た出力と、送出タイミングとを加算する加算手段と、前
記比較手段の出力により第１の記憶手段にデータアクセ
スすることを特徴とする通信制御装置。
【請求項４】線路にＡＴＭセルをバーチャルチャネル
（ＶＣ）を通して送出するＡＴＭ通信制御装置におい
て、各ＶＣに対応した送出データを記憶する第１の記憶
手段と、前記送出データの送出タイミングを記憶する第
２の記憶手段と、タイミングカウンターと、前記タイミ
ングカウンターの出力と第２の記憶手段の出力を比較す
る比較手段と、各ＶＣ毎に前記送出データの送出間隔を
記憶する第３の記憶手段と、前記比較手段の出力により
第３の記憶手段をアドレス指定して読み出された出力
と、送出タイミングとを加算する加算手段とを有し、前
記比較手段の出力により第１の記憶手段にデータアクセ
スすることを特徴とするＡＴＭ通信制御装置。
【請求項５】前記比較手段において、複数の出力につ
いて比較一致がとれた場合、当該複数の出力を優先順位
にしたがって、単一の出力を選択して出力するプライオ
リティエンコーダを備え、当該プライオリティエンコー
ダの出力により第１の記憶手段にデータアクセスするこ
とを特徴とする請求項４記載のＡＴＭ通信制御装置。
【請求項６】ＡＴＭセルをＶＣを介して、線路に送出
するＡＴＭ通信制御装置において、ＶＣ毎に送出データ
を記憶する第１の記憶手段と、ＶＣ毎に前記送出データ
の送出タイミングを記憶する第２の記憶手段と、タイミ
ングカウンターと、前記タイミングカウンターの出力と
第２の記憶手段の出力を比較する比較手段と、ＶＣ毎に
前記送出データの送出間隔を記憶する第３の記憶手段
と、ＶＣ毎に第１の記憶手段のアドレスを記憶する第４
の記憶手段と、前記比較手段の出力により第３の記憶手
段をアドレス指定して読み出された出力と送出タイミン
グとを加算する加算手段とを有し、前記比較手段の出力
により第４の記憶手段をアドレス指定して読み出された
出力により第１の記憶手段のデータを読み出してＡＴＭ
セルとして、線路へ送出することを特徴とするＡＴＭ通
信制御装置。
【請求項７】タイミングを順次カウントするステップ
と、データの送出タイミングを連想メモリに記憶するス
テップと、カウントされたタイミングと記憶された送出
タイミングとを比較するステップと、比較の結果、一致
したタイミングが複数存在する場合、複数のタイミング
の中から優先順位にしたがって選択されたタイミングに
対応するアドレスを前記連想メモリから出力するステッ
プと、前記連想メモリから出力される前記アドレスに基
づいて、送出データを記憶した記憶手段にデータアクセ
スするステップとを有することを特徴とする通信制御方
法。
【請求項８】タイミングカウンターの値とデータの送
出タイミングの値を比較するステップと、前記比較結果
に応じて記憶手段にデータアクセスするステップと、デ
ータの送出タイミングとデータの送出間隔とを加算する
ステップと、前記加算結果を次のデータの送出タイミン
グとするステップとを有し、前記比較結果により比較一
致がとれた出力が複数検出された場合、複数の出力を優
先順位にしたがって選択して出力するステップと、前記
選択された出力により記憶手段にデータアクセスするス
テップを有することを特徴とする通信制御方法。
【請求項９】タイミングカウンターの値とデータの送
出タイミングの値を比較するステップと、前記比較結果
に応じて記憶手段の中の対応するＶＣの領域よりデータ
を読み出してＡＴＭセルとして線路へ出力するステップ
と、データの送出タイミングとデータの送出間隔とを演
算するステップと、前記演算結果を次のデータの送出タ
イミングとするステップとを有することを特徴とするＡ
ＴＭ通信制御方法。
【請求項１０】前記比較結果により比較一致がとれた
出力が複数検出された場合、複数の出力を優先順位にし
たがって選択して出力するステップと、前記選択された
出力により記憶手段の中の対応するＶＣの領域よりデー
タを読み出してＡＴＭセルとして線路へ出力するステッ
プとを有することを特徴とする請求項９記載の通信制御
方法。
【請求項１１】ＡＴＭセルを受信する受信部を備えた
ＡＴＭ装置において、前記受信部は、前記ＡＴＭセルの
内、予め定められた特定ＡＴＭセルの受信を検出する検
出手段と、当該特定ＡＴＭセルから該ＡＴＭ装置に割り
当てられたＶＣのタイミングを算出する算出手段とを有
することを特徴とするＡＴＭ装置。
【請求項１２】前記特定ＡＴＭセルはＲＭ（Ｒｅｓｏ
ｕｒｃｅＭａｎａｇｅｍｅｎｔ）セルであることを特
徴とする請求項１１記載のＡＴＭ装置。
【請求項１３】前記ＲＭセルには、前記ＶＣのピーク
レート値が設定されており、前記算出手段は、当該ＶＣ
の現在の送出時刻と前記ピークレート値とを加算するこ
とによって次のＶＣのタイミングを算出することを特徴
とする請求項１２記載のＡＴＭ装置。
【請求項１４】前記ピークレート値、前記ＶＣの現在
の送出時刻、及び、算出された次のＶＣのタイミングを
記憶するコントロールメモリを有していることを特徴と
する請求項１３記載のＡＴＭ装置。
【請求項１５】前記ＡＴＭ装置は、更に、ＡＴＭセル
をＶＣにより送出する送信部を備え、該送信部は、ＶＣ
の送出時刻をカウント値によって指示するカウンター
と、前記カウント値と前記コントロールメモリから読み
出された前記送出時刻とから送出されるＶＣを決定する
決定手段と、決定されたＶＣを用いてＡＴＭセルを送信
する送信手段とを有していることを特徴とする請求項１
４記載のＡＴＭ装置。
【請求項１６】前記決定手段は、ＶＣに対応したアド
レスを有すると共に、前記送出時刻を各ＶＣ対応に記憶
し、前記カウント値と記憶された送出時刻とが一致した
場合、対応するＶＣを出力する連想メモリを有している
ことを特徴とする請求項１５記載のＡＴＭ装置。
【請求項１７】前記決定手段は、更に、カウント値と
記憶された送出時刻との一致が複数個検出された場合、
優先制御を行うプライオリティエンコーダを備えている
ことを特徴とする請求項１６記載のＡＴＭ装置。
【請求項１８】前記決定手段は、カウント値と前記コ
ントロールメモリから読み出された送出時刻とを比較す
る比較手段と、該比較手段によって一致が検出されたＶ
Ｃを記憶する記憶手段とを有していることを特徴とする
請求項１５記載のＡＴＭ装置。
【請求項１９】前記受信部及び前記送信部は半導体集
積回路チップによって形成されていることを特徴とする
請求項１５記載のＡＴＭ装置。