JPH08242001A - Production of thin-film transistor - Google Patents
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、特性を改善した薄膜ト
ランジスタ（ＴＦＴ）の製造方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a thin film transistor (TFT) having improved characteristics.
【０００２】[0002]
【従来の技術】液晶を用いた表示素子としては、テレビ
表示やグラフィックディスプレイなどを指向した大容
量、高密度化の点から、たとえばラビングによる配向処
理がそれぞれ施された２枚の基板を、配向方向が互いに
９０°をなすように平行に対向配置し、これら平行配置
した基板間に、ネマチックタイプの液晶組成物を挟持さ
せた構成の、いわゆるツイステッドネマチック（ＴＮ）
型の、アクティブマトリクス型液晶表示装置が注目され
ている。2. Description of the Related Art As a display element using a liquid crystal, two substrates, each of which has been subjected to an alignment treatment by rubbing, are aligned in order to achieve a large capacity and a high density for a television display or a graphic display. A so-called twisted nematic (TN) having a configuration in which nematic liquid crystal compositions are sandwiched between substrates arranged in parallel so as to form directions of 90 ° with each other.
Type active matrix liquid crystal display devices have been attracting attention.
【０００３】このアクティブマトリクス型液晶表示装置
では、クロストークのない高コントラスト表示が行ない
得るように、各画素の駆動および制御を半導体スイッチ
で行なう方式が採られている。そして、この半導体スイ
ッチとしては透過型の表示が可能であり、また大面積化
も容易であるなどの理由から、透明絶縁基板上に形成、
配置した非晶質シリコン（ａ−Ｓｉ）系の薄膜トランジ
スタ（ＴＦＴ）が用いられている。さらに、この非晶質
シリコン系の薄膜トランジスタは、活性層である非晶質
シリコン層を挟んで下層にゲート電極、上層にソース・
ドレイン電極を配置した逆スタガード構造を採っている
場合が多い。This active matrix type liquid crystal display device employs a system in which each pixel is driven and controlled by a semiconductor switch so that high contrast display without crosstalk can be performed. As the semiconductor switch, a transmissive display is possible, and since it is easy to increase the area, it is formed on a transparent insulating substrate,
Arranged amorphous silicon (a-Si) based thin film transistors (TFTs) are used. Further, this amorphous silicon-based thin film transistor has a gate electrode in the lower layer and a source / electrode in the upper layer with an amorphous silicon layer as an active layer interposed therebetween.
In many cases, an inverted staggered structure in which a drain electrode is arranged is adopted.
【０００４】しかしながら、この逆スタガード構造は良
好な薄膜トランジスタ特性を得やすい反面、下層にゲー
ト電極を位置する構成であるため、ゲート電極に接続す
るゲート配線の抵抗を低くすることが困難である。その
理由の一つとしてはゲート電極に接続するゲート配線の
膜厚を厚くできないこと、他には低抵抗金属であるアル
ミニウム（Ａｌ）が酸に弱い、あるいは、熱でヒロック
を起こすことなどから工程上に工夫を要することが挙げ
られる。そして、液晶表示装置への応用を考えると薄膜
トランジスタの構成要素で最も低抵抗化の要求されるも
のはゲート電極へのゲート配線であり、液晶表示装置が
大型化するほど深刻になる。However, while this inverted staggered structure is easy to obtain good thin film transistor characteristics, it is difficult to reduce the resistance of the gate wiring connected to the gate electrode because the gate electrode is located in the lower layer. One of the reasons is that the thickness of the gate wiring connected to the gate electrode cannot be increased, and aluminum (Al), which is a low resistance metal, is weak against acid or causes hillocks due to heat. There are some things that need to be devised above. In consideration of application to a liquid crystal display device, the component of the thin film transistor that requires the lowest resistance is the gate wiring to the gate electrode, which becomes more serious as the liquid crystal display device becomes larger.
【０００５】一方、生産性の面ではコストを下げるため
にパターニングのマスク数を減らしたいが、逆スタガー
ド構造では６枚以上必要とする場合が多く、大幅なマス
ク数削減は困難である。On the other hand, in terms of productivity, it is desired to reduce the number of patterning masks in order to reduce the cost, but in the case of the inverted staggered structure, it is often necessary to have six or more masks, and it is difficult to significantly reduce the number of masks.
【０００６】[0006]
【発明が解決しようとする課題】これに対して、活性層
である非晶質シリコン層を挟んで上層にゲート電極、下
層にソース電極およびドレイン電極を配置した順スタガ
ード（正スタガード）構造が考えられる。On the other hand, a forward staggered (positive staggered) structure in which a gate electrode is arranged in an upper layer and a source electrode and a drain electrode are arranged in a lower layer with an amorphous silicon layer as an active layer interposed therebetween is considered. To be
【０００７】この順スタガード構造の薄膜トランジスタ
の構成を図３を参照して説明する。The structure of the thin film transistor having the forward staggered structure will be described with reference to FIG.
【０００８】図３に示すように、ガラス基板１上にソー
ス電極２およびドレイン電極３を形成し、次いで、これ
らソース電極２およびドレイン電極３上にｎ型非晶質シ
リコン（ｎ+ ａ−Ｓｉ）層４を成膜して、これらソース
電極２およびドレイン電極３を覆うような形状に加工す
る。さらに、非晶質シリコン（ａ−Ｓｉ）層５、ゲート
絶縁膜６およびゲート電極７を順次積層して所定の形状
に加工する。As shown in FIG. 3, a source electrode 2 and a drain electrode 3 are formed on a glass substrate 1, and then n-type amorphous silicon (n + a-Si) is formed on the source electrode 2 and the drain electrode 3. ) Layer 4 is formed and processed into a shape that covers the source electrode 2 and the drain electrode 3. Further, the amorphous silicon (a-Si) layer 5, the gate insulating film 6, and the gate electrode 7 are sequentially laminated and processed into a predetermined shape.
【０００９】そして、このようにゲート電極７を上に配
置するトップゲート型では、ゲート電極７の厚膜化とア
ルミニウム（Ａｌ）の使用が容易であり、また、究極的
にはマスク数を２枚にまで減らすことも可能である。In the top gate type in which the gate electrode 7 is arranged above, it is easy to increase the thickness of the gate electrode 7 and use aluminum (Al), and finally, the number of masks is 2 It is also possible to reduce the number to one.
【００１０】しかしながら、従来はこの順スタガード構
造も、ソース電極２およびドレイン電極３上に形成した
ｎ型非晶質シリコン層４と活性層である非晶質シリコン
層５とのオーミック接触が困難であり、薄型トランジス
タに十分なオン電流がとれない。However, in the conventional staggered structure, however, ohmic contact between the n-type amorphous silicon layer 4 formed on the source electrode 2 and the drain electrode 3 and the amorphous silicon layer 5 which is the active layer is difficult. There is not enough on-current for thin transistors.
【００１１】また、非晶質シリコン層５の形成前にＰＨ
3 のプラズマ処理を行なうなどのアイデアもあるが、連
続して形成する非晶質シリコン層５にりん（Ｐ）の汚染
による悪影響をおよぼす。Before forming the amorphous silicon layer 5, PH
Although there is an idea of performing the plasma treatment of 3 , the amorphous silicon layer 5 formed continuously has a bad influence due to the contamination of phosphorus (P).
【００１２】さらに、エッチストッパ型の逆スタガード
薄膜トランジスタでは、チャネル長を規定するチャネル
保護膜をゲート電極をマスクとした裏面露光によってゲ
ート電極に自己整合させることができるので、ゲート・
ソース間、ゲート・ドレイン間の寄生容量を小さくでき
るが、図３に示した順スタガード薄膜トランジスタは、
ソース電極およびドレイン電極とゲート電極との重なり
が大きく、寄生容量が大きくなるなどの問題を有してい
る。Further, in the etch stopper type inverted staggered thin film transistor, the channel protective film that defines the channel length can be self-aligned with the gate electrode by backside exposure using the gate electrode as a mask.
Although the parasitic capacitance between the source and the gate / drain can be reduced, the forward staggered thin film transistor shown in FIG.
There is a problem that the source electrode, the drain electrode, and the gate electrode are largely overlapped with each other, and the parasitic capacitance is increased.
【００１３】本発明は、上記問題点に鑑みなされたもの
で、特性を向上させたトップゲート型の薄膜トランジス
タの製造方法を提供することを目的としている。The present invention has been made in view of the above problems, and an object of the present invention is to provide a method of manufacturing a top gate type thin film transistor having improved characteristics.
【００１４】[0014]
【課題を解決するための手段】請求項１記載の薄膜トラ
ンジスタの製造方法は、非晶質シリコン層およびゲート
絶縁膜の積層膜を形成する工程と、この積層膜上に金属
のゲート電極を形成する工程と、このゲート電極をマス
クとして非晶質シリコン層に不純物イオンをドーピング
する工程と、前記ゲート電極をマスクとしたレーザー照
射によって非晶質シリコン層を結晶化して低抵抗多結晶
シリコンからなるソース領域およびドレイン領域を形成
する工程とを備えるものである。According to a first aspect of the present invention, there is provided a method of manufacturing a thin film transistor, wherein a step of forming a laminated film of an amorphous silicon layer and a gate insulating film and a metal gate electrode is formed on the laminated film. A step of doping the amorphous silicon layer with impurity ions using the gate electrode as a mask, and a source made of low-resistance polycrystalline silicon by crystallizing the amorphous silicon layer by laser irradiation using the gate electrode as a mask. Forming a region and a drain region.
【００１５】請求項２記載の薄膜トランジスタの製造方
法は、絶縁性基板上にソース電極およびドレイン電極を
形成する工程と、これらソース電極およびドレイン電極
を覆うように非晶質シリコン層およびゲート絶縁膜の積
層膜を形成する工程と、この積層膜上に金属のゲート電
極を形成する工程と、このゲート電極と同一パターンに
前記ゲート絶縁膜をエッチング加工する工程と、前記ゲ
ート電極をマスクとした前記非晶質シリコン層に不純物
イオンをドーピングする工程と、前記ゲート電極をマス
クとしたレーザー照射によって非晶質シリコン層を結晶
化して低抵抗多結晶シリコンからなるソース領域および
ドレイン領域を形成する工程とを備え、前記ソース電極
とドレイン電極との間隔は、ゲート電極の幅よりも広い
ものである。According to a second aspect of the present invention, there is provided a method of manufacturing a thin film transistor, wherein a source electrode and a drain electrode are formed on an insulating substrate, and an amorphous silicon layer and a gate insulating film are formed so as to cover the source electrode and the drain electrode. Forming a laminated film; forming a metal gate electrode on the laminated film; etching the gate insulating film in the same pattern as the gate electrode; A step of doping the crystalline silicon layer with impurity ions, and a step of crystallizing the amorphous silicon layer by laser irradiation using the gate electrode as a mask to form a source region and a drain region made of low resistance polycrystalline silicon. The distance between the source electrode and the drain electrode is wider than the width of the gate electrode.
【００１６】請求項３記載の薄膜トランジスタの製造方
法は、請求項２記載の薄膜トランジスタの製造方法にお
いて、ソース電極およびドレイン電極は、透明導電膜お
よび金属膜の積層であるものである。A method of manufacturing a thin film transistor according to a third aspect is the method of manufacturing a thin film transistor according to the second aspect, wherein the source electrode and the drain electrode are laminated layers of a transparent conductive film and a metal film.
【００１７】請求項４記載の薄膜トランジスタの製造方
法は、請求項３記載の薄膜トランジスタの製造方法にお
いて、ソース電極およびドレイン電極を形成する金属膜
は、Ｗ、Ｔｉ、Ｍｏ、Ｔａ、Ｃｒ、Ｎｂ、Ａｇ、また
は、これらを用いた合金であるものである。The method of manufacturing a thin film transistor according to claim 4 is the method of manufacturing a thin film transistor according to claim 3, wherein the metal film forming the source electrode and the drain electrode is W, Ti, Mo, Ta, Cr, Nb, Ag. , Or an alloy using these.
【００１８】請求項５記載の薄膜トランジスタの製造方
法は、請求項２記載の薄膜トランジスタの製造方法にお
いて、不純物イオンのドーピングは、ＰＨ3 を主成分と
する原料ガスを用いた非質量分離のイオンドーピングで
あるものである。The method of manufacturing a thin film transistor according to claim 5 is the method of manufacturing a thin film transistor according to claim 2, wherein the doping of the impurity ions is ion doping of non-mass separation using a source gas containing PH 3 as a main component. There is something.
【００１９】請求項６記載の薄膜トランジスタの製造方
法は、請求項２記載の薄膜トランジスタの製造方法にお
いて、ゲート電極は、Ａｌ、Ａｌを主成分とする合金、
または、それらと他の金属との積層であるものである。The method of manufacturing a thin film transistor according to claim 6 is the method of manufacturing a thin film transistor according to claim 2, wherein the gate electrode is Al, an alloy containing Al as a main component,
Alternatively, it is a lamination of them and another metal.
【００２０】請求項７記載の薄膜トランジスタの製造方
法は、絶縁性基板は透明で、この絶縁性基板上に絶縁性
の光遮蔽膜を形成する工程と、前記光遮蔽膜をエッチン
グ加工する工程と、この光遮蔽膜を覆うように全面に透
明絶縁膜を形成する工程と、この透明絶縁膜を形成する
工程の後に行なう請求項２記載の工程とを備えるもので
ある。According to a seventh aspect of the present invention, there is provided a method of manufacturing a thin film transistor, wherein the insulating substrate is transparent, an insulating light shielding film is formed on the insulating substrate, and the light shielding film is etched. The method comprises the step of forming a transparent insulating film on the entire surface so as to cover the light shielding film, and the step of claim 2 which is performed after the step of forming the transparent insulating film.
【００２１】請求項８記載の薄膜トランジスタの製造方
法は、請求項７記載の薄膜トランジスタの製造方法にお
いて、光遮蔽膜は、抵抗率は１Ｅ８Ωcm以上、かつ、光
学濃度は２．５以上であるものである。The method of manufacturing a thin film transistor according to claim 8 is the method of manufacturing a thin film transistor according to claim 7, wherein the light shielding film has a resistivity of 1E8 Ωcm or more and an optical density of 2.5 or more. .
【００２２】請求項９記載の薄膜トランジスタの製造方
法は、請求項７記載の薄膜トランジスタの製造方法にお
いて、透明絶縁膜は、有機シラン、および、Ｏ2 または
Ｎ2Ｏを原料ガスに用いてプラズマＣＶＤ法によって形
成した酸化シリコン膜、もしくは、前記原料ガスにＮ2
またはＮＨ3 を添加してプラズマＣＶＤ法によって形成
した酸窒化シリコン膜であるものである。The method of manufacturing a thin film transistor according to claim 9 is the method of manufacturing a thin film transistor according to claim 7, wherein the transparent insulating film is a plasma CVD method using organic silane and O 2 or N 2 O as source gases. silicon oxide film formed by, or, N 2 in the feed gas
Alternatively, it is a silicon oxynitride film formed by plasma CVD with addition of NH 3 .
【００２３】請求項１０記載の薄膜トランジスタの製造
方法は、請求項７記載の薄膜トランジスタの製造方法に
おいて、透明絶縁膜の最上層で非晶質シリコン層と接す
る部分は、プラズマＣＶＤ法によって形成した窒化シリ
コンであるものである。A method of manufacturing a thin film transistor according to a tenth aspect is the method of manufacturing a thin film transistor according to the seventh aspect, wherein a portion of the uppermost layer of the transparent insulating film which is in contact with the amorphous silicon layer is formed by plasma CVD. Is what is.
【００２４】[0024]
【作用】請求項１記載の薄膜トランジスタの製造方法
は、非晶質シリコン層およびゲート絶縁膜の上部に形成
したゲート電極をマスクとして、非晶質シリコン層に不
純物イオンをドーピングし、レーザー照射してドーピン
グされた部分を結晶化させることによって、ゲート電極
に自己整合でソース領域およびドレイン領域を形成する
ことができ、また、多結晶化によってドーピング元素が
十分に活性化されるので従来のようにＣＶＤで形成する
ｎ型非晶質シリコンよりも低抵抗となり、ソース領域お
よびドレイン領域は十分なオーミック接触が得られ、さ
らに、チャネル部の非晶質シリコンはゲート電極でマス
クされているので、ドーピングとレーザー照射の影響を
受けず、特性の改善および寄生容量の低減を同時に実現
する。In the method of manufacturing a thin film transistor according to claim 1, the amorphous silicon layer is doped with impurity ions by using the gate electrode formed on the amorphous silicon layer and the gate insulating film as a mask, and laser irradiation is performed. By crystallizing the doped portion, a source region and a drain region can be formed in self-alignment with the gate electrode, and the doping element is sufficiently activated by polycrystallization, so that the conventional CVD method is used. The resistance is lower than that of the n-type amorphous silicon formed in 1., the source region and the drain region have sufficient ohmic contact, and the amorphous silicon in the channel portion is masked by the gate electrode, so The characteristics are improved and the parasitic capacitance is reduced at the same time without being affected by laser irradiation.
【００２５】請求項２記載の薄膜トランジスタの製造方
法は、非晶質シリコン層およびゲート絶縁膜の上部に形
成したゲート電極をマスクとして、非晶質シリコン層に
不純物イオンをドーピングし、レーザー照射してドーピ
ングされた部分を結晶化させることによって、ゲート電
極に自己整合でソース領域およびドレイン領域を形成す
ることができ、また、多結晶化によってドーピング元素
が十分に活性化されるので従来のようにＣＶＤで形成す
るｎ型非晶質シリコンよりも低抵抗となり、ソース領域
およびドレイン領域は十分なオーミック接触が得られ、
さらに、チャネル部の非晶質シリコンはゲート電極でマ
スクされているので、ドーピングとレーザー照射の影響
を受けず、特性の改善および寄生容量の低減を同時に実
現するとともに、ソース電極およびドレイン電極の間隔
がゲート電極の幅よりも広くなるように形成しておき、
非晶質シリコンへのイオンドーピングとレーザー照射に
よって低抵抗多結晶シリコンがソース・ドレイン配線電
極と接続され、チャネル長はゲート電極に自己整合で決
定され、また、イオンドーピング前に予めゲート絶縁膜
をゲート電極と同一パターンでエッチングし、非晶質シ
リコンの表面を露出させておくことによって、低い加速
電圧でも非晶質シリコン層へのドーピングができ、たと
えば液晶表示装置への応用も容易となる。According to a second aspect of the present invention, in the method of manufacturing a thin film transistor, the amorphous silicon layer is doped with impurity ions using the gate electrode formed on the amorphous silicon layer and the gate insulating film as a mask, and laser irradiation is performed. By crystallizing the doped portion, a source region and a drain region can be formed in self-alignment with the gate electrode, and the doping element is sufficiently activated by polycrystallization, so that the conventional CVD method is used. The resistance becomes lower than that of the n-type amorphous silicon formed by, and sufficient ohmic contact can be obtained between the source region and the drain region.
Furthermore, since the amorphous silicon in the channel part is masked by the gate electrode, it is not affected by doping and laser irradiation, improving characteristics and reducing parasitic capacitance at the same time, and the distance between the source electrode and the drain electrode. Is formed to be wider than the width of the gate electrode,
Low resistance polycrystalline silicon is connected to the source / drain wiring electrodes by ion doping into the amorphous silicon and laser irradiation, the channel length is determined by self-alignment with the gate electrode, and the gate insulating film is formed in advance before the ion doping. By etching with the same pattern as the gate electrode and exposing the surface of the amorphous silicon, the amorphous silicon layer can be doped even at a low acceleration voltage, and the application to, for example, a liquid crystal display device becomes easy.
【００２６】請求項３記載の薄膜トランジスタの製造方
法は、請求項２記載の薄膜トランジスタの製造方法にお
いて、ソース電極およびドレイン電極を透明導電膜と金
属膜との積層膜とすることで、たとえば液晶表示電極の
画素電極と一体形成し、後に画素電極上の金属膜を除去
することで工程の簡略化が図れる。A method of manufacturing a thin film transistor according to a third aspect is the method of manufacturing a thin film transistor according to the second aspect, wherein the source electrode and the drain electrode are formed of a laminated film of a transparent conductive film and a metal film. The process can be simplified by integrally forming with the pixel electrode of, and removing the metal film on the pixel electrode later.
【００２７】請求項４記載の薄膜トランジスタの製造方
法は、請求項３記載の薄膜トランジスタにおいて、ソー
ス電極およびドレイン電極は、Ｗ、Ｔｉ、Ｍｏ、Ｔａ、
Ｃｒ、Ｎｂ、Ａｇ、または、これらを用いた合金とする
ため、低抵抗で熱や酸に安定なソース電極およびドレイ
ン電極を得る。A method of manufacturing a thin film transistor according to a fourth aspect is the thin film transistor according to the third aspect, wherein the source electrode and the drain electrode are W, Ti, Mo, Ta,
Since Cr, Nb, Ag, or an alloy using them is used, a source electrode and a drain electrode having low resistance and stable to heat and acid can be obtained.
【００２８】請求項５記載の薄膜トランジスタの製造方
法は、請求項２記載の薄膜トランジスタの製造方法にお
いて、不純物イオンドーピングの方法を、ＰＨ3 を主成
分とする原料ガスを用いた非質量分離のイオンドーピン
グとするため、従来用いた質量分離は磁場によってイオ
ンビームを曲げる手法で大面積化が困難であるが、分離
を行なわないことによってたとえば大面積の液晶表示装
置への応用が可能になる。A method of manufacturing a thin film transistor according to claim 5 is the method of manufacturing a thin film transistor according to claim 2, wherein the method of impurity ion doping is the ion doping of non-mass separation using a source gas containing PH 3 as a main component. Therefore, it is difficult to increase the area of the conventional mass separation method by bending an ion beam by a magnetic field, but by not performing the separation, it can be applied to, for example, a large-area liquid crystal display device.
【００２９】請求項６記載の薄膜トランジスタの製造方
法は、請求項２記載の薄膜トランジスタの製造方法にお
いて、ゲート電極は、Ａｌ、Ａｌを主成分とする合金、
または、それらと他の金属との積層とし、また、トップ
ゲート型なのでＡｌの使用は容易であり、Ａｌを使用す
ることでゲート電極の低抵抗化が図れ、合金や積層化で
Ａｌのヒロック防止を有効に図れる。A method of manufacturing a thin film transistor according to a sixth aspect is the method of manufacturing a thin film transistor according to the second aspect, wherein the gate electrode is Al, an alloy containing Al as a main component,
Alternatively, it is easy to use Al because they are stacked with other metals, and because it is a top gate type, the resistance of the gate electrode can be reduced by using Al, and hillocks of Al can be prevented by alloying or stacking. Can be effectively achieved.
【００３０】請求項７記載の薄膜トランジスタの製造方
法は、絶縁性の光遮蔽膜と、この光遮蔽膜を覆う透明絶
縁膜上に製造することで、光によるオフ電流増加を防
ぎ、従来は金属薄膜を光遮蔽膜とし、絶縁膜で覆って、
この絶縁膜上に順スタガード型を形成する考えはあった
が、光遮蔽膜を介して電極間の容量カップリングが起こ
ってしまい、さらに、絶縁膜にピンホールがあればソー
ス電極およびドレイン電極間のショートになってしまう
が、光遮蔽膜を絶縁体で形成することにより、ピンホー
ルがあってもショートを防止する。According to a seventh aspect of the present invention, a thin film transistor is manufactured on an insulating light-shielding film and a transparent insulating film covering the light-shielding film to prevent an increase in off-current due to light. As a light shielding film, covered with an insulating film,
Although there was an idea to form a forward staggered type on this insulating film, capacitive coupling between the electrodes occurs via the light shielding film, and if there is a pinhole in the insulating film, there is a gap between the source electrode and the drain electrode. However, by forming the light shielding film with an insulator, the short circuit is prevented even if there is a pinhole.
【００３１】請求項８記載の薄膜トランジスタの製造方
法は、請求項７記載の薄膜トランジスタの製造方法にお
いて、光遮蔽膜の膜質を、抵抗率が１Ｅ８Ωcm以上、光
学濃度が２．５以上としたため、容量カップリングを無
視できるレベルにする。The method of manufacturing a thin film transistor according to claim 8 is the method of manufacturing a thin film transistor according to claim 7, wherein the film quality of the light shielding film is such that the resistivity is 1E8 Ωcm or more and the optical density is 2.5 or more. Bring the ring to a negligible level.
【００３２】請求項９記載の薄膜トランジスタの製造方
法は、請求項７記載の薄膜トランジスタの製造方法にお
いて、有機シランとＯ2 、Ｏ2 またはＮ2 Ｏを原料ガス
に用いてプラズマＣＶＤ法によって形成した酸化シリコ
ン膜とし、光遮蔽膜の端部の段差を十分に被覆するに
は、たとえばＴＥＯＳ（Tetraethylorthosilicate;Ｓｉ
［ＯＣ2 Ｈ5 ］4 ）などの有機シランを用いることが有
効であり、酸素源としてＮ2 Ｏを用いた場合は膜中に微
量のＮが混入した酸化シリコン膜となり、さらに、原料
ガスにＮ2 またはＮＨ3 を添加すれば、酸窒化シリコン
膜となるため、Ｎの添加はステップカバレージ性を下げ
る反面、Ｎａなどの不純物イオンをブロックする効果が
高まる。A method of manufacturing a thin film transistor according to a ninth aspect is the method of manufacturing a thin film transistor according to the seventh aspect, wherein oxidation is performed by plasma CVD using organic silane and O 2 , O 2 or N 2 O as source gases. To form a silicon film and sufficiently cover the step at the end of the light shielding film, for example, TEOS (Tetraethylorthosilicate; Si) is used.
It is effective to use an organic silane such as [OC 2 H 5 ] 4 ), and when N 2 O is used as an oxygen source, it becomes a silicon oxide film in which a slight amount of N is mixed in the film, and further, as a source gas. When N 2 or NH 3 is added, a silicon oxynitride film is formed. Therefore, addition of N lowers the step coverage, but the effect of blocking impurity ions such as Na is enhanced.
【００３３】請求項１０記載の薄膜トランジスタの製造
方法は、請求項７記載の薄膜トランジスタの製造方法に
おいて、最上層であって非晶質シリコンと接する部分
を、プラズマＣＶＤ法によって形成した窒化シリコンと
し、その上に形成する非晶質シリコンとの間で形成する
界面が良質のものが得られ、優れた特性が得られる。A method of manufacturing a thin film transistor according to a tenth aspect of the present invention is the method of manufacturing a thin film transistor according to the seventh aspect, wherein the uppermost portion, which is in contact with the amorphous silicon, is silicon nitride formed by a plasma CVD method. The interface formed with the amorphous silicon formed above has a good quality, and excellent characteristics are obtained.
【００３４】[0034]
【実施例】以下、本発明の一実施例のアクティブマトリ
クス型液晶表示素子（ＡＭ−ＬＣＤ）に適用した薄膜ト
ランジスタ（ＴＦＴ）を図面を参照して説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS A thin film transistor (TFT) applied to an active matrix type liquid crystal display device (AM-LCD) according to an embodiment of the present invention will be described below with reference to the drawings.
【００３５】図１は薄膜トランジスタを示す断面図で、
たとえばガラス（コーニング社製品番1737）からなる絶
縁性基板11の一主面上にＩＴＯ（Indium Tin Oxide）お
よびモリブデン・タングステン（Ｍｏ−Ｗ）合金を積層
成膜し、フォトリソグラフィによってエッチング加工し
て、ＩＴＯの画素電極12を形成するとともに、この画素
電極12と一体化したソース電極13およびドレイン電極14
を形成する。FIG. 1 is a sectional view showing a thin film transistor.
For example, ITO (Indium Tin Oxide) and molybdenum-tungsten (Mo-W) alloy are laminated on one main surface of the insulating substrate 11 made of glass (Corning Co., Ltd., product number 1737) and etched by photolithography. , The ITO pixel electrode 12 is formed, and the source electrode 13 and the drain electrode 14 integrated with the pixel electrode 12 are formed.
To form.
【００３６】次に、これらソース電極13およびドレイン
電極14を覆うように、半導体層として膜厚０．１μｍの
非晶質シリコン（ａ−Ｓｉ）層15、膜厚０．４μｍの窒
化シリコン膜のゲート絶縁膜16を順次形成する。Next, an amorphous silicon (a-Si) layer 15 having a film thickness of 0.1 μm and a silicon nitride film having a film thickness of 0.4 μm are formed as semiconductor layers so as to cover the source electrode 13 and the drain electrode 14. The gate insulating film 16 is sequentially formed.
【００３７】続いて、アルミニウム（Ａｌ）およびモリ
ブデン（Ｍｏ）を積層し、フォトリソグラフィによるエ
ッチング加工でゲート電極17を形成する。なお、このゲ
ート電極17にアルミニウムを使用することで低抵抗化が
図れ、大型の液晶表示装置の製造が可能となる。引き続
き、このゲート電極17と同一パターンで窒化シリコン膜
をエッチングし、ゲート電極17のない部分の非晶質シリ
コン層15を露出させる。Subsequently, aluminum (Al) and molybdenum (Mo) are laminated, and the gate electrode 17 is formed by etching processing by photolithography. By using aluminum for the gate electrode 17, the resistance can be reduced, and a large-sized liquid crystal display device can be manufactured. Subsequently, the silicon nitride film is etched in the same pattern as the gate electrode 17 to expose the amorphous silicon layer 15 in the portion where the gate electrode 17 is not present.
【００３８】そして、レジスト剥離後、ゲート電極17を
マスクとして、非晶質シリコン層15にりん（Ｐ）をイオ
ンドーピングする。このイオンドーピングは、Ｈ2 で５
％に希釈したＰＨ3 ガスをプラズマ分解し、発生したイ
オン種を質量分離を行なわずに、一括して電界で加速
し、非晶質シリコン層中に打ち込む。なお、加速電圧は
１５ｋＶ程度が適当である。また、質量分離を行なわな
いと大面積の基板での処理が容易になる。次に、上部か
らＸｅＣｌエキシマレーザを照射する。なお、このレー
ザには、他にＡｒＦ、ＫｒＦ、ＸｅＦなどのエキシマレ
ーザの他、ＹＡＧレーザ、Ａｒレーザなどを使用しても
よい。さらに、ゲート電極17がマスクとなっているの
で、りんがドーピングされた部分の非晶質シリコン層の
みが結晶化し、結晶化とともにりんが活性化され低抵抗
のＮ型多結晶シリコンとなる。そして、このＮ型多結晶
シリコンをフォトリソグラフィによってエッチング加工
して、ソース領域18およびドレイン領域19が形成され
る。After removing the resist, the amorphous silicon layer 15 is ion-doped with phosphorus (P) using the gate electrode 17 as a mask. This ion doping is 5 with H 2 .
The PH 3 gas diluted to 3 % is decomposed by plasma, and the generated ion species are collectively accelerated by an electric field without mass separation and implanted into the amorphous silicon layer. It is suitable that the acceleration voltage is about 15 kV. Further, if mass separation is not performed, processing on a large-area substrate becomes easy. Next, XeCl excimer laser is irradiated from above. As the laser, an excimer laser such as ArF, KrF or XeF, a YAG laser or an Ar laser may be used. Further, since the gate electrode 17 serves as a mask, only the amorphous silicon layer in the portion doped with phosphorus is crystallized, and phosphorus is activated with crystallization to become low-resistance N-type polycrystalline silicon. Then, the N-type polycrystalline silicon is etched by photolithography to form the source region 18 and the drain region 19.
【００３９】最後に、全体をたとえばシリコン窒化膜な
どの保護膜21で覆い、フォトリソグラフィによって図示
しない周辺電極部と画素電極12上の保護膜を除去する。
さらに、この時点ではソース電極13およびドレイン電極
14と同様に、画素電極12は透明のＩＴＯ上に不透明のＭ
ｏ−Ｗが乗っているので、Ｍｏ−Ｗをエッチング除去す
る。なお、ソース電極13およびドレイン電極14にはＭｏ
を積層したため、保護膜21の成膜などの熱工程でＡｌに
ヒロックが発生するのを防止できる。Finally, the whole is covered with a protective film 21 such as a silicon nitride film, and the peripheral electrode portion (not shown) and the protective film on the pixel electrode 12 are removed by photolithography.
Furthermore, at this point, the source electrode 13 and the drain electrode
As with 14, the pixel electrode 12 has an opaque M on a transparent ITO.
Since OW is on, Mo-W is removed by etching. Mo is used for the source electrode 13 and the drain electrode 14.
Since the layers are laminated, it is possible to prevent hillocks from being generated in Al in a thermal process such as forming the protective film 21.
【００４０】こうして、ソース電極13およびドレイン電
極14、画素電極12、非晶質シリコン層15、ゲート絶縁膜
16、ゲート電極17、さらに、保護膜21から構成される薄
型トランジスタを有する所定の能動素子基板が得られ
る。なお、この能動素子基板を形成するためのフォトリ
ソグラフィのマスク数は全部で４枚である。Thus, the source electrode 13 and the drain electrode 14, the pixel electrode 12, the amorphous silicon layer 15, the gate insulating film
A predetermined active element substrate having a thin transistor composed of 16, the gate electrode 17, and the protective film 21 can be obtained. The total number of photolithographic masks for forming this active element substrate is four.
【００４１】そして、この能動素子基板に対向して対向
基板を配設し、これら能動素子基板および対向基板間に
液晶を挟持して、液晶表示装置を形成する。Then, a counter substrate is arranged so as to face the active element substrate, and a liquid crystal is sandwiched between the active element substrate and the counter substrate to form a liquid crystal display device.
【００４２】次に、他の実施例を図２を参照して説明す
る。Next, another embodiment will be described with reference to FIG.
【００４３】図２は他の実施例の薄膜トランジスタを示
す断面図で、図２において、たとえばガラス（コーニン
グ社製 品番1737）からなる絶縁性基板11の一主面上に
絶縁性の光遮蔽膜31を形成する。この光遮蔽膜31には、
たとえば窒化アルミニウム中にビスマスの微粒子が分散
したサーメット膜を用いる。このサーメット膜は、ビス
マスと窒化アルミニウムをコ・スパッタすることにより
得られ、膜厚５０００オングストロームで、抵抗率１Ｅ
９Ωcm、光学濃度３の膜が得られる。次に、フォトリソ
グラフィによってエッチング加工して光遮蔽膜31を形成
する。また、このエッチングにはＣｌ系のガス、たとえ
ばＨＣｌを用いたプラズマエッチングが適している。FIG. 2 is a sectional view showing a thin film transistor of another embodiment. In FIG. 2, an insulating light shielding film 31 is formed on one main surface of an insulating substrate 11 made of, for example, glass (product number 1737 manufactured by Corning Incorporated). To form. In this light shielding film 31,
For example, a cermet film in which fine particles of bismuth are dispersed in aluminum nitride is used. This cermet film is obtained by co-sputtering bismuth and aluminum nitride and has a film thickness of 5000 angstrom and a resistivity of 1E.
A film with 9 Ωcm and an optical density of 3 is obtained. Next, the light shielding film 31 is formed by etching by photolithography. Further, plasma etching using a Cl-based gas such as HCl is suitable for this etching.
【００４４】そして、この光遮蔽膜31を覆うように透明
絶縁膜32を形成する。この透明絶縁膜32はステップカバ
レージの優れた膜であることが望ましく、たとえば、Ｔ
ＥＯＳ（Tetraethylorthosilicate;Ｓｉ［ＯＣ2 Ｈ5 ］
4 ）とＯ2 の混合ガスを用いたプラズマＣＶＤで形成す
る酸化シリコン膜を用いる。この混合ガス中にＮ2 ガス
やＮＨ3 ガスを添加すると酸窒化シリコン膜となり、ス
テップカバレージはやや劣るが、Ｎａなどの不純物イオ
ンのブロックや、耐水性に優れた膜が得られる。実際に
は、これに酸化膜あるいは酸窒化膜の上に、さらに窒化
シリコン膜をプラズマＣＶＤで積層するとよく、これは
チャネル部の非晶質シリコン層15との良質な界面を得る
ためである。こうしたプロセスを行なった後は、図１で
説明した工程を行なう。Then, a transparent insulating film 32 is formed so as to cover the light shielding film 31. This transparent insulating film 32 is preferably a film having excellent step coverage.
EOS (Tetraethylorthosilicate; Si [OC 2 H 5 ])
4 ) and a silicon oxide film formed by plasma CVD using a mixed gas of O 2 is used. When N 2 gas or NH 3 gas is added to this mixed gas, a silicon oxynitride film is formed, and although the step coverage is slightly inferior, a block of impurity ions such as Na and a film excellent in water resistance can be obtained. In practice, a silicon nitride film may be further stacked on the oxide film or the oxynitride film by plasma CVD, in order to obtain a good quality interface with the amorphous silicon layer 15 in the channel portion. After performing such a process, the process demonstrated in FIG. 1 is performed.
【００４５】こうして、図２に示すように、光遮蔽膜3
1、透明絶縁膜32、ソース電極13およびドレイン電極1
4、画素電極12、非晶質シリコン層15、ゲート絶縁膜1
6、ゲート電極17、さらに、保護膜21から構成される薄
膜トランジスタを有する所定の能動素子基板が得られ、
液晶表示素子も得られる。なお、フォトリソグラフィの
マスク数は全部が５枚である。Thus, as shown in FIG. 2, the light shielding film 3
1, transparent insulating film 32, source electrode 13 and drain electrode 1
4, pixel electrode 12, amorphous silicon layer 15, gate insulating film 1
6, a predetermined active element substrate having a thin film transistor composed of the gate electrode 17 and the protective film 21 is obtained,
A liquid crystal display device can also be obtained. The total number of photolithographic masks is five.
【００４６】なお、上記いずれの実施例もアクティブマ
トリクス型液晶表示素子に限らずａ−Ｓｉ密着センサな
どにも適用することが可能である。It should be noted that any of the above embodiments can be applied not only to the active matrix type liquid crystal display element but also to an a-Si contact sensor or the like.
【００４７】また、絶縁性基板１，11は基板自体が絶縁
性を有さなくとも、基板に絶縁膜を施して形成してもよ
い。The insulating substrates 1 and 11 may be formed by applying an insulating film to the substrates even if the substrates themselves do not have insulating properties.
【００４８】さらに、ソース電極13およびドレイン電極
14を形成する金属膜は、モリブデン・タングステン（Ｍ
ｏ−Ｗ）合金に限らず、Ｗ、Ｔｉ、Ｍｏ、Ｔａ、Ｃｒ、
Ｎｂ、Ａｇのいずれであるか、もしくはそれらを用いた
合金とすれば、低抵抗で熱や酸に安定なソース・ドレイ
ン配線が得られる。Further, the source electrode 13 and the drain electrode
The metal film forming 14 is molybdenum / tungsten (M
o-W) alloy as well as W, Ti, Mo, Ta, Cr,
If Nb or Ag is used or an alloy using them is used, a source / drain wiring having low resistance and stable to heat and acid can be obtained.
【００４９】そして、上述のように、非晶質シリコン層
15に不純物イオンをドーピングし、レーザ照射してドー
ピングされた部分を結晶化させることよって自己整合で
チャネル長を決定できるとともに、ソース領域18および
ドレイン領域19を形成することができる。また、多結晶
化によってドーピング元素が十分に活性化されるので従
来のＣＶＤで形成するｎ型非晶質シリコン層よりも低抵
抗となり、ソース領域18およびドレイン領域19では十分
なオーミック接触が得られる。さらに、チャネル部の非
晶質シリコン層15はゲート電極17でマスクされているの
で、ドーピングとレーザ照射の影響を受けず、薄膜トラ
ンジスタ特性の改善と、寄生容量の低減を同時に実現で
きる。そして、イオンドーピング前に予めゲート絶縁膜
16をゲート電極17と同一パターンでエッチングし、ソー
ス領域18およびドレイン領域19となる非晶質シリコン層
の部分の表面を露出させておくことによって、低い加速
電圧でも非晶質シリコン層へのドーピングができるよう
になる。Then, as described above, the amorphous silicon layer
The channel length can be determined by self-alignment by doping 15 with impurity ions and crystallizing the doped portion by laser irradiation, and at the same time, the source region 18 and the drain region 19 can be formed. Further, since the doping element is sufficiently activated by polycrystallization, the resistance becomes lower than that of the n-type amorphous silicon layer formed by the conventional CVD, and sufficient ohmic contact is obtained in the source region 18 and the drain region 19. . Further, since the amorphous silicon layer 15 in the channel portion is masked by the gate electrode 17, the characteristics of the thin film transistor can be improved and the parasitic capacitance can be reduced at the same time without being affected by doping and laser irradiation. Then, before the ion doping, the gate insulating film is previously formed.
By etching 16 with the same pattern as the gate electrode 17 and exposing the surface of the portion of the amorphous silicon layer that will be the source region 18 and the drain region 19, doping into the amorphous silicon layer even at a low acceleration voltage Will be able to.
【００５０】また、ソース電極13およびドレイン電極14
の間隔がゲート電極17の幅よりも広くなるように形成す
ることにより、液晶表示装置に好適となりる。In addition, the source electrode 13 and the drain electrode 14
It is suitable for a liquid crystal display device by forming the gap so as to be wider than the width of the gate electrode 17.
【００５１】さらに、ソース電極13およびドレイン電極
14の材料をＩＴＯとモリブデン・タングステン（Ｍｏ−
Ｗ）合金などの金属膜との積層膜とすることで、液晶表
示装置の画素電極12と一体形成でき、後に画素電極12上
の金属膜を除去することで工程の簡略化が図れる。Further, the source electrode 13 and the drain electrode
14 materials are ITO and molybdenum / tungsten (Mo-
W) By forming a laminated film with a metal film such as an alloy, it can be integrally formed with the pixel electrode 12 of the liquid crystal display device, and by removing the metal film on the pixel electrode 12 later, the process can be simplified.
【００５２】またさらに、不純物イオンドーピングの方
法を、ＰＨ3 を主成分とする原料ガスを用いた非質量分
離のイオンドーピングとすることにより、質量分離の磁
場によってイオンビームを曲げる手法に比べ大面積化が
容易になる。Furthermore, the impurity ion doping method is a non-mass separation ion doping method using a source gas containing PH 3 as a main component, so that a larger area can be obtained as compared with a method of bending an ion beam by a mass separation magnetic field. It becomes easy to convert.
【００５３】また、トップゲート型なのでゲート電極17
へのＡｌの使用は容易であり、Ａｌを使用することで低
抵抗化が図れる。Since it is a top gate type, the gate electrode 17
It is easy to use Al for this purpose, and the resistance can be reduced by using Al.
【００５４】さらに、絶縁性の光遮蔽膜31上に薄膜トラ
ンジスタを製造することで、光によるオフ電流増加を防
いでいる。また、光遮蔽膜31を絶縁体で形成することに
より、ゲート絶縁膜16にピンホールが生じてもソース領
域18およびドレイン領域19間のショートを防止できる。Furthermore, by manufacturing a thin film transistor on the insulating light shielding film 31, an increase in off-current due to light is prevented. Further, by forming the light shielding film 31 with an insulator, it is possible to prevent a short circuit between the source region 18 and the drain region 19 even if a pinhole is formed in the gate insulating film 16.
【００５５】また、光遮蔽膜31の膜質を、抵抗率が１Ｅ
８Ωcm以上、光学濃度が２．５以上としたので、容量カ
ップリングは無視できるレベルになる。Further, the film quality of the light shielding film 31 has a resistivity of 1E.
Since the capacitance is 8 Ωcm or more and the optical density is 2.5 or more, the capacitive coupling is at a level that can be ignored.
【００５６】さらに、ＴＥＯＳなどの有機シランを用い
ることにより光遮蔽膜31の端部の段差を十分に被覆する
ことができる。Furthermore, by using an organic silane such as TEOS, it is possible to sufficiently cover the step at the end portion of the light shielding film 31.
【００５７】[0057]
【発明の効果】請求項１記載の薄膜トランジスタの製造
方法によれば、ゲート電極に自己整合でソース領域およ
びドレイン領域を形成することができ、また、多結晶化
によってドーピング元素が十分に活性化されるので、従
来のようにＣＶＤで形成するｎ型非晶質シリコンよりも
低抵抗となり、ソース領域およびドレイン領域は十分な
オーミック接触が得られ、さらに、非晶質シリコン層は
ゲート電極でマスクされているので、ドーピングとレー
ザ照射の影響を受けず、特性の改善および寄生容量の低
減を同時に実現できる。According to the method of manufacturing a thin film transistor according to the first aspect, the source region and the drain region can be formed in self-alignment with the gate electrode, and the doping element is sufficiently activated by polycrystallization. Therefore, the resistance becomes lower than that of n-type amorphous silicon formed by CVD as in the prior art, sufficient ohmic contact is obtained in the source region and the drain region, and the amorphous silicon layer is masked by the gate electrode. Therefore, the characteristics can be improved and the parasitic capacitance can be reduced at the same time without being affected by the doping and the laser irradiation.
【００５８】請求項２記載の薄膜トランジスタの製造方
法によれば、ゲート電極に自己整合でソース領域および
ドレイン領域を形成することができ、また、多結晶化に
よってドーピング元素が十分に活性化されるので、従来
のようにＣＶＤで形成するｎ型非晶質シリコンよりも低
抵抗となり、ソース領域およびドレイン領域は十分なオ
ーミック接触が得られ、さらに、チャネル部の非晶質シ
リコンはゲート電極でマスクされているので、ドーピン
グとレーザ照射の影響を受けず、特性の改善および寄生
容量の低減を同時に実現するとともに、ソース電極およ
びドレイン電極の間隔がゲート電極の幅よりも広くなる
ように形成しておき、低い加速電圧でも非晶質シリコン
層へのドーピングができ、たとえば液晶表示装置への応
用も容易にできる。According to the method of manufacturing a thin film transistor of the second aspect, the source region and the drain region can be formed in self-alignment with the gate electrode, and the doping element is sufficiently activated by polycrystallization. The resistance is lower than that of n-type amorphous silicon formed by CVD as in the conventional case, sufficient ohmic contact is obtained in the source region and the drain region, and the amorphous silicon in the channel portion is masked by the gate electrode. Therefore, the characteristics are improved and the parasitic capacitance is reduced at the same time without being affected by the doping and laser irradiation, and the source and drain electrodes are formed so that the distance between them is wider than the width of the gate electrode. , Doping to the amorphous silicon layer is possible even at a low acceleration voltage, and it can be easily applied to liquid crystal display devices, for example.
【００５９】請求項３記載の薄膜トランジスタの製造方
法によれば、請求項２記載の薄膜トランジスタの製造方
法に加え、ソース電極およびドレイン電極を透明導電膜
と金属膜との積層膜とすることで、たとえば液晶表示電
極の画素電極と一体形成し、後に画素電極上の金属膜を
除去することで工程の簡略化を図ることができる。According to the method of manufacturing a thin film transistor according to claim 3, in addition to the method of manufacturing a thin film transistor according to claim 2, by forming the source electrode and the drain electrode as a laminated film of a transparent conductive film and a metal film, for example, The process can be simplified by forming the liquid crystal display electrode integrally with the pixel electrode and removing the metal film on the pixel electrode later.
【００６０】請求項４記載の薄膜トランジスタの製造方
法によれば、請求項３記載の薄膜トランジスタに加え、
低抵抗で熱や酸に安定なソース電極およびドレイン電極
を得ることができる。According to the method of manufacturing a thin film transistor of claim 4, in addition to the thin film transistor of claim 3,
A source electrode and a drain electrode which have low resistance and are stable to heat and acid can be obtained.
【００６１】請求項５記載の薄膜トランジスタの製造方
法によれば、請求項２記載の薄膜トランジスタの製造方
法に加え、不純物イオンドーピングの方法を、ＰＨ3 を
主成分とする原料ガスを用いた非質量分離のイオンドー
ピングとするため、たとえば大面積の液晶表示装置への
応用が可能にできる。According to the method of manufacturing a thin film transistor according to claim 5, in addition to the method of manufacturing a thin film transistor according to claim 2, the method of impurity ion doping is performed by non-mass separation using a source gas containing PH 3 as a main component. Since the ion-doping is used, it can be applied to, for example, a large-area liquid crystal display device.
【００６２】請求項６記載の薄膜トランジスタの製造方
法によれば、請求項２記載の薄膜トランジスタの製造方
法に加え、トップゲート型なのでＡｌの使用は容易であ
り、Ａｌを使用することでゲート電極の低抵抗化が図
れ、合金や積層化でＡｌのヒロック防止を有効に図るこ
とができる。According to the method of manufacturing a thin film transistor according to claim 6, in addition to the method of manufacturing a thin film transistor according to claim 2, since it is a top gate type, it is easy to use Al. Resistance can be achieved, and Al hillocks can be effectively prevented by alloying or stacking.
【００６３】請求項７記載の薄膜トランジスタの製造方
法によれば、絶縁性の光遮蔽膜と、この光遮蔽膜を覆う
透明絶縁膜上に製造することで、光によるオフ電流増加
を防ぐことができる。According to the method of manufacturing a thin film transistor of the seventh aspect, by manufacturing on the insulating light-shielding film and the transparent insulating film covering the light-shielding film, it is possible to prevent an increase in off-current due to light. .
【００６４】請求項８記載の薄膜トランジスタの製造方
法によれば、請求項７記載の薄膜トランジスタの製造方
法に加え、容量カップリングを無視できるレベルにでき
る。According to the method of manufacturing a thin film transistor according to claim 8, in addition to the method of manufacturing a thin film transistor according to claim 7, the capacity coupling can be made to a negligible level.
【００６５】請求項９記載の薄膜トランジスタの製造方
法によれば、請求項７記載の薄膜トランジスタの製造方
法に加え、Ｎの添加はステップカバレージ性を下げる反
面、Ｎａなどの不純物イオンをブロックする効果を高め
ることができる。According to the method of manufacturing a thin film transistor according to claim 9, in addition to the method of manufacturing a thin film transistor according to claim 7, the addition of N lowers the step coverage, but enhances the effect of blocking impurity ions such as Na. be able to.
【００６６】請求項１０記載の薄膜トランジスタの製造
方法によれば、請求項７記載の薄膜トランジスタの製造
方法に加え、最上層であって非晶質シリコンと接する部
分を、プラズマＣＶＤ法によって形成した窒化シリコン
とし、その上に形成する非晶質シリコンとの間で形成す
る界面が良質のものが得られ、優れた特性を得ることが
できる。According to the method of manufacturing a thin film transistor according to claim 10, in addition to the method of manufacturing a thin film transistor according to claim 7, a portion of the uppermost layer, which is in contact with the amorphous silicon, is formed by plasma CVD. As a result, a good interface is formed between the amorphous silicon and the amorphous silicon formed thereon, and excellent characteristics can be obtained.
【図１】本発明の一実施例のトップゲート型の薄膜トラ
ンジスタの構造を示す断面図である。FIG. 1 is a cross-sectional view showing a structure of a top gate type thin film transistor according to an embodiment of the present invention.
【図２】他の実施例のトップゲート型の薄膜トランジス
タの構造を示す断面図である。FIG. 2 is a cross-sectional view showing the structure of a top gate type thin film transistor of another embodiment.
【図３】従来例の順スタガード型の薄型トランジスタの
構造を示す断面図である。FIG. 3 is a cross-sectional view showing the structure of a conventional staggered thin transistor.
11 絶縁性基板 13 ソース電極 14 ドレイン電極 15 非晶質シリコン層 16 ゲート絶縁膜 17 ゲート電極 18 ソース領域 19 ドレイン領域 31 光遮蔽膜 11 Insulating substrate 13 Source electrode 14 Drain electrode 15 Amorphous silicon layer 16 Gate insulating film 17 Gate electrode 18 Source region 19 Drain region 31 Light shielding film
フロントページの続き (72)発明者 堂城 政幸 神奈川県横浜市磯子区新杉田町８ 株式会 社東芝横浜事業所内 (72)発明者 渋沢 誠 神奈川県横浜市磯子区新杉田町８ 株式会 社東芝横浜事業所内Front page continuation (72) Inventor Masayuki Dojo 8 Shinsugita-cho, Isogo-ku, Yokohama, Kanagawa Toshiba Corporation's Yokohama office (72) Inventor Makoto Shibusawa 8 Shinsugita-cho, Isogo-ku, Yokohama, Kanagawa In-house
Claims (10)
積層膜を形成する工程と、 この積層膜上に金属のゲート電極を形成する工程と、 このゲート電極をマスクとして非晶質シリコン層に不純
物イオンをドーピングする工程と、 前記ゲート電極をマスクとしたレーザー照射によって非
晶質シリコン層を結晶化して低抵抗多結晶シリコンから
なるソース領域およびドレイン領域を形成する工程とを
備えることを特徴とする薄膜トランジスタの製造方法。1. A step of forming a laminated film of an amorphous silicon layer and a gate insulating film, a step of forming a metal gate electrode on the laminated film, and a step of forming an amorphous silicon layer using the gate electrode as a mask. And a step of crystallizing the amorphous silicon layer by laser irradiation using the gate electrode as a mask to form a source region and a drain region made of low-resistance polycrystalline silicon. Method of manufacturing thin film transistor.
ン電極を形成する工程と、 これらソース電極およびドレイン電極を覆うように非晶
質シリコン層およびゲート絶縁膜の積層膜を形成する工
程と、 この積層膜上に金属のゲート電極を形成する工程と、 このゲート電極と同一パターンに前記ゲート絶縁膜をエ
ッチング加工する工程と、 前記ゲート電極をマスクとした前記非晶質シリコン層に
不純物イオンをドーピングする工程と、 前記ゲート電極をマスクとしたレーザー照射によって非
晶質シリコン層を結晶化して低抵抗多結晶シリコンから
なるソース領域およびドレイン領域を形成する工程とを
備え、 前記ソース電極とドレイン電極との間隔は、ゲート電極
の幅よりも広いことを特徴とする薄膜トランジスタの製
造方法。2. A step of forming a source electrode and a drain electrode on an insulating substrate, and a step of forming a laminated film of an amorphous silicon layer and a gate insulating film so as to cover the source electrode and the drain electrode, Forming a metal gate electrode on the laminated film; etching the gate insulating film in the same pattern as the gate electrode; doping the amorphous silicon layer with the gate electrode as an impurity ion And a step of crystallizing the amorphous silicon layer by laser irradiation using the gate electrode as a mask to form a source region and a drain region made of low resistance polycrystalline silicon, the source electrode and the drain electrode Is larger than the width of the gate electrode.
請求項２記載の薄膜トランジスタの製造方法。3. The method of manufacturing a thin film transistor according to claim 2, wherein the source electrode and the drain electrode are laminated layers of a transparent conductive film and a metal film.
る金属膜は、 Ｗ、Ｔｉ、Ｍｏ、Ｔａ、Ｃｒ、Ｎｂ、Ａｇ、または、こ
れらを用いた合金であることを特徴とする請求項３記載
の薄膜トランジスタの製造方法。4. The metal film forming the source electrode and the drain electrode is W, Ti, Mo, Ta, Cr, Nb, Ag, or an alloy using any of these. Method of manufacturing thin film transistor.
主成分とする原料ガスを用いた非質量分離のイオンドー
ピングであることを特徴とする請求項２記載の薄膜トラ
ンジスタの製造方法。5. The method of manufacturing a thin film transistor according to claim 2, wherein the impurity ion doping is non-mass separation ion doping using a raw material gas containing PH 3 as a main component.
る合金、または、それらと他の金属との積層であること
を特徴とする請求項２記載の薄膜トランジスタの製造方
法。6. The method of manufacturing a thin film transistor according to claim 2, wherein the gate electrode is made of Al, an alloy containing Al as a main component, or a stack of these and another metal.
に絶縁性の光遮蔽膜を形成する工程と、 前記光遮蔽膜をエッチング加工する工程と、 この光遮蔽膜を覆うように全面に透明絶縁膜を形成する
工程と、 この透明絶縁膜を形成する工程の後に行なう請求項２記
載の工程とを備えること特徴とする薄膜トランジスタの
製造方法。7. The insulating substrate is transparent, a step of forming an insulating light-shielding film on the insulating substrate, a step of etching the light-shielding film, and an entire surface so as to cover the light-shielding film. 3. A method of manufacturing a thin film transistor, comprising: a step of forming a transparent insulating film on the substrate; and a step of claim 2, which is performed after the step of forming the transparent insulating film.
かつ、光学濃度は２．５以上であることを特徴とする請
求項７記載の薄膜トランジスタの製造方法。8. The light-shielding film has a resistivity of 1E8 Ωcm or more,
The method of manufacturing a thin film transistor according to claim 7, wherein the optical density is 2.5 or more.
2 またはＮ2 Ｏを原料ガスに用いてプラズマＣＶＤ法に
よって形成した酸化シリコン膜、もしくは、前記原料ガ
スにＮ2 またはＮＨ3 を添加してプラズマＣＶＤ法によ
って形成した酸窒化シリコン膜であることを特徴とする
請求項７記載の薄膜トランジスタの製造方法。9. The transparent insulating film comprises organic silane and O.
A silicon oxide film formed by plasma CVD using 2 or N 2 O as a source gas, or a silicon oxynitride film formed by plasma CVD by adding N 2 or NH 3 to the source gas. The method of manufacturing a thin film transistor according to claim 7, which is characterized in that.
層と接する部分は、プラズマＣＶＤ法によって形成した
窒化シリコンであることを特徴とする請求項７記載の薄
膜トランジスタの製造方法。10. The method of manufacturing a thin film transistor according to claim 7, wherein a portion of the uppermost layer of the transparent insulating film which is in contact with the amorphous silicon layer is silicon nitride formed by a plasma CVD method.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4546095A JPH08242001A (en) | 1995-03-06 | 1995-03-06 | Production of thin-film transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4546095A JPH08242001A (en) | 1995-03-06 | 1995-03-06 | Production of thin-film transistor |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08242001A true JPH08242001A (en) | 1996-09-17 |
Family
ID=12719979
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4546095A Pending JPH08242001A (en) | 1995-03-06 | 1995-03-06 | Production of thin-film transistor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08242001A (en) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003515928A (en) * | 1999-11-19 | 2003-05-07 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | Top gate thin film transistor and method of manufacturing the same |
| US6720211B2 (en) | 1999-05-18 | 2004-04-13 | Sharp Kabushiki Kaisha | Method for fabricating electric interconnections and interconnection substrate having electric interconnections fabricated by the same method |
| US6887744B2 (en) | 2001-12-18 | 2005-05-03 | Fujitsu Display Technologies Corporation | Method of forming a thin film transistor substrate with a interconnection electrode |
| JP2007220818A (en) * | 2006-02-15 | 2007-08-30 | Kochi Prefecture Sangyo Shinko Center | Thin film transistor and manufacturing method thereof |
| JP2007220816A (en) * | 2006-02-15 | 2007-08-30 | Kochi Prefecture Sangyo Shinko Center | Thin film transistor and manufacturing method thereof |
| WO2015123903A1 (en) * | 2014-02-24 | 2015-08-27 | 京东方科技集团股份有限公司 | Low-temperature polycrystalline silicon thin-film transistor, array substrate and manufacturing method therefor |
-
1995
- 1995-03-06 JP JP4546095A patent/JPH08242001A/en active Pending
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