JPH0824192B2 - 電子装置 - Google Patents
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- JPH0824192B2 JPH0824192B2 JP2236903A JP23690390A JPH0824192B2 JP H0824192 B2 JPH0824192 B2 JP H0824192B2 JP 2236903 A JP2236903 A JP 2236903A JP 23690390 A JP23690390 A JP 23690390A JP H0824192 B2 JPH0824192 B2 JP H0824192B2
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- H10D30/6704—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device
- H10D30/6713—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device characterised by the properties of the source or drain regions, e.g. compositions or sectional shapes
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- H10D30/6717—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device characterised by the properties of the source or drain regions, e.g. compositions or sectional shapes characterised by the doping profiles, e.g. having lightly-doped source or drain extensions the source and the drain regions being asymmetrical
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- H10D30/6746—Amorphous silicon
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D8/60—Schottky-barrier diodes
Landscapes
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、非単結晶性半導体層を備え、この半導体層
の電気的構造が外部からの動作要因（例えば駆動電圧）
によって変化させられる、薄膜トランジスタ等の電子装
置に関する。
の電気的構造が外部からの動作要因（例えば駆動電圧）
によって変化させられる、薄膜トランジスタ等の電子装
置に関する。
非単結晶性半導体の代表となる無定形半導体材料は、
一般に、蒸着、スパッタまたはプラズマCVD等によって
基体に付着させられる。この付着によって生じた非単結
晶性半導体構造は、単結晶の半導体と違って、完全な平
衡とならず格子欠陥を有するものとなっている。説明の
便宜上、無定形シリコンについて説明すると、例えば10
0℃の低温で蒸着された無定形シリコンでは格子欠陥の
密度が高い。このように蒸着された無定形シリコンは約
1019cm-3のダングリングボンド欠陥を含んでいる。この
欠陥の密度は水素の添加によって減少できる。また、ア
ニールによっても、平衡状態までには達しないが平衡状
態に近づかせる程度まで無定形シリコンの構造を変化さ
せることができる。蒸着した無定形シリコン材料を室温
に急冷すると、多くの欠陥を有する状態になり、そして
長期（１年またはそれ以上というような期間）にわたっ
て室温で自己アニール現象が生じ、準安定状態になる。
一般に、蒸着、スパッタまたはプラズマCVD等によって
基体に付着させられる。この付着によって生じた非単結
晶性半導体構造は、単結晶の半導体と違って、完全な平
衡とならず格子欠陥を有するものとなっている。説明の
便宜上、無定形シリコンについて説明すると、例えば10
0℃の低温で蒸着された無定形シリコンでは格子欠陥の
密度が高い。このように蒸着された無定形シリコンは約
1019cm-3のダングリングボンド欠陥を含んでいる。この
欠陥の密度は水素の添加によって減少できる。また、ア
ニールによっても、平衡状態までには達しないが平衡状
態に近づかせる程度まで無定形シリコンの構造を変化さ
せることができる。蒸着した無定形シリコン材料を室温
に急冷すると、多くの欠陥を有する状態になり、そして
長期（１年またはそれ以上というような期間）にわたっ
て室温で自己アニール現象が生じ、準安定状態になる。
しかし、無定形シリコンの電気的特性は、準安定状態
を得たのちでも、駆動電圧、電気的バイアス、熱的応
力、及び長時間のまたは強い照明のような外部からの動
作要因によってその平衡は乱され、新しい欠陥が発生さ
せられる。例えば、第１図に示すｎチャンネル形蓄積モ
ード低電圧薄膜トランジスタ10が、正のバイアスをゲー
ト電極12に加えることによってターンオンさせられる
と、ソース電極14からの自由電子が半導体層16に入り、
ゲート絶縁膜20との界面に蓄積層すなわちチャンネル18
を形成する。蓄積中はチャンネル18は多くの捕獲電子が
内部にあるから安定状態とならない。このチャンネルの
導電性が増すにつれ、そのフェルミ準位は伝導帯にまで
上がる。次いで、このトランジスタのオフ状態において
ゲート電極のバイアスが取り去られると、蓄積層すなわ
ちチャンネルは消滅し、チャンネルに余分の電子は無く
なる。しかし、半導体層には余分の電子があり、その余
分の電子による欠陥を除去することによって平衡状態に
なろうとするが、室温においては極めて低速でしか行え
ない。
を得たのちでも、駆動電圧、電気的バイアス、熱的応
力、及び長時間のまたは強い照明のような外部からの動
作要因によってその平衡は乱され、新しい欠陥が発生さ
せられる。例えば、第１図に示すｎチャンネル形蓄積モ
ード低電圧薄膜トランジスタ10が、正のバイアスをゲー
ト電極12に加えることによってターンオンさせられる
と、ソース電極14からの自由電子が半導体層16に入り、
ゲート絶縁膜20との界面に蓄積層すなわちチャンネル18
を形成する。蓄積中はチャンネル18は多くの捕獲電子が
内部にあるから安定状態とならない。このチャンネルの
導電性が増すにつれ、そのフェルミ準位は伝導帯にまで
上がる。次いで、このトランジスタのオフ状態において
ゲート電極のバイアスが取り去られると、蓄積層すなわ
ちチャンネルは消滅し、チャンネルに余分の電子は無く
なる。しかし、半導体層には余分の電子があり、その余
分の電子による欠陥を除去することによって平衡状態に
なろうとするが、室温においては極めて低速でしか行え
ない。
前記の低電圧無定形シリコン薄膜トランジスタの前述
の変化の状態を第２図のドレイン−ソース間電流
（IDS）対ゲート電圧（VG）曲線で示す。このトランジ
スタは、初期には曲線Ａに従う。オン状態において、蓄
積に対抗する欠陥が生成されるにつれ、トラップに落ち
た自由電子はもはや電流に寄与しないので、前記曲線は
曲線Ｂへシフトする。このため、同じ電流を流れさせる
ためには、より高いゲートバイアス（VG）をかけること
によってより多くの電子をチャンネルに導入することが
必要である。次いで、この薄膜トランジスタがオフ状態
へ復帰すると、曲線Ｃの特性まで戻るが、曲線Ａには至
らない。これは、半導体層16において若干の欠陥を前記
の自己アニールで除去するが、平衡状態になるには不十
分だからである。曲線Ｃの特性と曲線Ａの特性との間に
は、小さいけれど一定の電圧ドリフトが生じ、この小さ
なドリフトによるしきい電圧のずれすなわちシフトが生
ずる。このシフトは１回のオン／オフサイクルではさほ
ど大きくはないが、トランジスタの寿命時間全体につい
てみると、数ボルトのしきい値のシフトを示すほどのド
リフトとなる。このシフトを補償するためには、数ボル
トの余裕をもって、ゲートのバイアス電圧をかけるよう
にすることにもなりかねない。
の変化の状態を第２図のドレイン−ソース間電流
（IDS）対ゲート電圧（VG）曲線で示す。このトランジ
スタは、初期には曲線Ａに従う。オン状態において、蓄
積に対抗する欠陥が生成されるにつれ、トラップに落ち
た自由電子はもはや電流に寄与しないので、前記曲線は
曲線Ｂへシフトする。このため、同じ電流を流れさせる
ためには、より高いゲートバイアス（VG）をかけること
によってより多くの電子をチャンネルに導入することが
必要である。次いで、この薄膜トランジスタがオフ状態
へ復帰すると、曲線Ｃの特性まで戻るが、曲線Ａには至
らない。これは、半導体層16において若干の欠陥を前記
の自己アニールで除去するが、平衡状態になるには不十
分だからである。曲線Ｃの特性と曲線Ａの特性との間に
は、小さいけれど一定の電圧ドリフトが生じ、この小さ
なドリフトによるしきい電圧のずれすなわちシフトが生
ずる。このシフトは１回のオン／オフサイクルではさほ
ど大きくはないが、トランジスタの寿命時間全体につい
てみると、数ボルトのしきい値のシフトを示すほどのド
リフトとなる。このシフトを補償するためには、数ボル
トの余裕をもって、ゲートのバイアス電圧をかけるよう
にすることにもなりかねない。
第３図において、高電圧無定形シリコン薄膜トランジ
スタ22は、ゲート電極23、ゲート絶縁膜24、半導体層2
5、ソース電極26及びドレイン電極27を備えている。こ
のトランジスタは、ゲート電極23に加えられるバイアス
の効果により、第１図の低電圧トランジスタのしきい電
圧シフトと同じようなしきい電圧のシフトを示す。その
上、この高電圧薄膜トランジスタは、オフ状態（ゲート
電圧Vgを低くしドレイン−ソース間電圧Vdsを高くした
状態）中におけるゲート無制御状態でのゲート領域上の
高いドレイン電位の効果によって、ドレイン−ソース間
電流（IDS）対ゲート電圧（VG）曲線が一定電圧シフト
する。このシフトは、第４図における、シフト後のIDS
対VDS曲線（曲線Ｆ）の屈曲点に対する接線のｘ軸
（VDS）との交差点間の差であるので、Vxシフトと呼
ぶ。簡単に述べると、トランジスタのオフ状態において
は、電子は無バイアスのゲート領域から除去され、ゲー
トの端部に隣接する部分に大きな空乏部が生じ、この電
子の枯渇によってトラップが発生し、このトラップが、
ドレイン電位に対抗して同じ量の電流を流れさせるため
により高いドレイン電位を加えることを要求する。これ
らの曲線を第４図に示す。トランジスタの最初の状態の
IDS対VDS曲線は曲線Ｅであり、欠陥が生じてシフトした
状態の特性が曲線Ｆで示され、トランジスタを電源から
切り離した休止状態にすると、自己アニールによって若
干補正されて特性が曲線Ｇとなる。
スタ22は、ゲート電極23、ゲート絶縁膜24、半導体層2
5、ソース電極26及びドレイン電極27を備えている。こ
のトランジスタは、ゲート電極23に加えられるバイアス
の効果により、第１図の低電圧トランジスタのしきい電
圧シフトと同じようなしきい電圧のシフトを示す。その
上、この高電圧薄膜トランジスタは、オフ状態（ゲート
電圧Vgを低くしドレイン−ソース間電圧Vdsを高くした
状態）中におけるゲート無制御状態でのゲート領域上の
高いドレイン電位の効果によって、ドレイン−ソース間
電流（IDS）対ゲート電圧（VG）曲線が一定電圧シフト
する。このシフトは、第４図における、シフト後のIDS
対VDS曲線（曲線Ｆ）の屈曲点に対する接線のｘ軸
（VDS）との交差点間の差であるので、Vxシフトと呼
ぶ。簡単に述べると、トランジスタのオフ状態において
は、電子は無バイアスのゲート領域から除去され、ゲー
トの端部に隣接する部分に大きな空乏部が生じ、この電
子の枯渇によってトラップが発生し、このトラップが、
ドレイン電位に対抗して同じ量の電流を流れさせるため
により高いドレイン電位を加えることを要求する。これ
らの曲線を第４図に示す。トランジスタの最初の状態の
IDS対VDS曲線は曲線Ｅであり、欠陥が生じてシフトした
状態の特性が曲線Ｆで示され、トランジスタを電源から
切り離した休止状態にすると、自己アニールによって若
干補正されて特性が曲線Ｇとなる。
これらシフトした特性のままで動作させたり、または
薄膜トランジスタに対して補正を行なうことも可能であ
るが、上記のシフトを全てを回避または除去することが
望ましい。特に、安定な動作のためには制御用のゲート
バイアス電圧及び駆動用のドレイン電圧をできるだけ低
く保持することが望ましい。
薄膜トランジスタに対して補正を行なうことも可能であ
るが、上記のシフトを全てを回避または除去することが
望ましい。特に、安定な動作のためには制御用のゲート
バイアス電圧及び駆動用のドレイン電圧をできるだけ低
く保持することが望ましい。
従って、本発明の目的は、外部からの動作要因に応答
してシフトが生じたとしても、このシフトが極めて小さ
い電子装置を提供することにある。本発明の他の目的
は、外部動作要因に応答して変化が生じた場合に、電子
装置の非単結晶性半導体層をその本来の状態への回復を
促進することにある。
してシフトが生じたとしても、このシフトが極めて小さ
い電子装置を提供することにある。本発明の他の目的
は、外部動作要因に応答して変化が生じた場合に、電子
装置の非単結晶性半導体層をその本来の状態への回復を
促進することにある。
かかる目的を達成するため、本発明によれば、非単結
晶性半導体層を備え、該半導体層の電気的構造が外部か
らの動作要因によって変化させられる電子装置であっ
て、前記非単結晶性半導体層に隣接して補正層が配置さ
れており、該補正層は、実質的に等しい量のｎ形ドープ
剤及びｐ形ドープ剤を含んで実質的に電気的に中性にな
っている半導体層で形成され、該補正層が適正な極性の
キャリヤを供給して前記外部動作要因による変化の除去
を加速しており、前記外部動作要因が除去されると、装
置を平衡な状態へ加速させることを特徴とする電子装置
が提供される。
晶性半導体層を備え、該半導体層の電気的構造が外部か
らの動作要因によって変化させられる電子装置であっ
て、前記非単結晶性半導体層に隣接して補正層が配置さ
れており、該補正層は、実質的に等しい量のｎ形ドープ
剤及びｐ形ドープ剤を含んで実質的に電気的に中性にな
っている半導体層で形成され、該補正層が適正な極性の
キャリヤを供給して前記外部動作要因による変化の除去
を加速しており、前記外部動作要因が除去されると、装
置を平衡な状態へ加速させることを特徴とする電子装置
が提供される。
〔作用） 既述のように、従来の薄膜トランジスタでは駆動電圧
等の外部動作要因が加わると、その外部動作要因が除去
されたとき、半導体層には格子欠陥の増大が認められ、
これによって、低電圧薄膜トランジスタではしきい値の
シフトを生じ、高電圧薄膜トランジスタでは、更に、特
性曲線のシフト（Vxシフト）がトランジスタのオフ状態
における電子の深い欠乏によって生じる。本発明におい
ては、前記のように、半導体層に隣接して特定の補正層
を設けており、この補正層に、駆動電圧等の外部動作要
因が加わると、半導体層と一緒になって変化するが、そ
のドープ剤のため、半導体層付近に補正用の電荷供給源
を形成して、外部動作要因が除去されたとき、しきい値
のシフトや特性曲線のシフト（Vxシフト）に伴う回復を
急速に行う。すなわち、補正層は、捕獲された電荷を中
性化するための適切な極性のキャリヤを供給するという
働きをなす。この助けがないと、自己アニールして捕獲
済み電荷を除去するという速度が極めて遅くなる。本発
明は捕獲済み電荷の除去速度を格段に高くするものであ
る。
等の外部動作要因が加わると、その外部動作要因が除去
されたとき、半導体層には格子欠陥の増大が認められ、
これによって、低電圧薄膜トランジスタではしきい値の
シフトを生じ、高電圧薄膜トランジスタでは、更に、特
性曲線のシフト（Vxシフト）がトランジスタのオフ状態
における電子の深い欠乏によって生じる。本発明におい
ては、前記のように、半導体層に隣接して特定の補正層
を設けており、この補正層に、駆動電圧等の外部動作要
因が加わると、半導体層と一緒になって変化するが、そ
のドープ剤のため、半導体層付近に補正用の電荷供給源
を形成して、外部動作要因が除去されたとき、しきい値
のシフトや特性曲線のシフト（Vxシフト）に伴う回復を
急速に行う。すなわち、補正層は、捕獲された電荷を中
性化するための適切な極性のキャリヤを供給するという
働きをなす。この助けがないと、自己アニールして捕獲
済み電荷を除去するという速度が極めて遅くなる。本発
明は捕獲済み電荷の除去速度を格段に高くするものであ
る。
図面について説明すると、本発明にしたがって作った
低電圧薄膜トランジスタの実施例を第５図に示す。この
薄膜トランジスタ28は、大きな面積のものとして簡単に
入手でき、250℃程度の製作温度に耐えることのできる
例えばガラスまたは他の材料のシート基体（図示せず）
と、その上に形成された例えばクロム製の導電性のゲー
ト電極30とを備えている。窒化シリコンで成るゲート絶
縁膜32がゲート電極上に形成され、真性の、または軽く
ドープされた、無定形シリコンで成る半導体層34がその
上に形成されている。半導体層34に隣接して、補正層36
が配置され、この補正層36は、補償済みの無定形シリコ
ン材料から形成されている。本明細書において用いる
「隣接」なる用語は、補正層36と半導体層34とが、キャ
リヤ交換を行なわせるように十分に接近していることを
意味するのであり、これらの間の接触を必ずしも意味し
てはいない。いま、半導体層34が約300Å、補正層36が
約300Åであるとするとこれら２つの層の合計厚さは約6
00Åとなり（第１図の半導体層16と同じ程度である）、
ゲート電極に対して両層を通じてソース電極40及びドレ
イン電極42に整合させることが可能である。また、低電
圧薄膜トランジスタ10の製作過程において、小量の真性
または軽くドープした、無定形シリコンの半導体層を形
成し、次いで、硼素含有ガス及び燐含有ガスを同時に導
入することにより、半導体層の上方部分を補正層に変更
することもできる。第１図に示すように、補正層36の上
部に窒化物層38が形成され、次いでこれがエッチングさ
れて、そこに、燐がドープされた（n+）無定形シリコン
層が形成され、さらにこの無定形シリコン層がエッチン
グされて、ソース電極40とドレイン電極42とが形成され
る。これらの電極上のクロム製の接点は図示してない。
なお、前述の材料は例として示したものである。半導体
層34はまた、GaAsで作ることができ、また微結晶性また
は多結晶性の半導体材料で作ることもできる。
低電圧薄膜トランジスタの実施例を第５図に示す。この
薄膜トランジスタ28は、大きな面積のものとして簡単に
入手でき、250℃程度の製作温度に耐えることのできる
例えばガラスまたは他の材料のシート基体（図示せず）
と、その上に形成された例えばクロム製の導電性のゲー
ト電極30とを備えている。窒化シリコンで成るゲート絶
縁膜32がゲート電極上に形成され、真性の、または軽く
ドープされた、無定形シリコンで成る半導体層34がその
上に形成されている。半導体層34に隣接して、補正層36
が配置され、この補正層36は、補償済みの無定形シリコ
ン材料から形成されている。本明細書において用いる
「隣接」なる用語は、補正層36と半導体層34とが、キャ
リヤ交換を行なわせるように十分に接近していることを
意味するのであり、これらの間の接触を必ずしも意味し
てはいない。いま、半導体層34が約300Å、補正層36が
約300Åであるとするとこれら２つの層の合計厚さは約6
00Åとなり（第１図の半導体層16と同じ程度である）、
ゲート電極に対して両層を通じてソース電極40及びドレ
イン電極42に整合させることが可能である。また、低電
圧薄膜トランジスタ10の製作過程において、小量の真性
または軽くドープした、無定形シリコンの半導体層を形
成し、次いで、硼素含有ガス及び燐含有ガスを同時に導
入することにより、半導体層の上方部分を補正層に変更
することもできる。第１図に示すように、補正層36の上
部に窒化物層38が形成され、次いでこれがエッチングさ
れて、そこに、燐がドープされた（n+）無定形シリコン
層が形成され、さらにこの無定形シリコン層がエッチン
グされて、ソース電極40とドレイン電極42とが形成され
る。これらの電極上のクロム製の接点は図示してない。
なお、前述の材料は例として示したものである。半導体
層34はまた、GaAsで作ることができ、また微結晶性また
は多結晶性の半導体材料で作ることもできる。
補正層36において用いた「補償済み」なる用語は、対
象となる材料がｎ型及びｐ型の両方のドープ剤、例えば
燐及び硼素で同時にドープされているということを意味
するものと理解されたい。補償によって、実質的に等し
い量のｎ型及びｐ型のドープ剤を含む。
象となる材料がｎ型及びｐ型の両方のドープ剤、例えば
燐及び硼素で同時にドープされているということを意味
するものと理解されたい。補償によって、実質的に等し
い量のｎ型及びｐ型のドープ剤を含む。
補正層36によって、例えば、低電圧薄膜トランジスタ
においては、しきい値のシフトから平衡となるためにｐ
型層が用いられ、一方、高電圧薄膜トランジスタにおい
ては、Vxシフトから平衡となるためにｎ型層が用いられ
る。各場合において、補正層がソースとドレインとの間
に導電チャンネルを作ることのないように注意を払うこ
とが必要である。
においては、しきい値のシフトから平衡となるためにｐ
型層が用いられ、一方、高電圧薄膜トランジスタにおい
ては、Vxシフトから平衡となるためにｎ型層が用いられ
る。各場合において、補正層がソースとドレインとの間
に導電チャンネルを作ることのないように注意を払うこ
とが必要である。
第６図には、他の実施例である低電圧薄膜トランジス
タ44が示される。第５図の薄膜トランジスタ28と同じ構
成部材は、プライム符号（′）を付した同じ符号で示
す。トランジスタ44が第５図に示すトランジスタ28と異
なる点は、補正層が、ｎ型層46とｐ型層48とが交互に形
成されて、ｎ−ｐ−ｎ−ｐの超格子から成っているとい
うことである。この超格子は、前記２つの層の間に真性
層50を挟んで、ｎ−ｉ−ｐ−ｉの超格子としてもよい。
第５図の補正層36のようなドープ剤の混合物となってお
らず、本実施例では、ドープ剤は層毎に別々になってい
る。かかる超格子の各層は厚さが約10〜50Åである。こ
の超格子構造を、任意の数の方法により、所望の特性を
もたらすように調整することができる。構造が電気的に
中性となるように、同じ厚さ及び同じドープ剤濃度の同
数の前記２種類の層がある。換言すれば、特性に対する
制御は、順次堆積される層を制御することによって簡単
に得られる。かかる制御は第５図の補正層36においては
得られない。ｎ−ｉ−ｐ−ｉ超格子の他の利点は、互い
に化学的に反応して悪影響を与える恐れのあるドープ剤
を用いることができ、この超格子においては、ドープ剤
を別々に保持しながら所望の特性を持つことができる。
タ44が示される。第５図の薄膜トランジスタ28と同じ構
成部材は、プライム符号（′）を付した同じ符号で示
す。トランジスタ44が第５図に示すトランジスタ28と異
なる点は、補正層が、ｎ型層46とｐ型層48とが交互に形
成されて、ｎ−ｐ−ｎ−ｐの超格子から成っているとい
うことである。この超格子は、前記２つの層の間に真性
層50を挟んで、ｎ−ｉ−ｐ−ｉの超格子としてもよい。
第５図の補正層36のようなドープ剤の混合物となってお
らず、本実施例では、ドープ剤は層毎に別々になってい
る。かかる超格子の各層は厚さが約10〜50Åである。こ
の超格子構造を、任意の数の方法により、所望の特性を
もたらすように調整することができる。構造が電気的に
中性となるように、同じ厚さ及び同じドープ剤濃度の同
数の前記２種類の層がある。換言すれば、特性に対する
制御は、順次堆積される層を制御することによって簡単
に得られる。かかる制御は第５図の補正層36においては
得られない。ｎ−ｉ−ｐ−ｉ超格子の他の利点は、互い
に化学的に反応して悪影響を与える恐れのあるドープ剤
を用いることができ、この超格子においては、ドープ剤
を別々に保持しながら所望の特性を持つことができる。
第７図に示す薄膜トランジスタ52においては、半導体
層54は、その全体が補償済み無定形シリコンで作られて
おり、半導体層54が電荷キャリヤの輸送をするだけでな
く補正層としても機能する。この構成の薄膜トランジス
タ52は動作特性がやや貧弱、即ち、電流出力が低く、相
互コンダクタンスが低いので、一部の用途にしか供し得
ない。
層54は、その全体が補償済み無定形シリコンで作られて
おり、半導体層54が電荷キャリヤの輸送をするだけでな
く補正層としても機能する。この構成の薄膜トランジス
タ52は動作特性がやや貧弱、即ち、電流出力が低く、相
互コンダクタンスが低いので、一部の用途にしか供し得
ない。
また、第８図に示す形態の低電圧薄膜トランジスタ56
を作ることもできる。ゲート金属30′、ゲート絶縁膜3
2′及び半導体層34′は第１図、第５図、第６図及び第
７図の薄膜トランジスタの製作におけると同じように作
られる。次に、n+半導体層及び金属層（図示せず）を形
成し、これをエッチングしてソース電極40′及びドレイ
ン電極42′を形成し、それらの間にチャンネル領域を形
成する。次に、第５図の補正層36のような補正層58を、
トランジスタの上部に形成し、ソース及びドレイン電極
（図示せず）を露出させるためのエッチングを行なう。
この補正層58は、ソース−ドレイン間に外部動作要因す
なわち駆動電圧が印加された、チャンネル領域内で半導
体層34′に隣接しており、第５図の実施例のように、ソ
ース電極及びドレイン電極と半導体層との間に介在して
はいない。第５図の構成においては、補正層の介在によ
って、薄膜トランジスタに有害な直列抵抗が導入される
可能性があるが、第８図の実施例では、かかる直列抵抗
の導入がなくなる。
を作ることもできる。ゲート金属30′、ゲート絶縁膜3
2′及び半導体層34′は第１図、第５図、第６図及び第
７図の薄膜トランジスタの製作におけると同じように作
られる。次に、n+半導体層及び金属層（図示せず）を形
成し、これをエッチングしてソース電極40′及びドレイ
ン電極42′を形成し、それらの間にチャンネル領域を形
成する。次に、第５図の補正層36のような補正層58を、
トランジスタの上部に形成し、ソース及びドレイン電極
（図示せず）を露出させるためのエッチングを行なう。
この補正層58は、ソース−ドレイン間に外部動作要因す
なわち駆動電圧が印加された、チャンネル領域内で半導
体層34′に隣接しており、第５図の実施例のように、ソ
ース電極及びドレイン電極と半導体層との間に介在して
はいない。第５図の構成においては、補正層の介在によ
って、薄膜トランジスタに有害な直列抵抗が導入される
可能性があるが、第８図の実施例では、かかる直列抵抗
の導入がなくなる。
第９図には、本発明の特徴を組み入れた高電圧薄膜ト
ランジスタが示されている。高電圧薄膜トランジスタ60
は、第３図に示すトランジスタ22に類似しているが、補
正層62が、実質的に真性の、または軽くドープした半導
体層64の上に隣接して形成されている。この補正層62以
外は、第３図の高電圧薄膜トランジスタ22と同じである
のでその構成の説明を省略する。なお、この高電圧トラ
ンジスタの補正層62に対して、低電圧薄膜トランジスタ
について図示且つ説明した補正層に対する種々の変形が
同様に適用可能である。
ランジスタが示されている。高電圧薄膜トランジスタ60
は、第３図に示すトランジスタ22に類似しているが、補
正層62が、実質的に真性の、または軽くドープした半導
体層64の上に隣接して形成されている。この補正層62以
外は、第３図の高電圧薄膜トランジスタ22と同じである
のでその構成の説明を省略する。なお、この高電圧トラ
ンジスタの補正層62に対して、低電圧薄膜トランジスタ
について図示且つ説明した補正層に対する種々の変形が
同様に適用可能である。
ゲート電圧やドレイン−ソース電圧等の外部の動作要
因に応答して変化し平衡化する無定形半導体で成る電子
装置は、適切な電荷を供給する本発明の補正層を追加す
ることによって改善できる。第10図にダイオードに補正
層を追加した実施例を示す。ダイオード66は、金属製の
電極68と、n+ドープされた無定形半導体層70と、補正層
72と、実質的に真性の無定形半導体層74と、コレクタ電
極76とから成り、コレクタ電極76は半導体層74と協働し
てショットキーバリヤを形成している。第11図に示す、
電流の通過を阻止する誘電体層76を、第10図のダイオー
ド66に追加すると、第11図のバラクタ78が形成される。
これらダイオード66及びバラクタ78の各々において、補
正層72は、活性層となる半導体層に隣接配置され、その
構成は、第５図に示す補償済み材料で成る層であっても
よく、また、第６図に示すｎ−ｉ−ｐ−ｉもしくはｎ−
ｐ−ｎ−ｐ超格子であってもよい。かかる補正層によ
り、電極間に駆動電圧がかかったのち、その電圧をなく
すると、本来の特性への平衡化を促進する。
因に応答して変化し平衡化する無定形半導体で成る電子
装置は、適切な電荷を供給する本発明の補正層を追加す
ることによって改善できる。第10図にダイオードに補正
層を追加した実施例を示す。ダイオード66は、金属製の
電極68と、n+ドープされた無定形半導体層70と、補正層
72と、実質的に真性の無定形半導体層74と、コレクタ電
極76とから成り、コレクタ電極76は半導体層74と協働し
てショットキーバリヤを形成している。第11図に示す、
電流の通過を阻止する誘電体層76を、第10図のダイオー
ド66に追加すると、第11図のバラクタ78が形成される。
これらダイオード66及びバラクタ78の各々において、補
正層72は、活性層となる半導体層に隣接配置され、その
構成は、第５図に示す補償済み材料で成る層であっても
よく、また、第６図に示すｎ−ｉ−ｐ−ｉもしくはｎ−
ｐ−ｎ−ｐ超格子であってもよい。かかる補正層によ
り、電極間に駆動電圧がかかったのち、その電圧をなく
すると、本来の特性への平衡化を促進する。
かかる本発明の半導体電子装置の動作について説明す
る。代表として、第５図及び第６図の低電圧薄膜トラン
ジスタと第９図の高電圧薄膜トランジスタ60とについて
述べる。先ず、本発明に係る薄膜トラジスタの動作にお
いては、外部動作要因となる、正のゲート電圧に応答し
て無定形半導体層内に形成された欠陥は、トランジスタ
のオフのとき、補正層から正孔が供給されて、より急速
に除去される。例えば、低電圧薄膜トランジスタにおい
て、補正層36またはｎ−ｉ−ｐ−ｉ（もしくはｎ−ｐ−
ｎ−ｐ）超格子の補正層が必要な正孔を提供する。これ
は、半導体層のチャンネル内に電子を誘発するゲートの
電界が、補正層内のｐ型ドープ剤を活性化するからであ
る。補正層内に電子を誘発して該層をｎ型にするゲート
電界に応答して、この補正層は多くの硼素ドープ剤原子
によって平衡化する。薄膜トランジスタのオフ状態にお
いて外部動作要因すなわち正のゲート電圧が除去される
と、補正層は過剰の正孔を持つことになり、この正孔
が、隣接する半導体層を、該層から電子を枯渇させるこ
とにより、平衡化を促進するように作用する。第２図の
曲線Ｄは、補正層が所定位置にあるときのしきい電圧シ
フトの最終的状態を示すものである。この曲線Ｄは曲線
Ａとほぼ同じであり、このことから解るように、補正層
の存在により、しきい電圧のシフトを事実上除去するこ
とができる。
る。代表として、第５図及び第６図の低電圧薄膜トラン
ジスタと第９図の高電圧薄膜トランジスタ60とについて
述べる。先ず、本発明に係る薄膜トラジスタの動作にお
いては、外部動作要因となる、正のゲート電圧に応答し
て無定形半導体層内に形成された欠陥は、トランジスタ
のオフのとき、補正層から正孔が供給されて、より急速
に除去される。例えば、低電圧薄膜トランジスタにおい
て、補正層36またはｎ−ｉ−ｐ−ｉ（もしくはｎ−ｐ−
ｎ−ｐ）超格子の補正層が必要な正孔を提供する。これ
は、半導体層のチャンネル内に電子を誘発するゲートの
電界が、補正層内のｐ型ドープ剤を活性化するからであ
る。補正層内に電子を誘発して該層をｎ型にするゲート
電界に応答して、この補正層は多くの硼素ドープ剤原子
によって平衡化する。薄膜トランジスタのオフ状態にお
いて外部動作要因すなわち正のゲート電圧が除去される
と、補正層は過剰の正孔を持つことになり、この正孔
が、隣接する半導体層を、該層から電子を枯渇させるこ
とにより、平衡化を促進するように作用する。第２図の
曲線Ｄは、補正層が所定位置にあるときのしきい電圧シ
フトの最終的状態を示すものである。この曲線Ｄは曲線
Ａとほぼ同じであり、このことから解るように、補正層
の存在により、しきい電圧のシフトを事実上除去するこ
とができる。
高電圧薄膜トランジスタ60の動作において、高電圧薄
膜トランジスタ60がオフ状態（ゲート電圧Vgを低くし、
ドレイン−ソース間電圧Vdsを高くした状態）中におい
て、補正層62は、ゲート無制御状態でのゲート領域の平
衡化を促進する。正常動作における、薄膜トランジスタ
60のオフ状態において、半導体層64のゲート領域は高い
ドレイン電圧によって電子が枯渇し、第４図の曲線Ｆに
おけるように、Vxシフトを生じさせる欠陥を発生するこ
とによって平衡化する。このオフ状態における同じ駆動
電圧（外部動作要因）により、補正層62はｐ型にさせら
れ、これに応答して補正層はより多くの燐ドープ剤原子
を活性化する。ドレイン−ソース間電圧を印加したまま
でゲート電圧を高くすると、トランジスタがターンオン
し、このターンオンにおいて、トランジスタ60は完全に
自己補正し、Vxシフトを除去する。しかし、トランジス
タがオフ状態となったのちに電源から切り離されて休止
状態となると、補正層62は電子の豊富な供給源となっ
て、半導体層64のゲート領域へ電子を供給して、トラン
ジスタの特性曲線を第４図における曲線Ｈへ復帰させ、
これにより、最初の特性曲線Ｅとほぼ同じにする。
膜トランジスタ60がオフ状態（ゲート電圧Vgを低くし、
ドレイン−ソース間電圧Vdsを高くした状態）中におい
て、補正層62は、ゲート無制御状態でのゲート領域の平
衡化を促進する。正常動作における、薄膜トランジスタ
60のオフ状態において、半導体層64のゲート領域は高い
ドレイン電圧によって電子が枯渇し、第４図の曲線Ｆに
おけるように、Vxシフトを生じさせる欠陥を発生するこ
とによって平衡化する。このオフ状態における同じ駆動
電圧（外部動作要因）により、補正層62はｐ型にさせら
れ、これに応答して補正層はより多くの燐ドープ剤原子
を活性化する。ドレイン−ソース間電圧を印加したまま
でゲート電圧を高くすると、トランジスタがターンオン
し、このターンオンにおいて、トランジスタ60は完全に
自己補正し、Vxシフトを除去する。しかし、トランジス
タがオフ状態となったのちに電源から切り離されて休止
状態となると、補正層62は電子の豊富な供給源となっ
て、半導体層64のゲート領域へ電子を供給して、トラン
ジスタの特性曲線を第４図における曲線Ｈへ復帰させ、
これにより、最初の特性曲線Ｅとほぼ同じにする。
本発明によれば、電子装置の非単結晶性半導体層に隣
接して補正層が配置されて、該補正層は、実質的に等し
い量のｎ形ドープ剤及びｐ形ドープ剤を含んで実質的に
電気的に中性になっている半導体層で形成され、該補正
層が適正な極性のキャリヤを供給して外部動作要因によ
る変化の除去を加速しており、外部動作要因が除去され
ると、装置を平衡な状態へ加速させるので、従来の薄膜
トランジスタ等に現れていた。しきい電圧のシフトなく
元の平衡状態に回復させ、また、高電圧薄膜トランジス
タに見られるオフ状態における特性曲線のドレイン−ソ
ース間電圧のシフト（すなわちVxシフト）があった場合
において、電源を切った後の回復をトランジスタの最初
の特性曲線すなわち元の平衡状態へ回復させる。従っ
て、本発明によれば、外部からの動作要因によってシフ
トが生じたとしても、このシフトが極めて小さく、外部
動作要因に応答して変化が生じた場合に、電子装置の非
単結晶性半導体層をその本来の状態への回復を急速にす
ることが可能になった。
接して補正層が配置されて、該補正層は、実質的に等し
い量のｎ形ドープ剤及びｐ形ドープ剤を含んで実質的に
電気的に中性になっている半導体層で形成され、該補正
層が適正な極性のキャリヤを供給して外部動作要因によ
る変化の除去を加速しており、外部動作要因が除去され
ると、装置を平衡な状態へ加速させるので、従来の薄膜
トランジスタ等に現れていた。しきい電圧のシフトなく
元の平衡状態に回復させ、また、高電圧薄膜トランジス
タに見られるオフ状態における特性曲線のドレイン−ソ
ース間電圧のシフト（すなわちVxシフト）があった場合
において、電源を切った後の回復をトランジスタの最初
の特性曲線すなわち元の平衡状態へ回復させる。従っ
て、本発明によれば、外部からの動作要因によってシフ
トが生じたとしても、このシフトが極めて小さく、外部
動作要因に応答して変化が生じた場合に、電子装置の非
単結晶性半導体層をその本来の状態への回復を急速にす
ることが可能になった。
本発明によれば、より長い寿命を有する安定な装置を
作ることができる。以上の開示は単に例として行なった
ものであり、特許請求の範囲に記載のごとき本発明の真
の精神及び範囲を逸脱することなしに、構造の細部なら
びに構成部材及び材料の組み合わせ及び配置について他
の種々の変更を行なうことができる。
作ることができる。以上の開示は単に例として行なった
ものであり、特許請求の範囲に記載のごとき本発明の真
の精神及び範囲を逸脱することなしに、構造の細部なら
びに構成部材及び材料の組み合わせ及び配置について他
の種々の変更を行なうことができる。
第１図は従来の低電圧薄膜トランジスタの断面図、 第２図は第１図のトランジスタ及び本発明のしきい電圧
シフト及び回復を示す出力特性曲線図、 第３図は従来の高電圧薄膜トランジスタの断面図、 第４図は第３図のトランジスタ及び本発明のVxシフト及
び回復を示す出力特性曲線図、 第５図は本発明にかかる低電圧薄膜トランジスタの実施
例の断面図、 第６図は本発明にかかる低電圧薄膜トランジスタの別の
実施例の断面図、 第７図は本発明にかかる低電圧薄膜トランジスタの更に
別の実施例の断面図、 第８図は低電圧薄膜トランジスタの別の形態の断面図、 第９図は本発明にかかる高電圧薄膜トランジスタの断面
図、 第10図は本発明にかかるダイオードの断面図、及び 第11図は本発明にかかるバラクタの断面図である。 〔符号の説明〕 10……従来の低電圧薄膜トランジスタ 22……従来の高電圧薄膜トランジスタ 28、44、56……本発明の低電圧薄膜トランジスタ 30……ゲート電極 32……ゲート絶縁膜 34、34′、54、64……半導体層 36、58、62、72……補正層 40、40′……ソース電極 42、42′……ドレイン電極 46、48、50……補正層用超格子層 60……本発明の高電圧薄膜トランジスタ 66……ダイオード 70……半導体層
シフト及び回復を示す出力特性曲線図、 第３図は従来の高電圧薄膜トランジスタの断面図、 第４図は第３図のトランジスタ及び本発明のVxシフト及
び回復を示す出力特性曲線図、 第５図は本発明にかかる低電圧薄膜トランジスタの実施
例の断面図、 第６図は本発明にかかる低電圧薄膜トランジスタの別の
実施例の断面図、 第７図は本発明にかかる低電圧薄膜トランジスタの更に
別の実施例の断面図、 第８図は低電圧薄膜トランジスタの別の形態の断面図、 第９図は本発明にかかる高電圧薄膜トランジスタの断面
図、 第10図は本発明にかかるダイオードの断面図、及び 第11図は本発明にかかるバラクタの断面図である。 〔符号の説明〕 10……従来の低電圧薄膜トランジスタ 22……従来の高電圧薄膜トランジスタ 28、44、56……本発明の低電圧薄膜トランジスタ 30……ゲート電極 32……ゲート絶縁膜 34、34′、54、64……半導体層 36、58、62、72……補正層 40、40′……ソース電極 42、42′……ドレイン電極 46、48、50……補正層用超格子層 60……本発明の高電圧薄膜トランジスタ 66……ダイオード 70……半導体層
フロントページの続き (56)参考文献 特開 昭60−198865（ＪＰ，Ａ) 特開 昭60−124976（ＪＰ，Ａ) 特開 昭61−48977（ＪＰ，Ａ) 特開 昭60−207384（ＪＰ，Ａ) 実開 昭62−213165（ＪＰ，Ｕ)
Claims (1)
- 【請求項１】非単結晶性半導体層を備え、該半導体層の
電気的構造が外部からの動作要因によって変化させられ
る電子装置において、 前記非単結晶性半導体層に隣接して補正層が配置されて
おり、該補正層は、実質的に等しい量のｎ形ドープ剤及
びｐ形ドープ剤を含んで実質的に電気的に中性になって
いる半導体層で形成され、該補正層が適正な極性のキャ
リヤを供給して前記外部動作要因による変化の除去を加
速しており、前記外部動作要因が除去されると、装置を
平衡な状態へ加速させることを特徴とする電子装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US40694689A | 1989-09-13 | 1989-09-13 | |
| US406946 | 1989-09-13 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03105927A JPH03105927A (ja) | 1991-05-02 |
| JPH0824192B2 true JPH0824192B2 (ja) | 1996-03-06 |
Family
ID=23609993
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2236903A Expired - Fee Related JPH0824192B2 (ja) | 1989-09-13 | 1990-09-06 | 電子装置 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0419136B1 (ja) |
| JP (1) | JPH0824192B2 (ja) |
| DE (1) | DE69024005T2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0770731B2 (ja) * | 1990-11-22 | 1995-07-31 | 松下電器産業株式会社 | 電気可塑性素子 |
| FR2961016B1 (fr) * | 2010-06-07 | 2013-06-07 | Commissariat Energie Atomique | Circuit integre a dispositif de type fet sans jonction et a depletion |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| ZA849070B (en) * | 1983-12-07 | 1985-07-31 | Energy Conversion Devices Inc | Semiconducting multilayered structures and systems and methods for synthesizing the structures and devices incorporating the structures |
| JPS60124976A (ja) * | 1983-12-12 | 1985-07-04 | Agency Of Ind Science & Technol | 薄膜トランジスタ |
| DE3581549D1 (de) * | 1984-03-12 | 1991-03-07 | Xerox Corp | Duennfilm-transistor fuer hohe spannungen. |
| JPS60198865A (ja) * | 1984-03-23 | 1985-10-08 | Nec Corp | 薄膜トランジスタ |
| EP0166261A3 (en) * | 1984-06-27 | 1989-01-11 | Energy Conversion Devices, Inc. | Static field-induced semiconductor devices |
| JPH0614549B2 (ja) * | 1984-08-16 | 1994-02-23 | セイコーエプソン株式会社 | 薄膜トランジスタ |
| JPS62213165A (ja) * | 1986-03-13 | 1987-09-19 | Nec Corp | 薄膜トランジスタ |
-
1990
- 1990-09-06 JP JP2236903A patent/JPH0824192B2/ja not_active Expired - Fee Related
- 1990-09-13 EP EP90310049A patent/EP0419136B1/en not_active Expired - Lifetime
- 1990-09-13 DE DE69024005T patent/DE69024005T2/de not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| DE69024005D1 (de) | 1996-01-18 |
| JPH03105927A (ja) | 1991-05-02 |
| EP0419136B1 (en) | 1995-12-06 |
| EP0419136A1 (en) | 1991-03-27 |
| DE69024005T2 (de) | 1996-06-20 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |