JPH0823852B2 - 入出力処理装置 - Google Patents
入出力処理装置Info
- Publication number
- JPH0823852B2 JPH0823852B2 JP61235600A JP23560086A JPH0823852B2 JP H0823852 B2 JPH0823852 B2 JP H0823852B2 JP 61235600 A JP61235600 A JP 61235600A JP 23560086 A JP23560086 A JP 23560086A JP H0823852 B2 JPH0823852 B2 JP H0823852B2
- Authority
- JP
- Japan
- Prior art keywords
- control information
- buffer memory
- input
- entry
- stored
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/10—Program control for peripheral devices
- G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
- G06F13/122—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware performs an I/O function other than control of data transfer
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は主記憶に格納された入出力装置ごとの制御情
報に関し、特に斯かる制御情報を高速に利用するため、
入出力装置のバツファメモリに格納された制御情報の置
換方式に関する。
報に関し、特に斯かる制御情報を高速に利用するため、
入出力装置のバツファメモリに格納された制御情報の置
換方式に関する。
（従来の技術） 従来、主記憶に格納された制御情報を用いて主記憶と
入出力装置との間でデータを転送する入出力処理装置で
は、制御情報の参照／更新のために主記憶をアクセスし
ている。その際には、主記憶のアクセスによるオーバヘ
ツドを軽減するため、入出力制御装置の内部に制御情報
を格納するバツフアメモリを有し、バツフアメモリの内
部の制御情報を用いてデータ転送を制御している。
入出力装置との間でデータを転送する入出力処理装置で
は、制御情報の参照／更新のために主記憶をアクセスし
ている。その際には、主記憶のアクセスによるオーバヘ
ツドを軽減するため、入出力制御装置の内部に制御情報
を格納するバツフアメモリを有し、バツフアメモリの内
部の制御情報を用いてデータ転送を制御している。
（発明が解決しようとする問題点） 上述した従来の入出力処理装置では、複数の入出力装
置との間でデータを転送する際に、バツフアメモリの各
エントリにデータ転送の制御情報がロードされて利用さ
れる。これによつて、データ転送の制御の都度、主記憶
に格納された制御情報をアクセスする必要がなくなり、
バツフアメモリをアクセスするのみで高速にデータ転送
を制御することができる。しかし、このような構成のバ
ツフアメモリは主記憶に比べて高価であり、そのエント
リの数は入出力装置の数に比べて少ないのが一般的と云
える。
置との間でデータを転送する際に、バツフアメモリの各
エントリにデータ転送の制御情報がロードされて利用さ
れる。これによつて、データ転送の制御の都度、主記憶
に格納された制御情報をアクセスする必要がなくなり、
バツフアメモリをアクセスするのみで高速にデータ転送
を制御することができる。しかし、このような構成のバ
ツフアメモリは主記憶に比べて高価であり、そのエント
リの数は入出力装置の数に比べて少ないのが一般的と云
える。
このため、バツフアメモリの各エントリがすべて使用
されている状態で、新たな制御情報をロードするために
は、いずれかのエントリの制御情報を主記憶にセーブし
た後、上記エントリにロードする必要がある。
されている状態で、新たな制御情報をロードするために
は、いずれかのエントリの制御情報を主記憶にセーブし
た後、上記エントリにロードする必要がある。
このようなバツフアメモリの各エントリは、通常、同
じ重みで利用される。すなわち、主記憶にセーブするエ
ントリの選択は、すべてのエントリを対象に行われる。
従つて、このような構成のバツフアメモリでは、対象と
する入出力装置の特性とは無関係にセーブするエントリ
を選択するため、上記制御情報を必要とする際にはバツ
フアメモリ上に存在せず、主記憶から再度ロードしなお
す必要が生じることがあり、オーバヘツドが増加すると
い云う欠点がある。
じ重みで利用される。すなわち、主記憶にセーブするエ
ントリの選択は、すべてのエントリを対象に行われる。
従つて、このような構成のバツフアメモリでは、対象と
する入出力装置の特性とは無関係にセーブするエントリ
を選択するため、上記制御情報を必要とする際にはバツ
フアメモリ上に存在せず、主記憶から再度ロードしなお
す必要が生じることがあり、オーバヘツドが増加すると
い云う欠点がある。
本発明の目的は、制御情報の一部または全部を入出力
装置を単位としてバツフアメモリに格納し、バツフアメ
モリの各エントリに対応してエントリを格納可能な制御
情報の種別を表示するフラグを備えることによつて上記
欠点を除去し、バツフアメモリの各エントリの利用区分
を明確にしてグループ化することができるように構成し
た入出力制御装置を提供することにある。
装置を単位としてバツフアメモリに格納し、バツフアメ
モリの各エントリに対応してエントリを格納可能な制御
情報の種別を表示するフラグを備えることによつて上記
欠点を除去し、バツフアメモリの各エントリの利用区分
を明確にしてグループ化することができるように構成し
た入出力制御装置を提供することにある。
（問題点を解決するための手段） 本発明による入出力処理装置は、複数の入出力装置と
主記憶との間のデータ転送を前記主記憶に格納された前
記入出力装置ごとの制御情報に従って実施するための転
送回路と、前記入出力装置ごとの制御情報の一部、また
はすべてを前記入出力装置を単位として逐次、格納する
ためのバッファメモリ手段と、前記バッファメモリの各
エントリの利用区分を明確にするため、前記各エントリ
に格納可能な制御情報の種別を表示するためのフラグ手
段と、前記転送回路でデータを転送すべき入出力装置対
応の制御情報が前記バッファメモリ手段に存在しない場
合には、前記転送回路から送られる、データを転送すべ
き入出力装置の動作種別と前記フラグ手段が表示する制
御情報の種別のそれぞれとを比較する比較手段とを具備
し、前記比較手段が一致を検出したとき、前記フラグ手
段が表示する制御情報の種別対応の前記バッファメモリ
のエントリから制御情報を読み出して前記主記憶に退避
させ、データを転送回路で転送すべき入出力装置対応の
制御情報を前記主記憶より読み出し、前記フラグ手段が
表示する制御情報の種別対応の前記バッファメモリのエ
ントリに格納し、この格納した制御情報をデータ転送に
用いることを特徴とするものである。
主記憶との間のデータ転送を前記主記憶に格納された前
記入出力装置ごとの制御情報に従って実施するための転
送回路と、前記入出力装置ごとの制御情報の一部、また
はすべてを前記入出力装置を単位として逐次、格納する
ためのバッファメモリ手段と、前記バッファメモリの各
エントリの利用区分を明確にするため、前記各エントリ
に格納可能な制御情報の種別を表示するためのフラグ手
段と、前記転送回路でデータを転送すべき入出力装置対
応の制御情報が前記バッファメモリ手段に存在しない場
合には、前記転送回路から送られる、データを転送すべ
き入出力装置の動作種別と前記フラグ手段が表示する制
御情報の種別のそれぞれとを比較する比較手段とを具備
し、前記比較手段が一致を検出したとき、前記フラグ手
段が表示する制御情報の種別対応の前記バッファメモリ
のエントリから制御情報を読み出して前記主記憶に退避
させ、データを転送回路で転送すべき入出力装置対応の
制御情報を前記主記憶より読み出し、前記フラグ手段が
表示する制御情報の種別対応の前記バッファメモリのエ
ントリに格納し、この格納した制御情報をデータ転送に
用いることを特徴とするものである。
（実施例） 次に、本発明について図面を参照して説明する。
第１図は、本発明による入出力処理装置の一実施例を
示すブロツク図である。第１図において、10は主記憶、
20は入出力処理装置、30は転送回路、40はバツフアメモ
リ制御回路、50はバツフアメモリ、60はフラグ、70は比
較器、80はセレクタ、90はレジスタ、100は加算器、11
1,112はそれぞれ入出力装置である。
示すブロツク図である。第１図において、10は主記憶、
20は入出力処理装置、30は転送回路、40はバツフアメモ
リ制御回路、50はバツフアメモリ、60はフラグ、70は比
較器、80はセレクタ、90はレジスタ、100は加算器、11
1,112はそれぞれ入出力装置である。
第１図において、主記憶10は入出力装置111,112との
転送データ、および転送プログラムを保持するととも
に、入出力装置111,112に対応した第１および第２の制
御情報を保持する。また、入出力処理装置20は主記憶10
と入出力装置111,112との間でデータを転送するための
転送回路30、およびデータ転送時の制御情報を管理する
ためのバツフアメモリ制御回路40より構成される。な
お、第１図では繁雑さを避けるため本発明に直接関与し
ない回路は省略してある。
転送データ、および転送プログラムを保持するととも
に、入出力装置111,112に対応した第１および第２の制
御情報を保持する。また、入出力処理装置20は主記憶10
と入出力装置111,112との間でデータを転送するための
転送回路30、およびデータ転送時の制御情報を管理する
ためのバツフアメモリ制御回路40より構成される。な
お、第１図では繁雑さを避けるため本発明に直接関与し
ない回路は省略してある。
バツフア制御回路40は複数のエントリを有し、それぞ
れのエントリが動作中の入出力装置に対応する制御情報
を保持するためのバツフアメモリ50と、バツフアメモリ
50の各エントリに対応して各エントリに格納可能な制御
情報の種別を格納するためのフラグ60と、バツフアメモ
リ50およびフラグ60のアドレス（エントリ番号）を保持
するためのレジスタ90と、レジスタ90の内容が次のエン
トリの番号になるように更新するための加算器100と、
転送回路30から指示されたエントリ番号か、あるいは加
算器100によつて生成されたエントリ番号かを切替えて
選択するためのセレクタ80と、フラグ60の出力と転送回
路30より指示された制御情報の種別（動作種別）とを比
較するための比較器70とから構成される。
れのエントリが動作中の入出力装置に対応する制御情報
を保持するためのバツフアメモリ50と、バツフアメモリ
50の各エントリに対応して各エントリに格納可能な制御
情報の種別を格納するためのフラグ60と、バツフアメモ
リ50およびフラグ60のアドレス（エントリ番号）を保持
するためのレジスタ90と、レジスタ90の内容が次のエン
トリの番号になるように更新するための加算器100と、
転送回路30から指示されたエントリ番号か、あるいは加
算器100によつて生成されたエントリ番号かを切替えて
選択するためのセレクタ80と、フラグ60の出力と転送回
路30より指示された制御情報の種別（動作種別）とを比
較するための比較器70とから構成される。
また、転送回路30は主記憶10に格納された転送プログ
ラムの指示に従い、バツフアメモリ50に格納された制御
情報を用いて主記憶と、対応する入出力装置111,112と
の間でデータを転送する。
ラムの指示に従い、バツフアメモリ50に格納された制御
情報を用いて主記憶と、対応する入出力装置111,112と
の間でデータを転送する。
ここで、バツフアメモリ50に格納された制御情報は、
第２図に示すようにして管理される。
第２図に示すようにして管理される。
（発明の効果） 以上説明したように本発明は、バツフアメモリの各エ
ントリに対応して上記エントリに格納可能な制御情報の
種別を表示するフラグを設けることにより、バツフアメ
モリの利用区分を明確にし、バツフアメモリの利用効率
を向上させることができると云う効果がある。
ントリに対応して上記エントリに格納可能な制御情報の
種別を表示するフラグを設けることにより、バツフアメ
モリの利用区分を明確にし、バツフアメモリの利用効率
を向上させることができると云う効果がある。
すなわち、バツフアメモリの各エントリごとに利用区
分を明確化し、制御される入出力装置の特性に応じて、
それぞれ使用可能なエントリを制限することにより、一
部の入出力装置によりバツフアメモリが専有されるのを
防ぎ、また必要な制御情報がバツフアメモリより失われ
るのを防ぐことができるため、制御情報を効率よくバツ
フアメモリの内部に保持することができると云う効果が
ある。
分を明確化し、制御される入出力装置の特性に応じて、
それぞれ使用可能なエントリを制限することにより、一
部の入出力装置によりバツフアメモリが専有されるのを
防ぎ、また必要な制御情報がバツフアメモリより失われ
るのを防ぐことができるため、制御情報を効率よくバツ
フアメモリの内部に保持することができると云う効果が
ある。
【図面の簡単な説明】 第１図は、本発明による入出力処理装置の一実施例を示
すブロツク図である。 第２図は、第１図に示す入出力処理装置の動作を示すフ
ローチャートである。 10……主記憶、20……入出力処理装置 30……転送回路 40……バツフアメモリ制御回路 50……バツフアメモリ、60……フラグ 70……比較器、80……セレクタ 90……レジスタ、100……加算器 111,112……入出力装置
すブロツク図である。 第２図は、第１図に示す入出力処理装置の動作を示すフ
ローチャートである。 10……主記憶、20……入出力処理装置 30……転送回路 40……バツフアメモリ制御回路 50……バツフアメモリ、60……フラグ 70……比較器、80……セレクタ 90……レジスタ、100……加算器 111,112……入出力装置
Claims (1)
- 【請求項１】複数の入出力装置と主記憶との間のデータ
転送を前記主記憶に格納された前記入出力装置ごとの制
御情報に従って実施するための転送回路と、 前記入出力装置ごとの制御情報の一部、またはすべてを
前記入出力装置を単位として逐次、格納するためのバッ
ファメモリ手段と、 前記バッファメモリの各エントリの利用区分を明確にす
るため、前記各エントリに格納可能な制御情報の種別を
表示するためのフラグ手段と、 前記転送回路でデータを転送すべき入出力装置対応の制
御情報が前記バッファメモリ手段に存在しない場合に
は、前記転送回路から送られる、データを転送すべき入
出力装置の動作種別と前記フラグ手段が表示する制御情
報の種別のそれぞれとを比較する比較手段とを具備し、 前記比較手段が一致を検出したとき、前記フラグ手段が
表示する制御情報の種別対応の前記バッファメモリのエ
ントリから制御情報を読み出して前記主記憶に退避さ
せ、転送回路でデータを転送すべき入出力装置対応の制
御情報を前記主記憶より読み出し、前記フラグ手段が表
示する制御情報の種別対応の前記バッファメモリのエン
トリに格納し、この格納した制御情報をデータ転送に用
いることを特徴とする入出力処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61235600A JPH0823852B2 (ja) | 1986-10-03 | 1986-10-03 | 入出力処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61235600A JPH0823852B2 (ja) | 1986-10-03 | 1986-10-03 | 入出力処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6389953A JPS6389953A (ja) | 1988-04-20 |
| JPH0823852B2 true JPH0823852B2 (ja) | 1996-03-06 |
Family
ID=16988405
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61235600A Expired - Lifetime JPH0823852B2 (ja) | 1986-10-03 | 1986-10-03 | 入出力処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0823852B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7007861B2 (en) | 2000-06-08 | 2006-03-07 | S.C. Johnson & Son, Inc. | Methods and personal protection devices for repelling insects |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5856887B2 (ja) * | 1979-02-28 | 1983-12-17 | 株式会社日立製作所 | マルチプレクサ・チヤネル方式 |
-
1986
- 1986-10-03 JP JP61235600A patent/JPH0823852B2/ja not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7007861B2 (en) | 2000-06-08 | 2006-03-07 | S.C. Johnson & Son, Inc. | Methods and personal protection devices for repelling insects |
| US7152809B2 (en) | 2000-06-08 | 2006-12-26 | S.C. Johnson & Son, Inc. | Methods and personal protection devices for repelling insects |
| US7168630B1 (en) | 2000-06-08 | 2007-01-30 | S.C. Johnson & Son, Inc. | Methods and personal protection devices for repelling insects |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6389953A (ja) | 1988-04-20 |
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