JPH08237104A - ビット位相検出回路およびビット位相同期回路 - Google Patents

Abstract

(57)【要約】 【目的】 受信データ信号の変化点近傍にクロック信号
のエッジが当たっているか否かを瞬時に検出すること。 【構成】 受信データ信号Ｄ０をＤＦＦ回路４において
クロック信号ＣＫで取り込んで得た信号ＤＦ２と、受信
データ信号Ｄ０を遅延回路３で遅延してＤＦＦ回路５に
おいてクロック信号ＣＫで取り込んで得た信号ＤＦ１と
を、ＥＸＯＲ回路６でレベル比較し、その比較結果によ
りデータ信号とクロック信号の位相関係の良否を検出す
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、周波数がクロック信号
と一致しビット位相が任意な受信データ信号、または周
波数がクロック信号の１／整数倍でビット位相が任意な
受信データ信号を扱うディジタル伝送装置やディジタル
信号処理装置等に適用される回路に係り、特に受信デー
タ信号とクロック信号との位相関係の良否を瞬時に検出
する位相検出回路、および受信データ信号をクロック信
号の位相に瞬時に同期させて出力するビット位相同期回
路に関するものである。

【０００２】

【従来の技術】従来のビット位相検出回路は、クロック
信号または受信データ信号を４相程度に多相化し、これ
ら多相のクロック信号またはデータ信号を用いてＤ型フ
リップフロップ（以下、ＤＦＦ回路と呼ぶ。）による信
号の取り込みを行ない、そのＤＦＦ回路の出力の比較結
果からデータ信号とクロック信号との位相関係を検出す
る方式、あるいはクロック信号とデータ信号との位相関
係をパルス幅に変換して位相検出を行なう方式を採用し
ている（例えば、H.Rokugawa et al.,ECOC' 93,Wep 10.
5 ,pp.557-560,1993 ）。

【０００３】また、従来のビット位相同期回路も、クロ
ック信号または受信データ信号を４相程度に多相化し、
これら多相のクロック信号またはデータ信号を用いてＤ
ＦＦ回路による信号の取り込みを行ない、そのＤＦＦ回
路の出力の比較結果をクロック信号又はデータ信号の制
御回路に戻すことによって、クロック信号とデータ信号
との最適位相を決定する方式を採用している。

【０００４】

【発明が解決しようとする課題】ところが、上記した従
来のビット位相検出回路では、４相程度の信号を処理す
るために回路規模が大きくなること、信号の周波数が高
くなってくると信号の遅延までも考慮して正確な４相の
信号を得ることが困難になること、高速動作においては
信号の立上りや立下がりの時間が信号の１周期の時間に
比べて無視できなくなるためデータ信号とクロック信号
との位相関係をパルス幅に変換するのが困難になるこ
と、等の欠点がある。

【０００５】また、上記したビット位相同期回路でも、
４相程度の信号を処理するに当たって信号の周波数が高
くなってくると信号の遅延までも考慮して正確な４相の
信号を得ることが困難になること、この種の方式ではＤ
ＦＦ回路の位相余裕が最低でも１８０度以上あることが
必要であること、４相の信号を用いて処理した比較結果
を制御回路に戻してから位相調整をやり直すというフィ
ードバックループをもつため同期確立に要する時間が長
くなるという欠点を有する。

【０００６】しかも、このような欠点を改善した構成
（例えば、特願平６−２０２９７７）であっても、クロ
ック信号とデータ信号との最適位相を決定するための回
路の規模が大きくなり、受信データ信号のチャンネル数
が多い場合に装置のハード量の増加につながるという欠
点があった。

【０００７】本発明の第１の目的は、上記した問題を解
決し、クロック信号やデータ信号を多相化することな
く、受信データ信号の変化点近傍にクロック信号のエッ
ジが当たっているか否かを瞬時に検出することができる
ようにしたビット位相検出回路を提供することである。

【０００８】本発明の第２の目的は、クロック信号やデ
ータ信号を多相化することなく、小さな回路規模で瞬時
に同期確立が実現できるようにしたビット位相同期回路
を提供することである。

【０００９】

【課題を解決するための手段】上記した第１の目的を達
成する第１の発明は、受信データ信号を遅延させるため
の第１の遅延回路と、上記受信データ信号をクロック信
号で取り込む第１のＤＦＦ回路と、上記受信データ信号
を上記第１の遅延回路で遅延させて得た第１遅延データ
信号を上記クロック信号で取り込む第２のＤＦＦ回路
と、上記第１のＤＦＦ回路の出力レベルと上記第２のＤ
ＦＦ回路の出力レベルの一致／不一致の検出を行なう検
出回路とを具備することを特徴とするビット位相検出回
路として構成した。

【００１０】上記した第２の目的を達成する第２の発明
は、上記第１の発明のビット位相検出回路に対して、上
記検出回路が上記不一致の検出信号を出力する度に出力
信号を変化させるＴＦＦ回路と、該ＴＦＦ回路の出力信
号に応じて、システムクロック信号をそのまま又は半周
期分だけ位相シフトさせて上記クロック信号として出力
する移相回路とを具備させ、上記第１又は第２のＤＦＦ
回路の出力信号をビット位相同期出力信号として出力す
ること特徴とするビット位相同期回路として構成した。

【００１１】上記した第２の目的を達成する第３の発明
は、上記第２の発明のビット位相同期回路に対して、上
記第１のＤＦＦ回路に代えて、上記検出回路に出力信号
を送る第２ステージおよび該第２ステージからの出力信
号よりも半クロック周期分だけ位相シフトさせた信号を
出力する第３ステージを有するＴＳＦＦ回路を設けると
ともに、上記第３ステージの出力信号と上記第２のＤＦ
Ｆ回路の出力信号の一方を上記ＴＦＦ回路の出力信号に
より選択する選択回路と、該選択回路の出力信号を前記
システムクロック信号にリタイミングするための第３の
ＤＦＦ回路とを設けたことを特徴とするビット位相同期
回路として構成した。

【００１２】上記した第２の目的を達成する第４の発明
は、上記第１の発明のビット位相検出回路に対して、上
記検出回路が上記不一致の検出信号を出力する度に出力
信号を変化させるＴＦＦ回路と、上記第１の遅延回路の
前段に接続され受信データ信号と該受信データ信号を第
２の遅延回路で遅延した第２遅延データ信号との一方を
上記ＴＦＦ回路の出力信号により選択する選択回路とを
具備させ、上記第１又は第２のＤＦＦ回路の出力信号を
ビット位相同期出力信号として取り出すことを特徴とす
るビット位相同期回路として構成した。

【００１３】

【作用】第１の発明では、受信データ信号と第１遅延デ
ータ信号とを同一クロック信号で取り込んだ第１、第２
ＤＦＦ回路の両出力の位相が同一でないとき、そのレベ
ルが異なるタイミング時に瞬時に検出回路が不一致を検
出して受信データ信号とクロック信号との位相関係が良
くない旨の信号を出力する。

【００１４】第２の発明では、受信データ信号と遅延デ
ータ信号とを同一クロック信号で取り込んだ第１、第２
ＤＦＦ回路の両出力信号の位相が同一のときは、そのい
ずれかの出力信号をビット同期信号として出力させる。
位相が同一でないときは、そのレベルが異なるタイミン
グ時にクロック信号の位相を半周期分だけシフトさせて
第１、第２ＤＦＦ回路により受信データ信号を取り込
み、その両出力信号のいずれかをビット位相同期信号と
して出力させる。

【００１５】第３の発明では、受信データ信号と遅延デ
ータ信号とを同一クロック信号で取り込んだ第１ＤＦＦ
回路の出力とＴＳＦＦ回路の第２ステージ出力が同一位
相のとき、システムクロック信号より半クロック周期分
だけ位相シフトしているＴＳＦＦ回路の第３ステージの
出力を選択して第３のＤＦＦ回路においてシステムクロ
ックによる同期化を図る。同一位相でないときは、その
レベルが異なるタイミング時にクロック信号の位相を半
周期分だけシフトさせて、第２の発明と同様に受信デー
タ信号との位相関係を同期させるが、このときはシステ
ムクロック信号より半クロック周期分だけ位相シフトし
ている第１ＤＦＦ回路の出力を選択して第３のＤＦＦ回
路においてシステムクロックによる同期化を図る。かく
して、受信データ信号とシステムクロック信号との位相
関係を常時同期させる。

【００１６】第４の発明では、受信データ信号と第２遅
延データ信号の一方を選択回路で選択して、その選択デ
ータ信号とそれを遅延した第１遅延データ信号とを同一
クロック信号で取り込んだ第１、第２ＤＦＦ回路の両出
力の位相が同一のとき、選択回路の選択状態をそのまま
とし、同一でないとき反対に切り換える。ここでも、受
信データ信号とシステムクロック信号との位相関係を常
時同期させることができる。

【００１７】

【実施例】

［第１の実施例］図１は第１の発明を適用した第１の実
施例のビット位相検出回路を示すブロック図である。１
はデータ入力端子、２はクロック入力端子、３は遅延回
路である。この遅延回路３の遅延量は、特に精度は要求
されないが、目安としては使用する装置の最高動作周波
数でのデータ周期の２０％程度とする。４、５はＣＫ端
子に入力するクロック信号ＣＫの立下がりエッジにより
Ｄ端子に入力したデータをラッチしてＱ端子から出力す
るするＤＦＦ回路である。

【００１８】６はＤＦＦ回路４、５のＱ端子の出力信号
のレベル（論理レベル）を比較してそれが一致するとき
「０」、不一致のとき「１」の信号ＥＸ１を出力する検
出回路としての排他的論理和回路（以下、ＥＸＯＲ回路
と呼ぶ。）である。７はこのＥＸＯＲ回路６の出力信号
が「１」に立ち上がるとき信号Ｓ１を「１」に変化させ
るセットリセットフリップフロップ回路（以下、ＳＲＦ
Ｆ回路と呼ぶ。）である。このＳＲＦＦ回路７のリセッ
トは別信号により行なわれる。

【００１９】さて、データ入力端子１に入力した受信デ
ータ信号Ｄ０は、遅延回路３とＤＦＦ回路４に入り、遅
延回路３で遅延されたデータ信号Ｄ１はさらにＤＦＦ回
路５に入る。ＤＦＦ回路４、５はクロック信号ＣＫの立
下がりエッジでデータ信号Ｄ０、Ｄ１の取り込みを行な
う。そして、ＤＦＦ回路４の出力信号ＤＦ２とＤＦＦ回
路５の出力信号ＤＦ１のレベルがＥＸＯＲ回路６で比較
される。

【００２０】いま、受信データ信号Ｄ０の変化点近傍に
クロック信号ＣＫの立下がりエッジが無い場合には、信
号ＤＦ１とＤＦ２はレベルが常時一致（位相一致）して
おり、ＥＸＯＲ回路６の出力信号ＥＸ１は「０」を継続
する。

【００２１】一方、受信データ信号Ｄ０の変化点近傍に
クロック信号ＣＫの立下がりエッジがある場合には、信
号ＤＦ１とＤＦ２はその位相が異なるので、ＥＸＯＲ回
路６の出力信号ＥＸ１は必ず「１」となるタイミングが
ある。

【００２２】したがって、後者の場合には、ＥＸＯＲ回
路６の後段のＳＲＦＦ回路７がこの「１」を保持する。
このＳＲＦＦ回路７は信号ＥＸ１がたとえスパイク状の
波形であっても一瞬でも「１」が立てばこれを保持す
る。

【００２３】図２、図３は図１に示したビット位相検出
回路の主要点におけるタイミングチャートである。ま
ず、図２においては、クロック信号ＣＫの立下がりエッ
ジが受信データ信号Ｄ０の変化点近傍にかかっていない
ので、第１、第２ＤＦＦ回路４、５の出力信号ＤＦ１、
ＤＦ２は同一データ信号であり、ＥＸＯＲ回路６の出力
信号ＥＸ１は「０」のままであり、ＳＲＦＦ回路７の出
力信号Ｓ１も「０」のままである。

【００２４】図３においては、クロック信号ＣＫの立下
がりエッジが受信データ信号Ｄ０の変化点付近にあるの
で、第１、第２ＤＦＦ回路４、５の出力信号ＤＦ１、Ｄ
Ｆ２とは異なったデータ信号であり、この場合は必ず信
号ＤＦ１とＤＦ２の波形に不一致が発生するため信号Ｅ
Ｘ１は必ず「１」となり、ＳＲＦＦ回路７の出力信号Ｓ
１もそのとき「１」となる。

【００２５】このように、第１の実施例のビット位相検
出回路では、受信データ信号Ｄ０の変化点付近にクロッ
ク信号ＣＫのエッジが当たっているか否かを、つまりデ
ータ信号Ｄ０とクロック信号ＣＫの位相関係の良否を、
ＳＲＦＦ回路７の出力信号Ｓ１の状態によって瞬時に検
出することができる。

【００２６】［第２の実施例］図４は第２の発明を適用
した第２の実施例であるビット位相同期回路のブロック
図である。前述の図１に示したものと同一のものには同
一の符号を付した。９はＥＸＯＲ回路６の出力信号ＥＸ
１が「０」→「１」に変化する度に出力信号Ｔ１を
「０」と「１」の間で繰り返し変化させるトグル動作を
行なうＴＦＦ回路である。

【００２７】１０は移相回路としてのＥＸＯＲ回路であ
って、信号Ｔ１が「０」のとき、クロック入力端子２に
入力するシステムクロック信号ＣＫ０をそのままクロッ
ク信号ＣＫ１として出力し、信号Ｔ１が「１」のとき、
そのシステムクロック信号ＣＫ０を半周期分だけ位相シ
フトしてクロックＣＫ１として出力する。

【００２８】さて、この回路では、ＤＦＦ回路４、５は
クロック信号ＣＫ１の立下がりエッジでデータ信号Ｄ
０、Ｄ１の取り込みを行ない、ＤＦＦ回路４の出力信号
ＤＦ２とＤＦＦ回路５の出力信号ＤＦ１のレベルがＥＸ
ＯＲ回路６で比較される。

【００２９】いま、データ信号Ｄ０の変化点近傍にクロ
ック信号ＣＫ１の立下がりエッジが無い場合には、信号
ＤＦ１とＤＦ２は同一データ信号で位相が一致してお
り、ＥＸＯＲ回路６の出力信号ＥＸ１は「０」のままで
ある。よって、ＴＦＦ回路９の出力信号Ｔ１は「０」の
状態から変化しない。したがって、ＥＸＯＲ回路１０で
はクロック入力端子２から入力するシステムクロック信
号ＣＫ０がそのままクロック信号ＣＫ１として出力す
る。

【００３０】一方、データ信号Ｄ０の変化点近傍にクロ
ック信号ＣＫ１の立下がりエッジがある場合には、信号
ＤＦ１とＤＦ２はその位相が異なるので、ＥＸＯＲ回路
６の出力信号ＥＸ１は必ず「１」となるタイミングがあ
り、このタイミングにおいてＴＦＦ回路９がその出力信
号Ｔ１を「１」に反転させる。したがって、ＥＸＯＲ回
路１０ではクロック入力端子２から入力するシステムク
ロック信号ＣＫ０の位相を半周期分だけシフトしてクロ
ック信号ＣＫ１として出力する。

【００３１】このシフトしたクロック信号ＣＫ１の立下
がりエッジはデータ信号Ｄ０、Ｄ１の変化点近傍から外
れた位置になるので、クロック信号ＣＫ１とデータ信号
Ｄ０との位相関係が最適となり、ビット位相同期が確立
する。

【００３２】図５はこのビット位相同期回路の主要点に
おけるタイミングチャートである。この図５において、
Ａ点まではデータ信号Ｄ０とクロック信号ＣＫ１との位
相関係は良好であり、そこまでは信号ＥＸ１は「０」で
あり、信号Ｔ１も「０」であるので、クロック信号ＣＫ
１の位相に変化はない。

【００３３】そして、Ａ点でデータ信号Ｄ０とクロック
信号ＣＫ１との位相関係が悪くなると、信号ＥＸ１が一
瞬「１」となる。このとき、この信号ＥＸ１は立上り、
立下がりが１回のみのパルス状の波形となる。これは、
この信号ＥＸ１の「０」→「１」の変化、つまり立上り
エッジに反応してクロック信号ＣＫ１の位相が変化する
タイミングの方を、信号ＥＸ１が立下がるタイミングよ
りも速くなるようにすることで実現できる。

【００３４】この信号ＥＸ１の立上がりエッジに反応し
て信号Ｔ１が「１」に変化する。したがって、クロック
信号ＣＫ０と信号Ｔ１の排他的論理和をとった信号ＣＫ
１は、クロック半周期分だけ位相がシフトし、受信デー
タ信号Ｄ０とクロック信号ＣＫ１との位相が最適化され
る。この結果、ＥＸＯＲ回路６の出力信号ＥＸ１は
「０」となる。

【００３５】なお、この後に受信データ信号Ｄ０の位相
がシフトして、ＥＸＯＲ回路６の出力信号ＥＸ１が
「１」になると、信号Ｔ１が「０」に復帰するので、Ｅ
ＸＯＲ回路１０においてシステムクロックＣＫ０が位相
シフトされずそのままクロック信号ＣＫ１として出力す
るようになり、位相シフトした後の受信データ信号Ｄ０
に対して正確な同期が取られる。

【００３６】このように、受信データ信号Ｄ０とクロッ
ク信号ＣＫ１との位相関係が時間とともに連続的に変化
しても、瞬時のビット位相同期が可能となる。したがっ
て、受信データ信号Ｄ０とクロック信号ＣＫ１との位相
関係がいかなる場合であっても、最適位相のところで受
信データＤ０の取り込みを行なうことが可能であり、見
かけ上の位相余裕は３６０度とすることができる。な
お、出力端子８には信号ＤＦ１に代えて信号ＤＦ２を出
力させても良い。

【００３７】［第３の実施例］図６は第３の発明を適用
した第３の実施例を示すビット位相同期回路のブロック
図である。図４に示した第２の実施例のビット位相同期
回路と同じものには同一の符号を付した。１１は受信デ
ータ信号Ｄ０を取り込むトライステージフリップフロッ
プ回路（以下、ＴＳＦＦ回路と呼ぶ。）であって、図４
におけるＤＦＦ回路４と置換したものである。

【００３８】このＴＳＦＦ回路１１は、Ｄ端子に入力し
た受信データ信号Ｄ０を、ＣＫ端子に入力するクロック
信号ＣＫ１の立下がりエッジによって取り込み、Ｑ２端
子（第２ステージ出力端子）から信号ＤＦ２として、Ｑ
３端子（第３ステージ出力端子）からはその信号ＤＦ２
によりクロック信号ＣＫ１の半周期分位相シフトした信
号ＤＦ３として出力する。

【００３９】１２は信号ＤＦ１とＤＦ３の一方を選択し
て出力する選択回路であって、信号Ｔ１が「０」のとき
信号ＤＦ３を選択し、「１」のとき信号ＤＦ１を選択す
る。１３は選択回路１２の出力信号Ｓ１をシステムクロ
ック信号ＣＫ０によってリタイミングするためのＤＦＦ
回路である。

【００４０】図７はこのビット位相同期回路の主要点に
おける信号のタイミングチャートである。信号ＤＦ１、
ＤＦ２を得るまでの動作は前述の第２の実施例と同じで
あるので、それ以降の信号の流れについて説明する。

【００４１】データ信号Ｄ０の変化点近傍にクロック信
号ＣＫ１の立下がりエッジが無いときは、信号ＥＸ１は
「０」、信号Ｔ１も「０」であり、選択回路１２で信号
ＤＦ３が選択される。この信号ＤＦ３は、上述のように
信号ＤＦ１（ＤＦ２）に比べてクロック信号ＣＫ１の半
周期分だけ位相がずれているので、システムクロックＣ
Ｋ０に対しても半周期分だけ位相がずれている。よっ
て、この信号ＤＦ３（Ｓ１）をＤＦＦ回路１３において
システムクロックＣＫ０で取り込むとき、その信号ＤＦ
３の変化点から離れた部分が取り込まれ、システムクロ
ックＣＫ０に正確に同期が取られる。

【００４２】次に、データ信号Ｄ０の変化点近傍にクロ
ック信号ＣＫ１の立下がりエッジがくる（Ａ点）と、信
号ＥＸ１が一時的に「１」となって、信号Ｔ１が「１」
となり、前述の第２の実施例と同様にクロック信号ＣＫ
１が半周期分だけ位相シフトされて、ＤＦＦ回路５、Ｔ
ＳＦＦ回路１１の出力信号ＤＦ１、ＤＦ２が同一位相と
なる。また、選択回路１２において信号ＤＦ１が選択さ
れる。この信号ＤＦ１（Ｓ１）はシステムクロック信号
ＣＫ０と半周期分だけ位相がずれているので、ＤＦＦ回
路１３においてそのシステムクロック信号ＣＫ０により
正確に同期が取られる。

【００４３】なお、この後に受信データ信号Ｄ０の位相
がシフトして、ＥＸＯＲ回路６の出力信号ＥＸ１が
「１」になると、信号Ｔ１が「０」に復帰するので、Ｅ
ＸＯＲ回路１０においてシステムクロックＣＫ０が位相
シフトされずそのままクロック信号ＣＫ１として出力す
るようになり、位相シフトした後の受信データ信号Ｄ０
に対して正確な同期が取られる。と同時に、選択回路１
２では信号ＤＦ３が選択される。

【００４４】以上のように、システムクロックＣＫ０と
信号Ｓ１が常に良好な位相関係のところでリタイミング
用のＤＦＦ回路１３によるデータの取り込みが行なわれ
ることになるので、常にシステムクロックＣＫ０に同期
した信号を出力端子８から得ることができる。

【００４５】［第４の実施例］図８は第４の実施例のビ
ット位相同期回路のブロック図である。この図８が前述
の第２の実施例のビット位相同期回路と異なる点は、デ
ータ信号Ｄ０とクロック信号ＣＫ１との位相関係が良く
ない場合に、第２の実施例ではクロック信号ＣＫ１の位
相をずらして位相関係を調整したのに対し、この第４の
実施例では、クロック信号ＣＫ１の位相はそのままとし
て、受信データ信号Ｄ０の位相をずらして位相関係を調
整するようにした点である。

【００４６】このために、この図８のビット位相同期回
路では、データ入力端子１と遅延回路３との間に、選択
回路１４を介在させ、この選択回路１４を信号Ｔ１で切
換制御して、受信データ信号Ｄ０又はこのデータ信号Ｄ
０を遅延回路１５によって遅延させた信号Ｄ１の一方を
選択するようにした。この選択回路１４では、信号Ｔ１
が「０」のときデータ信号Ｄ０を選択し、信号Ｔが
「１」のときデータ信号Ｄ１を選択する。遅延回路１５
の遅延量は、このビット位相同期回路の最高データ速度
の１／４周期程度に設定することにより最高データ速度
以下のすべての周波数で使用可能である。

【００４７】図９はこのビット位相回路の主要点の信号
のタイミングチャートである。Ａ点までは各ＤＦＦ回路
４、５に入力するデータ信号Ｄ２、Ｄ３とクロック信号
ＣＫ０との位相関係は良好であるが、Ａ点からの位相関
係が悪くなっている。よって、このＡ点以降では、前述
の実施例と同様に、信号Ｔ１が「１」となって、選択回
路１４が遅延回路１５で遅延された遅延信号Ｄ１を選択
する。この結果、Ａ点以降では、Ａ点以前のデータ信号
Ｄ０よりもやや遅延した信号Ｄ１が信号Ｄ２となるの
で、各ＤＦＦ回路４、５で取り込まれて出力する信号Ｄ
Ｆ１、ＤＦ２は位相が一致するようになり、信号ＥＸ１
が「０」に復帰する。

【００４８】再度入力データ信号Ｄ０とクロック信号Ｃ
Ｋ１との位相関係が悪くなったときは、信号ＥＸ１が
「１」となり、信号Ｔ１が「０」となって、選択回路１
４で受信データ信号Ｄ０が選択されるので、各ＤＦＦ回
路４、５で取り込まれて出力する信号ＤＦ１、ＤＦ２は
その位相が一致するようになり、信号ＥＸ１が「０」に
復帰する。

【００４９】このようにして、出力端子８にはクロック
信号ＣＫ０と位相関係が常に良好な信号ＤＦ１がデータ
信号として得られる。なお、この出力端子８には信号Ｄ
Ｆ１に代えて、信号ＤＦ２を出力させるようにしても良
い。

【００５０】

【発明の効果】以上から第１の本発明によれば、１種類
のクロック信号で、入力するデータ信号の変化点近傍に
クロック信号のエッジが当たっているか否かを瞬時に検
出でき、従来のように１／Ｎ周期（Ｎは自然数）ごとに
正確にデータを位相調整する必要はない。

【００５１】また、第２〜第４の発明によれば、受信し
たデータ信号の変化点近傍にクロックのエッジが当たっ
ている場合に、クロックの位相を半周期ずらし又は受信
データ信号を所定量遅延させて、その受信データ信号の
取り込みを行なうので、瞬時にビット位相同期が確立
し、クロック信号に正確に同期させたデータ信号を出力
することが可能となる。

【００５２】さらに、第３、第４の発明によれば、受信
データ信号とクロック信号との位相関係の良否如何にか
かわらず、システムクロック信号に常に同期したデータ
信号を得ることができるようになる。

【００５３】さらに、第１〜第４の発明では、多相のデ
ータ信号又はクロック信号を取り扱うことなく同期確立
のメカニズムが簡単で、構成回路のハード量が少なく、
高速動作に好適となる等の利点がある。

【図面の簡単な説明】

【図１】 第１の実施例のビット位相検出回路のブロッ
ク図である。

【図２】 第１の実施例のビット位相検出回路の受信デ
ータ信号とクロック信号との位相関係が良好な場合のタ
イミングチャートである。

【図３】 第１の実施例のビット位相検出回路の受信デ
ータ信号とクロック信号との位相関係が良好でない場合
のタイミングチャートである。

【図４】 第２の実施例のビット位相同期回路のブロッ
ク図である。

【図５】 第２の実施例のビット位相同期回路のタイミ
ングチャートである。

【図６】 第３の実施例のビット位相同期回路のブロッ
ク図である。

【図７】 第３の実施例のビット位相同期回路のタイミ
ングチャートである。

【図８】 第４の実施例のビット位相同期回路のブロッ
ク図である。

【図９】 第４の実施例のビット位相同期回路のタイミ
ングチャートである。

【符号の説明】

１：データ入力端子、２：クロック入力端子、３：（第
１の）遅延回路、４：（第１の）ＤＦＦ回路、５：（第
２の）ＤＦＦ回路、６：ＥＸＯＲ回路（検出回路）、
７：ＳＲＦＦ回路、８：出力端子、９：ＴＦＦ回路、１
０：ＥＸＯＲ回路（移相回路）、１１：ＴＳＦＦ回路、
１２：選択回路、１３：（第３の）ＤＦＦ回路、１４：
選択回路、１５：第２の遅延回路。

Claims (4)

【特許請求の範囲】
1. 【請求項１】受信データ信号を遅延させるための第１の
   遅延回路と、上記受信データ信号をクロック信号で取り
   込む第１のＤＦＦ回路と、上記受信データ信号を上記第
   １の遅延回路で遅延させて得た第１遅延データ信号を上
   記クロック信号で取り込む第２のＤＦＦ回路と、上記第
   １のＤＦＦ回路の出力レベルと上記第２のＤＦＦ回路の
   出力レベルの一致／不一致の検出を行なう検出回路とを
   具備することを特徴とするビット位相検出回路。
2. 【請求項２】請求項１のビット位相検出回路に対して、
   上記検出回路が上記不一致の検出信号を出力する度に出
   力信号を変化させるＴＦＦ回路と、該ＴＦＦ回路の出力
   信号に応じて、システムクロック信号をそのまま又は半
   周期分だけ位相シフトさせて上記クロック信号として出
   力する移相回路とを具備させ、上記第１又は第２のＤＦ
   Ｆ回路の出力信号をビット位相同期出力信号として出力
   すること特徴とするビット位相同期回路。
3. 【請求項３】請求項２のビット位相同期回路に対して、
   上記第１のＤＦＦ回路に代えて、上記検出回路に出力信
   号を送る第２ステージおよび該第２ステージからの出力
   信号よりも半クロック周期分だけ位相シフトさせた信号
   を出力する第３ステージを有するＴＳＦＦ回路を設ける
   とともに、上記第３ステージの出力信号と上記第２のＤ
   ＦＦ回路の出力信号の一方を上記ＴＦＦ回路の出力信号
   により選択する選択回路と、該選択回路の出力信号を前
   記システムクロック信号にリタイミングするための第３
   のＤＦＦ回路とを設けたことを特徴とするビット位相同
   期回路。
4. 【請求項４】請求項１のビット位相検出回路に対して、
   上記検出回路が上記不一致の検出信号を出力する度に出
   力信号を変化させるＴＦＦ回路と、上記第１の遅延回路
   の前段に接続され受信データ信号と該受信データ信号を
   第２の遅延回路で遅延した第２遅延データ信号との一方
   を上記ＴＦＦ回路の出力信号により選択する選択回路と
   を具備させ、上記第１又は第２のＤＦＦ回路の出力信号
   をビット位相同期出力信号として取り出すことを特徴と
   するビット位相同期回路。