JPH08234922A - 鏡像化メモリ用エラー検出システム - Google Patents
鏡像化メモリ用エラー検出システムInfo
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- JPH08234922A JPH08234922A JP7300640A JP30064095A JPH08234922A JP H08234922 A JPH08234922 A JP H08234922A JP 7300640 A JP7300640 A JP 7300640A JP 30064095 A JP30064095 A JP 30064095A JP H08234922 A JPH08234922 A JP H08234922A
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- G06F11/1608—Error detection by comparing the output signals of redundant hardware
- G06F11/1612—Error detection by comparing the output signals of redundant hardware where the redundant component is persistent storage
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- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
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- G06F11/20—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements
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Abstract
(57)【要約】
【課題】二重制御装置ディスク記憶システム中のリアル
タイム同期鏡像化メモリ制御装置用の効果的で信頼でき
る鏡像化メモリ・データ・エラー検出システムを提供す
る。 【解決手段】本システムは、一方の制御装置のメモリか
ら第１のデータを取り出し、それとほぼ同時に、他の制
御装置の鏡像化メモリ・アドレス位置から第２のデータ
を取り出す。システムはさらに、第１のデータのエラー
と第２のデータのエラーを別々に検出し（１００、１０
５）、それとほぼ同時に、第１のデータおよび第２のデ
ータのそれぞれの他方に対するエラーを検出する（９
０、９５）。調停論理機構（４０、４５）は、ミラーの
両面からの読取りを同時に行い、データ・エラー検査を
同時に行うことができるように両方の制御装置のメモリ
へのアクセスを一方の制御装置に与えることを管理す
る。
タイム同期鏡像化メモリ制御装置用の効果的で信頼でき
る鏡像化メモリ・データ・エラー検出システムを提供す
る。 【解決手段】本システムは、一方の制御装置のメモリか
ら第１のデータを取り出し、それとほぼ同時に、他の制
御装置の鏡像化メモリ・アドレス位置から第２のデータ
を取り出す。システムはさらに、第１のデータのエラー
と第２のデータのエラーを別々に検出し（１００、１０
５）、それとほぼ同時に、第１のデータおよび第２のデ
ータのそれぞれの他方に対するエラーを検出する（９
０、９５）。調停論理機構（４０、４５）は、ミラーの
両面からの読取りを同時に行い、データ・エラー検査を
同時に行うことができるように両方の制御装置のメモリ
へのアクセスを一方の制御装置に与えることを管理す
る。
Description
【０００１】
【産業上の利用分野】本発明は、全般的には、ディスク
記憶制御装置に関し、詳細には、二重制御装置ディスク
記憶システム中の鏡像化メモリ・データ・エラーを検出
するシステムに関する。
記憶制御装置に関し、詳細には、二重制御装置ディスク
記憶システム中の鏡像化メモリ・データ・エラーを検出
するシステムに関する。
【０００２】
【従来の技術】信頼性の高いコンピュータ・ディスク記
憶システムでは、部品の障害時のデータの喪失およびダ
ウン・タイムの可能性を減少させるために、サブシステ
ムを構成するすべての物理的部品に冗長性を有すること
が望ましい。それぞれ、それ自身のメモリを有する、二
重ディスク記憶制御装置を使用すると、ディスク記憶シ
ステムにいくつかの大きな利益が与えられる。たとえ
ば、（１）ある制御装置またはそのメモリに障害が発生
し、あるいはある制御装置またはそのメモリが失われた
場合に回復できるようにする記憶情報の冗長性が保持さ
れ、（２）二次制御装置のフェイルオーバ(failover)機
能のためにディスエーブルされた制御装置の修理が可能
であり、（３）二次制御装置が利用可能であるために、
より長いシステム・アップ時間が得られる。
憶システムでは、部品の障害時のデータの喪失およびダ
ウン・タイムの可能性を減少させるために、サブシステ
ムを構成するすべての物理的部品に冗長性を有すること
が望ましい。それぞれ、それ自身のメモリを有する、二
重ディスク記憶制御装置を使用すると、ディスク記憶シ
ステムにいくつかの大きな利益が与えられる。たとえ
ば、（１）ある制御装置またはそのメモリに障害が発生
し、あるいはある制御装置またはそのメモリが失われた
場合に回復できるようにする記憶情報の冗長性が保持さ
れ、（２）二次制御装置のフェイルオーバ(failover)機
能のためにディスエーブルされた制御装置の修理が可能
であり、（３）二次制御装置が利用可能であるために、
より長いシステム・アップ時間が得られる。
【０００３】このような冗長サブシステムからより高い
性能を得ることが望ましいので、キャッシングと、メモ
リを一時記憶域として使用することが一般的になってき
ている。このような重複物理メモリを同期させる手段は
困難であることがある。ある種のディスク・システム
は、待ち時間（遅延または大量の更新）プロセスを使用
してこの重複を生成するが、その手法は経費を追加する
傾向があり、管理が非常に複雑である。他の手法（本発
明で使用される方法）は、リアルタイム鏡像化メモリ・
プロセスを形成して、データの正確なこの重複を生成し
保持することである。リアルタイム同期冗長メモリ（鏡
像化メモリ）を二重制御装置で使用すると、１つの制御
装置から他の制御装置へのフェイルオーバの場合の速度
および精度が向上する。
性能を得ることが望ましいので、キャッシングと、メモ
リを一時記憶域として使用することが一般的になってき
ている。このような重複物理メモリを同期させる手段は
困難であることがある。ある種のディスク・システム
は、待ち時間（遅延または大量の更新）プロセスを使用
してこの重複を生成するが、その手法は経費を追加する
傾向があり、管理が非常に複雑である。他の手法（本発
明で使用される方法）は、リアルタイム鏡像化メモリ・
プロセスを形成して、データの正確なこの重複を生成し
保持することである。リアルタイム同期冗長メモリ（鏡
像化メモリ）を二重制御装置で使用すると、１つの制御
装置から他の制御装置へのフェイルオーバの場合の速度
および精度が向上する。
【０００４】しかし、冗長メモリをこのように使用する
と、複数ディスク記憶制御装置解決策を提供することが
ずっと難しくなる。解消すべき典型的で重大な問題に
は、（１）処理速度を減少させずに鏡像化メモリのデー
タ・エラーを効果的にかつ確実に検出するにはどうすべ
きかと、（２）データ・エラーの原因、すなわちミラー
のどちらの面が、破壊されたデータを保持しているかを
効果的にかつ確実に識別するにはどうすべきかが含まれ
る。
と、複数ディスク記憶制御装置解決策を提供することが
ずっと難しくなる。解消すべき典型的で重大な問題に
は、（１）処理速度を減少させずに鏡像化メモリのデー
タ・エラーを効果的にかつ確実に検出するにはどうすべ
きかと、（２）データ・エラーの原因、すなわちミラー
のどちらの面が、破壊されたデータを保持しているかを
効果的にかつ確実に識別するにはどうすべきかが含まれ
る。
【０００５】複数制御装置ディスク記憶システム中の鏡
像化メモリでのエラー検出に関連する前記の問題と、本
発明で取り上げないその他の問題が与えられた場合、従
来技術では一般に、複数制御装置システム中の制御装置
間で鏡像化メモリを使用することは教示されていない。
像化メモリでのエラー検出に関連する前記の問題と、本
発明で取り上げないその他の問題が与えられた場合、従
来技術では一般に、複数制御装置システム中の制御装置
間で鏡像化メモリを使用することは教示されていない。
【０００６】
【発明が解決しようとする課題】したがって、本発明の
目的は、二重制御装置ディスク記憶システム中のリアル
タイム同期鏡像化メモリ制御装置用の効果的で信頼でき
る鏡像化メモリ・データ・エラー検出システムを提供す
ることである。
目的は、二重制御装置ディスク記憶システム中のリアル
タイム同期鏡像化メモリ制御装置用の効果的で信頼でき
る鏡像化メモリ・データ・エラー検出システムを提供す
ることである。
【０００７】
【課題を解決するための手段】本発明の好ましい実施例
の原則によれば、二重制御装置と、制御装置間の鏡像化
メモリとを有するディスク記憶システムのメモリ・デー
タ・エラーを確実に検出するエラー検出システムおよび
方法が開示される。このシステムおよび方法は、一方の
制御装置のメモリから第１のデータを取り出し、それと
ほぼ同時に、他方の制御装置の鏡像化メモリ・アドレス
位置から第２のデータを取り出す手段を含む。このシス
テムおよび方法はさらに、第１のデータのエラーと第２
のデータのエラーを別々に検出し、それとほぼ同時に、
第１のデータおよび第２のデータのそれぞれの他方に対
するエラーを検出する手段を含む。
の原則によれば、二重制御装置と、制御装置間の鏡像化
メモリとを有するディスク記憶システムのメモリ・デー
タ・エラーを確実に検出するエラー検出システムおよび
方法が開示される。このシステムおよび方法は、一方の
制御装置のメモリから第１のデータを取り出し、それと
ほぼ同時に、他方の制御装置の鏡像化メモリ・アドレス
位置から第２のデータを取り出す手段を含む。このシス
テムおよび方法はさらに、第１のデータのエラーと第２
のデータのエラーを別々に検出し、それとほぼ同時に、
第１のデータおよび第２のデータのそれぞれの他方に対
するエラーを検出する手段を含む。
【０００８】本発明の他の原則によれば、第１のデータ
のエラーと第２のデータのエラーを別々に検出する手段
は、それぞれ、第１のデータおよび第２のデータに対し
てエラー訂正コード（ＥＣＣ）訂正を使用する手段を含
む。さらに、第１のデータおよび第２のデータのそれぞ
れの他方に対するエラーを検出する手段は、第１のデー
タと第２のデータを比較して、一致が存在するかどうか
を判定する手段を含む。
のエラーと第２のデータのエラーを別々に検出する手段
は、それぞれ、第１のデータおよび第２のデータに対し
てエラー訂正コード（ＥＣＣ）訂正を使用する手段を含
む。さらに、第１のデータおよび第２のデータのそれぞ
れの他方に対するエラーを検出する手段は、第１のデー
タと第２のデータを比較して、一致が存在するかどうか
を判定する手段を含む。
【０００９】本発明の他の原則によれば、調停手段は、
ミラーの両面からの読取りを同時に行い、データ・エラ
ー検出を同時に行うことができるように両方の制御装置
のメモリへのアクセスを一方の制御装置に与えることを
管理する。
ミラーの両面からの読取りを同時に行い、データ・エラ
ー検出を同時に行うことができるように両方の制御装置
のメモリへのアクセスを一方の制御装置に与えることを
管理する。
【００１０】本発明の他の目的、利点、および機能は、
説明が進むにつれてさらに明らかになろう。
説明が進むにつれてさらに明らかになろう。
【００１１】
【実施例】図１は、鏡像化メモリを間に有する二重ディ
スク制御装置システム１０のデータ・エラーを検出する
本発明のシステムの概要を表すブロック図である。ディ
スク記憶制御システム１０は、ディスク制御装置１２を
有するディスク記憶サブシステム１５と、二重記憶制御
装置２０および２５とを含む。制御装置２０および２５
はそれぞれ、メモリ３０とメモリ３５とを有する。
スク制御装置システム１０のデータ・エラーを検出する
本発明のシステムの概要を表すブロック図である。ディ
スク記憶制御システム１０は、ディスク制御装置１２を
有するディスク記憶サブシステム１５と、二重記憶制御
装置２０および２５とを含む。制御装置２０および２５
はそれぞれ、メモリ３０とメモリ３５とを有する。
【００１２】大部分のタイプのランダム・アクセス・メ
モリ（ＲＡＭ）は、メモリ３０および３５として使用す
るのに適しているが、好ましい実施例では、不揮発性Ｒ
ＡＭ（または電源バックアップを使用することによって
不揮発性になる揮発性ＲＡＭ）を使用して、電源障害の
場合にデータを保持できるようにする。本発明で図示し
全般的に論じているのは、二重制御装置２０および２５
だけであるが、本明細書で表され意味される原則が、複
数制御装置環境、すなわち２つよりも多くの制御装置で
同様に適用できることは自明であろう。
モリ（ＲＡＭ）は、メモリ３０および３５として使用す
るのに適しているが、好ましい実施例では、不揮発性Ｒ
ＡＭ（または電源バックアップを使用することによって
不揮発性になる揮発性ＲＡＭ）を使用して、電源障害の
場合にデータを保持できるようにする。本発明で図示し
全般的に論じているのは、二重制御装置２０および２５
だけであるが、本明細書で表され意味される原則が、複
数制御装置環境、すなわち２つよりも多くの制御装置で
同様に適用できることは自明であろう。
【００１３】各メモリ３０および３５は、鏡像化メモリ
である。当業者には周知のように、鏡像化メモリとは単
に、あるメモリ中のデータが他のメモリで重複または
「鏡像化」されることを意味する。鏡像化メモリは、本
発明では、ある制御装置のメモリ中のデータが他の制御
装置のメモリで重複または「鏡像化」されることを意味
する。二重制御装置と、各制御装置中の鏡像化メモリの
存在は、ディスク記憶システム１０にフォールト・トレ
ラント環境を提供する。すなわち、一方の制御装置また
は一方の制御装置メモリに障害が発生した場合、他方の
制御装置およびそのメモリが存在することによって、連
続処理のための継ぎ目なしフェイルオーバ・オプション
が提供される。この状況では、制御装置２０と制御装置
２５の間で通信が行われて費用有効なリアルタイム・リ
ンクが提供され、各制御装置は、重複制御装置の状態を
監視し、活動の調和をとることができる。
である。当業者には周知のように、鏡像化メモリとは単
に、あるメモリ中のデータが他のメモリで重複または
「鏡像化」されることを意味する。鏡像化メモリは、本
発明では、ある制御装置のメモリ中のデータが他の制御
装置のメモリで重複または「鏡像化」されることを意味
する。二重制御装置と、各制御装置中の鏡像化メモリの
存在は、ディスク記憶システム１０にフォールト・トレ
ラント環境を提供する。すなわち、一方の制御装置また
は一方の制御装置メモリに障害が発生した場合、他方の
制御装置およびそのメモリが存在することによって、連
続処理のための継ぎ目なしフェイルオーバ・オプション
が提供される。この状況では、制御装置２０と制御装置
２５の間で通信が行われて費用有効なリアルタイム・リ
ンクが提供され、各制御装置は、重複制御装置の状態を
監視し、活動の調和をとることができる。
【００１４】好ましい実施例では、鏡像化メモリはリア
ルタイム鏡像化メモリであり、すなわち単一のマイクロ
プロセッサ・アクセスまたは直接メモリ・アクセスによ
って、メモリ３０へのデータの更新とメモリ３５へのデ
ータの更新がほぼ同時に行われ、あるいはメモリ３０の
データの検索とメモリ３５のデータの検索がほぼ同時に
行われる。調停論理機構４０および４５は、各制御装置
がいつ、メモリのデータを更新し、あるいは検索するた
めのアクセスを与えられるかを制御する。調停論理機構
４０および４５はそれぞれ、現在、どちらの制御装置が
メモリへの現アクセスを有するかが分かるように相互に
通信する。
ルタイム鏡像化メモリであり、すなわち単一のマイクロ
プロセッサ・アクセスまたは直接メモリ・アクセスによ
って、メモリ３０へのデータの更新とメモリ３５へのデ
ータの更新がほぼ同時に行われ、あるいはメモリ３０の
データの検索とメモリ３５のデータの検索がほぼ同時に
行われる。調停論理機構４０および４５は、各制御装置
がいつ、メモリのデータを更新し、あるいは検索するた
めのアクセスを与えられるかを制御する。調停論理機構
４０および４５はそれぞれ、現在、どちらの制御装置が
メモリへの現アクセスを有するかが分かるように相互に
通信する。
【００１５】好ましい実施例では、調停論理機構４０お
よび４５は、単一の時間に１つの制御装置しかメモリに
アクセスできないようにする。たとえば、調停論理機構
４０は、メモリ３０へのアクセスを制御装置２０に与え
るとき、同様に適当な信号回線をイネーブル／ディスエ
ーブルすることによって、制御装置２５のメモリ３５へ
のアクセスを制御装置２０に与える。これによって、制
御装置２０は、両方のメモリに同時にアクセスすること
ができる。したがって、調停論理機構４０がメモリ３０
および３５へのアクセスを制御装置２０に与えるとき、
調停論理機構４５は、制御装置２５がどちらのメモリに
もアクセスできないようにする。
よび４５は、単一の時間に１つの制御装置しかメモリに
アクセスできないようにする。たとえば、調停論理機構
４０は、メモリ３０へのアクセスを制御装置２０に与え
るとき、同様に適当な信号回線をイネーブル／ディスエ
ーブルすることによって、制御装置２５のメモリ３５へ
のアクセスを制御装置２０に与える。これによって、制
御装置２０は、両方のメモリに同時にアクセスすること
ができる。したがって、調停論理機構４０がメモリ３０
および３５へのアクセスを制御装置２０に与えるとき、
調停論理機構４５は、制御装置２５がどちらのメモリに
もアクセスできないようにする。
【００１６】二重制御装置構成の主要な目的のうちの１
つが、ある制御装置から他の制御装置へただちにフェイ
ルオーバできるようにすることであることが与えられた
場合、動作が割り込まれずに継続するように、各制御装
置のメモリ内容は、フェイルオーバが行われる前には同
じでなければならない。したがって、本発明は、メモリ
３０とメモリ３５の両方からのデータのほぼ同時のリア
ルタイム検索時のデータ・エラー検出に焦点を当てる。
調停論理機構４０および４５によって、制御装置が両方
のメモリにアクセスするとき、３０およびメモリ３５の
一方から第１のデータが取り出され、それと同時に、メ
モリ３０およびメモリ３５のうちの他方から第２のデー
タが取り出される。第１および第２のデータはそれぞ
れ、メモリ３０および３５の鏡像化アドレス位置から検
索される。第１および第２のデータは、単一データ・ビ
ット（バイト）を備えることも、あるいは複数データ・
ビット（バイト）を備えることもできる。
つが、ある制御装置から他の制御装置へただちにフェイ
ルオーバできるようにすることであることが与えられた
場合、動作が割り込まれずに継続するように、各制御装
置のメモリ内容は、フェイルオーバが行われる前には同
じでなければならない。したがって、本発明は、メモリ
３０とメモリ３５の両方からのデータのほぼ同時のリア
ルタイム検索時のデータ・エラー検出に焦点を当てる。
調停論理機構４０および４５によって、制御装置が両方
のメモリにアクセスするとき、３０およびメモリ３５の
一方から第１のデータが取り出され、それと同時に、メ
モリ３０およびメモリ３５のうちの他方から第２のデー
タが取り出される。第１および第２のデータはそれぞ
れ、メモリ３０および３５の鏡像化アドレス位置から検
索される。第１および第２のデータは、単一データ・ビ
ット（バイト）を備えることも、あるいは複数データ・
ビット（バイト）を備えることもできる。
【００１７】第１および第２のデータは、取り出された
直後に、エラー訂正コード（ＥＣＣ）１００および１０
５を実施することによってエラーがないかどうかを別々
にかつ独立に検査される。また、これとほぼ同時に、第
１のデータと第２のデータが相互に比較され、それらの
データの間にエラーが発生しているかどうかが判定され
る（９０および９５）。エラーが検出されなかった場
合、アクセスは正常に進行し、データ値が一致する場
合、比較プロセスはアクセス時間に影響を及ぼさない。
しかし、ＥＣＣ検査または比較検査によってエラーが検
出された場合、制御プロセッサにエラーを通知するよう
に信号線（ビット）がセットされる。この３つの別々の
エラー検査が与えられた場合、エラーの原因はほぼ判定
することができる（すなわちミラーのどちらの面がデー
タ破壊されているかを判定することができる）。したが
って、次いで、エラーに応じて適当な処置をとることが
でき、そのためメモリ・システムの信頼性が増大する。
直後に、エラー訂正コード（ＥＣＣ）１００および１０
５を実施することによってエラーがないかどうかを別々
にかつ独立に検査される。また、これとほぼ同時に、第
１のデータと第２のデータが相互に比較され、それらの
データの間にエラーが発生しているかどうかが判定され
る（９０および９５）。エラーが検出されなかった場
合、アクセスは正常に進行し、データ値が一致する場
合、比較プロセスはアクセス時間に影響を及ぼさない。
しかし、ＥＣＣ検査または比較検査によってエラーが検
出された場合、制御プロセッサにエラーを通知するよう
に信号線（ビット）がセットされる。この３つの別々の
エラー検査が与えられた場合、エラーの原因はほぼ判定
することができる（すなわちミラーのどちらの面がデー
タ破壊されているかを判定することができる）。したが
って、次いで、エラーに応じて適当な処置をとることが
でき、そのためメモリ・システムの信頼性が増大する。
【００１８】次に図２を参照すると、本発明のシステム
のさらに詳細な概略ブロック図が示されている。図１と
図２の間の類似の構成要素は、類似の参照符号を保持す
る。したがって、各制御装置２０および２５は全般的に
参照され、各鏡像化メモリ３０および３５は、好ましい
実施例で使用される不揮発性ダイナミック・ランダム・
アクセス・メモリ（ＮＶＤＲＡＭ）として参照され、調
停論理機構４０および４５、ＥＣＣ回路１００および１
０５、ならびに比較回路９０および９５はすべて、図１
と同様に参照されている。説明を簡単にするために、Ｎ
ＶＤＲＡＭ制御装置５０および５５は、本明細書ではＤ
ＲＡＭ制御装置として参照する。すべての方向矢印は、
通信またはデータ転送、あるいはその両方の経路を示
す。
のさらに詳細な概略ブロック図が示されている。図１と
図２の間の類似の構成要素は、類似の参照符号を保持す
る。したがって、各制御装置２０および２５は全般的に
参照され、各鏡像化メモリ３０および３５は、好ましい
実施例で使用される不揮発性ダイナミック・ランダム・
アクセス・メモリ（ＮＶＤＲＡＭ）として参照され、調
停論理機構４０および４５、ＥＣＣ回路１００および１
０５、ならびに比較回路９０および９５はすべて、図１
と同様に参照されている。説明を簡単にするために、Ｎ
ＶＤＲＡＭ制御装置５０および５５は、本明細書ではＤ
ＲＡＭ制御装置として参照する。すべての方向矢印は、
通信またはデータ転送、あるいはその両方の経路を示
す。
【００１９】各制御装置２０および２５は、それぞれの
回路を全体的に支配する制御装置自体の内部クロック
（図示せず）を有する。図１に関して前記で述べたよう
に、調停論理機構４０および４５は、どちらの制御装置
がメモリ３０および３５へのアクセスを与えられるか
と、どちらの制御装置が前記メモリにアクセスすること
をディスエーブルされるかを制御する。調停論理機構４
０および４５はそれぞれ、相互に通信し、ＤＲＡＭ制御
装置５０および５５、バッファ６０および６５、制御ト
ランシーバ７０および７５、ならびにデータ・トランシ
ーバ８０および８５と通信する。
回路を全体的に支配する制御装置自体の内部クロック
（図示せず）を有する。図１に関して前記で述べたよう
に、調停論理機構４０および４５は、どちらの制御装置
がメモリ３０および３５へのアクセスを与えられるか
と、どちらの制御装置が前記メモリにアクセスすること
をディスエーブルされるかを制御する。調停論理機構４
０および４５はそれぞれ、相互に通信し、ＤＲＡＭ制御
装置５０および５５、バッファ６０および６５、制御ト
ランシーバ７０および７５、ならびにデータ・トランシ
ーバ８０および８５と通信する。
【００２０】当技術分野で一般的であるように、ＤＲＡ
Ｍ制御装置５０および５５は、RowAddress Select(ＲＡ
Ｓ）、Column Address Select（ＣＡＳ）、Write Enabl
e（ＷＥ）、Output Enable（ＯＥ）など、それぞれＤＲ
ＡＭ３０および３５の適当なアドレスにアクセスするた
めのタイミング・制御論理信号を管理し生成する。バッ
ファ６０および６５は、それぞれＤＲＡＭ３０および３
５へのアクセスに関して各ＤＲＡＭ制御装置５０および
５５をイネーブル／ディスエーブルするＤＲＡＭ制御装
置バッファである。
Ｍ制御装置５０および５５は、RowAddress Select(ＲＡ
Ｓ）、Column Address Select（ＣＡＳ）、Write Enabl
e（ＷＥ）、Output Enable（ＯＥ）など、それぞれＤＲ
ＡＭ３０および３５の適当なアドレスにアクセスするた
めのタイミング・制御論理信号を管理し生成する。バッ
ファ６０および６５は、それぞれＤＲＡＭ３０および３
５へのアクセスに関して各ＤＲＡＭ制御装置５０および
５５をイネーブル／ディスエーブルするＤＲＡＭ制御装
置バッファである。
【００２１】制御トランシーバ７０および７５は、
（１）他の（リモート）制御装置のメモリにアクセスす
るためにコンピュータ・システムのバックプレーン７８
へのアドレス信号をドライブし、あるいは（２）ローカ
ル制御装置のメモリにアクセスするためにバックプレー
ンを介してリモート制御装置からアドレス信号を受け取
る、ローカル制御装置（すなわちトランシーバが存在す
る制御装置）用の二方向トランシーバ・バッファであ
る。同様に、データ・トランシーバ８０および８５は、
（１）リモート制御装置に送信すべきバックプレーン７
８へのデータ信号をドライブし、あるいは（２）バック
プレーンを介してリモート制御装置からデータ信号を受
け取る、ローカル制御装置用の二方向トランシーバ・バ
ッファである。
（１）他の（リモート）制御装置のメモリにアクセスす
るためにコンピュータ・システムのバックプレーン７８
へのアドレス信号をドライブし、あるいは（２）ローカ
ル制御装置のメモリにアクセスするためにバックプレー
ンを介してリモート制御装置からアドレス信号を受け取
る、ローカル制御装置（すなわちトランシーバが存在す
る制御装置）用の二方向トランシーバ・バッファであ
る。同様に、データ・トランシーバ８０および８５は、
（１）リモート制御装置に送信すべきバックプレーン７
８へのデータ信号をドライブし、あるいは（２）バック
プレーンを介してリモート制御装置からデータ信号を受
け取る、ローカル制御装置用の二方向トランシーバ・バ
ッファである。
【００２２】ＥＣＣ論理機構１００および１０５は、そ
れぞれのＤＲＡＭブロック３０および３５から読み取ら
れたデータに対してすべてのＥＣＣ検査および訂正を実
行する。ＥＣＣ論理機構は最初、ＤＲＡＭに書き込まれ
るデータ（ビット）に基づいて検査ビットを生成する。
この検査ビットは、書込みが実行されたときにデータ・
ビットと共にＤＲＡＭに記憶される。ＤＲＡＭ読取りア
クセス時に、検査ビットは、データ（ビット）と共に読
み取られ、再計算された検査ビット（すなわち、データ
が最初、ＤＲＡＭに書き込まれたときに記憶された検査
ビットと比較され、読み取られたデータから再計算され
た検査ビット）と比較される。ＥＣＣ論理機構は、記憶
されている検査ビットを、再計算された検査ビットと比
較することによって、すべての単一ビット・エラーを検
出し訂正することができ、すべての２ビット・エラーを
検出することができる。２ビットよりも多いビットのエ
ラーが検出されることは保証されない。エラーが検出さ
れた場合、そのようなエラーを管理するプロセッサまた
は論理機構（本発明では、ＤＲＡＭ制御装置５０および
５５）を通知するように適当な信号線（ビット）１１
０、１１５、１２０、１２５がセットされる。
れぞれのＤＲＡＭブロック３０および３５から読み取ら
れたデータに対してすべてのＥＣＣ検査および訂正を実
行する。ＥＣＣ論理機構は最初、ＤＲＡＭに書き込まれ
るデータ（ビット）に基づいて検査ビットを生成する。
この検査ビットは、書込みが実行されたときにデータ・
ビットと共にＤＲＡＭに記憶される。ＤＲＡＭ読取りア
クセス時に、検査ビットは、データ（ビット）と共に読
み取られ、再計算された検査ビット（すなわち、データ
が最初、ＤＲＡＭに書き込まれたときに記憶された検査
ビットと比較され、読み取られたデータから再計算され
た検査ビット）と比較される。ＥＣＣ論理機構は、記憶
されている検査ビットを、再計算された検査ビットと比
較することによって、すべての単一ビット・エラーを検
出し訂正することができ、すべての２ビット・エラーを
検出することができる。２ビットよりも多いビットのエ
ラーが検出されることは保証されない。エラーが検出さ
れた場合、そのようなエラーを管理するプロセッサまた
は論理機構（本発明では、ＤＲＡＭ制御装置５０および
５５）を通知するように適当な信号線（ビット）１１
０、１１５、１２０、１２５がセットされる。
【００２３】さらに、ＥＣＣ論理機構１００および１０
５に関するデータ信頼性を増大させるために、比較回路
９０および９５はそれぞれ、ＤＲＡＭ３０および３５か
ら読み取られた第１のデータと第２のデータの十分な比
較を実行する。ＥＣＣ論理機構では複数ビット・エラー
は検出されないので、比較回路９０および９５を使用し
て、各制御装置上に記憶されているデータが同じである
かどうかが判定される。基本的に、第１のデータと第２
のデータが比較されて、一致（すなわち、鏡像化による
もの）が存在するかどうかが判定され、あるいは一方の
データのエラーを示す不一致が存在するかどうかが判定
される。データを相互に比較することによって、任意の
数のビットのすべてのエラーが検出される。
５に関するデータ信頼性を増大させるために、比較回路
９０および９５はそれぞれ、ＤＲＡＭ３０および３５か
ら読み取られた第１のデータと第２のデータの十分な比
較を実行する。ＥＣＣ論理機構では複数ビット・エラー
は検出されないので、比較回路９０および９５を使用し
て、各制御装置上に記憶されているデータが同じである
かどうかが判定される。基本的に、第１のデータと第２
のデータが比較されて、一致（すなわち、鏡像化による
もの）が存在するかどうかが判定され、あるいは一方の
データのエラーを示す不一致が存在するかどうかが判定
される。データを相互に比較することによって、任意の
数のビットのすべてのエラーが検出される。
【００２４】本発明の１つの新規の態様は、ＥＣＣエラ
ー検出が、各制御装置上で、その制御装置から読み取ら
れたデータに対して別々に行われ、それとほぼ同時に、
鏡像化メモリの両面から読み取られた同じデータが相互
に比較されることである。比較のための余分のクロック
・サイクルは必要とされず、システムの全体的な信頼性
が増大する。さらに、エラー信号ビット設定が与えられ
た場合、一般に、ミラーのどちらの面からエラーが発生
したかを検出することができる。
ー検出が、各制御装置上で、その制御装置から読み取ら
れたデータに対して別々に行われ、それとほぼ同時に、
鏡像化メモリの両面から読み取られた同じデータが相互
に比較されることである。比較のための余分のクロック
・サイクルは必要とされず、システムの全体的な信頼性
が増大する。さらに、エラー信号ビット設定が与えられ
た場合、一般に、ミラーのどちらの面からエラーが発生
したかを検出することができる。
【００２５】図２の動作は、図３に示した説明的な例に
よって最もよく説明することができる。図３は、図２の
方向矢印が、制御装置２０による鏡像化メモリからの読
取り時のデータ・エラーを検出するための通信およびデ
ータ転送の実際の方向経路を示す一方向矢印と置換され
ていることを除き、図２と同じである。
よって最もよく説明することができる。図３は、図２の
方向矢印が、制御装置２０による鏡像化メモリからの読
取り時のデータ・エラーを検出するための通信およびデ
ータ転送の実際の方向経路を示す一方向矢印と置換され
ていることを除き、図２と同じである。
【００２６】制御装置２０が読取りを開始した場合、Ｄ
ＲＡＭ制御装置５０は、それ自体の調停論理機構４０へ
の要求をアサートする。調停論理機構４０は次いで、要
求状態に入り、制御装置２５の調停論理機構４５がスレ
ーブ状態に入るのを待つ。要求状態とは、（この例で
は）ローカル調停論理機構４０が、リモート調停論理機
構４５がリモートＤＲＡＭ３５へのアクセスを制御装置
２０に与えるのを待つ状態である。スレーブ状態とは、
調停論理機構４５が、（この例では）ＤＲＡＭ制御装置
バッファ６５をディスエーブルしてＤＲＡＭ３５へのア
クセスを制御装置２０に与える状態である。
ＲＡＭ制御装置５０は、それ自体の調停論理機構４０へ
の要求をアサートする。調停論理機構４０は次いで、要
求状態に入り、制御装置２５の調停論理機構４５がスレ
ーブ状態に入るのを待つ。要求状態とは、（この例で
は）ローカル調停論理機構４０が、リモート調停論理機
構４５がリモートＤＲＡＭ３５へのアクセスを制御装置
２０に与えるのを待つ状態である。スレーブ状態とは、
調停論理機構４５が、（この例では）ＤＲＡＭ制御装置
バッファ６５をディスエーブルしてＤＲＡＭ３５へのア
クセスを制御装置２０に与える状態である。
【００２７】さらに具体的には、制御装置２５のＤＲＡ
Ｍ制御装置５５は、メモリを使用する（読取りまたは書
込み）サイクルを完了したとき、調停論理機構４５への
制御装置自体の要求を削除し、スレーブ状態に入る。調
停論理機構４５は、スレーブ状態に入った後、バッファ
６５から先へ進む（バッファ６５の先を指す）方向矢印
ががなくなることによって示されるように、ＤＲＡＭ制
御装置バッファ６５をディスエーブルする。また、調停
論理機構４５は、方向矢印７３および７７によって示さ
れるようにバックプレーン７８からＤＲＡＭ３５へアド
レス信号をドライブするように制御トランシーバ７５を
セットし、方向矢印８７および８３によって示されるよ
うにＤＲＡＭ３５からバックプレーン７８へデータをド
ライブするようにデータ・トランシーバ８５をセットす
る。
Ｍ制御装置５５は、メモリを使用する（読取りまたは書
込み）サイクルを完了したとき、調停論理機構４５への
制御装置自体の要求を削除し、スレーブ状態に入る。調
停論理機構４５は、スレーブ状態に入った後、バッファ
６５から先へ進む（バッファ６５の先を指す）方向矢印
ががなくなることによって示されるように、ＤＲＡＭ制
御装置バッファ６５をディスエーブルする。また、調停
論理機構４５は、方向矢印７３および７７によって示さ
れるようにバックプレーン７８からＤＲＡＭ３５へアド
レス信号をドライブするように制御トランシーバ７５を
セットし、方向矢印８７および８３によって示されるよ
うにＤＲＡＭ３５からバックプレーン７８へデータをド
ライブするようにデータ・トランシーバ８５をセットす
る。
【００２８】調停論理機構４０は、制御装置２０がメモ
リ３０とメモリ３５の両方へのアクセスを許可されるマ
スタ状態に入ることによって、これに肯定応答する。調
停論理機構４０は、方向矢印６２によって示されるよう
に調停論理機構自体のローカルＤＲＡＭ制御装置バッフ
ァ６０をイネーブルし、方向矢印７３によって示される
ように制御装置２０からバックプレーン７８へドライブ
するように制御トランシーバ７０をセットし、データ・
トランシーバ８０から先へ進む（データ・トランシーバ
８０の先を指す）方向矢印ががなくなることによって示
されるように、データ・トランシーバ８０をディスエー
ブルする。
リ３０とメモリ３５の両方へのアクセスを許可されるマ
スタ状態に入ることによって、これに肯定応答する。調
停論理機構４０は、方向矢印６２によって示されるよう
に調停論理機構自体のローカルＤＲＡＭ制御装置バッフ
ァ６０をイネーブルし、方向矢印７３によって示される
ように制御装置２０からバックプレーン７８へドライブ
するように制御トランシーバ７０をセットし、データ・
トランシーバ８０から先へ進む（データ・トランシーバ
８０の先を指す）方向矢印ががなくなることによって示
されるように、データ・トランシーバ８０をディスエー
ブルする。
【００２９】次に、ＤＲＡＭ制御装置５０は、方向矢印
６４によって示されるように、ＤＲＡＭ制御装置自体の
ＤＲＡＭ３０にアクセスするように行アドレス信号およ
びＯＥ信号をドライブし、方向矢印６６、７３、７７に
よって示されるように、制御装置２０のＤＲＡＭ３５に
アクセスするように制御トランシーバ７０および７５を
介して前記信号をドライブすることによって、ＤＲＡＭ
読取りサイクルを実行する。それぞれのＤＲＡＭアレイ
３０および３５から読み取られたデータを適切に検査す
るために、制御装置５０は自身のＥＣＣ論理機構１００
をイネーブルし、制御装置５５は自身のＥＣＣ論理機構
１０５をイネーブルする。次いで、ＲＡＳがアサートさ
れて列アドレスがドライブされ、ＣＡＳが同様にアサー
トされて適当な第１のデータがＤＲＡＭ３０から読み取
られ（方向矢印７４によって示される）、それとほぼ同
時に、第２のデータがＤＲＡＭ３５から読み取られる
（方向矢印８７および８３によって示される）。ＤＲＡ
Ｍ３０および３５からのデータのこの読取りが、鏡像化
アドレス位置、すなわち同じ「鏡像化」データを保持す
るアドレス位置からのデータの取出しであることは自明
である。
６４によって示されるように、ＤＲＡＭ制御装置自体の
ＤＲＡＭ３０にアクセスするように行アドレス信号およ
びＯＥ信号をドライブし、方向矢印６６、７３、７７に
よって示されるように、制御装置２０のＤＲＡＭ３５に
アクセスするように制御トランシーバ７０および７５を
介して前記信号をドライブすることによって、ＤＲＡＭ
読取りサイクルを実行する。それぞれのＤＲＡＭアレイ
３０および３５から読み取られたデータを適切に検査す
るために、制御装置５０は自身のＥＣＣ論理機構１００
をイネーブルし、制御装置５５は自身のＥＣＣ論理機構
１０５をイネーブルする。次いで、ＲＡＳがアサートさ
れて列アドレスがドライブされ、ＣＡＳが同様にアサー
トされて適当な第１のデータがＤＲＡＭ３０から読み取
られ（方向矢印７４によって示される）、それとほぼ同
時に、第２のデータがＤＲＡＭ３５から読み取られる
（方向矢印８７および８３によって示される）。ＤＲＡ
Ｍ３０および３５からのデータのこの読取りが、鏡像化
アドレス位置、すなわち同じ「鏡像化」データを保持す
るアドレス位置からのデータの取出しであることは自明
である。
【００３０】第１のデータは、ＤＲＡＭ３０から読み取
られ、エラー検査および訂正のためにＥＣＣ論理機構１
００を介して処理される。同様に、第２のデータは、Ｄ
ＲＡＭ３５から読み取られ、エラー検査および訂正のた
めにＥＣＣ論理機構１０５を介して処理される。各場合
では、ＥＣＣ検査は、読取り中のデータに関連する検査
ビットを読み取ることによって行われる。すなわち、検
査ビットは最初、データが最初にＤＲＡＭに書き込まれ
たときにそのデータから計算され、その検査ビットは、
データ自体と共にＤＲＡＭに記憶された。したがって、
データの読取りサイクル中に、記憶されている検査ビッ
トが読み取られ、新たに再計算された検査ビット（すな
わち新たにデータを読み取ることから作成された検査ビ
ット）と比較される。差異が存在する場合、訂正が行わ
れ（可能なら）、適当なエラー信号（状況ビット）が、
その後のエラー処理のためにラッチされる。たとえば、
ＥＣＣ論理機構１００中の第１のデータに関して訂正可
能なエラーが検出された場合、そのエラーは訂正され、
訂正可能信号線１１０（状況ビット）が、適当な制御論
理機構に通知するようにセットされる。一方、ＥＣＣ論
理機構１０５中の第２のデータに関して訂正不能なエラ
ーが検出された場合、訂正不能信号線１２５（状況ビッ
ト）がセットされる。
られ、エラー検査および訂正のためにＥＣＣ論理機構１
００を介して処理される。同様に、第２のデータは、Ｄ
ＲＡＭ３５から読み取られ、エラー検査および訂正のた
めにＥＣＣ論理機構１０５を介して処理される。各場合
では、ＥＣＣ検査は、読取り中のデータに関連する検査
ビットを読み取ることによって行われる。すなわち、検
査ビットは最初、データが最初にＤＲＡＭに書き込まれ
たときにそのデータから計算され、その検査ビットは、
データ自体と共にＤＲＡＭに記憶された。したがって、
データの読取りサイクル中に、記憶されている検査ビッ
トが読み取られ、新たに再計算された検査ビット（すな
わち新たにデータを読み取ることから作成された検査ビ
ット）と比較される。差異が存在する場合、訂正が行わ
れ（可能なら）、適当なエラー信号（状況ビット）が、
その後のエラー処理のためにラッチされる。たとえば、
ＥＣＣ論理機構１００中の第１のデータに関して訂正可
能なエラーが検出された場合、そのエラーは訂正され、
訂正可能信号線１１０（状況ビット）が、適当な制御論
理機構に通知するようにセットされる。一方、ＥＣＣ論
理機構１０５中の第２のデータに関して訂正不能なエラ
ーが検出された場合、訂正不能信号線１２５（状況ビッ
ト）がセットされる。
【００３１】ＥＣＣ検査とほぼ同時に、ＤＲＡＭ３５の
第２のデータは（その検査ビットと共に）データ・トラ
ンシーバ８５およびバックプレーン７８を介して制御装
置２０の比較論理機構９０に渡される。データ・トラン
シーバ８０はディスエーブルされ、ＤＲＡＭ３０から
（検査ビットと共に）読み取られた第１のデータとＤＲ
ＡＭ３５から読み取られた第２のデータとの衝突はなく
なる。ＤＲＡＭ３０からの第１のデータとＤＲＡＭ３５
からの第２のデータは共に、制御装置２０の比較論理機
構９０に渡すことができる。比較論理機構９０は、第１
のデータと第２のデータを比較して、一致が存在するか
どうかを判定する。一致が存在する場合、処理は正常に
継続する。これに対して、一致が存在しない場合、不一
致信号線１３０（状況ビット）が、適当な制御論理機構
にエラーを通知するようにセットされる。
第２のデータは（その検査ビットと共に）データ・トラ
ンシーバ８５およびバックプレーン７８を介して制御装
置２０の比較論理機構９０に渡される。データ・トラン
シーバ８０はディスエーブルされ、ＤＲＡＭ３０から
（検査ビットと共に）読み取られた第１のデータとＤＲ
ＡＭ３５から読み取られた第２のデータとの衝突はなく
なる。ＤＲＡＭ３０からの第１のデータとＤＲＡＭ３５
からの第２のデータは共に、制御装置２０の比較論理機
構９０に渡すことができる。比較論理機構９０は、第１
のデータと第２のデータを比較して、一致が存在するか
どうかを判定する。一致が存在する場合、処理は正常に
継続する。これに対して、一致が存在しない場合、不一
致信号線１３０（状況ビット）が、適当な制御論理機構
にエラーを通知するようにセットされる。
【００３２】要するに、ＥＣＣ論理機構１００および１
０５は、読取りサイクル中に論理機構を通過するそれぞ
れのローカル・データにデータ・エラーがあるかどうか
を別々にかつ独立に検査する。これとほぼ同時に、デー
タが、（この図３の例では）比較論理機構９０で比較さ
れて、ＥＣＣ論理機構１００および１０５では検出され
ない複数のビット・エラーが捕捉される。各ＥＣＣ・比
較検査では、処理中に、エラーを検出した時点で適当な
状況ビットがセットされる。読取りサイクルの終りに、
ＤＲＡＭ制御装置５０は、ＥＣＣおよび比較論理機構か
ら得た状況ビットを検査し、いずれかがエラーをラッチ
しているかどうかを調べて、エラー（もしあれば）を適
切に処理する。
０５は、読取りサイクル中に論理機構を通過するそれぞ
れのローカル・データにデータ・エラーがあるかどうか
を別々にかつ独立に検査する。これとほぼ同時に、デー
タが、（この図３の例では）比較論理機構９０で比較さ
れて、ＥＣＣ論理機構１００および１０５では検出され
ない複数のビット・エラーが捕捉される。各ＥＣＣ・比
較検査では、処理中に、エラーを検出した時点で適当な
状況ビットがセットされる。読取りサイクルの終りに、
ＤＲＡＭ制御装置５０は、ＥＣＣおよび比較論理機構か
ら得た状況ビットを検査し、いずれかがエラーをラッチ
しているかどうかを調べて、エラー（もしあれば）を適
切に処理する。
【００３３】上記では、鏡像化メモリを間に有する二重
ディスク記憶制御装置のデータ・エラーを検出するシス
テムおよび方法の好ましい実施例に関して説明した。本
発明が、鏡像化メモリ二重制御装置システムで信頼性を
増大させる強力なツールを提供することは明らかであ
る。さらに、当業者には、当技術分野に存在する様々な
ハードウェア・プラトフォームおよびソフトウェア・ツ
ールのうちのどれを使用しても本発明が容易に実施され
ることが自明であろう。本発明を特定の実施例に関して
説明したが、本発明の真の趣旨および範囲から逸脱せず
に実施態様または修正例の他の代替実施例および方法を
使用できることは自明であろう。
ディスク記憶制御装置のデータ・エラーを検出するシス
テムおよび方法の好ましい実施例に関して説明した。本
発明が、鏡像化メモリ二重制御装置システムで信頼性を
増大させる強力なツールを提供することは明らかであ
る。さらに、当業者には、当技術分野に存在する様々な
ハードウェア・プラトフォームおよびソフトウェア・ツ
ールのうちのどれを使用しても本発明が容易に実施され
ることが自明であろう。本発明を特定の実施例に関して
説明したが、本発明の真の趣旨および範囲から逸脱せず
に実施態様または修正例の他の代替実施例および方法を
使用できることは自明であろう。
【００３４】以上、本発明の実施例について詳述した
が、以下、本発明を各実施態様毎に列挙する。 （１）． 複数のディスク制御装置を有するコンピュー
タ・ディスク記憶制御システム用のデータ・エラー検出
システムにおいて、（ａ）各制御装置上のメモリが、他
の制御装置メモリに対してほぼ鏡像化されたメモリであ
る、複数の制御装置のそれぞれの自身のメモリと、
（ｂ）１つの制御装置のメモリから第１のデータを取り
出し、それとほぼ同時に、他の制御装置のうちの１つの
メモリから第２のデータを取り出す手段と、（ｃ）第１
のデータのエラーと第２のデータのエラーを別々に検出
する手段と、（ｄ）第１のデータのエラーと第２のデー
タのエラーを別々に検出するのとほぼ同時に、第１のデ
ータおよび第２のデータのそれぞれの他方に対するエラ
ーを検出する手段とを有することを特徴とするシステ
ム。 （２）． 調停手段が、１つの制御装置に、（ａ）第１
のデータが取り出される前記制御装置のメモリへのアク
セスと、（ｂ）第２のデータが取り出される他の制御装
置のうちの１つのメモリへのアクセスをほぼ同時に与え
る手段を有することを特徴とする（１）に記載のシステ
ム。 （３）． 第１のデータのエラーと第２のデータのエラ
ーを別々に検出する手段が、それぞれ第１のデータおよ
び第２のデータに対してエラー訂正コード（ＥＣＣ）訂
正を使用する手段を有することを特徴とする（１）に記
載のシステム。 （４）． 第１のデータおよび第２のデータのそれぞれ
の他方に対するエラーを検出する手段が、第１のデータ
と第２のデータを比較して、一致が存在するかどうかを
判定する手段を有することを特徴とする（１）に記載の
システム。 （５）． 前記システムにおいて、（ａ）第１のデータ
と第２のデータの比較から得た比較結果に基づき、
（ｂ）第１のデータおよび第２のデータのそれぞれから
別々に得たＥＣＣ結果に基づいて、エラー検出を通知す
る手段を有することを特徴とする（１）に記載のシステ
ム。 （６）． それぞれ、他の制御装置メモリに対してほぼ
鏡像化されたメモリを有する、複数のディスク制御装置
を有するコンピュータ・ディスク記憶制御システムのエ
ラーを検出する方法において、（ａ）１つの制御装置の
メモリから第１のデータを取り出し、それとほぼ同時
に、他の制御装置のうちの１つのメモリから第２のデー
タを取り出すステップと、（ｂ）第１のデータのエラー
と第２のデータのエラーを別々に検出するステップと、
（ｃ）第１のデータのエラーと第２のデータのエラーを
別々に検出するのとほぼ同時に、第１のデータおよび第
２のデータのそれぞれの他方に対するエラーを検出する
ステップとを有することを特徴とする方法。 （７）． 前記制御装置のメモリへのアクセスを１つの
制御装置に与えることが、１つの制御装置に、（ａ）第
１のデータが取り出される前記制御装置のメモリへのア
クセスと、（ｂ）第２のデータが取り出される他の制御
装置のうちの１つのメモリへのアクセスをほぼ同時に与
えることを特徴とする（６）に記載の方法。 （８）． 前記第１のデータのエラーと第２のデータの
エラーを別々に検出するステップが、それぞれ第１のデ
ータおよび第２のデータに対してエラー訂正コード（Ｅ
ＣＣ）訂正を使用することを特徴とする（６）に記載の
方法。 （９）． 前記第１のデータおよび第２のデータのそれ
ぞれの他方に対するエラーを検出するステップが、第１
のデータと第２のデータを比較して、一致が存在するか
どうかを判定することを特徴とする（６）に記載の方
法。 （１０）． 前記方法が、（ａ）第１のデータと第２の
データの比較から得た比較エラーと、（ｂ）第１のデー
タおよび第２のデータのそれぞれから別々に得たＥＣＣ
エラーを通知することによってエラー検出を通知するス
テップを有することを特徴とする（６）に記載の方法。
が、以下、本発明を各実施態様毎に列挙する。 （１）． 複数のディスク制御装置を有するコンピュー
タ・ディスク記憶制御システム用のデータ・エラー検出
システムにおいて、（ａ）各制御装置上のメモリが、他
の制御装置メモリに対してほぼ鏡像化されたメモリであ
る、複数の制御装置のそれぞれの自身のメモリと、
（ｂ）１つの制御装置のメモリから第１のデータを取り
出し、それとほぼ同時に、他の制御装置のうちの１つの
メモリから第２のデータを取り出す手段と、（ｃ）第１
のデータのエラーと第２のデータのエラーを別々に検出
する手段と、（ｄ）第１のデータのエラーと第２のデー
タのエラーを別々に検出するのとほぼ同時に、第１のデ
ータおよび第２のデータのそれぞれの他方に対するエラ
ーを検出する手段とを有することを特徴とするシステ
ム。 （２）． 調停手段が、１つの制御装置に、（ａ）第１
のデータが取り出される前記制御装置のメモリへのアク
セスと、（ｂ）第２のデータが取り出される他の制御装
置のうちの１つのメモリへのアクセスをほぼ同時に与え
る手段を有することを特徴とする（１）に記載のシステ
ム。 （３）． 第１のデータのエラーと第２のデータのエラ
ーを別々に検出する手段が、それぞれ第１のデータおよ
び第２のデータに対してエラー訂正コード（ＥＣＣ）訂
正を使用する手段を有することを特徴とする（１）に記
載のシステム。 （４）． 第１のデータおよび第２のデータのそれぞれ
の他方に対するエラーを検出する手段が、第１のデータ
と第２のデータを比較して、一致が存在するかどうかを
判定する手段を有することを特徴とする（１）に記載の
システム。 （５）． 前記システムにおいて、（ａ）第１のデータ
と第２のデータの比較から得た比較結果に基づき、
（ｂ）第１のデータおよび第２のデータのそれぞれから
別々に得たＥＣＣ結果に基づいて、エラー検出を通知す
る手段を有することを特徴とする（１）に記載のシステ
ム。 （６）． それぞれ、他の制御装置メモリに対してほぼ
鏡像化されたメモリを有する、複数のディスク制御装置
を有するコンピュータ・ディスク記憶制御システムのエ
ラーを検出する方法において、（ａ）１つの制御装置の
メモリから第１のデータを取り出し、それとほぼ同時
に、他の制御装置のうちの１つのメモリから第２のデー
タを取り出すステップと、（ｂ）第１のデータのエラー
と第２のデータのエラーを別々に検出するステップと、
（ｃ）第１のデータのエラーと第２のデータのエラーを
別々に検出するのとほぼ同時に、第１のデータおよび第
２のデータのそれぞれの他方に対するエラーを検出する
ステップとを有することを特徴とする方法。 （７）． 前記制御装置のメモリへのアクセスを１つの
制御装置に与えることが、１つの制御装置に、（ａ）第
１のデータが取り出される前記制御装置のメモリへのア
クセスと、（ｂ）第２のデータが取り出される他の制御
装置のうちの１つのメモリへのアクセスをほぼ同時に与
えることを特徴とする（６）に記載の方法。 （８）． 前記第１のデータのエラーと第２のデータの
エラーを別々に検出するステップが、それぞれ第１のデ
ータおよび第２のデータに対してエラー訂正コード（Ｅ
ＣＣ）訂正を使用することを特徴とする（６）に記載の
方法。 （９）． 前記第１のデータおよび第２のデータのそれ
ぞれの他方に対するエラーを検出するステップが、第１
のデータと第２のデータを比較して、一致が存在するか
どうかを判定することを特徴とする（６）に記載の方
法。 （１０）． 前記方法が、（ａ）第１のデータと第２の
データの比較から得た比較エラーと、（ｂ）第１のデー
タおよび第２のデータのそれぞれから別々に得たＥＣＣ
エラーを通知することによってエラー検出を通知するス
テップを有することを特徴とする（６）に記載の方法。
【００３５】
【発明の効果】以上のように、本発明を用いると、二重
制御装置と、制御装置間の鏡像化メモリとを有するディ
スク記憶システムのメモリ・データ・エラーを確実に検
出するエラー検出システムおよび方法を提供することが
できる。本発明によるシステムおよび方法は、一方の制
御装置のメモリから第１のデータを取り出し、それとほ
ぼ同時に、他方の制御装置の鏡像化メモリ・アドレス位
置から第２のデータを取り出すことができ、さらに、第
１のデータのエラーと第２のデータのエラーを別々に検
出し、それとほぼ同時に、第１のデータおよび第２のデ
ータのそれぞれの他方に対するエラーを検出することも
できる。
制御装置と、制御装置間の鏡像化メモリとを有するディ
スク記憶システムのメモリ・データ・エラーを確実に検
出するエラー検出システムおよび方法を提供することが
できる。本発明によるシステムおよび方法は、一方の制
御装置のメモリから第１のデータを取り出し、それとほ
ぼ同時に、他方の制御装置の鏡像化メモリ・アドレス位
置から第２のデータを取り出すことができ、さらに、第
１のデータのエラーと第２のデータのエラーを別々に検
出し、それとほぼ同時に、第１のデータおよび第２のデ
ータのそれぞれの他方に対するエラーを検出することも
できる。
【００３６】第１のデータのエラーと第２のデータのエ
ラーを別々に検出する手段は、それぞれ、第１のデータ
および第２のデータに対してエラー訂正コード（ＥＣ
Ｃ）訂正を使用することができ、さらに、第１のデータ
および第２のデータのそれぞれの他方に対するエラーを
検出する手段は、第１のデータと第２のデータを比較し
て、一致が存在するかどうかを判定することができる。
ラーを別々に検出する手段は、それぞれ、第１のデータ
および第２のデータに対してエラー訂正コード（ＥＣ
Ｃ）訂正を使用することができ、さらに、第１のデータ
および第２のデータのそれぞれの他方に対するエラーを
検出する手段は、第１のデータと第２のデータを比較し
て、一致が存在するかどうかを判定することができる。
【００３７】調停手段は、ミラーの両面からの読取りを
同時に行い、データ・エラー検出を同時に行うことがで
きるように両方の制御装置のメモリへのアクセスを一方
の制御装置に与えることを管理することができる。
同時に行い、データ・エラー検出を同時に行うことがで
きるように両方の制御装置のメモリへのアクセスを一方
の制御装置に与えることを管理することができる。
【図１】鏡像化メモリを間に有する二重ディスク記憶制
御装置システムのデータ・エラーを検出する本発明のシ
ステムの概要を示すブロック図である。
御装置システムのデータ・エラーを検出する本発明のシ
ステムの概要を示すブロック図である。
【図２】本発明のより詳細な概略ブロック図である。
【図３】本発明の原則によって鏡像化メモリからの読取
り時にデータ・エラーを検出する通信およびデータ転送
の一方向経路が示された図２の概略ブロック図である。
り時にデータ・エラーを検出する通信およびデータ転送
の一方向経路が示された図２の概略ブロック図である。
１０：二重ディスク制御装置システム １２：ディスク制御装置 １５：ディスク記憶サブシステム ２０、２５：二重記憶制御装置 ３０、３５：メモリ ４０、４５：調停論理機構 ９０、９５：比較回路 １００、１０５：ＥＣＣ回路
Claims (10)
- 【請求項１】複数のディスク制御装置を有するコンピュ
ータ・ディスク記憶制御システム用のデータ・エラー検
出システムにおいて、 （ａ）各制御装置上のメモリが、他の制御装置メモリに
対してほぼ鏡像化されたメモリである、複数の制御装置
のそれぞれの自身のメモリと、 （ｂ）１つの制御装置のメモリから第１のデータを取り
出し、それとほぼ同時に、他の制御装置のうちの１つの
メモリから第２のデータを取り出す手段と、 （ｃ）第１のデータのエラーと第２のデータのエラーを
別々に検出する手段と、 （ｄ）第１のデータのエラーと第２のデータのエラーを
別々に検出するのとほぼ同時に、第１のデータおよび第
２のデータのそれぞれの他方に対するエラーを検出する
手段とを有することを特徴とするシステム。 - 【請求項２】調停手段が、１つの制御装置に、 （ａ）第１のデータが取り出される前記制御装置のメモ
リへのアクセスと、 （ｂ）第２のデータが取り出される他の制御装置のうち
の１つのメモリへのアクセスをほぼ同時に与える手段を
有することを特徴とする請求項１に記載のシステム。 - 【請求項３】第１のデータのエラーと第２のデータのエ
ラーを別々に検出する手段が、それぞれ第１のデータお
よび第２のデータに対してエラー訂正コード（ＥＣＣ）
訂正を使用する手段を有することを特徴とする請求項１
に記載のシステム。 - 【請求項４】第１のデータおよび第２のデータのそれぞ
れの他方に対するエラーを検出する手段が、第１のデー
タと第２のデータを比較して、一致が存在するかどうか
を判定する手段を有することを特徴とする請求項１に記
載のシステム。 - 【請求項５】前記システムにおいて、 （ａ）第１のデータと第２のデータの比較から得た比較
結果に基づき、 （ｂ）第１のデータおよび第２のデータのそれぞれから
別々に得たＥＣＣ結果に基づいて、 エラー検出を通知する手段を有することを特徴とする請
求項１に記載のシステム。 - 【請求項６】それぞれ、他の制御装置メモリに対してほ
ぼ鏡像化されたメモリを有する、複数のディスク制御装
置を有するコンピュータ・ディスク記憶制御システムの
エラーを検出する方法において、 （ａ）１つの制御装置のメモリから第１のデータを取り
出し、それとほぼ同時に、他の制御装置のうちの１つの
メモリから第２のデータを取り出すステップと、 （ｂ）第１のデータのエラーと第２のデータのエラーを
別々に検出するステップと、 （ｃ）第１のデータのエラーと第２のデータのエラーを
別々に検出するのとほぼ同時に、第１のデータおよび第
２のデータのそれぞれの他方に対するエラーを検出する
ステップとを有することを特徴とする方法。 - 【請求項７】前記制御装置のメモリへのアクセスを１つ
の制御装置に与えることが、１つの制御装置に、 （ａ）第１のデータが取り出される前記制御装置のメモ
リへのアクセスと、 （ｂ）第２のデータが取り出される他の制御装置のうち
の１つのメモリへのアクセスをほぼ同時に与えることを
特徴とする請求項６に記載の方法。 - 【請求項８】前記第１のデータのエラーと第２のデータ
のエラーを別々に検出するステップが、それぞれ第１の
データおよび第２のデータに対してエラー訂正コード
（ＥＣＣ）訂正を使用することを特徴とする請求項６に
記載の方法。 - 【請求項９】前記第１のデータおよび第２のデータのそ
れぞれの他方に対するエラーを検出するステップが、第
１のデータと第２のデータを比較して、一致が存在する
かどうかを判定することを特徴とする請求項６に記載の
方法。 - 【請求項１０】前記方法が、 （ａ）第１のデータと第２のデータの比較から得た比較
エラーと、 （ｂ）第１のデータおよび第２のデータのそれぞれから
別々に得たＥＣＣエラーを通知することによってエラー
検出を通知するステップを有することを特徴とする請求
項６に記載の方法。
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|---|---|---|---|
| US32955694A | 1994-10-25 | 1994-10-25 | |
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|---|---|
| JPH08234922A true JPH08234922A (ja) | 1996-09-13 |
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002288048A (ja) * | 2001-03-28 | 2002-10-04 | Nippon Signal Co Ltd:The | ワンチップマイクロコントローラ及びそのシステム |
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| JP2007518166A (ja) * | 2003-12-31 | 2007-07-05 | サンディスク コーポレイション | フラッシュメモリシステムの起動動作 |
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| US20140052906A1 (en) * | 2012-08-17 | 2014-02-20 | Rambus Inc. | Memory controller responsive to latency-sensitive applications and mixed-granularity access requests |
| US9213601B2 (en) | 2013-12-03 | 2015-12-15 | Sandisk Technologies Inc. | Adaptive data re-compaction after post-write read verification operations |
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|---|---|---|---|---|
| EP0306211A3 (en) * | 1987-09-04 | 1990-09-26 | Digital Equipment Corporation | Synchronized twin computer system |
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-
1995
- 1995-07-11 DE DE1995608034 patent/DE69508034T2/de not_active Expired - Fee Related
- 1995-07-11 EP EP95110826A patent/EP0709782B1/en not_active Expired - Lifetime
- 1995-10-25 JP JP30064095A patent/JP3748117B2/ja not_active Expired - Fee Related
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