JPH0823077A

JPH0823077A - 素子分離の形成方法

Info

Publication number: JPH0823077A
Application number: JP6156112A
Authority: JP
Inventors: Noritomo Shimizu; 紀智清水; Koji Naito; 康志内藤; Yuichi Hirofuji; 裕一広藤
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1994-07-07
Filing date: 1994-07-07
Publication date: 1996-01-23
Anticipated expiration: 2016-01-15
Also published as: JP3124441B2

Abstract

(57)【要約】【目的】トランジスタの素子分離を形成する際に、ト
ランジスタの閾値を適正に維持しながら、バーズビーク
の長さを短縮する。【構成】シリコン基板101 上に、第１下敷酸化膜102
，ポリシリコン膜103 ，及び第１シリコン窒化膜104
を順次形成し、さらにフォトレジスト105 をマスクとし
て第１シリコン窒化膜104 ，ポリシリコン膜103 ，第１
下敷酸化膜102 及び素子分離領域となる部位のシリコン
基板を、バーズビークの長さと電界効果型トランジスタ
の閾値とが適正となる程度の深さ（素子分離用酸化膜の
厚みの１／３以下）だけエッチングする。第２下敷酸化
膜107 、第２シリコン窒化膜108 を形成した後、厚み25
nmを越える窒化膜サイドウォール109 を形成する。そし
て、窒化膜をマスクとして選択的酸化により素子分離用
酸化膜110 を形成する。これにより、ＤＲＡＭセルパタ
ーンで長さ 0.2μｍ以下の分離形成が可能となった。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、シリコン基板の活性領
域を他の領域から分離するための素子分離の形成方法に
係り、特に素子分離領域と活性領域との間の遷移領域い
わゆるバーズビーク領域を縮小するための対策に関する
ものである。

【０００２】

【従来の技術】近年、電界効果型トランジスタの微細化
が進むにつれて、従来問題とされなかった領域の微細化
が必要となっている。とりわけ、工程数が少なくかつ安
定した特性が得られることから広く用いられているＬＯ
ＣＯＳ分離法による素子分離形成方法を用いた場合、素
子分離領域と活性領域の間の遷移領域いわゆるバーズビ
ーク領域が素子の微細化に比例して縮小されず、その結
果、バーズビーク領域の素子に対して占める面積が大き
くなり、素子の微細化を妨げる最大の要因として問題視
されている。このバーズビークの縮小に関しては、ＬＯ
ＣＯＳ分離法になんらかの改良を加えた改良ＬＯＣＯＳ
分離法を用いることでバーズビークの縮小を行った様々
の提案が成されている。

【０００３】以下、図面を参照しながら、上記従来のＬ
ＯＣＯＳ分離法ならびに改良ＬＯＣＯＳ分離法について
説明する。

【０００４】図１９（ａ）〜（ｄ）は、従来のＬＯＣＯ
Ｓ法により分離を形成した場合の工程断面図である。す
なわち、シリコン基板101 上に、下敷酸化膜102 ，シリ
コン窒化膜104 を順次堆積し（同図（ａ）参照）、さら
に、素子分離領域に対応する部位を開口させたパターン
を有するようにフォトレジスト105 のマスクを形成し
（同図（ｂ）参照）、開口部のシリコン窒化膜104 及び
下敷酸化膜102 をエッチングにより除去する（同図
（ｃ）参照）。そして、フォトレジスト105 を除去した
後、このシリコン窒化膜104 をマスクとして酸化を行う
ことでシリコン基板101 上に選択的に酸化された素子分
離用酸化膜110 を形成し、基板表面部を活性領域Ｒacと
素子分離領域Ｒseとに区画する（同図（ｄ）参照）。そ
の際、素子分離領域Ｒse形成のための酸化工程の間に、
下敷酸化膜102 を通して酸化種である酸素が横方向に拡
散しシリコン基板101 が酸化されることが原因となり、
素子分離領域Ｒseから活性領域Ｒacに同図（ｄ）に示す
所定距離Ｌだけ酸化膜が侵入したバーズビークと呼ばれ
る遷移領域が発生する。

【０００５】一方、改良ＬＯＣＯＳ法として、例えば
〔アイトリプルイー・エレクトロン・デバイス・レター
ズ IEEE Electron Device Letters EDL-11 p.549 (199
0)〕に記載されているものがある。図２０はＲＬＳ−Ｐ
ＢＬ法と呼ばれる改良ＬＯＣＯＳ法の１つの製造工程を
示す工程断面図である。すなわち、シリコン基板101 上
に、第１下敷酸化膜102 ，ポリシリコン膜103 及び第１
シリコン窒化膜104 を順次堆積し（同図（ａ）参照）、
さらにその上に素子分離領域に対応する部位が開口した
パターンを有するフォトレジスト105 のマスクを形成し
て、第１下敷酸化膜102 ，ポリシリコン膜103 及び第１
シリコン窒化膜104 をエッチングにより除去した後（同
図（ｂ）参照）、フォトレジスト105 を除去し、さらに
ウェットエッチングを行うことで第１下敷酸化膜102 を
パターン前面より後退させてアンダーカット106 を形成
する（同図（ｃ）参照）。次に、シリコン基板101 を酸
化して第２下敷酸化膜107 を形成し（同図（ｄ）参
照）、さらに、基板全面に第２シリコン窒化膜108 を堆
積した後（同図（ｅ）参照）、このシリコン窒化膜108
を異方性ドライエッチングして、窒化膜サイドウォール
109 を形成する（同図ｆ）参照）。最後に、シリコン基
板101 を酸化することで、活性領域Ｒac間を分離するた
めの素子分離用酸化膜110 を形成し、基板表面部を活性
領域Ｒacと素子分離領域Ｒseとに区画する（同図（ｇ）
参照）。

【０００６】このような構成の場合、ポリシリコン膜10
3 は第２下敷酸化膜107 ならびに第１下敷酸化膜102 を
介して拡散してきた酸化種である酸素を吸収するのでバ
ーズビークの横方向侵入距離Ｌを小さくし、さらに素子
分離領域Ｒseを形成するための酸化中、第１シリコン窒
化膜104 からシリコン基板101 へのストレス緩和層とし
ての機能を有する。

【０００７】また、特開昭63-217640 号公報に開示され
るごとく、ＬＯＣＯＳ法による素子分離が厚いと平坦度
が悪化することと、バーズビークの侵入距離が増大する
ことに鑑み、シリコン基板の素子分離を形成しようとす
る領域を素子分離用酸化膜の厚みの0.4 〜0.6 倍の深さ
まで除去することで、平坦度とバーズビークの侵入距離
とを適正範囲に収めようとするものは公知の技術であ
る。

【０００８】

【発明が解決しようとする課題】一般的に、上記のよう
な構成のＬＯＣＯＳ形成方法では、バーズビークを抑え
る方法として、酸化種である酸素の供給を抑える、バー
ズビーク発生による体積変化を抑えるという２つの手段
があり、下敷酸化膜102 の膜厚が薄いほど、またシリコ
ン窒化膜104 が厚いほどバーズビークの侵入距離Ｌは短
くなることが知られている。つまり、下敷酸化膜102 に
酸素が侵入して、下方のシリコン基板が酸化されて膨張
しようとしても、その膨張をシリコン窒化膜104 で押圧
することで、酸素の侵入を抑制しうるからである。

【０００９】しかしながら、この下敷酸化膜102 の薄膜
化とシリコン窒化膜104 の厚膜化によって酸化中にシリ
コン基板101 内にストレスを増大させることになり、こ
のストレスのためにシリコン基板内には結晶欠陥が発生
する。そして、結晶欠陥が基板中に発生した場合、リー
ク電流ならびにＭＯＳトランジスタのゲート酸化膜耐圧
劣化が発生しデバイス特性を劣化させる原因となる。す
なわち、下敷酸化膜102 の薄膜化ならびにシリコン窒化
膜104 の厚膜化には限界があり、そのため、バーズビー
クの活性領域Ｒacへの侵入距離Ｌを小さくできないとい
う問題があった。

【００１０】一方、改良ＬＯＣＯＳ法の１つであるＲＬ
Ｓ−ＰＢＬ法においては、第２下敷酸化膜107 は薄いの
で酸化中の活性領域Ｒacへの酸素供給量は少なく、また
供給酸素はバッファーとなるポリシリコン膜103 に吸収
されるので、バーズビークの活性領域Ｒacへの侵入距離
ＬはＬＯＣＯＳ法に比べ低減しうる。

【００１１】しかしながら、半導体装置の高集積化に伴
い微細パターンを形成すると、素子分離領域Ｒseに接す
る窒化膜サイドウォール109 の下端から活性領域Ｒacに
供給される酸素によって生じるバーズビークが問題とな
る。さらに、ＲＬＳ−ＰＢＬ法では素子分離用酸化膜11
0 が基板深さ方向に侵入する距離が短いため、パターン
の微細化に伴い素子間分離耐圧が低下するという問題を
有していた。

【００１２】また、上述の特開昭63-217640 号公報によ
る方法では、素子分離を形成しようとする領域を素子分
離用酸化膜の厚みの0.4 〜0.6 倍だけ除去することで、
バーズビークの侵入距離を小さく抑制することは可能で
あるが、反面、このような深い段差を形成した場合、素
子分離で囲まれる領域に形成されるＦＥＴのしきい値が
低下するという問題があった。すなわち、素子分離領域
と活性領域との界面間に大きな段差がある場合、この段
差部分にゲート電極を介して電圧が印加されると、段差
の部分に表面及び側方から電界が加わることでチャネル
が形成されて２重閾値トランジスタとなる。また、これ
を防止すべくチャネルストップ用不純物の濃度を濃くす
ると、その不純物が活性領域のチャネル領域両端付近に
拡散するので、メモリ等の微細寸法のトランジスタでは
狭チャネル効果が発生する。したがって、上記公報の技
術では、バーズビークの侵入距離を抑制できても、微細
なトランジスタのしきい値等の特性を良好に維持するこ
とは困難であった。

【００１３】本発明はかかる点に鑑みてなされたもので
あり、その目的は、ＲＬＳ−ＰＢＬ法にさらに改良を加
え、窒化膜サイドウォール端から活性領域の表面部まで
の距離を長くする手段を講ずることで、パターンの微細
化に伴うサブスレッショルド特性等の特性の悪化を招く
ことなく、かつ素子分離形成のための酸化中のストレス
による基板中への結晶欠陥の発生等による電気的特性の
劣化を招くことなく、バーズビークの侵入距離を短縮
し、もって、半導体装置の良好な特性を保持しながらパ
ターンの微細化を図ることにある。

【００１４】

【課題を解決するための手段】上記目的を達成するた
め、具体的に請求項１の発明の講じた手段は、シリコン
基板の表面領域に、電界効果型トランジスタが形成され
る活性領域を他の領域から分離するための素子分離を形
成する方法として、シリコン基板を酸化して第１下敷酸
化膜を形成する工程と、上記第１下敷酸化膜上にシリコ
ン膜を形成する工程と、上記シリコン膜上に第１シリコ
ン窒化膜を形成する工程と、素子分離領域に対応する部
位が開口されたパターンのマスクを用いて、上記第１シ
リコン窒化膜、シリコン膜、第１下敷酸化膜及びシリコ
ン基板をエッチングし、シリコン基板の素子分離を形成
しようとする部位を、形成しようとする素子分離用酸化
膜に発生するバーズビークの侵入距離と形成しようとす
る電界効果型トランジスタのしきい値の低下とが適正範
囲になるような深さまで除去する工程と、上記シリコン
基板及びシリコン膜を酸化し、その表面部に第２下敷酸
化膜を形成する工程と、上記第２下敷酸化膜を形成した
基板の全面に第２シリコン窒化膜を形成する工程と、少
なくとも上記素子分離領域の第２シリコン窒化膜を除去
し、第１シリコン窒化膜の側部，シリコン膜の側部及び
シリコン基板の段差部の側部に厚み25nmを越える第２シ
リコン窒化膜からなるシリコン窒化膜サイドウォールを
残すよう異方性エッチングを行う工程と、第１シリコン
窒化膜ならびに第２シリコン窒化膜をマスクとし、上記
シリコン基板を選択的に酸化して素子分離用酸化膜を形
成する工程と、上記素子分離用酸化膜を形成した後に、
上記第１、第２シリコン窒化膜及びシリコン膜を除去す
る工程と、上記第１下敷酸化膜をにより除去する工程と
を設ける方法である。

【００１５】請求項２の発明の講じた手段は、シリコン
基板の表面領域に、電界効果型トランジスタが形成され
る活性領域を他の領域から分離するための素子分離を形
成する方法であって、シリコン基板を酸化して第１下敷
酸化膜を形成する工程と、上記第１下敷酸化膜上にシリ
コン膜を形成する工程と、上記シリコン膜上に第１シリ
コン窒化膜を形成する工程と、上記第１シリコン窒化膜
上に厚み保持用酸化膜を形成する工程と、素子分離領域
に対応する部位が開口されたパターンのマスクを用い
て、上記厚み保持用酸化膜，第１シリコン窒化膜，シリ
コン膜，第１下敷酸化膜及びシリコン基板をエッチング
して、シリコン基板の素子分離を形成しようとする部位
を、形成しようとする素子分離用酸化膜に発生するバー
ズビークの侵入距離と形成しようとする電界効果型トラ
ンジスタのしきい値の低下とが適正範囲になるような深
さまで除去する工程と、上記シリコン基板及びシリコン
膜を酸化し、その表面部に第２下敷酸化膜を形成する工
程と、上記第２下敷酸化膜を形成した基板の全面に第２
シリコン窒化膜を形成する工程と、少なくとも上記素子
分離領域の第２シリコン窒化膜を除去し、第１シリコン
窒化膜の側部，シリコン膜の側部及びシリコン基板の段
差部の側部に厚み25nmを越える第２シリコン窒化膜から
なるシリコン窒化膜サイドウォールを残すよう異方性エ
ッチングを行う工程と、上記第１シリコン窒化膜ならび
に第２シリコン窒化膜をマスクとし、シリコン基板を選
択的に酸化して素子分離用酸化膜を形成する工程と、上
記素子分離用酸化膜を形成した後に、上記厚み保持用酸
化膜を除去する工程と、上記第１，第２シリコン窒化膜
及びシリコン膜を除去する工程と、上記第１下敷酸化膜
をエッチングにより除去する工程とを設ける方法であ
る。

【００１６】請求項３の発明の講じた手段は、請求項１
又は２の発明において、上記シリコン基板の素子分離を
形成しようとする部位を除去する工程では、除去する部
分の深さの上限値を、電界効果型トランジスタのしきい
値の低下が所定値以下になるように設定する方法であ
る。

【００１７】請求項４の発明の講じた手段は、請求項３
の発明において、上記シリコン基板の素子分離を形成し
ようとする部位を除去する工程では、除去する部分の深
さの上限値を、形成しようとする電界効果型トランジス
タのしきい値の低下が0.15Ｖ以下になるように設定する
方法である。

【００１８】請求項５の発明の講じた手段は、請求項
１，２，３又は４の発明において、上記シリコン基板の
素子分離を形成しようとする部位を除去する工程では、
除去する部分の深さの下限値を、素子分離用酸化膜の厚
みを考慮して、素子分離用酸化膜のバーズビークの侵入
距離が所定値以下になるように設定する方法である。

【００１９】請求項６の発明の講じた手段は、請求項５
の発明において、上記シリコン基板の素子分離を形成し
ようとする部位を除去する工程では、除去する部分の深
さの下限値は、素子分離用酸化膜の厚みを考慮して、形
成しようとする素子分離用酸化膜のバーズビークの侵入
距離が0.2 μｍ以下になるように設定する方法である。

【００２０】請求項７の発明の講じた手段は、請求項
１，２，３，４，５又は６の発明において、上記シリコ
ン基板の素子分離を形成しようとする部位を除去する工
程では、除去する部分の深さが、20nm〜100nm である方
法である。

【００２１】請求項８の発明の講じた手段は、請求項
１，２，３，４，５又は６の発明において、上記シリコ
ン基板の素子分離を形成しようとする部位を除去する工
程では、除去する部分の深さの上限が、形成しようとす
る素子分離の厚みの１／３である方法である。

【００２２】請求項９の発明の講じた手段は、請求項
１，２，３，４，５，６，７又は８の発明において、上
記第１下敷酸化膜をエッチングにより除去する工程で
は、等方的なエッチング方法を用いアンダーカットを形
成するように行う方法である。

【００２３】請求項１０の発明の講じた手段は、請求項
１，２，３，４，５，６，７，８又９の発明において、
素子分離領域の形成後、活性領域及び素子分離領域の全
面にパンチスルーストッパー形成用不純物イオンを注入
する工程を設ける方法である。

【００２４】

【作用】以上の方法により、請求項１の発明では、素子
分離領域の端部となる窒化膜サイドウォールの下端から
活性領域までの距離が延長されるとともに、第１下敷酸
化膜上のシリコン膜により第２下敷酸化膜を介して拡散
してくる酸素が吸収されるので、活性領域表面へのバー
ズビークの侵入距離が抑制される。また、このシリコン
膜の存在により、第１シリコン窒化膜の押圧力によるス
トレスが緩和され、電界効果型トランジスタに電気的な
悪影響を及ぼすシリコン基板中の結晶欠陥の発生も抑制
される。さらに、除去される素子分離領域の深さが、バ
ーズビークの侵入距離と電界効果型トランジスタの閾値
とを適正範囲にするように設定される。また、厚み25nm
を越えるシリコン窒化膜サイドウォールが形成された状
態で素子分離用酸化膜のフィールド酸化が行われるの
で、フィールド酸化から第１下敷酸化膜へのバーズビー
クの侵入が小さく抑制される。したがって、後の第１下
敷酸化膜のエッチングを行う工程で、少ないオーバーエ
ッチング量で第１下敷酸化膜のバーズビークの残存を小
さくすることが可能となる。その結果、微細なトランジ
スタを形成するための活性領域の幅のバラツキが小さく
抑制され、フォトリソグラフィーやドライエッチングに
おけるバラツキの余裕度が十分確保される。

【００２５】以上により、寸法の微細化と素子分離領域
の段差の存在とバーズビークの侵入とに起因する電界効
果型トランジスタの特性の悪化が防止されることにな
る。

【００２６】請求項２の発明では、上記請求項１の発明
と同様の作用が生じるとともに、第１シリコン窒化膜上
に厚み保持用酸化膜が形成されているので、シリコン窒
化膜のサイドウォール形成時に、オーバーエッチングの
ために第１シリコン窒化膜の厚みが低減して第１シリコ
ン窒化膜の酸素拡散抑制作用が低下するのが防止される
ことになる。

【００２７】請求項３の発明では、素子分離を形成しよ
うとする領域の除去深さの上限が所定値以下に設定され
るので、活性領域に形成される電界効果型トランジスタ
の種類に応じ、電界効果型トランジスタの閾値の低下が
必要な値以下に維持されることになる。

【００２８】請求項４の発明では、活性領域に形成され
るトランジスタの閾値の低下が0.15Ｖ以下になるように
素子分離の除去深さの上限が設定されるので、一般的に
0.7Ｖ前後であるトランジスタの閾値に対し、閾値の低
下が20％程度よりも小さく維持される。したがって、例
えばメモリやプロセッサにおけるクロック周波数に対す
る同期機能等の諸特性の悪化が防止されることになる。

【００２９】請求項５の発明では、バーズビークの侵入
距離が、素子分離用酸化膜の厚みを考慮して所定値以下
になるように、素子分離を形成しようとする領域の除去
深さの下限値が定められる。したがって、素子分離用酸
化膜の厚みと素子分離領域の除去深さとに依存して変化
するバーズビークの侵入距離が、適正範囲内に抑制され
ることになる。

【００３０】請求項６の発明では、素子分離用絶縁膜の
厚みがデバイスの設計に応じて変化しても、常にバーズ
ビークの侵入距離が0.2 μｍ以下になるように、素子分
離を形成しようとする領域の除去深さの下限値が設定さ
れる。したがって、寸法の微細な電界効果型トランジス
タに対しても、狭チャネル効果が防止され、かつソー
ス，ドレイン領域に対する十分なスペースが確保される
ことになる。

【００３１】請求項７の発明では、素子分離を形成しよ
うとする領域の除去深さが20nm以上あることで、寸法が
微細なトランジスタの場合にはバーズビークの侵入距離
が0.2 μｍ以下に抑制される。したがって、良好な特性
を有する高密度ＤＲＡＭ等を製造することが可能にな
り、かつ後述の不純物イオン注入との関係でパンチスル
ー発生電圧の低下の防止が容易となる。

【００３２】また、素子分離を形成しようとする領域の
除去深さが100nm 以下であることで、リーク電流密度が
低く抑制されて、ＤＲＡＭメモリーセル等では必要なポ
ーズタイム特性が確保され、さらに、低ゲート電圧印加
時においてもトランジスタがオン動作する２重閾値トラ
ンジスタとなるサブスレッショルド特性におけるハンプ
現象の発生が防止され、閾値電圧の変動量も小さく抑制
される。

【００３３】請求項８の発明では、素子分離領域におけ
るシリコン基板エッチング深さが素子分離用酸化膜の厚
みの１／３以下とされることで、上述のようなサブスレ
ッショルド特性におけるハンプ現象の発生がより確実に
防止される。

【００３４】請求項９の発明では、第１下敷酸化膜のゲ
ート下方となる部分がアンダーカットされるので、バー
ズビークの侵入距離がさらに低減される。

【００３５】請求項１０の発明では、素子分離領域の形
成後に活性領域及び素子分離領域の全面にパンチスルー
ストッパー形成用不純物イオンが注入されることで、素
子分離形成前に不純物イオンの注入を行う場合のごと
く、サブスレッショルド特性におけるハンプ現象の発生
を生じることがなく、かつ素子分離の形成のための酸化
中に不純物イオンが活性領域に拡散することによる閾値
電圧の上昇いわゆるナローチャネル効果も抑制される。

【００３６】

【実施例】以下本発明の実施例の素子分離の形成方法に
ついて、図面を参照しながら説明する。

【００３７】（第１実施例）図１(a) 〜(h）は、第１実
施例における素子分離の形成工程における状態の変化を
示す断面図である。

【００３８】まず、シリコン基板101 を900 ℃乾燥酸素
雰囲気にて酸化し第１下敷酸化膜102 を10nm形成し、減
圧ＣＶＤ法によりストレス緩和及び酸素吸収のためのポ
リシリコン膜103 を50nm堆積し、さらにマスクとなる第
１シリコン窒化膜104 を減圧ＣＶＤ法により200nm 堆積
する（同図(a) 参照）。そして、このシリコン基板に、
素子分離領域Ｒseに対応する部位が開口されたパターン
を有するフォトレジスト105 を形成し（同図(b) 参
照）、このフォトレジスト105 をマスクとして、第１シ
リコン窒化膜104 、ポリシリコン膜103 、第１下敷酸化
膜102 、ならびにシリコン基板101 を異方性ドライエッ
チング（ＲＩＥ）して、素子分離領域に対応する部位の
シリコン基板101 を深さＥd 分だけ（本実施例ではが50
nm程度）除去する（同図(c) 参照）。

【００３９】その後、フォトレジスト105 を除去し、さ
らにウェットエッチングを行うことで第１下敷酸化膜10
2 をパターン側面より30nm後退させアンダーカット106
を形成した後（同図(d) 参照）、シリコン基板101 を90
0 ℃乾燥酸素雰囲気で6nm 酸化することで第２下敷酸化
膜107 を形成し（同図(e) 参照）、さらに、シリコン基
板101 の全面にシリコン窒化膜を減圧ＣＶＤ法により30
の厚みでnm堆積することで第２シリコン窒化膜108 を形
成する（同図(f) 参照）。

【００４０】そして、第２シリコン窒化膜108 を異方性
ドライエッチングすることで、素子分離領域Ｒse上の第
２シリコン窒化膜108 及び第１シリコン窒化膜104 と一
体化している第２シリコン窒化膜108 を除去し、第１シ
リコン窒化膜104 の側部及び素子分離領域Ｒse側部の第
２下敷酸化膜107 に、第２シリコン窒化膜108 を残して
なる窒化膜サイドウォール109 を形成する（同図(g) 参
照）。このとき、窒化膜サイドウォール109 の厚みは30
nmである。その後、シリコン基板101 を1000℃ウェット
雰囲気で350nm 酸化させることで、素子分離用酸化膜11
0 を形成する。その結果、各活性領域Ｒac間を分離する
素子分離領域Ｒseが形成される（同図(h) 参照）。

【００４１】上記第１実施例では、素子分離用酸化膜11
0 形成のための酸化中に酸化種である酸素は第２下敷酸
化膜107 を通り拡散するが、素子分離用酸化膜110 の部
分でシリコン基板101 が所定深さだけエッチングされて
いるために、その分窒化膜サイドウォール109 の下端か
ら活性領域Ｒac表面までの距離が長くなり、しかも活性
領域Ｒac上に形成されたポリシリコン膜103 が酸素を吸
収するので、バーズビークの侵入距離Ｌを短くすること
が可能となる。また、ポリシリコン膜103 のストレス緩
和作用によりシリコン基板101 のストレスが緩和される
ので、電界効果型トランジスタに電気的な悪影響を及ぼ
す結晶欠陥の発生が抑制される。さらに、窒化膜サイド
ウォールの厚みが25nm以上であることで、後述のように
バーズビークの侵入を抑制する効果が大きい。

【００４２】（第２実施例）次に、第２実施例について
説明する。図２は第２実施例における素子分離の形成工
程における構造の変化を示す工程断面図である。

【００４３】まず、上記第１実施例と同様の手順及び条
件で、第１下敷酸化膜102 、ポリシリコン膜103 及び第
１シリコン窒化膜104 を形成した後、第１シリコン窒化
膜104 の上にエッチングストッパーとなる厚み保持用酸
化膜111 を減圧ＣＶＤ法にて堆積する（同図(a) 参
照）。

【００４４】そして、上記第１実施例と同様の手順及び
条件で、フォトレジスト105 のマスクを形成し（同図
(b) 参照）、厚み保持用酸化膜111 、第１シリコン窒化
膜104、ポリシリコン膜103 、第１下敷酸化膜102 、な
らびにシリコン基板101 の異方性ドライエッチングを行
って、素子分離領域Ｒseとなる部位のシリコン基板101
を深さＥd ＝50nm分だけ除去する（同図(c) 参照）。

【００４５】さらに、上記第１実施例における図１(d)
〜(f) と同様の手順及び条件で、第１下敷酸化膜102 周
囲のアンダーカット106 を形成し（同図(d) 参照）、第
２下敷酸化膜107 を形成し（同図(e) 参照）、第２シリ
コン窒化膜108 を形成する（同図(f) 参照）。

【００４６】また、上記第１実施例における図１(g) と
同様の条件で、第２シリコン窒化膜を残してなる窒化膜
サイドウォール109 を形成する（同図(g) 参照）。この
とき、この窒化膜サイドウォール109 の形成時にオーバ
ーエッチングを行った場合においても第１シリコン窒化
膜104 上は厚み保持用酸化膜111 により保護されている
ため、第１シリコン窒化膜104 の膜厚は初期の膜厚に保
たれている。そして、厚み保持用酸化膜111 をウェット
エッチングにより除去した後（同図(h) 参照）、シリコ
ン基板101 を1000℃ウェット雰囲気で350nm 酸化させる
ことで素子分離用酸化膜110 を形成し、各活性領域Ｒac
間を分離する素子分離領域Ｒseを形成する（同図(i) 参
照）。

【００４７】上記第２実施例では、上記第１実施例と同
様に、窒化膜サイドウォール109 並びにポリシリコン膜
103 の形成によりバーズビークの侵入距離Ｌを短くしう
るに加え、厚み保持用酸化膜111 によって第１シリコン
窒化膜104 の厚みの低減を防止することができ、オーバ
ーエッチングのために第１シリコン窒化膜104 の厚みが
低減してその押圧力による酸素拡散抑制作用が低下する
のを防止しうる効果がある。

【００４８】次に、上記各実施例又は実施例に準じて行
った実験のデータから、素子分離の形成方法の差異によ
る電界効果型トランジスタの特性の相違について具体的
に説明する。

【００４９】図３は、ＤＲＡＭメモリーセル部の素子分
離領域Ｒseにおけるシリコン基板101 のエッチング深さ
Ｅd とバーズビークの侵入距離Ｌとの関係を示す図であ
る。同図では、素子分離用酸化膜110 の厚みを変えてい
る。図中、〇は素子分離用酸化膜110 の厚みが350nm で
第１下敷酸化膜102 にアンダーカットを設けた場合、△
は素子分離用酸化膜110 の厚みが300nm でアンダーカッ
トを設けた場合、＋は素子分離用酸化膜110 の厚みが30
0nm でアンダーカットがない場合の値を示す。この図か
らわかるように、従来技術であるＲＬＳ−ＰＢＬ法で
は、窒化膜サイドウォール109 端から活性領域Ｒac表面
までの距離が短いために（図３のエッチング深さＥd ＝
０の点に相当する）、シリコン基板101 の酸化中に、酸
化種である酸素が第２下敷酸化膜107 を容易に通り拡散
してバーズビークの侵入距離Ｌが長くなり、同図では
０．３６μｍにもなって、特にパターンエッジ部分では
顕著な影響を受ける。一方、上記各実施例では、素子分
離用酸化膜110 の部分でシリコン基板101 がエッチング
されているために、その段差の分だけ窒化膜サイドウォ
ール109 の下端から活性領域Ｒacの表面までの距離が長
くなり、活性領域Ｒacへの酸素の拡散が抑制される。し
たがって、バーズビークの侵入距離Ｌが抑制され、例え
ば上記各実施例のようにエッチング深さＥd が50nmの場
合には、バーズビークの侵入距離Ｌは約0.14μｍに低減
されるのである。

【００５０】また、同図に示すように、第１下敷酸化膜
をアンダーカットする工程を付加することで、バーズビ
ークの侵入距離Ｌをさらに低減することができる。ただ
し、このアンダーカット工程は、必ずしも必要ではな
く、省略してもよい。

【００５１】ここで、面積0.72μｍ²のメモリーセルを
形成する場合、バーズビークの侵入距離Ｌは0.2 μｍ以
下に抑制する必要がある。したがって、図３のバーズビ
ーク長Ｌ＝0.2 μｍに対応するシリコン基板エッチング
深さＥd の値からわかるように、素子分離用酸化膜110
の厚さが350nm である場合は、素子分離領域Ｒseにおけ
るシリコン基板エッチング深さＥd が30nm以上であるこ
とが好ましい。ただし、素子分離用酸化膜110 の厚さが
300nm の場合は25nmあれば十分である。従って、現実的
な素子分離用酸化膜110 の厚さからすると、エッチング
深さＥd は20nm以上であれば十分と思われる。

【００５２】また、図４は、素子分離用酸化膜110 の部
分におけるシリコン基板エッチング深さＥd に対する各
リーク電流密度値Ｄir(A/cm ²）の発生率Ｆir（％）の
分布を示すヒストグラムである。測定は逆バイアス電圧
3.3 Ｖを印加して行った。同図からわかるように、シリ
コン基板エッチング深さＥd が50nmであれば、リーク電
流密度Ｄirはすべて 1×10^-7(A/cm ²）に安定して収ま
っており、 5×10^-7(A/cm ²）以上のリーク電流密度Ｄ
irは発生していない。一方、シリコン基板エッチング深
さＥd が100nm 以上の場合、リーク電流密度Ｄirの分布
が広がっており、測定チップによっては１桁以上の幅を
もっている。ＤＲＡＭメモリーセルの素子分離では、Ｄ
ＲＡＭポーズタイム特性の確保のためにリーク電流を低
く抑制する必要があり、 256Ｍ−ＤＲＡＭでは、リーク
電流密度Ｄirは 1×10^-6(A/cm ²）以下とする必要があ
る。さらに、リーク電流に１桁以上のバラツキがある
と、歩留まりの低下を招く。したがって、シリコン基板
エッチング深さＥd は100nm以下であることが好まし
い。

【００５３】次に、図５は、シリコン基板エッチング量
Ｅd と素子分離領域Ｒseの幅Ｗと素子分離用酸化膜110
の厚みＨとによって、素子分離用酸化膜110 の基板深さ
方向への侵入距離Ｄがどのように異なるかを示すもので
あって、各々図中に示すエッチング深さＥd に対して実
験で得られたデータを示す図である。

【００５４】同図からわかるように、素子分離用酸化膜
110 の膜厚Ｈは、素子分離の形成方法に依存せず素子分
離領域Ｒseの幅Ｗのみに依存し、素子分離領域幅Ｗの減
小とともに減小する。一方、素子分離用酸化膜110 の深
さ方向侵入距離Ｄは素子分離形成方法に依存する。従来
技術であるＲＬＳ−ＰＢＬ法と同じく従来技術であるＬ
ＯＣＯＳ法とを同じ素子分離領域幅Ｗについて比較した
場合、ＲＬＳ−ＰＢＬ法では素子分離用酸化膜110 の深
さ方向侵入距離Ｄが短くなる。つまり、素子分離用酸化
膜110 の分離特性が悪化する。それに対し、本発明の素
子分離の形成方法では、素子分離用酸化膜110 の深さ方
向侵入距離Ｄは、シリコン基板エッチング深さＥd を25
nmとすることで従来のＬＯＣＯＳ法と同程度になり、シ
リコン基板エッチング深さＥd を50nmとすることで従来
のＬＯＣＯＳ法以上にすることが可能となる。つまり、
パターンを微細化しながら、分離特性の向上を図ること
ができる。

【００５５】一方、シリコン基板エッチング深さＥd を
過度に大きくすると、素子分離領域Ｒseと活性領域Ｒac
との界面間に大きな段差が発生する。この段差部分にゲ
ート電極が設けられゲート電極に電圧を印加した場合、
段差部分には表面及び側面の両方向から電界が加わりゲ
ート印加電圧が低い状態でも素子分離領域Ｒseに隣接す
る活性領域Ｒacのみにチャネルが形成される。その結
果、低ゲート電圧印加時にもトランジスタがオン動作す
る２重閾値トランジスタとなり、トランジスタのサブス
レッショルド特性においてハンプ現象が発生し、このよ
うなハンプ特性の発生はトランジスタのオフ特性の劣化
につながるという問題がある。このハンプ現象を防止す
るためには、活性領域Ｒacの側方にチャネルストップの
ための不純物（ｎチャネルトランジスタではボロンイオ
ン）を注入してもよいが、この不純物の拡散係数は酸素
に比べ大きいために素子分離形成のための酸化中に活性
領域内部に拡散する。その場合、シリコン基板に形成さ
れるデバイス内には、多くの種類のトランジスタが収納
されており、一般に周辺回路部ではゲート幅つまりチャ
ネル幅が数μｍ程度と広いが、メモリセル部では例えば
0.3 μｍ程度となり、約10倍程度の相違がある。そし
て、メモリセル部のトランジスタのごとく活性領域Ｒac
が微細化されたものでは、トランジスタの閾値電圧が過
上昇するいわゆるナローチャネル効果が発生し、閾値が
過上昇するので、高い駆動電圧が必要となる。このこと
は、実用上、トランジスタの寸法の微細化が困難である
ことを意味する。

【００５６】一般に、素子分離を形成しようとする領域
を除去して溝を形成する場合、その溝の深さを上記実施
例のごとく素子分離用酸化膜の厚みの１／３以下にする
場合と、前述の特開昭63-217640 号公報に開示される方
法のごとく素子分離用酸化膜の厚みの0.4 〜0.6 倍程度
に深くする場合とでは、活性領域内に形成されるトラン
ジスタの特性について、下記表１のような利点と欠点と
がある。ただし、下記表１において、〇は特性が比較的
優れていることを、◎は特性が非常に優れていること
を、×は特性が悪いことをそれぞれ示す。

【００５７】

【表１】上記表１に示されるように、エッチング深さＥd が素子
分離用酸化膜の0.4 〜0.6 倍の場合、バーズビークの侵
入距離の抑制効果とパンチスルー防止効果とに対しては
非常に優れた効果を発揮するが、反面、リーク電流の抑
制とサブスレッショルド特性曲線におけるハンプ現象の
発生つまり閾値の低下の抑制に対しては、逆にマイナス
を生じる結果となる。

【００５８】したがって、上述のようなサブスレッショ
ルド特性におけるハンプ現象を確実に防止するために
は、シリコン基板エッチング深さＥd を素子分離用酸化
膜110の膜厚Ｈの１／３程度以下とすることが好まし
い。

【００５９】次に、図６は本発明の上記実施例により素
子分離を形成した場合のｐ−ｎ接合リーク電流Ｉreを示
す図である。従来技術としては、上記図１３に示すよう
なＬＯＣＯＳ形成方法を採用し、下敷酸化膜膜厚が10nm
と厚く、シリコン窒化膜膜厚が160nm と薄く、バーズビ
ークは発生するが素子分離領域形成のための酸化中にシ
リコン基板内へストレスがそれほど加わらず、そのため
結晶欠陥がほとんど発生しないという条件下で形成し
た。ｐ−ｎ接合リーク電流Ｉreはn+拡散層と基板間の接
合リーク電流の測定により求めている。n+拡散層面積Ｓ
並びに周辺長ＯＬはそれぞれ18000 μｍ²，24mmであ
る。本発明による素子分離形成方法を用い素子分離を形
成した場合（図中の実線）も、従来技術により素子分
離を形成した場合（図中の破線）もリーク電流Ｉreに
は差がない。すなわち、本発明の方法により素子分離を
形成した場合においても、シリコン基板101 内へストレ
スが加わることによる結晶欠陥の発生や、リーク電流Ｉ
reの増加を招くことなく素子分離用酸化膜110 の形成が
可能となることがわかる。

【００６０】図７は、本発明及び従来の方法によって素
子分離を形成した後、活性領域Ｒacのシリコン基板101
上にゲート酸化膜を形成した場合のゲート酸化膜耐圧を
示し、横軸はブレークダウン電界Ｖbd、縦軸はブレーク
ダウン頻度Ｆbdである。従来技術としてはＬＯＣＯＳ形
成方法を用い、下敷酸化膜膜厚が50nmと厚く、シリコン
窒化膜膜厚が120nm と薄く，バーズビークは発生する
が、素子分離領域形成のための酸化中にシリコン基板内
へのストレスによるＬＯＣＯＳ端部でのゲート酸化膜の
極端な薄膜化が発生しない条件下で形成した。ゲート酸
化膜膜厚Ｔoxは9nm 、キャパシター面積Ｓは10mm²の試
料を測定した。本発明による素子分離形成と従来技術に
よる素子分離形成を比較しても差は見られない。本発明
により素子分離を形成した場合、シリコン基板101 中へ
のストレスによるゲート酸化膜の薄膜化の発生がない素
子分離用酸化膜形成が可能となることがゲート酸化膜耐
圧劣化評価からも確認された。

【００６１】次に、図８は、ｎチャネルＭＯＳトランジ
スタの素子分離特性をパンチスルー発生電圧Ｖptにより
評価したものである。上述のごとく、素子分離用酸化膜
110の深さ方向侵入距離Ｄはシリコン基板エッチング深
さＥd の増加と共に増大する。パンチスルー発生電圧Ｖ
ptは素子分離用酸化膜110 の深さ方向侵入距離Ｄが大き
いほど高くなり、素子分離特性が良好となる。このパン
チスルー発生電圧Ｖptは、パンチスルー発生防止のため
のボロンイオン注入ドーズ量Ｂidを増大させることで
も、高くすることが可能である。ただし、ボロンイオン
注入ドーズ量Ｂidの増大はリーク電流の増大を引き起こ
すため、ボロンイオン注入ドーズ量Ｂidはある程度低く
抑える必要がある。本実験でのボロンイオン注入エネル
ギーは80KeＶである。同図に示されるように、シリコン
基板エッチング深さＥd が50nmでボロンイオン注入ドー
ズ量Ｂidが 5×10¹²cm^-2のとき、パンチスルー発生電圧
Ｖptはその目標値である７Ｖ以上になり、良好な特性を
確保しうる。

【００６２】図９は、ｐチャネルＭＯＳトランジスタの
素子分離特性をパンチスルー発生電圧Ｖptにより評価し
たものである。ｎチャネルＭＯＳトランジスタの場合と
同様に、素子分離用酸化膜110 の深さ方向侵入距離Ｄは
シリコン基板エッチング深さＥd の増加と共に増大す
る。本実験におけるパンチスルー防止のためのリンイオ
ン注入条件は、注入エネルギーが200 KeＶで、注入ドー
ズ量Ｐidが 4×10¹²cm^-2である。素子分離領域Ｒseの幅
Ｗが0.5 μｍの場合、シリコン基板エッチング深さ20nm
以上であれば、パンチスルー発生電圧Ｖptが７Ｖ以上に
確保され、良好な特性を得ることができるただし、トラ
ンジスタのゲート幅Ｗが大きくなると、エッチング深さ
が20nm程度でもパンチスルー発生電圧の発生を防止する
ことができる。。

【００６３】また、トランジスタに供給される電圧が低
下した場合、パンチスルーは発生しにくくなる。したが
って、素子分離用酸化膜の膜厚を薄くすることが可能と
なる。一方、トランジスタに供給される電圧が同じで酸
化膜の膜厚が薄い場合、素子分離の形成後、ｐ型もしく
はｎ型の不純物を活性領域全面にドープしそのドープ量
を増大することで、パンチスルーは発生しにくくなる。
ただし、あまりにドープ量を増大すると、ＭＯＳトラン
ジスタのソース，ドレイン領域の接合不純物プロファイ
ルが急峻になりリーク電流が増加するという問題と、ジ
ャンクション接合部の空乏層幅が狭くなるために寄生容
量が増加してトランジスタの高速動作が不能となるとい
う問題とが発生する。

【００６４】次に、トランジスタのサブスレッショルド
特性について説明する。

【００６５】図１０は本発明の上記実施例により素子分
離を形成したシリコン基板上にｎチャネルＭＯＳトラン
ジスタを形成した場合のサブスレッショルド特性を示す
図である。トランジスタのゲート幅Ｇwdは0.3 μm 、ゲ
ート長Ｇlgは1 μm である。本発明によりＭＯＳトラン
ジスタを形成した場合、素子分離形成時に活性領域Ｒac
の側面へチャネルストップのためのボロンイオン注入は
行っていないにもかかわらずサブスレッショルド特性に
ハンプ現象が発生するという２重閾値トランジスタ特性
は示していない。すなわち、本発明によりＭＯＳトラン
ジスタを形成した場合、活性領域Ｒacの側面へボロンイ
オン注入を行うことによる上述のようなナローチャネル
効果の発生や工程の増加を引き起こすことなく良好なＭ
ＯＳトランジスタ特性が得られることが確認された。

【００６６】図１１（ａ），（ｂ）は、さらにエッチン
グ深さＥd がトランジスタのサブスレッショルド特性に
与える影響を調べるために詳細な実験を行った結果を示
すものであり、同図（ａ）はシリコン基板エッチング深
さＥd が50nmm のときのサブスレッショルド特性を、同
図（ｂ）はシリコン基板エッチング深さＥd が100nmの
ときのサブスレッショルドを示す。いずれも、トランジ
スタのゲート幅Ｇwdは１μｍ、ゲート長Ｇlgは１μｍで
あり、横軸はゲート印加電圧Ｖg を、縦軸はドレイン電
流Ｉd を示し、さらに、図中には基板バイアス電圧Ｖb
を０Ｖから-2.0Ｖまで0.5 Ｖ刻みに変化させた場合の特
性を示している。シリコン基板エッチング深さＥd が50
nmの場合にはハンプ特性が現れていないが（同図（ａ）
参照）、シリコン基板エッチング深さＥd が100nm の場
合には、基板バイアス電圧Ｖb の増大と共にハンプ特性
が現れ始める（同図（ｂ）の一点鎖線で囲まれるの部
分参照）。このようなハンプ特性の発生は上述のごとく
トランジスタのオフ特性の劣化につながるが、シリコン
基板エッチング深さＥd が100nm 未満であればほとんど
ハンプ現象は生じないことが確認された。

【００６７】また、図１２は、上記図１１のハンプ特性
をナローチャネル特性により評価したもので、横軸はト
ランジスタのゲート幅Ｇwdを、縦軸は閾値電圧変動量Ｖ
cvを示し、シリコン基板エッチング深さＥd を0,25,50,
100nm に変化させて得られた特性である。シリコン基板
エッチング深さＥd が50nm以下のトランジスタでは閾値
電圧変動量Ｖcvが0.1 Ｖ以下であり問題はないが、シリ
コン基板エッチング深さＥd が100nm のものでは、閾値
電圧変動量Ｖcvが0.22Ｖと逆ナローチャネル効果が大き
くなっている。一般的に閾値変動量Ｖcvが閾値の10〜20
％以内であれば問題がないが、閾値の変動量が閾値の10
〜20％を越えると、トランジスタの電流を正確に見積も
ることができなくなる。したがって、メモリやプロセッ
サ等のデバイスでは、クロック信号に正確に同期して作
動させることが困難となる。つまり、実用上、デバイス
の設計をすることができない。一般的に、閾値は0.7 Ｖ
程度であるので、閾値の低下量Ｖcvが0.15Ｖ以下であれ
ば、閾値の10〜20％程度の変化に収まる。図１２からわ
かるように、シリコン基板のエッチング深さＥd が100n
m 未満であれば、ゲート幅Ｇwdが0.5 μｍ程度の微細な
トランジスタに対しても閾値の低下量を十分小さく抑制
することができる。また、ナローチャネル特性の評価か
らもシリコン基板のエッチング深さＥd が100nm 未満で
あればほとんど問題はない。

【００６８】次に、窒化膜サイドウォール109 の厚みが
バーズビークに与える影響について説明する。

【００６９】図１３は、窒化膜サイドウォール109 の厚
みの変化に対する第１下敷酸化膜102 の厚みの変化を示
し、活性領域の幅Ｌ＆Ｓが0.3 μｍの場合及び0.35μｍ
の場合におけるデータである。ただし、ここでいう第１
下敷酸化膜109 の厚みとは、図１４に示すように、バー
ズビークの発生によって増大した状態における値であ
る。図１３に示すように、窒化膜サイドウォール109 の
厚みが薄いと、第１下敷酸化膜102 の厚みが厚くなり、
窒化膜サイドウォール109 の厚みが25nmを越えると、第
１下敷酸化膜102 の厚みが急激に減小していることが分
かる。なお、図１４は、上記図１（ｈ）の時点における
基板の断面状態であるが、便宜上窒化膜サイドウォール
−ポリシリコン膜間の第２下敷酸化膜の図示は省略され
ている。また、図１５は、活性領域の幅が０．３５μｍ
の場合における第２窒化膜からなる窒化膜サイドウォー
ルの厚みの変化に対するバーズビーク長の変化を示す。
同図に示されるように、窒化膜サイドウォールの厚みが
25nmになると、急激に減小している。

【００７０】図１６（ａ）〜（ｃ）は、素子分離用酸化
膜110 の形成後、窒化膜サイドウォール109 ，第１シリ
コン窒化膜104 ，ポリシリコン膜103 等を除去し、さら
に第１下敷酸化膜102 をエッチングしたときの基板の断
面形状を示す。図１６（ａ）（ｃ）では、理解を容易に
するために、素子分離用酸化膜110 及び第１下敷酸化膜
102 の部分のみを抜き出し、基板の形状は省略してい
る。図１６（ａ）は、第１下敷酸化膜102 をエッチング
する前の状態を示す。図１６（ｂ）は、第１下敷酸化膜
102 の厚みが厚い場合で、第１下敷酸化膜102 をエッチ
ングにより除去した後に、バーズビークの部分が残った
状態を示す。このようなバーズビークの残存によって、
活性領域の幅が狭められることになる。図１６（ｃ）
は、図１６（ｂ）に示す状態からさらにオーバーエッチ
ングを行った状態を示し、素子分離用酸化膜110 が薄く
なった状態を示す。このように、バーズビークによって
第１下敷酸化膜102 が厚くなったときに、オーバーエッ
チングによってバーズビークを完全に除去すると、素子
分離用酸化膜110 の厚みが薄くなってトランジスタのし
きい値電圧の低下を招く虞れがある。また、第１下敷酸
化膜102 のエッチング量の制御は、バーズビークによっ
て第１下敷酸化膜102 の厚みが厚くなるほどより困難と
なる。この点について、以下に詳述する。

【００７１】図１７（ａ），（ｂ）は、窒化膜サイドウ
ォール109 の膜厚が30nm，15nmの場合における酸化膜エ
ッチング量とバーズビークの残存状態の変化との関係を
示す。図１７（ａ）に示すように、窒化膜サイドウォー
ル109 の厚みが30nmの場合には、酸化膜エッチング量が
20nmのときに（つまり、オーバーエッチング量は10nmで
ある）、バーズビークの残存長が実質上問題とならない
程度にすることができる。一方、図１７（ｂ）に示すよ
うに、窒化膜サイドウォール109 の厚みが15nmの場合に
は、酸化膜エッチング量が30nmのときに（つまり、オー
バーエッチング量が20nmである）、バーズビークの残存
長が実質上問題とならない程度にすることができる。

【００７２】次に、図１８（ａ），（ｂ）は、図１７
（ａ），（ｂ）で示されるバーズビークの残存を適正に
するための酸化膜エッチングを行ったときの、バーズビ
ークの残存長のバラツキを示す。ここで、第１下敷酸化
膜102 を除去する際のオーバーエッチングのバラツキを
20％（±10％）として、以下、バーズビークの残存長の
バラツキについて論ずる。図１８（ａ）に示すように、
窒化膜サイドウォール109 の膜厚が30nmのときには、オ
ーバーエッチングを10nm行うと、バーズビークの残存長
のバラツキは活性領域の幅0.35μｍに対して5.14％とな
る。一方、窒化膜サイドウォール109 の膜厚が15nmのと
きには、オーバーエッチングを20nm行うと、バーズビー
クの残存長のバラツキは8.57％となる。このように、窒
化膜サイドウォール109 の膜厚が薄い場合には、バーズ
ビークの残存長のバラツキが大きいので、活性領域に形
成されるトランジスタの幅もバラツキが大きくなる。そ
して、トランジスタの電気的特性のうち特に飽和電流の
バラツキが大きくなる。さらに、飽和電流の減小は論理
回路の処理能力（つまり処理速度）が低下を生ぜしめ、
集積回路の性能が劣化する。通常、トランジスタの飽和
電流値は、10％のバラツキの範囲内に管理されている
が、フォトリソグラフィー工程，ドライエッチングにお
ける寸法のバラツキが上記酸化膜エッチングのバラツキ
に重畳するので、8.57％というような大きなバラツキ
は、実用上大きな問題となる。それを以下に説明する。

【００７３】一般的に、２つのバラツキ要因（ａ，ｂ）
がある場合の合計バラツキ（ｃ）は、下記式ｃ＝√（ａ＋ｂ）で表される。以下、この式を用い、活性領域0.35μｍに
おいて第１下敷酸化膜102 除去のためのオーバーエッチ
ングによるバラツキ（ａ）から、フォトリソグラフィ
ー，ドライエッチング工程でのバラツキに対する余裕度
を評価する。

【００７４】窒化膜サイドウォールの膜厚が30nmの場
合、ウェットエッチングによるバラツキは±0.009 μｍ
なので、 0.035 ＝√（0.018 ²＋ｂ²），ｂ＝0.030 となり、余裕度は±0.015 μｍとなる。

【００７５】一方、窒化膜サイドウォールの膜厚が15nm
の場合、ウェットエッチングによるバラツキは±0.015
μｍなので、 0.035 ＝√（0.030 ²＋ｂ²）となり、余裕度は±0.009 μｍになる。

【００７６】以上のように、窒化膜サイドウォールの膜
厚が減小することで、オーバーエッチングによる第１下
敷酸化膜102 のバーズビークの残存長のバラツキが大き
くなった場合、フォトリソグラフィー，ドライエッチン
グ工程でのバラツキに対する余裕度は、±0.015 μｍか
ら±0.009 μｍへと減小してしまう。この余裕度±0.00
9 μｍは、バラツキが５％以下であることを要し、大量
生産を考慮した場合、実質的に使用不可能である。した
がって、トランジスタにおいて、飽和電流のバラツキが
10％以下となるよう確保するためには、酸化膜のオーバ
ーエッチングのバラツキを５％以下とする必要があり、
窒化膜サイドウォールの膜厚は30nm程度少なくとも25nm
以上必要となる。

【００７７】なお、上記第１，第２実施例において、第
１下敷酸化膜102 をシリコン基板101 を酸化することで
形成したが、ＣＶＤ酸化膜を堆積し形成してもよい。

【００７８】また、第１，第２実施例において、ストレ
ス緩和並びに酸素吸収用のシリコン膜をポリシリコン膜
103 としたが、アモルファスシリコン膜を形成しても、
同様の効果を得ることができる。

【００７９】また、第２実施例において、厚み保持用酸
化膜111 をウェットエッチングにより除去したがドライ
エッチングを用い除去しても良いことは言うまでもな
い。

【００８０】さらに、通常の工程ではパンチスルースト
ッパー形成用不純物のイオン注入を、ポリシリコン膜や
第２シリコン窒化膜の形成前に行うが、上記実施例で
は、素子分離の形成後にイオン注入を行っている。ただ
し、このパンチスルーストッパー形成用不純物のイオン
注入は必ずしも行う必要はない。

【００８１】

【発明の効果】以上説明したように、請求項１の発明に
よれば、シリコン基板の表面領域に、電界効果型トラン
ジスタが形成される活性領域を他の領域から分離するた
めの素子分離を形成する方法として、シリコン基板表面
に第１下敷酸化膜，シリコン膜及び第１シリコン窒化膜
を順次形成した後、第１シリコン窒化膜，シリコン膜，
第１下敷酸化膜及びシリコン基板をエッチングして、シ
リコン基板の素子分離領域に対応する部位を形成しよう
とする素子分離用酸化膜に発生するバーズビークの侵入
距離と形成しようとする電界効果型トランジスタのしき
い値の低下とが適正範囲になるような深さまで除去し
て、その後シリコン基板及びシリコン膜表面部の第２下
敷酸化膜の形成、基板全面への第２シリコン窒化膜の形
成、第１シリコン窒化膜の側部及びシリコン基板の段差
部の側部における厚み25nmを越えるシリコン窒化膜サイ
ドウォールの形成、素子分離用酸化膜の形成、を行うよ
うにしたので、活性領域表面へのバーズビークの侵入距
離の抑制と、電界効果型トランジスタの特性の悪化の防
止とを図ることができる。

【００８２】請求項２の発明によれば、上記請求項１の
発明の工程に加えて、第１シリコン窒化膜の上に厚み保
持用酸化膜を形成する工程を設けたので、上記請求項１
の発明の効果に加え、第１シリコン窒化膜の酸素拡散抑
制作用の低下を有孔に防止することができる。

【００８３】請求項３の発明によれば、上記請求項１又
は２の発明において、素子分離を形成しようとする領域
の除去深さの上限を所定値以下に設定したので、活性領
域に形成される電界効果型トランジスタの種類に応じ、
電界効果型トランジスタの閾値の低下を有孔に防止する
ことができる。

【００８４】請求項４の発明によれば、上記請求項３の
発明において、活性領域に形成される電界効果型トラン
ジスタの閾値の低下が0.15Ｖ以下になるように素子分離
の除去深さの上限を設定さしたので、メモリやプロセッ
サにおけるクロック周波数に対する同期機能等の諸特性
の悪化を有効に防止することができる。

【００８５】請求項５の発明によれば、上記請求項１，
２，３又は４の発明において、素子分離用酸化膜の厚み
を考慮してバーズビークの侵入距離が所定値以下になる
ように、素子分離を形成しようとする領域の除去深さの
下限値を定めるようにしたので、バーズビークの侵入距
離を適正範囲内に抑制することができる。

【００８６】請求項６の発明によれば、請求項５の発明
において、シリコン基板のエッチング深さの下限値を、
素子分離用絶縁膜の厚みを考慮してバーズビークの侵入
距離が0.2 μｍ以下になるように、設定したので、寸法
の微細な電界効果型トランジスタに対しても、狭チャネ
ル効果の防止と、ソース，ドレイン領域のスペースの確
保とを図ることができる。

【００８７】請求項７の発明によれば、請求項１，２，
３，４，５又は６の発明において、シリコン基板のエッ
チング深さを20nm〜100nm に設定したので、良好な特性
を有する高密度ＤＲＡＭ等の製造と、パンチスルー発生
電圧の低下の防止と、リーク電流密度の抑制と、ハンプ
現象の発生の防止とを図ることができる。

【００８８】請求項８の発明によれば、上記請求項１，
２，３，４，５又は６の発明において、シリコン基板の
エッチング深さを素子分離用酸化膜の厚みの１／３以下
としたので、閾値の低下をさらに確実に防止することが
できる。

【００８９】請求項９の発明によれば、上記請求項１，
２，３，４，５，６，７又は８の発明において、第１下
敷酸化膜を除去する工程では、等方的エッチングを用い
てアンダーカットを形成するようにしたので、バーズビ
ークの侵入距離をさらに低減することができる。

【００９０】請求項１０の発明によれば、上記請求項
１，２，３，４，５，６，７，８又は９の発明の工程に
加えて、素子分離領域の形成後に活性領域及び素子分離
領域の全面にパンチスルーストッパー形成用不純物イオ
ンを注入する工程を設けたので、サブスレッショルド特
性におけるハンプ現象の発生を防止しながら、狭チャネ
ル効果を抑制することができる。

【図面の簡単な説明】

【図１】第１実施例における素子分離の形成方法を示す
工程断面図である。

【図２】第２実施例における素子分離の形成方法を示す
工程断面図である。

【図３】本発明をＤＲＡＭメモリーセルに適用した場合
におけるバーズビーク侵入距離のシリコン基板エッチン
グ量依存特性を示す図である。

【図４】シリコン基板エッチング深さに対するリーク電
流密度の発生頻度を示すヒストグラムである。

【図５】素子分離用酸化膜の基板深さ方向侵入距離のシ
リコン基板エッチング量依存特性を示す図である。

【図６】ｐ−ｎ接合逆バイアス電圧に対するリーク電流
の特性について、本発明と従来技術とを比較する特性図
である。

【図７】ブレークダウンゲート酸化膜耐圧について、本
発明と従来技術とを比較する図である。

【図８】ｎチャネルＭＯＳトランジスタにおけるボロン
イオン注入ドーズ量に対するパンチスルー発生電圧の変
化に関する実験データを示す図である。

【図９】リンイオンを注入したｐチャネルＭＯＳトラン
ジスタのシリコン基板エッチング量に対するパンチスル
ー発生電圧の変化に関する実験データを示す図である。

【図１０】ｎチャネルＭＯＳトランジスタにおけるサブ
スレッショルド特性を示す図である。

【図１１】エッチング深さがサブスレッショルド特性に
与える影響についての実験データを示す図である。

【図１２】トランジスタ幅に対する閾値電圧変動量の実
験データを示す図である。

【図１３】窒化膜サイドウォールの膜厚の変化に対する
第１下敷酸化膜の厚みの変化を示す図である。

【図１４】素子分離用酸化膜を形成した時点における第
１下敷酸化膜の形状の詳細を示す断面図である。

【図１５】窒化膜サイドウォールの膜厚の変化に対する
バーズビーク長の変化を示す図である。

【図１６】第１下敷酸化膜のエッチング前及びオーバー
エッチングを行った後の断面形状の変化を示す模式図で
ある。

【図１７】酸化膜エッチングのエッチング量の変化に対
する残存バーズビークの形状の変化を示す模式図であ
る。

【図１８】酸化膜エッチングのエッチング量のバラツキ
が±10％の場合における活性領域の幅のバラツキを説明
するための模式図である。

【図１９】従来のＬＯＣＯＳ法による素子分離の形成方
法を示す工程断面図である。

【図２０】従来のＲＬＳ−ＰＢＬ法による素子分離の形
成方法を示す工程断面図である。

【符号の説明】

101 シリコン基板 102 第１下敷酸化膜 103 ポリシリコン膜 104 第１シリコン窒化膜 105 フォトレジスト 106 アンダーカット 107 第２下敷酸化膜 108 第２シリコン窒化膜 109 窒化膜サイドウォール 110 素子分離用酸化膜 111 厚み保持用酸化膜

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０１Ｌ 21/8242 27/108 Ｈ０１Ｌ 27/10 ３２５Ｓ

Claims

【特許請求の範囲】

【請求項１】シリコン基板の表面領域に、電界効果型
トランジスタが形成される活性領域を他の領域から分離
するための素子分離を形成する方法であって、シリコン基板を酸化して第１下敷酸化膜を形成する工程
と、上記第１下敷酸化膜上にシリコン膜を形成する工程と、上記シリコン膜上に第１シリコン窒化膜を形成する工程
と、素子分離領域に対応する部位が開口されたパターンのマ
スクを用いて、上記第１シリコン窒化膜、シリコン膜、
第１下敷酸化膜及びシリコン基板をエッチングして、シ
リコン基板の素子分離を形成しようとする部位を、形成
しようとする素子分離用酸化膜に発生するバーズビーク
の侵入距離と形成しようとする電界効果型トランジスタ
のしきい値の低下とが適正範囲になるような深さまで除
去する工程と、上記シリコン基板及びシリコン膜を酸化し、その表面部
に第２下敷酸化膜を形成する工程と、上記第２下敷酸化膜を形成した基板の全面に第２シリコ
ン窒化膜を形成する工程と、少なくとも上記素子分離領域の第２シリコン窒化膜を除
去し、第１シリコン窒化膜の側部，シリコン膜の側部及
びシリコン基板の段差部の側部に厚み25nmを越える第２
シリコン窒化膜からなるシリコン窒化膜サイドウォール
を残すよう異方性エッチングを行う工程と、上記第１シリコン窒化膜ならびに第２シリコン窒化膜を
マスクとし、上記シリコン基板を選択的に酸化して素子
分離用酸化膜を形成する工程と、上記素子分離用酸化膜を形成した後に、上記第１，第２
シリコン窒化膜及びシリコン膜を除去する工程と、上記第１下敷酸化膜をエッチングにより除去する工程と
を有することを特徴とする素子分離の形成方法。
【請求項２】シリコン基板の表面領域に、電界効果型
トランジスタが形成される活性領域を他の領域から分離
するための素子分離を形成する方法であって、シリコン基板を酸化して第１下敷酸化膜を形成する工程
と、上記第１下敷酸化膜上にシリコン膜を形成する工程と、上記シリコン膜上に第１シリコン窒化膜を形成する工程
と、上記第１シリコン窒化膜上に厚み保持用酸化膜を形成す
る工程と、素子分離領域に対応する部位が開口されたパターンのマ
スクを用いて、上記厚み保持用酸化膜，第１シリコン窒
化膜，シリコン膜，第１下敷酸化膜及びシリコン基板を
エッチングして、シリコン基板の素子分離を形成しよう
とする部位を、形成しようとする素子分離用酸化膜に発
生するバーズビークの侵入距離と形成しようとする電界
効果型トランジスタのしきい値の低下とが適正範囲にな
るような深さまで除去する工程と、上記シリコン基板及びシリコン膜を酸化し、その表面部
に第２下敷酸化膜を形成する工程と、上記第２下敷酸化膜を形成した基板の全面に第２シリコ
ン窒化膜を形成する工程と、少なくとも上記素子分離領域の第２シリコン窒化膜を除
去し、第１シリコン窒化膜の側部，シリコン膜の側部及
びシリコン基板の段差部の側部に厚み25nmを越える第２
シリコン窒化膜からなるシリコン窒化膜サイドウォール
を残すよう異方性エッチングする工程と、上記第１シリコン窒化膜ならびに第２シリコン窒化膜を
マスクとし、シリコン基板を選択的に酸化して素子分離
用酸化膜を形成する工程と、上記素子分離用酸化膜を形成した後に、上記厚み保持用
酸化膜を除去する工程と、上記第１，第２シリコン窒化膜及びシリコン膜を除去す
る工程と、上記第１下敷酸化膜をエッチングにより除去する工程と
を有することを特徴とする素子分離の形成方法。
【請求項３】請求項１又は２記載の素子分離の形成方
法において、上記シリコン基板の素子分離を形成しようとする部位を
除去する工程では、除去する部分の深さの上限値を、電
界効果型トランジスタのしきい値の低下が所定値以下に
なるように設定することを特徴とする素子分離の形成方
法。
【請求項４】請求項３記載の素子分離の形成方法にお
いて、上記シリコン基板の素子分離を形成しようとする部位を
除去する工程では、除去する部分の深さの上限値を、形
成しようとする電界効果型トランジスタのしきい値の低
下が0.15Ｖ以下になるように設定することを特徴とする
素子分離の形成方法。
【請求項５】請求項１，２，３又は４記載の素子分離
の形成方法において、上記シリコン基板の素子分離を形成しようとする部位を
除去する工程では、除去する部分の深さの下限値を、素
子分離用酸化膜の厚みを考慮して、素子分離用酸化膜の
バーズビークの侵入距離が所定値以下になるように設定
することを特徴とする素子分離の形成方法。
【請求項６】請求項５記載の素子分離の形成方法にお
いて、上記シリコン基板の素子分離を形成しようとする部位を
除去する工程では、除去する部分の深さの下限値は、素
子分離用酸化膜の厚みを考慮して、形成しようとする素
子分離用酸化膜のバーズビークの侵入距離が0.2 μｍ以
下になるように設定することを特徴とする素子分離の形
成方法。
【請求項７】請求項１，２，３，４，５又は６記載の
素子分離の形成方法において、上記シリコン基板の素子分離を形成しようとする部位を
除去する工程では、除去する部分の深さが、20nm〜100n
m であることを特徴とする素子分離の形成方法。
【請求項８】請求項１，２，３，４，５又は６記載の
素子分離の形成方法において、上記シリコン基板の素子分離を形成しようとする部位を
除去する工程では、除去する部分の深さの上限が、形成
しようとする素子分離の厚みの１／３であることを特徴
とする素子分離の形成方法。
【請求項９】請求項１，２，３，４，５，６，７又は
８記載の素子分離の形成方法において、上記第１下敷酸化膜をエッチングにより除去する工程で
は、等方的なエッチング方法を用いアンダーカットを形
成するように行うことを特徴とする素子分離の形成方
法。
【請求項１０】請求項１，２，３，４，５，６，７，
８又は９記載の素子分離の形成方法において、素子分離領域の形成後、活性領域及び素子分離領域の全
面にパンチスルーストッパー形成用不純物イオンを注入
する工程を含むことを特徴とする素子分離の形成方法。