JPH0822698A - 冗長レジスタプログラミング方法及び列冗長集積回路 - Google Patents
冗長レジスタプログラミング方法及び列冗長集積回路Info
- Publication number
- JPH0822698A JPH0822698A JP7026642A JP2664295A JPH0822698A JP H0822698 A JPH0822698 A JP H0822698A JP 7026642 A JP7026642 A JP 7026642A JP 2664295 A JP2664295 A JP 2664295A JP H0822698 A JPH0822698 A JP H0822698A
- Authority
- JP
- Japan
- Prior art keywords
- column
- redundant
- signal
- register
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/785—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes
- G11C29/789—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes using non-volatile cells or latches
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】 （修正有）
【目的】列冗長集積回路内の冗長レジスタを既存の信号
ラインでプログラムする方法。 【構成】少なくとも一つの冗長列の一つの冗長レジスタ
を具え、冗長レジスタが欠陥列のアドレスと其の二次元
アレイの部分の識別コードＭＣＳ７−ＭＣＳ１０用不揮
発性メモリレジスタＲＲ１−ＲＲ４のメモリ装置用列冗
長集積回路内の冗長レジスタをプログラムするに当た
り、前記不揮発性メモリレジスタの一つをプログラムす
るとき、欠陥列のアドレスを列アドレス信号ＣＡＢＵＳ
により、前記識別コードを行アドレス信号セットＲＡＢ
ＵＳの第１部分Ｒ１−Ｒ４により各不揮発性メモリレジ
スタに搬送し、且つプログラミング選択手段６に供給さ
れる、行アドレス信号セットの第２部分Ｒ５−Ｒ８の一
つの信号で、前記不揮発性メモリレジスタの一つを選択
し、列アドレス信号及び第１部分よりのデータを前記一
つの不揮発性メモリレジスタにプログラムさせる。
ラインでプログラムする方法。 【構成】少なくとも一つの冗長列の一つの冗長レジスタ
を具え、冗長レジスタが欠陥列のアドレスと其の二次元
アレイの部分の識別コードＭＣＳ７−ＭＣＳ１０用不揮
発性メモリレジスタＲＲ１−ＲＲ４のメモリ装置用列冗
長集積回路内の冗長レジスタをプログラムするに当た
り、前記不揮発性メモリレジスタの一つをプログラムす
るとき、欠陥列のアドレスを列アドレス信号ＣＡＢＵＳ
により、前記識別コードを行アドレス信号セットＲＡＢ
ＵＳの第１部分Ｒ１−Ｒ４により各不揮発性メモリレジ
スタに搬送し、且つプログラミング選択手段６に供給さ
れる、行アドレス信号セットの第２部分Ｒ５−Ｒ８の一
つの信号で、前記不揮発性メモリレジスタの一つを選択
し、列アドレス信号及び第１部分よりのデータを前記一
つの不揮発性メモリレジスタにプログラムさせる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体メモリ装置用列
冗長集積回路内の冗長レジスタをプログラミングする方
法、及びこのような方法を実行する列冗長集積回路に関
するものである。
冗長集積回路内の冗長レジスタをプログラミングする方
法、及びこのような方法を実行する列冗長集積回路に関
するものである。
【０００２】
【従来の技術】半導体メモリ装置は一般に二次元アレイ
（メモリマトリクス）に構成され、マトリクスの行（ワ
ードライン）及び列（ビットライン）の交点に一つのメ
モリ素子が位置し、所定のメモリ素子をアクセスするに
はこのメモリ素子が位置するワードライン及びビットラ
インを選択する必要があり、この目的のために、メモリ
アドレスバスを行アドレス信号及び列アドレス信号に分
割し、両アドレスを互いに独立にデコードする。
（メモリマトリクス）に構成され、マトリクスの行（ワ
ードライン）及び列（ビットライン）の交点に一つのメ
モリ素子が位置し、所定のメモリ素子をアクセスするに
はこのメモリ素子が位置するワードライン及びビットラ
インを選択する必要があり、この目的のために、メモリ
アドレスバスを行アドレス信号及び列アドレス信号に分
割し、両アドレスを互いに独立にデコードする。
【０００３】バイト構成又はワード構成メモリでは、そ
れぞれ８ビット又は１６ビットを具えるデータバスを有
する。データバス内の各ビットが、一群のビットライン
を具えるメモリマトリクスの一部分に関連し、列アドレ
ス信号の各論理構成が各群の１ビットラインの同時選択
を生じる。ビットラインの各群はメモリマトリクスの前
記部分に属するメモリマトリクス素子内に記憶されてい
る情報を読出す各別のセンス回路に関連する。
れぞれ８ビット又は１６ビットを具えるデータバスを有
する。データバス内の各ビットが、一群のビットライン
を具えるメモリマトリクスの一部分に関連し、列アドレ
ス信号の各論理構成が各群の１ビットラインの同時選択
を生じる。ビットラインの各群はメモリマトリクスの前
記部分に属するメモリマトリクス素子内に記憶されてい
る情報を読出す各別のセンス回路に関連する。
【０００４】半導体メモリの製造中にはメモリマトリク
ス内の少数のメモリ素子を不良にする欠陥がしばしば生
ずることが知られている。このタイプの欠陥の生起確率
が高い理由は、半導体メモリ装置においてはチップ面積
の大部分がメモリマトリクスにより占められためであ
り、更に、製造プロセス特性が限界まで要求されるのは
周辺回路内ではなく、メモリマトリクス内であるためで
ある。
ス内の少数のメモリ素子を不良にする欠陥がしばしば生
ずることが知られている。このタイプの欠陥の生起確率
が高い理由は、半導体メモリ装置においてはチップ面積
の大部分がメモリマトリクスにより占められためであ
り、更に、製造プロセス特性が限界まで要求されるのは
周辺回路内ではなく、メモリマトリクス内であるためで
ある。
【０００５】何百万ものメモリ素子の中の少数の欠陥素
子の存在がチップ全体の不良にならないようにし、製造
プロセスの歩留りを向上させるために、メモリ装置のテ
スト中に欠陥を示す素子の代わりとして使用される一般
に”冗長メモリ素子”と呼ばれる所定数の追加のメモリ
素子と、欠陥メモリ素子と冗長メモリ素子との機能的置
換を可能にする選択回路（全体として”冗長回路”と言
う）を製造する技術が知られており、この冗長メモリ素
子と選択回路の組み合わせを単に”冗長性”とも言う。
子の存在がチップ全体の不良にならないようにし、製造
プロセスの歩留りを向上させるために、メモリ装置のテ
スト中に欠陥を示す素子の代わりとして使用される一般
に”冗長メモリ素子”と呼ばれる所定数の追加のメモリ
素子と、欠陥メモリ素子と冗長メモリ素子との機能的置
換を可能にする選択回路（全体として”冗長回路”と言
う）を製造する技術が知られており、この冗長メモリ素
子と選択回路の組み合わせを単に”冗長性”とも言う。
【０００６】冗長回路は、欠陥メモリ素子に対応するア
ドレスを記憶するのに好適なプログラム可能不揮発性メ
モリレジスタ（冗長レジスタ）を具え、これらのレジス
タをメモリ装置のテスト中に最終的にプログラムし、電
源が存在しない場合でもこれらのレジスタに記憶した情
報を保持する必要がある。
ドレスを記憶するのに好適なプログラム可能不揮発性メ
モリレジスタ（冗長レジスタ）を具え、これらのレジス
タをメモリ装置のテスト中に最終的にプログラムし、電
源が存在しない場合でもこれらのレジスタに記憶した情
報を保持する必要がある。
【０００７】メモリ装置内の冗長回路の実施例では、一
般に冗長メモリ素子のワードラインとビットラインの双
方をメモリマトリクス内に設け、各冗長ワードライン又
はビットラインを各別の不揮発性メモリレジスタに関連
させ、このレジスタに欠陥ワードライン又はビットライ
ンのアドレスを記憶し、欠陥ワードライン又はビットラ
インがアドレスされたときに対応する冗長ワードライン
又はビットラインが選択されるようにする。
般に冗長メモリ素子のワードラインとビットラインの双
方をメモリマトリクス内に設け、各冗長ワードライン又
はビットラインを各別の不揮発性メモリレジスタに関連
させ、このレジスタに欠陥ワードライン又はビットライ
ンのアドレスを記憶し、欠陥ワードライン又はビットラ
インがアドレスされたときに対応する冗長ワードライン
又はビットラインが選択されるようにする。
【０００８】各冗長レジスタは欠陥ワードライン又はビ
ットラインのアドレスをプログラムしうるプログラマブ
ル不揮発性メモリセルを具え、このようなメモリセルの
各々はフューズ又はフローティングゲートＭＯＳＦＥＴ
のような少なくとも一つのプログラマブル不揮発性メモ
リ素子と、これに記憶された情報を読出す負荷回路と、
メモリ素子を行又は列アドレス信号セットのそれぞれの
アドレスビットの論理状態に従ってプログラムするプロ
グラム負荷回路とを具える。
ットラインのアドレスをプログラムしうるプログラマブ
ル不揮発性メモリセルを具え、このようなメモリセルの
各々はフューズ又はフローティングゲートＭＯＳＦＥＴ
のような少なくとも一つのプログラマブル不揮発性メモ
リ素子と、これに記憶された情報を読出す負荷回路と、
メモリ素子を行又は列アドレス信号セットのそれぞれの
アドレスビットの論理状態に従ってプログラムするプロ
グラム負荷回路とを具える。
【０００９】欧州特許出願第９３８３０４７４号には、
冗長レジスタのような不揮発性メモリレジスタ内のメモ
リセルをプログラムするプログラム負荷回路が記載さ
れ、この回路によればメモリセルのメモリ素子にプログ
ラムすべきデータをメモリ装置の内の既存のアドレス信
号ラインの一つにより直接供給し、デコード回路を追加
の信号を発生させる必要なしに供給することができる。
冗長レジスタのような不揮発性メモリレジスタ内のメモ
リセルをプログラムするプログラム負荷回路が記載さ
れ、この回路によればメモリセルのメモリ素子にプログ
ラムすべきデータをメモリ装置の内の既存のアドレス信
号ラインの一つにより直接供給し、デコード回路を追加
の信号を発生させる必要なしに供給することができる。
【００１０】欧州特許出願第９３８３０５２８．１号に
は、バイト構成又はワード構成メモリ装置用の冗長回路
が記載され、この回路では各冗長レジスタが欠陥ビット
ラインの列アドレスのみならずこの欠陥ビットラインが
見つけ出されたメモリマトリクスの部分を識別する識別
コードも記憶する。これにより、所定のマトリクス部分
内に欠陥ビットラインが見つけ出されたとき、この欠陥
ビットラインと同一の列アドレスを有する他のマトリク
ス部分内の全てのビットラインの置換を生ずることなく
この欠陥ビットラインを個別に冗長ビットラインと置換
することができる。
は、バイト構成又はワード構成メモリ装置用の冗長回路
が記載され、この回路では各冗長レジスタが欠陥ビット
ラインの列アドレスのみならずこの欠陥ビットラインが
見つけ出されたメモリマトリクスの部分を識別する識別
コードも記憶する。これにより、所定のマトリクス部分
内に欠陥ビットラインが見つけ出されたとき、この欠陥
ビットラインと同一の列アドレスを有する他のマトリク
ス部分内の全てのビットラインの置換を生ずることなく
この欠陥ビットラインを個別に冗長ビットラインと置換
することができる。
【００１１】しかし、冗長レジスタを欠陥ビットライン
のアドレスを記憶するようプログラムする際に、冗長回
路内で使用しうる全ての冗長レジスタの中からこの冗長
レジスタを選択し、このレジスタに列アドレス信号のみ
ならず欠陥ビットラインが属するメモリマトリクス部分
の識別コード信号も供給する必要がある。
のアドレスを記憶するようプログラムする際に、冗長回
路内で使用しうる全ての冗長レジスタの中からこの冗長
レジスタを選択し、このレジスタに列アドレス信号のみ
ならず欠陥ビットラインが属するメモリマトリクス部分
の識別コード信号も供給する必要がある。
【００１２】
【発明が解決しようとする課題】上述した従来の技術に
鑑み、本発明の主目的は、欧州特許第９３８３０５２
８．１に記載されたタイプの列冗長集積回路内の冗長レ
ジスタをプログラムする方法において、メモリ装置内の
既存の信号ラインをできるだけ種々の目的に使用し、オ
ンチップ専用信号を発生させる必要をなくし、メモリ装
置のチップサイズを最小にすることにある。本発明の他
の目的は上述の方法を実行する列冗長集積回路を実現す
ることにある。
鑑み、本発明の主目的は、欧州特許第９３８３０５２
８．１に記載されたタイプの列冗長集積回路内の冗長レ
ジスタをプログラムする方法において、メモリ装置内の
既存の信号ラインをできるだけ種々の目的に使用し、オ
ンチップ専用信号を発生させる必要をなくし、メモリ装
置のチップサイズを最小にすることにある。本発明の他
の目的は上述の方法を実行する列冗長集積回路を実現す
ることにある。
【００１３】
【課題を解決するための手段】本発明は、この主目的を
達成するために、行及び列の交点にメモリ素子が位置す
る少なくとも一つの二次元アレイを具え、該二次元アレ
イの列が該二次元アレイの複数の部分を構成するように
群別されている半導体メモリ装置であって、列冗長集積
回路を具え、該列冗長回路が冗長メモリ素子の少なくと
も一つの冗長列に関連する少なくとも一つの冗長レジス
タを具え、該冗長レジスタが欠陥列のアドレス及び該欠
陥列が属する二次元アレイの部分を識別する識別コード
を記憶するようプログラムしうる不揮発性メモリレジス
タであるメモリ装置用列冗長集積回路内の冗長レジスタ
をプログラムするに当たり、前記不揮発性メモリレジス
タの一つをプログラムする必要があるとき、欠陥列のア
ドレス及び前記識別コードをそれぞれ搬送する列アドレ
ス信号及び行アドレス信号セットの第１サブセットを構
成する第１信号セットを各不揮発性メモリレジスタに供
給し、且つプログラミング選択手段に供給される、行ア
ドレス信号セットの第２サブセットを構成する第２の信
号セットの一つの信号をアクティブにして、前記複数の
不揮発性メモリレジスタの一つを選択し、列アドレス信
号及び第１信号セットにより搬送されるデータを前記一
つの不揮発性メモリレジスタにプログラムすることを特
徴とする。
達成するために、行及び列の交点にメモリ素子が位置す
る少なくとも一つの二次元アレイを具え、該二次元アレ
イの列が該二次元アレイの複数の部分を構成するように
群別されている半導体メモリ装置であって、列冗長集積
回路を具え、該列冗長回路が冗長メモリ素子の少なくと
も一つの冗長列に関連する少なくとも一つの冗長レジス
タを具え、該冗長レジスタが欠陥列のアドレス及び該欠
陥列が属する二次元アレイの部分を識別する識別コード
を記憶するようプログラムしうる不揮発性メモリレジス
タであるメモリ装置用列冗長集積回路内の冗長レジスタ
をプログラムするに当たり、前記不揮発性メモリレジス
タの一つをプログラムする必要があるとき、欠陥列のア
ドレス及び前記識別コードをそれぞれ搬送する列アドレ
ス信号及び行アドレス信号セットの第１サブセットを構
成する第１信号セットを各不揮発性メモリレジスタに供
給し、且つプログラミング選択手段に供給される、行ア
ドレス信号セットの第２サブセットを構成する第２の信
号セットの一つの信号をアクティブにして、前記複数の
不揮発性メモリレジスタの一つを選択し、列アドレス信
号及び第１信号セットにより搬送されるデータを前記一
つの不揮発性メモリレジスタにプログラムすることを特
徴とする。
【００１４】本発明は、前記他の目的を達成するため
に、半導体メモリ装置用の列冗長集積回路において、複
数の不揮発性メモリレジスタの一つをプログラムする必
要があるとき、欠陥列のアドレス及び前記識別コードを
それぞれ搬送する列アドレス信号及び行アドレス信号セ
ットの第１サブセットを構成する第１信号セットを各不
揮発性メモリレジスタに供給する第１手段及び第２手
段、及び行アドレス信号セットの第２サブセットを構成
する第２信号セットであって、各々が前記複数の不揮発
性メモリレジスタの各々に関連する信号を受信し、この
信号がアクティブになると、列アドレス信号及び第１信
号セットにより搬送されるデータを関連する不揮発性メ
モリレジスタにプログラムさせるプログラミング選択手
段を具えたことを特徴とする。
に、半導体メモリ装置用の列冗長集積回路において、複
数の不揮発性メモリレジスタの一つをプログラムする必
要があるとき、欠陥列のアドレス及び前記識別コードを
それぞれ搬送する列アドレス信号及び行アドレス信号セ
ットの第１サブセットを構成する第１信号セットを各不
揮発性メモリレジスタに供給する第１手段及び第２手
段、及び行アドレス信号セットの第２サブセットを構成
する第２信号セットであって、各々が前記複数の不揮発
性メモリレジスタの各々に関連する信号を受信し、この
信号がアクティブになると、列アドレス信号及び第１信
号セットにより搬送されるデータを関連する不揮発性メ
モリレジスタにプログラムさせるプログラミング選択手
段を具えたことを特徴とする。
【００１５】本発明によれば、冗長レジスタのプログラ
ミングを既存の信号、即ちメモリ装置の読出し時にメモ
リ素子をアドレスするのに通常使用されるアドレス信号
を用いて実行することができる。本発明の上記特徴は図
面を参照して以下に説明する２つの実施例の詳細な説明
から一層明らかになる。
ミングを既存の信号、即ちメモリ装置の読出し時にメモ
リ素子をアドレスするのに通常使用されるアドレス信号
を用いて実行することができる。本発明の上記特徴は図
面を参照して以下に説明する２つの実施例の詳細な説明
から一層明らかになる。
【００１６】
【実施例】以下において、本発明をワード構成メモリ装
置について説明する。このメモリ装置は上述したように
１６ビットのデータバスを有し、二次元アレイ又はメモ
リマトリクスの行（ワードライン）及び列（ビットライ
ン）の交点にメモリ素子が位置し、メモリマトリクスは
複数のビット群からなる複数の部分に分割され、各部分
がデータバス内の１ビットに関連するメモリスペースを
表す。このようなアーキテクチャは当業者に公知であ
り、例えば欧州特許出願第９３８３０５２８．１に記載
されている。
置について説明する。このメモリ装置は上述したように
１６ビットのデータバスを有し、二次元アレイ又はメモ
リマトリクスの行（ワードライン）及び列（ビットライ
ン）の交点にメモリ素子が位置し、メモリマトリクスは
複数のビット群からなる複数の部分に分割され、各部分
がデータバス内の１ビットに関連するメモリスペースを
表す。このようなアーキテクチャは当業者に公知であ
り、例えば欧州特許出願第９３８３０５２８．１に記載
されている。
【００１７】図１には、本発明の第１実施例による列冗
長回路を示す。この回路は複数（図示の実施例では４
個）のプログラマブル不揮発性メモリレジスタ又は冗長
レジスタＰＲ１−ＰＲ４を具え、各レジスタは冗長ビッ
トライン（図示せず）と置換する必要がある欠陥ビット
ライン（図示せず）のアドレスを記憶するのに好適なも
のである。
長回路を示す。この回路は複数（図示の実施例では４
個）のプログラマブル不揮発性メモリレジスタ又は冗長
レジスタＰＲ１−ＰＲ４を具え、各レジスタは冗長ビッ
トライン（図示せず）と置換する必要がある欠陥ビット
ライン（図示せず）のアドレスを記憶するのに好適なも
のである。
【００１８】前記欧州特許出願第９３８３０５２８．１
号に記載されているように、各冗長レジスタＰＲ１−Ｐ
Ｒ４は図１にブロック１で示す第１部分と、図１にブロ
ック２で示す第２部分からなり、第１部分には欠陥ビッ
トラインのアドレスをプログラムすることができ、第２
部分にはブロック１にアドレスが記憶された欠陥ビット
ラインがどのメモリマトリクス部分（ビットライン群）
に見つけ出されたかを決定するのに好適な符号形態の情
報を記憶することができる。
号に記載されているように、各冗長レジスタＰＲ１−Ｐ
Ｒ４は図１にブロック１で示す第１部分と、図１にブロ
ック２で示す第２部分からなり、第１部分には欠陥ビッ
トラインのアドレスをプログラムすることができ、第２
部分にはブロック１にアドレスが記憶された欠陥ビット
ラインがどのメモリマトリクス部分（ビットライン群）
に見つけ出されたかを決定するのに好適な符号形態の情
報を記憶することができる。
【００１９】図２に示すように、ブロック１は全ての冗
長レジスタＰＲ１−ＰＲ４を供給する列アドレスバスＣ
ＡＢＵＳ内の列アドレス信号Ｃ１−Ｃ６の数に等しい数
のプログラマブル不揮発性メモリセルＭＣ１−ＭＣ６を
具える。列アドレスバスＣＡＢＵＳは列アドレス入力バ
ッファ回路ＣＡＢＵＦから発生し、既知のようにメモリ
マトリクスのビットラインの選択のために列デコード回
路ＣＡＤＥＣにも供給される。各メモリセルＭＣ１−Ｍ
Ｃ６には各別の列アドレス信号Ｃ１−Ｃ６が供給され、
その理由については後に説明する。各メモリセルＭＣ１
−ＭＣ６はメモリセル状態を表す出力信号ＭＣＳ１−Ｍ
ＣＳ６を有し、この信号を各別の列アドレス信号Ｃ１−
Ｃ６と一緒に各別の比較器３に供給する。各比較器の出
力信号ＣＭＰ１−ＣＭＰ６は、メモリセル状態がその列
アドレス信号の現状態と一致するときにのみアクティブ
になる。比較器３はディジタル信号を処理するため、Ａ
ＮＤゲートで簡単に表すことができる。信号ＣＭ１−Ｃ
Ｍ６の全てを冗長ビット選択回路４に供給する。この回
路は、信号ＣＭ１−ＣＭ６の全てがアクティブであると
き（即ち、列アドレス信号Ｃ１−Ｃ６の現状態がメモリ
セルＭＣ１−ＭＣ６に記憶されている論理状態と一致す
るとき、つまり欠陥列アドレスがメモリ装置に供給され
たとき）、各別の冗長ビットライン選択信号ＲＳ１−Ｒ
Ｓ４をアクティブにする。
長レジスタＰＲ１−ＰＲ４を供給する列アドレスバスＣ
ＡＢＵＳ内の列アドレス信号Ｃ１−Ｃ６の数に等しい数
のプログラマブル不揮発性メモリセルＭＣ１−ＭＣ６を
具える。列アドレスバスＣＡＢＵＳは列アドレス入力バ
ッファ回路ＣＡＢＵＦから発生し、既知のようにメモリ
マトリクスのビットラインの選択のために列デコード回
路ＣＡＤＥＣにも供給される。各メモリセルＭＣ１−Ｍ
Ｃ６には各別の列アドレス信号Ｃ１−Ｃ６が供給され、
その理由については後に説明する。各メモリセルＭＣ１
−ＭＣ６はメモリセル状態を表す出力信号ＭＣＳ１−Ｍ
ＣＳ６を有し、この信号を各別の列アドレス信号Ｃ１−
Ｃ６と一緒に各別の比較器３に供給する。各比較器の出
力信号ＣＭＰ１−ＣＭＰ６は、メモリセル状態がその列
アドレス信号の現状態と一致するときにのみアクティブ
になる。比較器３はディジタル信号を処理するため、Ａ
ＮＤゲートで簡単に表すことができる。信号ＣＭ１−Ｃ
Ｍ６の全てを冗長ビット選択回路４に供給する。この回
路は、信号ＣＭ１−ＣＭ６の全てがアクティブであると
き（即ち、列アドレス信号Ｃ１−Ｃ６の現状態がメモリ
セルＭＣ１−ＭＣ６に記憶されている論理状態と一致す
るとき、つまり欠陥列アドレスがメモリ装置に供給され
たとき）、各別の冗長ビットライン選択信号ＲＳ１−Ｒ
Ｓ４をアクティブにする。
【００２０】欧州特許出願第９３８３０４９１．２号に
記載されているように、あいまいなビットライン選択が
起こらないようにする必要がある。実際上、未使用の冗
長ビットラインに関連する未プログラム冗長レジスタも
列アドレス信号Ｃ１−Ｃ６がとりうる全状態のうちの一
つに対応する特定の論状態を記憶するので、この特定の
論理状態と一致する列アドレスがメモリ装置に供給され
ると、これらの未プログラム冗長レジスタに関連する冗
長ビットラインが同時に選択される。これは許容しえな
いこと明らかであり、前記特定の論理状態（この論状態
はメモリセルＭＣ１−ＭＣ６の未プログラム状態又はバ
ージン状態に対応し、既知である）と一致する列アドレ
スがメモリ装置に供給されたときは冗長ビットラインの
選択を禁止する必要がある。この目的のために、組合せ
回路５に列アドレスバスＣＡＢＵＳを供給し、回路５が
列アドレス信号Ｃ１−Ｃ６の現状態が前記特定の論理状
態と一致するか検出し、一致の検出時に禁止信号ＤＩＳ
をアクティブにし、全ての冗長レジスタＲＲ１−ＲＲ４
内の冗長ビットライン選択回路４（図２）に供給する。
こうして、まだプログラムされておらず、従ってメモリ
セルＭＣ１−ＭＣ６に前記特定の論理状態を記憶する１
以上の冗長レジスタＲＲ１−ＲＲ４が存在する場合で
も、信号ＲＳ１−ＲＳ４がアクティブになるのを禁止す
る。組合せ回路５は列アドレスデコード回路ＣＡＤＥＣ
の一要素とすることもできる。
記載されているように、あいまいなビットライン選択が
起こらないようにする必要がある。実際上、未使用の冗
長ビットラインに関連する未プログラム冗長レジスタも
列アドレス信号Ｃ１−Ｃ６がとりうる全状態のうちの一
つに対応する特定の論状態を記憶するので、この特定の
論理状態と一致する列アドレスがメモリ装置に供給され
ると、これらの未プログラム冗長レジスタに関連する冗
長ビットラインが同時に選択される。これは許容しえな
いこと明らかであり、前記特定の論理状態（この論状態
はメモリセルＭＣ１−ＭＣ６の未プログラム状態又はバ
ージン状態に対応し、既知である）と一致する列アドレ
スがメモリ装置に供給されたときは冗長ビットラインの
選択を禁止する必要がある。この目的のために、組合せ
回路５に列アドレスバスＣＡＢＵＳを供給し、回路５が
列アドレス信号Ｃ１−Ｃ６の現状態が前記特定の論理状
態と一致するか検出し、一致の検出時に禁止信号ＤＩＳ
をアクティブにし、全ての冗長レジスタＲＲ１−ＲＲ４
内の冗長ビットライン選択回路４（図２）に供給する。
こうして、まだプログラムされておらず、従ってメモリ
セルＭＣ１−ＭＣ６に前記特定の論理状態を記憶する１
以上の冗長レジスタＲＲ１−ＲＲ４が存在する場合で
も、信号ＲＳ１−ＲＳ４がアクティブになるのを禁止す
る。組合せ回路５は列アドレスデコード回路ＣＡＤＥＣ
の一要素とすることもできる。
【００２１】各冗長レジスタＲＲ１−ＲＲ４内のブロッ
ク２につき説明すると、このブロックは、同じ冗長レジ
スタＲＲ１−ＲＲ４のメモリセルＭＣ１−ＭＣ６にその
アドレスが記憶されたれている欠陥ビットラインが見つ
け出されたメモリマトリクス部分を識別する識別コード
を記憶するのに十分な数のメモリセルを具える。１６ビ
ットデータバスを有し、各ビットが各別のメモリマトリ
クス部分に関連するワード構成メモリ装置に関する図示
の例では、１６個のメモリマトリクス部分を識別するに
は４ビットコードで十分である。４つのメモリセルの状
態出力信号ＭＣＳ７−ＭＣＳ１０はまとめて局部識別コ
ードバスＩＣＢＵＳ１−ＩＣＢＵＳ４にする。４つのバ
スＩＣＢＵＳ１−ＩＣＢＵＳ４は、各別の冗長ビットラ
イン選択信号ＲＳ１−ＲＳ４により制御される各別のマ
ルチスイッチＭＳＷ１−ＭＳＷ４（４入力チャネル及び
４出力チャネルを有するスイッチ）を経て識別コードバ
スＩＣＢＵＳに接続する。前記信号ＲＳ１−ＲＳ４はま
とめて冗長選択信号バスＲＳＢＵＳにする。
ク２につき説明すると、このブロックは、同じ冗長レジ
スタＲＲ１−ＲＲ４のメモリセルＭＣ１−ＭＣ６にその
アドレスが記憶されたれている欠陥ビットラインが見つ
け出されたメモリマトリクス部分を識別する識別コード
を記憶するのに十分な数のメモリセルを具える。１６ビ
ットデータバスを有し、各ビットが各別のメモリマトリ
クス部分に関連するワード構成メモリ装置に関する図示
の例では、１６個のメモリマトリクス部分を識別するに
は４ビットコードで十分である。４つのメモリセルの状
態出力信号ＭＣＳ７−ＭＣＳ１０はまとめて局部識別コ
ードバスＩＣＢＵＳ１−ＩＣＢＵＳ４にする。４つのバ
スＩＣＢＵＳ１−ＩＣＢＵＳ４は、各別の冗長ビットラ
イン選択信号ＲＳ１−ＲＳ４により制御される各別のマ
ルチスイッチＭＳＷ１−ＭＳＷ４（４入力チャネル及び
４出力チャネルを有するスイッチ）を経て識別コードバ
スＩＣＢＵＳに接続する。前記信号ＲＳ１−ＲＳ４はま
とめて冗長選択信号バスＲＳＢＵＳにする。
【００２２】欧州特許出願第９３８３０４７４．８号に
記載され、且つ図４に示されているように、各プログラ
マブル不揮発性メモリセルＭＣ１−ＭＣ１０はプログラ
マブル不揮発性メモリ素子、例えば大地電圧ＧＮＤに接
続されたソース及び読出電圧値（代表的には５Ｖ）から
高いプログラミング電圧値（約１２Ｖ）へ切り換えうる
供給電圧ＶＧに接続された制御ゲートを有するフローテ
ィングゲートＭＯＳＦＥＴ Ｍ１を具える。各セルのフ
ローティングゲートＭＯＳＦＥＴ Ｍ１のドレインは読
出負荷回路ＬＣに接続され、この回路が信号ＭＣＳ１−
ＭＣＳ１０を出力する。Ｍ１のドレインは、ドレインが
プログラミングデータラインＰＤＬに接続されたＭＯＳ
ＦＥＴ Ｍ２で表されたプログラミング負荷回路にも接
続される。各冗長レジスタＲＲ１−ＲＲ４において、ブ
ロック１のメモリセルＭＣ１−ＭＣ６のプログラミング
データラインＰＤＬの各々を各別の列アドレス信号Ｃ１
−Ｃ６に接続し、ブロック２のメモリセルＭＣ７−ＭＣ
１０のプログラミングデータラインＰＤＬの各々を、行
アドレスバスＲＡＢＵＳを構成するようにまとめた行ア
ドレス信号セットのサブセットで構成される行アドレス
バスＲＡＢＵＳ’から得られる各別の行アドレス信号Ｒ
１−Ｒ４に接続する。行アドレスバスＲＡＢＵＳは行ア
ドレス入力バッファ回路ＲＡＢＵＦにより発生され、既
知のようにメモリマトリクスのワードライン選択のため
に行デコード回路ＲＡＤＥＣにも供給される。各冗長レ
ジスタＲＲ１−ＲＲ４では、全てのメモリセルＭＣ１−
ＭＣ１０のＭＯＳＦＥＴ Ｍ２のゲートを各別の接地／
高電圧スイッチＨＶＳＷ（図１）の出力信号ＰＧＥＮ１
−ＰＧＥＮ４に接続する。このスイッチＨＶＳＷは格別
のＡＮＤゲート６の出力信号により制御される。このＡ
ＮＤゲート６の第１入力端子には一般にメモリ装置に設
けられている制御回路（図示せず）によりアクティブに
される冗長レジスタプログラムイネーブル信号が供給さ
れ、その第２入力端子には行アドレスバスＲＡＢＵＳか
ら取り出される各別の行アドレス信号Ｒ５−Ｒ８ＧＡ供
給される。行アドレスバスＲＡＢＵＳ内の信号の数は行
アドレス信号Ｒ１−Ｒ８の数に少なくとも等しくする必
要がある。全てのＡＮＤゲート６は全体でプログラミン
グ選択回路を表す。
記載され、且つ図４に示されているように、各プログラ
マブル不揮発性メモリセルＭＣ１−ＭＣ１０はプログラ
マブル不揮発性メモリ素子、例えば大地電圧ＧＮＤに接
続されたソース及び読出電圧値（代表的には５Ｖ）から
高いプログラミング電圧値（約１２Ｖ）へ切り換えうる
供給電圧ＶＧに接続された制御ゲートを有するフローテ
ィングゲートＭＯＳＦＥＴ Ｍ１を具える。各セルのフ
ローティングゲートＭＯＳＦＥＴ Ｍ１のドレインは読
出負荷回路ＬＣに接続され、この回路が信号ＭＣＳ１−
ＭＣＳ１０を出力する。Ｍ１のドレインは、ドレインが
プログラミングデータラインＰＤＬに接続されたＭＯＳ
ＦＥＴ Ｍ２で表されたプログラミング負荷回路にも接
続される。各冗長レジスタＲＲ１−ＲＲ４において、ブ
ロック１のメモリセルＭＣ１−ＭＣ６のプログラミング
データラインＰＤＬの各々を各別の列アドレス信号Ｃ１
−Ｃ６に接続し、ブロック２のメモリセルＭＣ７−ＭＣ
１０のプログラミングデータラインＰＤＬの各々を、行
アドレスバスＲＡＢＵＳを構成するようにまとめた行ア
ドレス信号セットのサブセットで構成される行アドレス
バスＲＡＢＵＳ’から得られる各別の行アドレス信号Ｒ
１−Ｒ４に接続する。行アドレスバスＲＡＢＵＳは行ア
ドレス入力バッファ回路ＲＡＢＵＦにより発生され、既
知のようにメモリマトリクスのワードライン選択のため
に行デコード回路ＲＡＤＥＣにも供給される。各冗長レ
ジスタＲＲ１−ＲＲ４では、全てのメモリセルＭＣ１−
ＭＣ１０のＭＯＳＦＥＴ Ｍ２のゲートを各別の接地／
高電圧スイッチＨＶＳＷ（図１）の出力信号ＰＧＥＮ１
−ＰＧＥＮ４に接続する。このスイッチＨＶＳＷは格別
のＡＮＤゲート６の出力信号により制御される。このＡ
ＮＤゲート６の第１入力端子には一般にメモリ装置に設
けられている制御回路（図示せず）によりアクティブに
される冗長レジスタプログラムイネーブル信号が供給さ
れ、その第２入力端子には行アドレスバスＲＡＢＵＳか
ら取り出される各別の行アドレス信号Ｒ５−Ｒ８ＧＡ供
給される。行アドレスバスＲＡＢＵＳ内の信号の数は行
アドレス信号Ｒ１−Ｒ８の数に少なくとも等しくする必
要がある。全てのＡＮＤゲート６は全体でプログラミン
グ選択回路を表す。
【００２３】メモリ装置のテスト中に欠陥ビットライン
が所定のメモリマトリクス部分内に見つけ出されたら
（この状態は、メモリ装置のデータバス内の各ビットの
論理状態が予測状態に一致しないために容易に検出する
ことができる）、欠陥ビットラインを冗長ビットライン
と置換する必要がある。このためには、欠陥ビットライ
ンのアドレスとこの欠陥ビットラインが属するメモリマ
トリクス部分の識別コードをまだ使用可能な冗長レジス
タＲＲ１−ＲＲ４の一つ、例えばＲＲ１にプログラムす
る必要がある（テスト装置は既に使用した冗長ビットラ
インの記憶を保持する）。メモリ装置は欠陥ビットライ
ンのアドレスに対応する列アドレスを受け、列アドレス
バスＣＡＢＵＳが冗長レジスタＲＲ１のメモリセルＭＣ
１−ＭＣ６にプログラムすべきアドレスを搬送する。メ
モリ装置は更に行アドレスを受け、行アドレス信号Ｒ１
−Ｒ４が欠陥ビットラインを含むメモリマトリクス部分
の識別コードを搬送するとともに、行アドレス信号Ｒ５
が論理”１”、Ｒ６−Ｒ８が論理”０”になって冗長レ
ジスタＲＲ１をプログラミングのために選択する。制御
回路が信号ＰＲＰＧＥＮをアクティブにすると、ＲＲ１
内のスイッチＨＶＳＷがその出力ＰＧＥＮ１を高プログ
ラミング電圧値に駆動する。これによりＲＲ１内の各メ
モリセルＭＣ１−ＭＣ１０のＭＯＳＦＥＴ Ｍ２がオン
になるため、それぞれのプログラミングデータラインＰ
ＤＬに存在する電圧値がフローティングゲートトランジ
スタＭ１のドレインに転送される。全ての冗長レジスタ
ＲＲ１−ＲＲ４の全てのメモリセルＭＣ１−ＭＣ１０の
全てのフローティングゲートトランジスタＭ１のゲート
電圧ＶＧも制御回路により高プログラミング電圧にスイ
ッチされるため、フローティングゲートトランジスタＭ
１をそれらのドレインの電圧に従ってプログラムするこ
とができる。今、欠陥列がコード”１１１１”で識別さ
れるメモリマトリクス部分に属し且つアドレスＣ１＝Ｃ
２＝Ｃ３＝Ｃ４＝Ｃ５＝”１”，Ｃ６＝”０”を有する
ものと仮定すると、ＲＲ１のメモリセルＭＣ１−ＭＣ
５，ＭＣ７−ＭＣ１０のフローティングゲートトランジ
スタＭ１は高論理レベルに対応するドレイン電圧（通常
５Ｖ）及び約１２Ｖのゲート電圧を有するため、プログ
ラミングを受けるが、ＲＲ１のメモリセルＭＣ６のフロ
ーティングゲートトランジスタＭ１のドレインは接地さ
れ、このトランジスタＭ１はプログラミングを受けな
い。他の冗長レジスタＲＲ２−Ｒ４では、信号ＰＧＥＮ
２−ＰＧＥＮ４が接地に維持され、それらの全てのメモ
リセルＭＣ１−ＭＣ１０のＭＯＳＦＥＴ Ｍ２がオフに
なるため、プログラミングは生じない。
が所定のメモリマトリクス部分内に見つけ出されたら
（この状態は、メモリ装置のデータバス内の各ビットの
論理状態が予測状態に一致しないために容易に検出する
ことができる）、欠陥ビットラインを冗長ビットライン
と置換する必要がある。このためには、欠陥ビットライ
ンのアドレスとこの欠陥ビットラインが属するメモリマ
トリクス部分の識別コードをまだ使用可能な冗長レジス
タＲＲ１−ＲＲ４の一つ、例えばＲＲ１にプログラムす
る必要がある（テスト装置は既に使用した冗長ビットラ
インの記憶を保持する）。メモリ装置は欠陥ビットライ
ンのアドレスに対応する列アドレスを受け、列アドレス
バスＣＡＢＵＳが冗長レジスタＲＲ１のメモリセルＭＣ
１−ＭＣ６にプログラムすべきアドレスを搬送する。メ
モリ装置は更に行アドレスを受け、行アドレス信号Ｒ１
−Ｒ４が欠陥ビットラインを含むメモリマトリクス部分
の識別コードを搬送するとともに、行アドレス信号Ｒ５
が論理”１”、Ｒ６−Ｒ８が論理”０”になって冗長レ
ジスタＲＲ１をプログラミングのために選択する。制御
回路が信号ＰＲＰＧＥＮをアクティブにすると、ＲＲ１
内のスイッチＨＶＳＷがその出力ＰＧＥＮ１を高プログ
ラミング電圧値に駆動する。これによりＲＲ１内の各メ
モリセルＭＣ１−ＭＣ１０のＭＯＳＦＥＴ Ｍ２がオン
になるため、それぞれのプログラミングデータラインＰ
ＤＬに存在する電圧値がフローティングゲートトランジ
スタＭ１のドレインに転送される。全ての冗長レジスタ
ＲＲ１−ＲＲ４の全てのメモリセルＭＣ１−ＭＣ１０の
全てのフローティングゲートトランジスタＭ１のゲート
電圧ＶＧも制御回路により高プログラミング電圧にスイ
ッチされるため、フローティングゲートトランジスタＭ
１をそれらのドレインの電圧に従ってプログラムするこ
とができる。今、欠陥列がコード”１１１１”で識別さ
れるメモリマトリクス部分に属し且つアドレスＣ１＝Ｃ
２＝Ｃ３＝Ｃ４＝Ｃ５＝”１”，Ｃ６＝”０”を有する
ものと仮定すると、ＲＲ１のメモリセルＭＣ１−ＭＣ
５，ＭＣ７−ＭＣ１０のフローティングゲートトランジ
スタＭ１は高論理レベルに対応するドレイン電圧（通常
５Ｖ）及び約１２Ｖのゲート電圧を有するため、プログ
ラミングを受けるが、ＲＲ１のメモリセルＭＣ６のフロ
ーティングゲートトランジスタＭ１のドレインは接地さ
れ、このトランジスタＭ１はプログラミングを受けな
い。他の冗長レジスタＲＲ２−Ｒ４では、信号ＰＧＥＮ
２−ＰＧＥＮ４が接地に維持され、それらの全てのメモ
リセルＭＣ１−ＭＣ１０のＭＯＳＦＥＴ Ｍ２がオフに
なるため、プログラミングは生じない。
【００２４】メモリ装置の読出し状態において、メモリ
装置に供給される列アドレスがＣ１＝Ｃ２＝Ｃ３＝Ｃ４
＝Ｃ５＝”１”，Ｃ６＝”０”である場合には、ＲＲ１
ではＭＣＳ１＝Ｃ１，ＭＣＳ２＝Ｃ２，ＭＣＳ３＝Ｃ
３，ＭＣＳ４＝Ｃ４，ＭＣＳ５＝Ｃ５，ＭＣＳ６＝Ｃ６
になり、信号ＣＭＰ１−ＣＭＰ６の全てがアクティブに
なるるとともに、現列アドレスは信号ＤＩＳをアクティ
ブにしないため、ＲＲ１内の冗長選択回路４が冗長選択
信号ＲＳ１をアクティブにする。この信号はマルチスイ
ッチＭＳＷ１を閉じるため、バスＩＣＢＵＳ１の信号Ｍ
ＣＳ７−ＭＣＳ１０（欠陥ビットラインを含むマトリク
ス部分の識別コード”１１１１”を搬送する）がバスＩ
ＣＢＵＳに転送され、これがデコードされて、現識別コ
ードにより識別されたメモリマトリクス部分に対し、非
欠陥ビットラインをアドレスする通常のビットライン選
択経路と異なるビットライン選択経路を規定する。つま
り、冗長選択信号ＲＳ１が冗長ビットラインの選択を許
可するとともに、ＩＣＢＵＳ内の信号がデコードされて
欠陥ビットラインの選択を禁止する。従って、アドレス
信号Ｃ１＝・・＝Ｃ５＝”1"，Ｃ６＝”０”が各メモリ
マトリクス部分内の１ビットラインの選択を決定する場
合でも、欠陥ビットラインのみが選択されずに冗長ビッ
トラインと置換される。これは、冗長レジスタＲＲ１に
欠陥ビットラインのアドレスが記憶されるのみならず欠
陥ビットラインが属するメモリマトリクス部分の識別コ
ードも記憶されることにより可能になる。
装置に供給される列アドレスがＣ１＝Ｃ２＝Ｃ３＝Ｃ４
＝Ｃ５＝”１”，Ｃ６＝”０”である場合には、ＲＲ１
ではＭＣＳ１＝Ｃ１，ＭＣＳ２＝Ｃ２，ＭＣＳ３＝Ｃ
３，ＭＣＳ４＝Ｃ４，ＭＣＳ５＝Ｃ５，ＭＣＳ６＝Ｃ６
になり、信号ＣＭＰ１−ＣＭＰ６の全てがアクティブに
なるるとともに、現列アドレスは信号ＤＩＳをアクティ
ブにしないため、ＲＲ１内の冗長選択回路４が冗長選択
信号ＲＳ１をアクティブにする。この信号はマルチスイ
ッチＭＳＷ１を閉じるため、バスＩＣＢＵＳ１の信号Ｍ
ＣＳ７−ＭＣＳ１０（欠陥ビットラインを含むマトリク
ス部分の識別コード”１１１１”を搬送する）がバスＩ
ＣＢＵＳに転送され、これがデコードされて、現識別コ
ードにより識別されたメモリマトリクス部分に対し、非
欠陥ビットラインをアドレスする通常のビットライン選
択経路と異なるビットライン選択経路を規定する。つま
り、冗長選択信号ＲＳ１が冗長ビットラインの選択を許
可するとともに、ＩＣＢＵＳ内の信号がデコードされて
欠陥ビットラインの選択を禁止する。従って、アドレス
信号Ｃ１＝・・＝Ｃ５＝”1"，Ｃ６＝”０”が各メモリ
マトリクス部分内の１ビットラインの選択を決定する場
合でも、欠陥ビットラインのみが選択されずに冗長ビッ
トラインと置換される。これは、冗長レジスタＲＲ１に
欠陥ビットラインのアドレスが記憶されるのみならず欠
陥ビットラインが属するメモリマトリクス部分の識別コ
ードも記憶されることにより可能になる。
【００２５】図５及び図６に示す本発明の第２の実施例
は、メモリマトリクスが個別にアドレスしうるセクタに
区分され、各セクタが更に複数のビットライン群からな
る複数のセクタ部分に区分され、各セクタがメモリ装置
のデータバスの単一ビットに関連するセクタメモリスペ
ースを構成するメモリ装置に好適である。このようなア
ーキテクチャは例えばフラッシュＥＥＰＲＯＭ装置に使
用されている。本例では各セクタに各別の冗長ビットラ
インが設けられ、且つ修復率を向上させるために、所定
のセクタ内の欠陥ビットラインの冗長ビットラインとの
置換を、このビットラインと同一の列アドレスを有する
他のセクタ内の非欠陥ビットラインの冗長ビットライン
との置換を同時に生ずることなく達成することができ
る。このようなメモリ装置の列冗長回路はセクタの数に
等しい数（図示の例では４つ）のセクタ列冗長回路ＳＣ
ＲＣ１−ＳＣＲＣ４を具える。
は、メモリマトリクスが個別にアドレスしうるセクタに
区分され、各セクタが更に複数のビットライン群からな
る複数のセクタ部分に区分され、各セクタがメモリ装置
のデータバスの単一ビットに関連するセクタメモリスペ
ースを構成するメモリ装置に好適である。このようなア
ーキテクチャは例えばフラッシュＥＥＰＲＯＭ装置に使
用されている。本例では各セクタに各別の冗長ビットラ
インが設けられ、且つ修復率を向上させるために、所定
のセクタ内の欠陥ビットラインの冗長ビットラインとの
置換を、このビットラインと同一の列アドレスを有する
他のセクタ内の非欠陥ビットラインの冗長ビットライン
との置換を同時に生ずることなく達成することができ
る。このようなメモリ装置の列冗長回路はセクタの数に
等しい数（図示の例では４つ）のセクタ列冗長回路ＳＣ
ＲＣ１−ＳＣＲＣ４を具える。
【００２６】図６に示すように、各セクタ列冗長回路Ｓ
ＣＲＣ１−ＳＣＲＣ４は上述したものと同一の複数（例
えば４つ）の冗長レジスタＲＲ１−ＲＲ４を具える。上
述の実施例との相違は、ＡＮＤゲート６が３つの入力端
子を有し、その２つ入力端子には同様に冗長レジスタプ
ログラムイネーブル信号ＲＲＰＧＥＮと、４つの行アド
レス信号Ｒ５−Ｒ８の一つが供給され、第３入力端子に
はセクタ信号バスＳＢＵＳから取り出されるセクタ選択
信号Ｓ１−Ｓ４が供給される（各セクタ列冗長回路ＳＣ
ＲＣ１−ＳＣＲＳ４内の全てのＡＮＤゲート６には同一
のセクタ選択信号Ｓ１−Ｓ４が供給される）。更に、冗
長レジスタＲＲ１−ＲＲ４の出力端子の冗長選択信号Ｒ
Ｓ１−ＲＳ４をバスＲＳＢＵＳに直接まとめないで、そ
れぞれ各別のＡＮＤゲート７の第１入力端子に供給し、
その第２入力端子にこの列冗長回路ＳＣＲＣ１−ＳＣＲ
Ｃ４が関連するセクタのセクタ選択信号Ｓ１−Ｓ４を供
給する。各ＡＮＤゲート７の出力端子をセクタ選択信号
Ｓ１−Ｓ４により制御される各別のスイッチＳＷ１−Ｓ
Ｗ４を経てＲＳＢＵＳの各別の信号ＲＳ１’−ＲＳ４’
に接続する。マルチスイッチＭＳＷ１−ＭＳＷ４は各別
の信号ＲＳ１−ＲＳ４により直接制御されないで、ＡＮ
Ｄゲート７の出力信号により制御され、従ってこれらの
スイッチの閉成は各別の信号ＲＳ１−ＲＳ４がアクティ
ブになるのみならず、セクタ選択信号Ｓ１−Ｓ４もアク
ティブにならなければならない。
ＣＲＣ１−ＳＣＲＣ４は上述したものと同一の複数（例
えば４つ）の冗長レジスタＲＲ１−ＲＲ４を具える。上
述の実施例との相違は、ＡＮＤゲート６が３つの入力端
子を有し、その２つ入力端子には同様に冗長レジスタプ
ログラムイネーブル信号ＲＲＰＧＥＮと、４つの行アド
レス信号Ｒ５−Ｒ８の一つが供給され、第３入力端子に
はセクタ信号バスＳＢＵＳから取り出されるセクタ選択
信号Ｓ１−Ｓ４が供給される（各セクタ列冗長回路ＳＣ
ＲＣ１−ＳＣＲＳ４内の全てのＡＮＤゲート６には同一
のセクタ選択信号Ｓ１−Ｓ４が供給される）。更に、冗
長レジスタＲＲ１−ＲＲ４の出力端子の冗長選択信号Ｒ
Ｓ１−ＲＳ４をバスＲＳＢＵＳに直接まとめないで、そ
れぞれ各別のＡＮＤゲート７の第１入力端子に供給し、
その第２入力端子にこの列冗長回路ＳＣＲＣ１−ＳＣＲ
Ｃ４が関連するセクタのセクタ選択信号Ｓ１−Ｓ４を供
給する。各ＡＮＤゲート７の出力端子をセクタ選択信号
Ｓ１−Ｓ４により制御される各別のスイッチＳＷ１−Ｓ
Ｗ４を経てＲＳＢＵＳの各別の信号ＲＳ１’−ＲＳ４’
に接続する。マルチスイッチＭＳＷ１−ＭＳＷ４は各別
の信号ＲＳ１−ＲＳ４により直接制御されないで、ＡＮ
Ｄゲート７の出力信号により制御され、従ってこれらの
スイッチの閉成は各別の信号ＲＳ１−ＲＳ４がアクティ
ブになるのみならず、セクタ選択信号Ｓ１−Ｓ４もアク
ティブにならなければならない。
【００２７】メモリ装置のテスト中に欠陥ビットライン
が所定のセクタ、例えば第１セクタに見つけ出される
と、この欠陥ビットラインをセクタ列冗長回路ＳＣＲＣ
１に属する冗長レジスタに関連する冗長ビットラインと
置換することができる。この冗長レジスタがＲＲ１であ
るものとすると、この冗長レジスタＲＲ１への欠陥ビッ
トラインのアドレス及びセクタ部分識別コードのプログ
ラミングのためにセクタ選択信号Ｓ１及び行アドレス信
号Ｒ５がアクティブになるため、制御回路が信号ＲＲＰ
ＧＥＮをアクティブにするときＳＣＲＣ１内の信号ＰＧ
ＥＮ１がプログラム電圧値に駆動される。ＳＣＲＣ１内
の冗長レジスタＲＲ２−ＲＲ４のプログラミングは、前
述の実施例と同様に行アドレス信号Ｒ６−Ｒ８が低レベ
ルに維持されることにより禁止されるとともに、セクタ
列冗長回路ＳＣＲＣ２−ＳＣＲＣ４内の冗長レジスタＲ
Ｒ１−ＲＲ４のプログラミングも、セクタ選択信号Ｓ２
−Ｓ４が低レベルに維持されることにより禁止される。
が所定のセクタ、例えば第１セクタに見つけ出される
と、この欠陥ビットラインをセクタ列冗長回路ＳＣＲＣ
１に属する冗長レジスタに関連する冗長ビットラインと
置換することができる。この冗長レジスタがＲＲ１であ
るものとすると、この冗長レジスタＲＲ１への欠陥ビッ
トラインのアドレス及びセクタ部分識別コードのプログ
ラミングのためにセクタ選択信号Ｓ１及び行アドレス信
号Ｒ５がアクティブになるため、制御回路が信号ＲＲＰ
ＧＥＮをアクティブにするときＳＣＲＣ１内の信号ＰＧ
ＥＮ１がプログラム電圧値に駆動される。ＳＣＲＣ１内
の冗長レジスタＲＲ２−ＲＲ４のプログラミングは、前
述の実施例と同様に行アドレス信号Ｒ６−Ｒ８が低レベ
ルに維持されることにより禁止されるとともに、セクタ
列冗長回路ＳＣＲＣ２−ＳＣＲＣ４内の冗長レジスタＲ
Ｒ１−ＲＲ４のプログラミングも、セクタ選択信号Ｓ２
−Ｓ４が低レベルに維持されることにより禁止される。
【００２８】メモリ装置の読出し状態において、第１セ
クタがアドレスされ、且つメモリ装置に供給される列ア
ドレスがＳＣＲＣ１のＲＲ１に記憶されたアドレスと一
致するとき、信号ＲＳ１がアクティブになる。一時に一
つのセクタのみがアドレスされるため、４つのセクタ選
択信号Ｓ１−Ｓ４のうちにＳ１のみがアクティブにな
り、従ってＳＣＲＣ１内のスイッチＳＷ１−ＳＷ４が閉
じるとともに、ＳＣＲＣ２−ＳＣＲＣ４内のスイッチＳ
Ｗ１−ＳＷ４が開くため、バスＲＳＢＵＳの信号ＲＳ
１’−ＲＳ４’がＳＣＲＣ１内の４つのＡＮＤゲート７
の出力信号にそれぞれ接続される。
クタがアドレスされ、且つメモリ装置に供給される列ア
ドレスがＳＣＲＣ１のＲＲ１に記憶されたアドレスと一
致するとき、信号ＲＳ１がアクティブになる。一時に一
つのセクタのみがアドレスされるため、４つのセクタ選
択信号Ｓ１−Ｓ４のうちにＳ１のみがアクティブにな
り、従ってＳＣＲＣ１内のスイッチＳＷ１−ＳＷ４が閉
じるとともに、ＳＣＲＣ２−ＳＣＲＣ４内のスイッチＳ
Ｗ１−ＳＷ４が開くため、バスＲＳＢＵＳの信号ＲＳ
１’−ＲＳ４’がＳＣＲＣ１内の４つのＡＮＤゲート７
の出力信号にそれぞれ接続される。
【００２９】ＳＣＲＣ１内のＲＲ１に関連するＡＮＤゲ
ート７の出力がアクティブになり、これにより信号ＲＳ
１’がアクティブになるため、関連する一つの冗長ビッ
トラインを選択することができる。更に、ＳＣＲＣ１内
のＲＲ１に関連するＡＮＤゲート７の出力信号がアクテ
ィブになるとＳＣＲＣ１内のマルチスイッチＭＳＷ１が
閉じるため、ＲＲ１に記憶されＳＣＲＣ１の局部バスＩ
ＣＢＵＳ１により搬送される識別コードが識別コードバ
スＩＣＢＵＳに転送される。ＳＣＲＣ１内の他のマルチ
スイッチＭＳＷ２−ＭＳＷ４並びにＳＣＲＣ２−ＳＣＲ
Ｃ４内のマルチスイッチＭＳＷ１−ＭＳＷ４は開のまま
である。前述の実施例と同様に、バスＩＣＢＵＳの信号
はアドレスされた欠陥ビットラインの選択を禁止するも
のである。
ート７の出力がアクティブになり、これにより信号ＲＳ
１’がアクティブになるため、関連する一つの冗長ビッ
トラインを選択することができる。更に、ＳＣＲＣ１内
のＲＲ１に関連するＡＮＤゲート７の出力信号がアクテ
ィブになるとＳＣＲＣ１内のマルチスイッチＭＳＷ１が
閉じるため、ＲＲ１に記憶されＳＣＲＣ１の局部バスＩ
ＣＢＵＳ１により搬送される識別コードが識別コードバ
スＩＣＢＵＳに転送される。ＳＣＲＣ１内の他のマルチ
スイッチＭＳＷ２−ＭＳＷ４並びにＳＣＲＣ２−ＳＣＲ
Ｃ４内のマルチスイッチＭＳＷ１−ＭＳＷ４は開のまま
である。前述の実施例と同様に、バスＩＣＢＵＳの信号
はアドレスされた欠陥ビットラインの選択を禁止するも
のである。
【図１】本発明による列冗長集積回路の第１実施例の構
成図である。
成図である。
【図２】図１の列冗長回路の不揮発性メモリレジスタの
第１部分の構成図である。
第１部分の構成図である。
【図３】前記不揮発性メモリレジスタの第２部分の構成
図である。
図である。
【図４】前記不揮発性レジスタのプログラマブル不揮発
性メモリセルの構成図である。
性メモリセルの構成図である。
【図５】本発明による列冗長集積回路の第２実施例の構
成図である。
成図である。
【図６】図６の列冗長回路の一部分の構成図である。
ＣＡＢＵＳ 列アドレスバス Ｃ１−Ｃ６ 列アドレス信号 ＲＡＢＵＳ 行アドレスバス Ｒ１−Ｒ８ 行アドレス信号 ＲＲ１−ＲＲ４ 冗長レジスタ １ 第１部分 ２ 第２部分 ＭＣ１−ＭＣ１０ プログラマブル不揮発性メモリセル ３ 比較器 ４ 冗長ビットライン選択回路 ＲＳ１−ＲＳ４ 冗長ビットライン選択信号 ＩＣＢＵＳ１−ＩＣＢＵＳ４ 識別コードバス ５ 組合せ回路 ６ プログラミング選択回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 マルコ オリヴォ イタリア国 24100 ベルガモ ヴィア トレマナ 130
Claims (5)
- 【請求項１】 行及び列の交点にメモリ素子が位置する
少なくとも一つの二次元アレイを具え、該二次元アレイ
の列が該二次元アレイの複数の部分を構成するように群
別されている半導体メモリ装置であって、列冗長集積回
路を具え、該列冗長回路が冗長メモリ素子の少なくとも
一つの冗長列に関連する少なくとも一つの冗長レジスタ
を具え、該冗長レジスタが欠陥列のアドレス及び該欠陥
列が属する二次元アレイの部分を識別する識別コード
（ＭＣＳ７−ＭＣＳ１０）を記憶するようプログラムし
うる不揮発性メモリレジスタ（ＲＲ１−ＲＲ４）である
メモリ装置用列冗長集積回路内の冗長レジスタをプログ
ラムするに当たり、 前記不揮発性メモリレジスタ（ＲＲ１−ＲＲ４）の一つ
をプログラムする必要があるとき、欠陥列のアドレス及
び前記識別コード（ＭＣＳ７−ＭＣＳ１０）をそれぞれ
搬送する列アドレス信号（ＣＡＢＵＳ）及び行アドレス
信号セット（ＲＡＢＵＳ）の第１サブセットを構成する
第１信号セット（Ｒ１−Ｒ４）を各不揮発性メモリレジ
スタ（ＲＲ１−ＲＲ４）に供給し、且つプログラミング
選択手段（６）に供給される、行アドレス信号セット
（ＲＡＢＵＳ）の第２サブセットを構成する第２信号セ
ット（Ｒ５−Ｒ８）の一つの信号をアクティブにして、
前記不揮発性メモリレジスタ（ＲＲ１−ＲＲ４）の一つ
を選択し、列アドレス信号（ＣＡＢＵＳ）及び第１信号
セット（Ｒ１−Ｒ４）により搬送されるデータを前記一
つの不揮発性メモリレジスタにプログラムすることを特
徴とする冗長レジスタプログラミング方法。 - 【請求項２】 行及び列の交点にメモリ素子が位置する
少なくとも一つの二次元アレイを具え、該二次元アレイ
の列が該二次元アレイの複数の部分を構成するように群
別されている半導体メモリ装置用の列冗長集積回路であ
って、冗長メモリ素子の少なくとも一つの冗長列に関連
する少なくとも一つの冗長レジスタ（ＲＲ１−ＲＲ４）
を具え、該冗長レジスタが欠陥列のアドレス及び該欠陥
列が属する二次元アレイの部分を識別する識別コード
（ＭＣＳ７−ＭＣＳ１０）を記憶するようプログラムし
うる不揮発性メモリレジスタである列冗長集積回路にお
いて、 前記不揮発性メモリレジスタ（ＲＲ１−ＲＲ４）の一つ
をプログラムする必要があるとき、欠陥列のアドレス及
び前記識別コード（ＭＣＳ７−ＭＣＳ１０）をそれぞれ
搬送する列アドレス信号（Ｃ１−Ｃ６）及び行アドレス
信号セット（ＲＡＢＵＳ）の第１サブセットを構成する
第１信号セット（Ｒ１−Ｒ４）を各不揮発性メモリレジ
スタに供給する第１手段（ＣＡＢＵＳ）及び第２手段
（ＲＡＢＵＳ’）、及び行アドレス信号セット（ＲＡＢ
ＵＳ）の第２サブセットを構成する第２信号セット（Ｒ
５−Ｒ８）であって、各々が前記不揮発性メモリレジス
タ（ＲＲ１−ＲＲ４）の各々に関連する信号を受信し、
この信号がアクティブになると、列アドレス信号（Ｃ１
−Ｃ６）及び第１信号セット（Ｒ１−Ｒ４）により搬送
されるデータを関連する不揮発性メモリレジスタにプロ
グラムさせるプログラミング選択手段（６）を具えたこ
とを特徴とする列冗長集積回路。 - 【請求項３】 各不揮発性メモリレジスタ（ＲＲ１−Ｒ
Ｒ４）は各別の列アドレス信号（Ｃ１−Ｃ６）が供給さ
れる第１セットの不揮発性メモリセル（ＭＣ１−ＭＣ
６）と、及び第１信号セット（Ｒ１−Ｒ４）の各別の信
号が供給される第２セットの不揮発性メモリセル（ＭＣ
７−ＭＣ１０）とを具え、各メモリセル（ＭＣ１−ＭＣ
１０）は少なくとも一つのプログラマブル不揮発性メモ
リ素子（Ｍ１）と、該不揮発性メモリ素子に記憶された
情報を読出す負荷回路（ＬＣ）と、不揮発性メモリレジ
スタ（ＲＲ１−ＲＲ４）をプログラムする必要があると
き前記不揮発性メモリ素子（Ｍ１）を各別の列アドレス
信号（Ｃ１−Ｃ６）又は第１信号セット（Ｒ１−Ｒ４）
の各別の信号に電気的に接続するプログラミング負荷回
路（Ｍ２）を具えることを特徴とする請求項２記載の列
冗長集積回路。 - 【請求項４】 前記プログラミング負荷回路は、前記列
アドレス信号（Ｃ１−Ｃ６）の一つ、又は前記第１信号
セット（Ｒ１−Ｒ４）の一つの信号と各別の不揮発性メ
モリ素子（Ｍ１）の出力電極との間に接続され、第２信
号セット（Ｒ５−Ｒ８）の各別の信号がアクティブにな
るとき前記プログラミング選択手段（６）によりプログ
ラミング中アクティブにされるプログラムイネーブル信
号（ＰＧＥＮ１−ＰＧＥＮ４）により制御されるトラン
ジスタ（Ｍ２）を具えることを特徴とする請求項３記載
の列冗長集積回路。 - 【請求項５】 メモリ装置が個別にアドレスしうる複数
のセクタを構成する複数の二次元のメモリ素子アレイを
具え、各セクタに、複数の不揮発性メモリレジスタにそ
れぞれ関連する複数の冗長列が設けられている請求項２
記載の列冗長集積回路において、前記プログラミング選
択手段（６）に、更にセクタ選択信号（Ｓ１−Ｓ４）を
供給して、プログラムすべき不揮発性メモリレジスタを
含む前記複数の不揮発性メモリレジスタを選択すること
を特徴とする列冗長集積回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP94830061A EP0668562B1 (en) | 1994-02-17 | 1994-02-17 | Method for programming redundancy registers in a column redundancy integrated circuitry for a semiconductor memory device |
| IT94830061:1 | 1994-02-17 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0822698A true JPH0822698A (ja) | 1996-01-23 |
| JP2588692B2 JP2588692B2 (ja) | 1997-03-05 |
Family
ID=8218378
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7026642A Expired - Lifetime JP2588692B2 (ja) | 1994-02-17 | 1995-02-15 | 冗長レジスタプログラミング方法及び列冗長集積回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5602786A (ja) |
| EP (1) | EP0668562B1 (ja) |
| JP (1) | JP2588692B2 (ja) |
| DE (1) | DE69412230T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100746389B1 (ko) * | 1999-12-29 | 2007-08-03 | 인피니언 테크놀로지스 아게 | 결함 메모리 셀의 어드레스를 저장하기 위한 메모리유닛을 갖춘 집적 반도체 메모리 |
Families Citing this family (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE69411532T2 (de) * | 1994-02-17 | 1999-03-04 | Stmicroelectronics S.R.L., Agrate Brianza, Mailand/Milano | Verfahren zur Programmierung von Redundanzregistern in einer Zeilenredundanzschaltung für einen Halbleiterspeicherbaustein |
| EP0797145B1 (en) * | 1996-03-22 | 2002-06-12 | STMicroelectronics S.r.l. | Sectorized electrically erasable and programmable non-volatile memory device with redundancy |
| US5781486A (en) * | 1996-04-16 | 1998-07-14 | Micron Technology Corporation | Apparatus for testing redundant elements in a packaged semiconductor memory device |
| DE69619358D1 (de) * | 1996-04-18 | 2002-03-28 | St Microelectronics Srl | Redundanzspeicherregister |
| US5706292A (en) * | 1996-04-25 | 1998-01-06 | Micron Technology, Inc. | Layout for a semiconductor memory device having redundant elements |
| EP0811918B1 (en) * | 1996-06-06 | 2002-01-30 | STMicroelectronics S.r.l. | Semiconductor memory device with clocked column redundancy and time-shared redundancy data transfer approach |
| DE69618344T2 (de) * | 1996-06-06 | 2002-08-14 | Stmicroelectronics S.R.L., Agrate Brianza | Schaltung um redundante Daten einer Redundanzschaltung innerhalb einer Speicheranordnung durch zeitgeteilte Annäherung zu übertragen |
| EP0811919B1 (en) * | 1996-06-06 | 2001-12-12 | STMicroelectronics S.r.l. | Memory device with clocked column redundancy |
| US5734617A (en) * | 1996-08-01 | 1998-03-31 | Micron Technology Corporation | Shared pull-up and selection circuitry for programmable cells such as antifuse cells |
| US5841712A (en) * | 1996-09-30 | 1998-11-24 | Advanced Micro Devices, Inc. | Dual comparator circuit and method for selecting between normal and redundant decode logic in a semiconductor memory device |
| US6104209A (en) | 1998-08-27 | 2000-08-15 | Micron Technology, Inc. | Low skew differential receiver with disable feature |
| US6212482B1 (en) | 1998-03-06 | 2001-04-03 | Micron Technology, Inc. | Circuit and method for specifying performance parameters in integrated circuits |
| US6199177B1 (en) * | 1998-08-28 | 2001-03-06 | Micron Technology, Inc. | Device and method for repairing a semiconductor memory |
| US6198675B1 (en) | 1998-12-23 | 2001-03-06 | Cray Inc. | RAM configurable redundancy |
| US6452845B1 (en) | 1999-01-07 | 2002-09-17 | Micron Technology, Inc. | Apparatus for testing redundant elements in a packaged semiconductor memory device |
| KR100368315B1 (ko) * | 1999-12-28 | 2003-01-24 | 주식회사 하이닉스반도체 | 플래시 메모리의 어드레스 버퍼 |
| US20030014687A1 (en) * | 2001-07-10 | 2003-01-16 | Grandex International Corporation | Nonvolatile memory unit comprising a control circuit and a plurality of partially defective flash memory devices |
| US7061792B1 (en) * | 2002-08-10 | 2006-06-13 | National Semiconductor Corporation | Low AC power SRAM architecture |
| US7196952B1 (en) | 2005-12-07 | 2007-03-27 | Atmel Corporation | Column/sector redundancy CAM fast programming scheme using regular memory core array in multi-plane flash memory device |
| US10020037B2 (en) * | 2007-12-10 | 2018-07-10 | Intel Corporation | Capacity register file |
| US7768847B2 (en) | 2008-04-09 | 2010-08-03 | Rambus Inc. | Programmable memory repair scheme |
| US10157097B2 (en) * | 2016-08-11 | 2018-12-18 | SK Hynix Inc. | Redundant bytes utilization in error correction code |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0074305A3 (en) * | 1981-08-24 | 1985-08-14 | FAIRCHILD CAMERA & INSTRUMENT CORPORATION | Fault isolating memory decoder |
| JPH04103099A (ja) * | 1990-08-23 | 1992-04-06 | Toshiba Corp | 半導体記憶装置 |
| EP0655743B1 (en) * | 1993-11-30 | 1999-08-25 | STMicroelectronics S.r.l. | Integrated circuit for the programming of a memory cell in a non-volatile memory register |
| DE69324020T2 (de) * | 1993-12-07 | 1999-07-15 | Stmicroelectronics S.R.L., Agrate Brianza, Mailand/Milano | Halbleiterspeicher mit redundanter Schaltung |
| DE69321245T2 (de) * | 1993-12-29 | 1999-04-29 | Stmicroelectronics S.R.L., Agrate Brianza, Mailand/Milano | Integrierte Programmierschaltung für eine elektrisch programmierbare Halbleiterspeicheranordnung mit Redundanz |
| DE69411532T2 (de) * | 1994-02-17 | 1999-03-04 | Stmicroelectronics S.R.L., Agrate Brianza, Mailand/Milano | Verfahren zur Programmierung von Redundanzregistern in einer Zeilenredundanzschaltung für einen Halbleiterspeicherbaustein |
-
1994
- 1994-02-17 DE DE69412230T patent/DE69412230T2/de not_active Expired - Fee Related
- 1994-02-17 EP EP94830061A patent/EP0668562B1/en not_active Expired - Lifetime
-
1995
- 1995-02-15 JP JP7026642A patent/JP2588692B2/ja not_active Expired - Lifetime
- 1995-02-16 US US08/389,599 patent/US5602786A/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100746389B1 (ko) * | 1999-12-29 | 2007-08-03 | 인피니언 테크놀로지스 아게 | 결함 메모리 셀의 어드레스를 저장하기 위한 메모리유닛을 갖춘 집적 반도체 메모리 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5602786A (en) | 1997-02-11 |
| EP0668562B1 (en) | 1998-08-05 |
| DE69412230D1 (de) | 1998-09-10 |
| JP2588692B2 (ja) | 1997-03-05 |
| DE69412230T2 (de) | 1999-04-08 |
| EP0668562A1 (en) | 1995-08-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2588692B2 (ja) | 冗長レジスタプログラミング方法及び列冗長集積回路 | |
| US4281398A (en) | Block redundancy for memory array | |
| US7159141B2 (en) | Repairable block redundancy scheme | |
| EP0180212A2 (en) | Redundancy scheme for a dynamic memory | |
| EP0806773B1 (en) | Electrically erasable and programmable non-volatile memory device with testable redundancy circuits | |
| US6163489A (en) | Semiconductor memory having multiple redundant columns with offset segmentation boundaries | |
| US6314030B1 (en) | Semiconductor memory having segmented row repair | |
| JP2791288B2 (ja) | 半導体メモリ装置用行冗長集積回路に冗長レジスタをプログラムする方法および行冗長集積回路 | |
| JPH07226100A (ja) | 半導体メモリ装置 | |
| JPH07105159B2 (ja) | 半導体記憶装置の冗長回路 | |
| JP3974680B2 (ja) | セクター化された電気的に消去及びプログラム可能な冗長性を有する不揮発性メモリ装置 | |
| JP2540028B2 (ja) | 集積プログラミング回路 | |
| US6401164B1 (en) | Sectored semiconductor memory device with configurable memory sector addresses | |
| US20040153725A1 (en) | ROM redundancy in ROM embedded DRAM | |
| US5708601A (en) | Integrated circuitry for checking the utilization rate of redundancy memory elements in a semiconductor memory device | |
| US6601194B1 (en) | Circuit configuration for repairing a semiconductor memory | |
| US20040125669A1 (en) | Flash memory device capable of repairing a word line | |
| US5867504A (en) | Semiconductor memory device with row and column redundancy circuits and a time-shared redundancy circuit test architecture. | |
| JPH10334692A (ja) | 集積回路メモリのための、冗長ヒューズを備えたマトリクス装置 | |
| EP0811919B1 (en) | Memory device with clocked column redundancy | |
| US6373770B1 (en) | Integrated circuit memory devices with configurable block decoder circuits | |
| US6345013B1 (en) | Latched row or column select enable driver | |
| EP0811918B1 (en) | Semiconductor memory device with clocked column redundancy and time-shared redundancy data transfer approach | |
| EP0811988B1 (en) | Semiconductor memory device with row and column redundancy circuits and a time-shared redundancy circuit test architecture |