JPH08214005A

JPH08214005A - デジタル伝送システムにおいて固定長のデータパケット流の大きさ特性を測定する方法および装置

Info

Publication number: JPH08214005A
Application number: JP28751995A
Authority: JP
Inventors: Thomas Stock; トーマス・ストック; Reto Gruenenfelder; レト・グリューネンフェルダー
Original assignee: Alcatel NV
Current assignee: Alcatel Lucent NV
Priority date: 1994-11-03
Filing date: 1995-11-06
Publication date: 1996-08-20
Also published as: EP0711055B1; DE59500154D1; EP0711055A1; ATE150921T1; CA2162004A1; ES2100764T3; US5768259A

Abstract

(57)【要約】【課題】本発明は、デジタル伝送システムにおいてス
ループット速度の高い固定長のデータパケットのそれぞ
れの接続に関してパケット流の大きさ特性を測定するこ
とを目的とする。【解決手段】最後に到着した固定数ｎ個のセルから、
セルが割当てられる個々の接続ｉの各識別データａ_iが
連続的にレジスタ15に記憶され、次のセルの到着の前
に、メモリ中のスペースの特定化されたもしくは特定化
可能な関数として識別データａ_jを含んでいるｎ個のメ
モリのエントリーの選択可能な数ｋから少なくとも１つ
の個々の接続ｊに対して結果ｍ（ａ_j）がセレクタ17お
よび加算器19によって１つ以上決定され、そこにおい
て、識別データａ_jが空のセルである場合、結果ｍ（ａ
_j）の決定は省略できることを特徴とする

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、広帯域のデータ伝
送の分野に関し、特に、固定長のデータパケット流の大
きさ特性を測定する方法と、一致したトラフィックパラ
メータを個々に維持するためにデータパケット流を制御
するようにその方法を適用することと、その方法を実行
するための装置とに関する。

【０００２】

【従来の技術】アプリケーションの多数の分野におい
て、現在では任意の種類の情報の伝送がデジタルデータ
ユニットによって行われている。データユニットの形式
は、伝送媒体に適応されるように定められ、それはしば
しば規格化さえされている。そのようなものの例は、非
同期伝送モード（ＡＴＭ）のセル、地域ネットワーク
（ＭＡＮ−首都圏ネットワーク）のフレーム、もしくは
“フレームリレー”プロトコルに従ったもの等である。
伝送媒体は、幾つかのソースからの情報が同じ物理的伝
送装置を同時に使用することができるように設計され
る。デジタル伝送システムにおいて、適応されたデータ
ユニットは、しばしばワイドな地域を横断するデータパ
ケット流として移動する。データパケットは、予め定め
られたパッケージングパターンに従って一緒に合わせら
れた多量のデータビットである。一般的に、データパケ
ットは、（別のものの間で）データを伝送するためのア
ドレス指定もしくは経路指定データを含んでいるパケッ
トヘッドを有している。ＡＴＭベースの通信ネットワー
クにおいて、これらは例えばバーチュアル接続を介して
パケット志向の伝送を行うための経路指定情報である。
周囲のフィールド（データ伝送のタイプおよび手段、ネ
ットワーク、サービス、方法等）に応じて、データパケ
ットは、制限された可変長もしくは所定の固定長を有す
ることができる。短い固定長のパケットは、特に非同期
伝送モード（ＡＴＭ）に従ったデータトラフィックを有
するネットワークにおいて、しばしばセルと呼ばれる。
以下において、セルの概念はＡＴＭのセルに限定される
ことなく固定長のデータパケットに対して使用される
が、この方法において、特定の長さはいずれかの方法で
予め定められることができ、アドレス指定もしくは経路
指定情報は、個々の接続の概念が使用される周囲のフィ
ールドに適合することができる。

【０００３】一方において、故障およびそれに関連する
セルの損失を手数料なしで負担せず、また、他方におい
て、明白なフローの制御を導入せずに、ライン、スイッ
チングユニット、マルチプレクサ等の所定の伝送装置を
最適に使用するために、通常トラフィックパラメータに
関する同意が使用者と行われる。そのような同意に応じ
ることができるように、セル流は、いわゆる“シェー
パ”を使用して送信側に適応されなければならない。
（ネットワークのアクセスにおける）受信側において、
必要であるならば、テストされ、清浄にされることがで
きなければならず、それにはいわゆる“ポリース”が使
用され、それはセルをマークし、あるいはそれらを取除
く。特にセルの拒絶を対応して必然的に測定するパラメ
ータモニタは、例えばそれが過負荷に対して伝送ユニッ
トを保護するのに必要であるならば、ネットワーク内の
所定の素子において有用もしくは必要である。

【０００４】パラメータを監視するために、監視される
パラメータが決定され、適切な手段が利用されなければ
ならず、それによって、それらが承諾されるかどうかを
定めることができる。ＡＴＭベースのシステムに対し
て、“一般的セル速度監視アルゴリズム”（ＧＣＲＡ）
は通常技術であり、“バーチュアルスケジュールアルゴ
リズム”（ＶＳＡ）および“連続状態漏洩バケットアル
ゴリズム”構成よりもよく知られている。それは、パラ
メータとして、セルの最大値の逆数“ピーク放射インタ
ーバル”Ｔと、セル遅延変動許容範囲γを使用する。そ
れは、一定の大きさのインターバルの測定に基づいてい
ないという欠点を有している。それはバーチュアルな無
限のメモリを有しており、それは、短期のピーク負荷が
バーチュアルメモリを満たすので、低負荷の位相が介入
しない場合、かなり後に再び生じる高負荷の期間中の過
負荷に関する決定は早すぎるということを意味してい
る。

【０００５】所定の期間を通じて、同意の“ピーク放射
インターバル”に対応するものよりも多くのセルが媒体
によって受取られることもある。それ故に、ＧＣＲＡに
従って動作する決定装置を、単に別の決定装置に加えて
テストすることは不可能である。ＡＴＭネットワークに
おけるセル流の制御に関連した別の決定機構の大要は、
E.P.Rathgeb による文献“Modeling and Performance C
omparison of Policing Mechanisms for ATM Networks
”（IEEE Journal on selected areas in communicati
ons, vol.9, no.3, April 1991, page 335 ff）に記載
されている。

【０００６】パラメータが承諾されるかどうかについて
決定する適切な手段は、セル流における大きさ特性、特
に、所定の個々の接続に属しているセルの速度を測定す
ることであり、大きさ特性とは、単位当り時間のセルの
数と、それから得られる平均値等の大きさと、それらの
変動とを意味している。その後、セル流における新たに
到着するセルが、対応する個々の接続に関して同意に対
応するかどうかについての決定は、測定された値に基づ
いて行われるが、セル流、特に、６００Ｍビット／秒以
上の広帯域の伝送における個々の測定は、比較的困難で
ある。この主題に関する出版物において、過剰なコスト
もしくは不十分なフレキシビリティのために最良のもの
でも真の測定を行えないことが示されている。

【０００７】

【発明が解決しようとする課題】固定長のデータパケッ
トのスループット速度が高速度であるデジタル伝送シス
テムにおいてそれぞれの接続に関してパケット流の大き
さ特性を測定することを可能にする課題があり、それは
異なる個々の接続に関係している。

【０００８】

【課題を解決するための手段】この課題は、本発明の方
法および装置によって達成される。本発明の方法は、最
後に到着した固定数ｎ個のセルから、セルが割当てられ
る個々の接続ｉの各識別データａ_iが連続的に記憶さ
れ、次のセルの到着の前に、メモリ中のスペースの特定
化されたもしくは特定化可能な関数として識別データａ
_jを含んでいるｎ個のメモリのエントリーの選択可能な
数ｋから少なくとも１つの個々の接続ｊに対して結果ｍ
（ａ_j）が１つ以上決定され、そこにおいて、識別デー
タａ_jが空のセルである場合、結果ｍ（ａ_j）の決定は
省略できることを特徴とする。

【０００９】また、本発明の装置は、到着するセルのク
ロック速度で識別データａ_iを記憶するシフトレジスタ
と、識別された個々の接続ｊに対して処理されるメモリ
のエントリーを決定する制御回路と、装置に接続され、
それぞれの識別データａ_jと一致させるために処理され
るメモリのエントリーを試験し、それらが一致した場合
に信号ワードを設定するセレクタと、その入力がセレク
タの信号ワード出力に接続されており、結果ｍ（ａ_j）
を計算する機能ブロックとを具備していることを特徴と
する。

【００１０】本発明による方法は、個々の接続に割当て
られた到着した各セル中の識別データをセル流における
その関連した位置を含めて記憶することに基づいてい
る。メモリは、セルサイクル時間の期間中に質問され
る。定められた地域におけるどのメモリスペースが、個
々の接続に属した予め定められた識別データによって占
められているかに関して選択がなされる。その結果は、
選択されたメモリスペースの関数として、質問された地
域の大きさおよび位置と共に、測定値に決定的なステー
トメントを与える。調査は、最後に到着するセルの識別
データの所定の数と、最後に到着したセルに関係した個
々の接続について行われるのが好ましい。しかしなが
ら、それに限定されることはない。特に、幾つかの調査
が同じセルサイクル時間内に行われることができ、従っ
て、幾つかの測定結果を得ることができる。一般的に、
セル流は常に空のセルを含み、それはいずれの個々の接
続にも割当てられない。これらは識別データと共に記憶
されている。空のセルに関して重要性がない場合、識別
データの置換のために行うメモリの評価は省略されるこ
とができる。

【００１１】この方法の最も簡単な構成は、選択された
メモリスペースの数を決定するものであり、それは、そ
の発生源に関係なく、選択されたメモリスペースの関数
が２進値を簡単に付加したものであることを意味してい
る。これに関連して拡張された構成によって、所定の方
法、例えば、指数的にエントリーの順番に従って、選択
されたメモリスペースに加重を与えることができ、それ
によって、結果は加重された合計である。

【００１２】本発明の方法を実行するための好ましい装
置は、シフトレジスタをメモリとして備え、それは到着
するセルのクロック速度で識別データを記憶する。ワー
ド長を減少するために、識別データは局所的なものであ
り、到着するセルの個々の接続を識別する識別トランス
レータを使用して既知の方法で生成されることができ
る。各セルサイクルにおいて、制御回路はどのメモリ地
域が何のデータについて質問されるべきかを決定し、そ
れは多重形式で行われることができる。それは、特定化
された識別データと適合するように全てのシフトレジス
タユニットの内容をテストし、それが適合する場合に信
号ビットを挿入するセレクタを制御する。加算器は、全
ての選択された信号ビットの合計を計算する。より一般
的な構成において、加算器はプログラム可能な機能ブロ
ックユニットで置換される。

【００１３】本発明の手段によって、セル流部分の個々
の特性をフレキシブルに迅速に測定することが可能にな
る。１セルサイクル時間内の多数回のメモリ調査のため
に幾つかのパラメータを測定することができる。測定イ
ンターバルの大きさはいつでも適合されることができ、
これによって、個々の異なる接続に対して、測定用の窓
の長さも異ならせて設定することができる。装置のカス
ケードおよび並列構成によって、フレキシビリティおよ
び／または速度を増加させることができる。

【００１４】セル速度を測定することによって、それら
を量的に利用することができ、それはイエス／ノーに関
する決定だけが行われるのではないということを意味す
る。例えば、測定によって、ネットワークの使用者は、
使用された出力の対応する計算を行うことができる。最
終的には、測定結果が使用される目的は決定されないま
まである。しかしながら、セル流を制御するために、適
切な方法でそれに影響を及ぼすことが最も重要である。
現在まで使用されてきた決定機構は、非常に少数の大き
さのおおよその評価に基づいており、既知のＧＣＲＡ
は、上述の欠点を有している。

【００１５】それ故に、別の課題は、同意との適合に関
してセル流を制御する今までの既知の手段を改善し、適
合しないセルをマークもしくは排除することである。

【００１６】大きさ特性の測定の結果は、いわゆる“シ
ェイピング”と呼ばれるセル流の適合もしくはいわゆる
“ポリーシング”と呼ばれる取決めのテストおよび実行
のいずれかによってセル流が同意と適合することを保証
する良好な決定ベースを提供し、それによって故障を防
ぐことができる。それ故に、課題は、本発明の特許請求
の範囲の請求項５の特徴を有する測定方法を使用する
か、もしくは請求項１１に従った本発明の装置の１つを
使用して達成される。測定装置に後続して、評価される
トラフィックパラメータの関数である少なくとも１つの
値に関して対応する測定値を評価する決定装置が配置さ
れるが、それは一時に複数の測定値を考慮することがで
きる。

【００１７】この方法は、有限長を有する測定用窓と共
に作用し、従って、先行する動作のメモリはない。それ
故に、異なる時間にセル流に接続された２つの測定装置
は、１つの窓の時間（セルサイクル時間の最大は、幾つ
のメモリスペースを使用できるかである）の後には既に
同期しており、両方が正確に動作する場合、それらは正
確に同じ結果を生成する。従って、第２の装置は、第１
の装置を試験するために使用され、一般的にはＧＣＲＡ
によって動作する決定装置でこれを達成することは不可
能である。

【００１８】別の利点を有する構成が対応する請求項に
記載されている。以下において、本発明は図面によって
詳細に説明される。

【００１９】

【発明の実施の形態】図１において、ヘッド部分におい
て異なるＶＰＩ／ＶＣＩを有する例えばＡＴＭセル等
の、異なる接続からのパケットで構成されている固定長
のデータパケット流の大きさ特性を測定する装置の回路
ブロック図が示されている。セル流11は、それに取付け
られている抽出器(EX.)12 を有しているものとして認識
され、それは、到着する各セルから個々の接続ｉについ
てのデータをコピーする。識別トランスレータ(ID.)13
は、このデータを識別データａ_iに変換する。その後、
一方では、これはシフトレジスタ(S.R.)15に進み、他方
では、制御回路(ST.)16 に進む。シフトレジスタ15は、
ｎ個の段（ｚ）を有している。各段の内容は読取り可能
であり、各段の出力は、セレクタ(SEL.)17に接続され、
それによって、ｎ個の出力のそれぞれの数が示される。
その側において、セレクタ17は、制御入力を通して制御
回路16によって影響を与えられる。セレクタ出力は、加
算器（ADD.）19に導かれ、その出力は、測定結果を伝送
する。

【００２０】本発明の方法は、装置の一例によって以下
に説明される。しかしながら、これだけが可能な形式で
はない。制御回路またはセレクタを対応するように適用
もしくはアドレスすることによって、シフトレジスタの
代りに異なる形式のメモリを使用することが考えられ
る。シフトレジスタの変化に対する基準は、方法を実行
するために制限されるべきではない。さらに、より複雑
であり、また、よりフレキシブルなタイプの構成におい
て、一般化された機能ブロックを簡単な加算器の代りに
使用することができる。

【００２１】識別データａ_iは、局所的な意味だけしか
有していないが、個々の接続データｉよりも少ないビッ
トしか必要とせず、後者の接続データｉは、例えばＡＴ
ＭセルのＶＰＩ／ＶＣＩの場合に、それが使用者インタ
ーフェイスであるかネットワークインターフェイスであ
るかに依存して２４もしくは３２ビットを有し、一方、
前者の識別データａ_iは、４０９６以上の接続がそれぞ
れ同時に扱われる必要がない（ＩＴＵ規則によるネット
ワークのアドレス能力）ために、１２ビットで十分であ
る。この減少の結果として、シフトレジスタの幅および
その結果処理されるビットの数ｗは、個々の段の出力に
おいて小さいままで維持されることができる。

【００２２】個々の接続ｉのデータは、到着する各セル
から抽出され、局部識別データａ_iに変換され、制御回
路16に入力され、シフトレジスタ15に読取られ、一方、
シフトレジスタ15の内容は、１つのステップによってさ
らに移動される。従って、シフトレジスタの図示されて
いないクロック時間は、セル流のセルサイクル時間に対
応する。

【００２３】測定結果の決定は、更新のすぐ後に開始す
ることができる。制御回路16は、識別データａ_jの結果
に関してどこで調査が行われるのかを決定し、その調査
は、通常、最後に到着したデータに関して行われ、どの
窓であるかが考慮される。従って、制御回路16は、メモ
リ区域の下部および上部境界と共に、識別データａ_jを
セレクタ17に供給し、それはその後、どのメモリスペー
スが識別データａ_jを含んでいるかを探し出すために調
べられる。ほとんどの場合において、下部境界は、最後
の更新されたメモリスペースを示している。下部および
上部境界は、一緒にｎ個のメモリ入力の選択可能な数ｋ
を形成する。各メモリスペース、従って、各シフトレジ
スタの段（ｚ）に対して、セレクタ17は、下部および上
部境界によって決定された窓内でその内容と識別データ
ａ_jとを比較する。一致していると、それはそれぞれの
メモリスペースに属したセレクタ出力に信号ビットを挿
入する。下流加算器19は、これらの信号ビット（ｆ）の
合計ｍ（ａ_j）を形成する。

【００２４】適切な回路設計によって、そのような決定
が非常に迅速に行われるので、幾つかの測定値ｍ
（ａ_j）は、別の窓であるかまたは別の個々の接続ｊで
あるかに関して同じセルサイクル時間内で決定されるこ
とができる。より複雑なタイプの構成において、メモリ
スペースに依存する信号ワードは、セレクタ出力におい
て個々の信号ビットの代りに読取られることができ、複
雑な動作は、例えば個々の信号ビットもしくは信号ワー
ドの指数的な加重等、簡単な加算を行うことができる。
要求される論理装置の障害（必要なスペース、パワー損
失等）および計算にかかる時間は、この原理の専門的な
解釈のフレームワークに依存している。

【００２５】特別なアプリケーションは別にして、空の
セルの特性はあまり重要ではなく、特に、ポリーシング
には決して重要ではない。測定された値ｍ（ａ_j）が個
々の接続に対して決定され、このセルが空である場合、
ｍ（ａ_j）の決定は、省略される。

【００２６】図１による装置が集積される場合、シフト
レジスタ15、セレクタ17、および加算器19がモジュール
60を形成すると好都合である。モジュール60は、以下の
入力および出力、すなわち、識別データａ_jをシフトレ
ジスタ15に入力するデータ入力61と、シフトレジスタ15
からのデータ出力62と、セレクタ17への制御入力63と、
加算器19からの出力64だけを含んでいる。その後、図６
に示されているようにより長い窓を得るようにカスケー
ドにすることが容易になる。例えばｑ個のモジュール60
(1) 乃至60(q) からのシフトレジスタ15は、互いの後方
に連続的に位置され、従って、長いシフトレジスタを形
成する。簡単なモジュール60のｑ倍の長さに関して配置
された特定の制限値を有する制御回路16は、全てのｑ個
のセレクタ17に並列に制御信号を供給する。加算器19の
ｑ個の出力は、付加的な加算器20に導かれ、それによっ
て部分的なｑ個の結果の合計から結果が形成される。

【００２７】処理速度の増加は、並列にすることによっ
て達成される。装置のより高価な部分、すなわち、シフ
トレジスタ15は、中心に簡単な構成を形成する。対照的
に、制御回路16、セレクタ17、および加算器19は、ｒ倍
存在する。シフトレジスタの段（ｚ）の出力は、ｒ個全
てのセレクタ17に接続されている。ｒ個のグループの全
てがそれぞれ制御回路16、セレクタ17、および加算器19
を具備し、独立して動作する。それぞれの制御回路は、
どの識別データａ_jおよびどの窓が処理されるのかを決
定する。この方法で、ｒ個の異なる数のｍ（ａ_j）は同
時に決定されることができる。シフトレジスタとセレク
タとの間の多数の接続のために、それを実現したものが
１つの集積回路として示されている。

【００２８】加算器がプログラム可能な機能ブロックに
よって置換されるさらに一般的な構成をそのように並列
にすることも可能である。図５において、そのような並
列にされた配置が模式的に示されている。セル流11にお
ける抽出器(EX.)12 、識別トランスレータ(ID.)13 、お
よびシフトレジスタ(S.R.)15は、図１に関して変更され
ない。シフトレジスタ出力は、ｒ個のセレクタ17に接続
され、それは順に機能ブロック5 に接続される。単一の
接続8 は、セレクタ17から機能ブロック5 へ信号ワード
Ｗ₁を導く。機能を行うブロックにおける動作は、予め
設けられるかもしくは特定化されている。制御回路16も
また、ｒ倍存在する。必要であるならば、プログラミン
グ接続9 を通してそれぞれの機能を設定することができ
る。

【００２９】図２において、セレクタからのｎ＝２^mで
ある信号ビットｆ₁乃至ｆ_nまでに対する加算器19の可
能な構成が示されている。ｎの実際的な大きさは、約４
０９６（ｍ＝１２）である。付加は、幾つかのステップ
において行われる。第１のステップにおいて、それぞれ
が（ｆ₁、ｆ₂、ｆ₃、ｆ₄、…ｆ_n-1、ｆ_n）である
２つの信号ビットは、ｎ／２個の１ビット加算器21によ
って加算される。１ビット加算器から出力されたそれぞ
れ２ビットよりなる中間結果による２ビットは、ｎ／４
が必要とされる２ビットの加算器22によって加算され
る。中間結果は３ビット幅である。このプロセスを続行
して、単一のｍビットの加算器23は、ｍ番目のステップ
において到達され、その結果はｍ＋１ビット幅である。
この組合わせ論理装置によって、²log ｎステップのス
ループット時間だけかけて直ちに結果が生成される。ｑ
回のカスケードに対して、ｑの結果の加算にはさらに前
述の加算器のタイプの²log ｑステップが必要となる。
より複雑な動作を実行することができる機能ブロック5
は、同じ階層原理に従って構成されることができる。

【００３０】図３において、セレクタ17もしくはその基
本的な素子の例が示されている。比較素子31は、多重化
比較器32およびマスキング段33を具備しており、それが
ｎ倍されている。ｌ番目の素子が図示されている。さら
に、駆動装置(TR.)34 と、メモリスペースの下限値(D.
U.)のためのデコーダ35と、上限値(D.O.)のためのデコ
ーダ36とがあり、それぞれの１つの入力が制御回路16に
接続され、ｎ個の各出力がｎ個の比較素子31に個々に接
続されている。。

【００３１】駆動装置34は、識別データａ_j、すなわ
ち、入力に位置し、制御回路によって特定化されるｗワ
イドワードを多重化し、それを各比較素子31、より正確
にはその多重化比較器32に等しく導く。ｗワイドワード
であるシフトレジスタ15の第１段の内容ｕ_lは、ｌ番目
の多重化比較器32の別の入力に接続される。多重化比較
器32の出力における信号は、２つのワードが一致した場
合には１であり、そうでない場合には０である。それは
マスキング段33への３つの入力の第１のものに導かれ、
それは簡単なＡＮＤゲートで構成されている。ｌ番目の
マスキング段33の第２の入力は、メモリスペースの下限
値デコーダ35のｌ番目の出力ｇ_lに接続され、マスキン
グ段33の第３の入力は、上限値デコーダ36のｌ番目の出
力ｈ_lに接続される。下限値ｇは、制御回路16によっ
て、下限値デコーダ35の入力においてｍワイドワードと
して位置され、それは０乃至ｎ−１の値を有している。
デコーダによって、ｇ出力ｇ₁乃至ｇ_gにおいて０が生
成され、ｎ−ｇ出力ｇ_g+1乃至ｇ_nにおいて１が生成さ
れる。可能性として最も起こり易い場合はｇ＝０であ
り、それ故に、効果的な下限なしに、全ての出力を１に
設定し、それによって、マスキングが下方から行われる
ことはなく、シフトレジスタは、最も新しいエントリー
によって質問される。原理的に、関係は上限値ｈ＋１に
対して同じであり、そこにおいて、ｈは０乃至ｎ−１の
値を有しているが、ｈ₁乃至ｈ_h+1のｈ＋１の出力は１
に設定され、残りのものは０に設定される。ｈ＝ｎ−１
の場合、全ての出力は１に設定され、それによって、マ
スキングは上方から行われず、調査はシフトレジスタの
完全な長さで行われ、それ故に、最も古いエントリーま
で行われる。マスキング段33への第２および第３の入力
における信号が１つであるときだけ、多重化比較器32の
出力信号はセレクタ出力に到達することができる。それ
故に、ステップｌが質問されたメモリスペースに位置さ
れるとき以外は、セレクタ出力の信号ビットｆ₁は常に
０であり、ａ_jとｕ_lとの間の比較は一致する。それ故
に、評価されたメモリのエントリーの数ｈ＋１−ｇ＝ｋ
は選択可能である。装置がより複雑に構成される場合、
マスキング段33は拡張され、信号ビットｆ₁の代りに信
号ワードｗ₁が出され、それは例えばメモリスペースの
位置および瞬間の長さｋに依存する。

【００３２】類似した方法でデコーダは加算器に作られ
ることができるが、逆にされたトリーを有している場
合、ｍビットワイドワードは、出力においてｍ＝²log
ｎステップを通してｌビット信号に分解される。

【００３３】本発明による方法は、セル流を制御するの
に特に適しており、それによって、通常接続入力におい
て、個々に承認されたトラフィックパラメータに従う。
フレキシブルな構成（窓の幅、適切な遅延、多重獲得に
よって、異なるパラメータを一致させ、監視することが
できる。１つ以上の測定された値は、所定のセルがマー
クされるか、あるいはセル流から取除かれるかに関する
決定を行うために特定されることができる。その後、決
定によって１つ以上の値ｚ_p（ａ_j）が検討される。こ
れらの値は、判定されるトラフィックパラメータに関連
して考察されなければならない。例えば、異なる長さの
窓で測定された数ｍ（ａ_j）に基づいてセル速度の中間
値が互いに関連していなければならない場合、値ｚ
_p（ａ_j）は、それぞれの窓の長さを考慮しなければな
らない。しかしながら、それはまた加重されることがで
きる。

【００３４】図４において、図１に示された上述の装置
を使用してセル流の制御を行う装置が示されている。測
定結果、すなわち、選択されたメモリスペースの数ｍ
（ａ_j）は決定装置(ENT.)41に供給され、それもまた、
値ｚ_p（ａ_j）を使用する。この基準値は、最も簡単な
場合の固定した大きさとして（図示されていない）シス
テムの残りの部分によって特定されるが、それはまた制
御回路16から派生することもできる。後者は、制御回路
16が１セルサイクル内の異なる境界条件で幾つかの測定
を処理する場合に上述の全てのことに当てはまり、そこ
において、それぞれはその後適切な標準の大きさに割当
てられる。セルの通過、マーキング、および拒絶等の決
定の結果は、ライン42を通してセル処理回路(HDL.)43に
伝送される。セル流11は、通例、最も長くて１周期時間
の期間中決定が到着するまでセルを使用できるように維
持する基本的にはバッファであるこの回路43を通過す
る。別の制御ライン44は、セル処理回路43からシフトレ
ジスタ15の第１の段（ｚ1 ）に導かれる。セルが拒絶さ
れてセル流の空のセルで置換された場合、この接続は、
セル流の実際の状態と一致してシフトレジスタ15にエン
トリーするように機能する。

【００３５】セル流における大きさ特性を測定する方法
を警備および成形等の別の作業に適用し、上述の装置も
しくはこの方法を実行するために同じ有用性を有してい
る装置を使用することは、本発明の知識を有している当
業者によって容易に認識されることができる。

【図面の簡単な説明】

【図１】測定装置の回路ブロック図。

【図２】加算器の構成の原理図。

【図３】セレクタの基本素子の回路ブロック図。

【図４】セル流を制御するために本発明の方法を使用す
る装置の回路ブロック図。

【図５】測定装置の並列化され一般化された配置の回路
ブロック図。

【図６】測定装置の直列化され一般化された配置の回路
ブロック図。

Claims

【特許請求の範囲】

【請求項１】セルと呼ぶ固定長の各データパケットが
セル流を構成し、セルが割当てられる個々の接続につい
ての情報を含んでいるデジタル伝送システムにおいて固
定長のデータパケット流の大きさ特性を測定する方法に
おいて、最後に到着した固定数ｎ個のセルから、セルが割当てら
れる個々の接続ｉの各識別データａ_iが連続的に記憶さ
れ、次のセルの到着の前に、メモリ中のスペースの特定
化されたもしくは特定化可能な関数として識別データａ
_jを含んでいるｎ個のメモリのエントリーの選択可能な
数ｋから少なくとも１つの個々の接続ｊに対して結果ｍ
（ａ_j）が１つ以上決定され、その決定において、識別
データａ_jが空のセルである場合、結果ｍ（ａ_j）の決
定は省略できることを特徴とする固定長のデータパケッ
ト流の大きさ特性測定方法。
【請求項２】メモリ中の各スペースは加重されて割当
てられ、加重された合計が結果ｍ（ａ_j）として決定さ
れる請求項１記載の方法。
【請求項３】選択されたメモリのエントリーの数は、
結果ｍ（ａ_j）として決定される請求項１記載の方法。
【請求項４】少なくとも１つの数ｍ（ａ_j）の決定
は、最後に到着したセルに属する識別データａ_jを含ん
でいるメモリエントリーに対して行われる請求項１記載
の方法。
【請求項５】決定のプロセスの結果に従った個々の接
続に対する同意を含んでいないセルのマーク、またはセ
ル流からの除去等の、個々に同意されたトラフィックパ
ラメータに従うようにセル流を制御するために適用さ
れ、決定のプロセスは、評価されるトラフィックパラメ
ータに依存して、少なくとも１つの測定結果ｍ（ａ_j）
に対して少なくとも１つの値ｚ_p（ａ_j）を与える請求
項４記載の方法。
【請求項６】除去されたセルへのメモリのエントリー
は、空のセルへのメモリのエントリーによって重ね書き
される請求項５記載の方法。
【請求項７】到着するセルから個々の接続ｉを識別
し、それを局部識別データａ_iに変換する識別トランス
レータを使用して請求項１に記載された方法を実行する
装置において、到着するセルのクロック速度で識別デー
タａ_iを記憶するシフトレジスタと、識別された個々の
接続ｊに対して処理されるメモリのエントリーを決定す
る制御回路と、装置に接続され、それぞれの識別データ
ａ_jと一致させるために処理されるメモリのエントリー
を試験し、それらが一致した場合に信号ワードを設定す
るセレクタと、その入力がセレクタの信号ワード出力に
接続されており、結果ｍ（ａ_j）を計算する機能ブロッ
クとを具備していることを特徴とする装置。
【請求項８】セレクタの信号ワードは単一の信号ビッ
ト（ｆ₁、ｆ₂、…ｆ_n）であり、機能ブロックは加算
器である請求項７記載の装置。
【請求項９】シフトレジスタ、セレクタおよび加算器
がｑ組存在し、そこにおいてｑ個のシフトレジスタは直
列にスイッチングされ、ｑ個の加算器は別の加算器で拡
張され、それによってｑ個の結果の合計が結果ｍ
（ａ_j）を形成し、ｑ個のセレクタの全てが制御回路に
接続されていることを特徴とするカスケード構成の請求
項８記載の装置。
【請求項１０】制御回路、セレクタ、および機能ブロ
ックがｒ組存在し、そこにおいてｒ個の制御回路のそれ
ぞれが、それぞれ識別された個々の接続ｊに対して処理
されるメモリのエントリーを決定し、それによって、ｒ
個の個々の結果ｍ（ａ_j）が生成されることを特徴とす
る並列構成の請求項７記載の装置。
【請求項１１】機能ブロックの後方に挿入され、決定
プロセスを行う決定装置を具備していることを特徴とす
る請求項５記載の方法を実行する請求項７記載の装置。
【請求項１２】制御回路は決定装置に接続され、それ
に少なくとも１つの値ｚ_p（ａ_j）を供給することを特
徴とする請求項１１記載の装置。