JPH08213611A - 半導体装置の製造方法及び半導体装置 - Google Patents
半導体装置の製造方法及び半導体装置Info
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- JPH08213611A JPH08213611A JP4247795A JP4247795A JPH08213611A JP H08213611 A JPH08213611 A JP H08213611A JP 4247795 A JP4247795 A JP 4247795A JP 4247795 A JP4247795 A JP 4247795A JP H08213611 A JPH08213611 A JP H08213611A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- Formation Of Insulating Films (AREA)
- Non-Volatile Memory (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【目的】 耐圧が高く、しかも下地層への影響の少ない
ＯＮＯ型絶縁膜の形成工程を備えた半導体装置の製造方
法及び耐圧の高いＯＮＯ型絶縁膜を備えた半導体装置を
提供する。 【構成】 ＯＮＯ型の３層構造の絶縁膜を有する半導体
装置を製造する際に、３層構造の絶縁膜を形成する工程
が、シリコン基板１０の熱酸化処理又は熱酸窒化処理の
いずれかを行うことにより第１層１６のＳｉＯ2 層又は
ＳｉＯＮ層を成膜する工程と、ＣＶＤ法により第２層の
ＳｉＮ層１８を第１層上に成膜する工程と、ＣＶＤ法に
より第３層のＳｉＯ2 層２０を第２層上に成膜する工程
と、８００°C から１１５０°C の範囲の温度条件下で
酸素雰囲気中に０．５分から５分の間維持して第３層に
熱酸化処理を施す工程又は熱酸窒化処理を施す工程とを
備えている。
ＯＮＯ型絶縁膜の形成工程を備えた半導体装置の製造方
法及び耐圧の高いＯＮＯ型絶縁膜を備えた半導体装置を
提供する。 【構成】 ＯＮＯ型の３層構造の絶縁膜を有する半導体
装置を製造する際に、３層構造の絶縁膜を形成する工程
が、シリコン基板１０の熱酸化処理又は熱酸窒化処理の
いずれかを行うことにより第１層１６のＳｉＯ2 層又は
ＳｉＯＮ層を成膜する工程と、ＣＶＤ法により第２層の
ＳｉＮ層１８を第１層上に成膜する工程と、ＣＶＤ法に
より第３層のＳｉＯ2 層２０を第２層上に成膜する工程
と、８００°C から１１５０°C の範囲の温度条件下で
酸素雰囲気中に０．５分から５分の間維持して第３層に
熱酸化処理を施す工程又は熱酸窒化処理を施す工程とを
備えている。
Description
【０００１】本発明は、半導体装置の製造方法に関し、
更に詳細には特性の優れたゲート絶縁膜又はゲート間絶
縁膜を備えた半導体装置の製造方法及び半導体装置に関
するものである。
更に詳細には特性の優れたゲート絶縁膜又はゲート間絶
縁膜を備えた半導体装置の製造方法及び半導体装置に関
するものである。
【０００２】
【従来の技術】近年、ＳｉＯ2 に比べて構造が緻密なＳ
ｉＮをゲート酸化膜に使用して、ゲート電極とソース／
ドレイン領域間の耐圧を向上させると共にＰ+ 電極から
のボロンの突き抜けを防止することにより、トランジス
タ特性の信頼性を向上させることが試みられている。一
方、ＳｉＮをゲート酸化膜として使用することは、Ｓｉ
とＳｉＯ2 との界面に比べてＳｉとＳｉＮとの界面に高
密度な界面準位が存在するために、トランジスタの基本
特性にとっては不利である。そこで、ＭＯＳＦＥＴのゲ
ート絶縁膜として、図４（ｃ）に示すように、下から順
に、第１層にＳｉＯ2 又はＳｉＯＮ層１６、第２層にＳ
ｉＮ層１８、第３層にＳｉＯ2 又はＳｉＯＮ層２０を形
成した３層構造のいわゆるＯＮＯ構造を採用することに
より、トランジスタの基本特性の向上と信頼性の向上の
双方を両立させることが検討されている。
ｉＮをゲート酸化膜に使用して、ゲート電極とソース／
ドレイン領域間の耐圧を向上させると共にＰ+ 電極から
のボロンの突き抜けを防止することにより、トランジス
タ特性の信頼性を向上させることが試みられている。一
方、ＳｉＮをゲート酸化膜として使用することは、Ｓｉ
とＳｉＯ2 との界面に比べてＳｉとＳｉＮとの界面に高
密度な界面準位が存在するために、トランジスタの基本
特性にとっては不利である。そこで、ＭＯＳＦＥＴのゲ
ート絶縁膜として、図４（ｃ）に示すように、下から順
に、第１層にＳｉＯ2 又はＳｉＯＮ層１６、第２層にＳ
ｉＮ層１８、第３層にＳｉＯ2 又はＳｉＯＮ層２０を形
成した３層構造のいわゆるＯＮＯ構造を採用することに
より、トランジスタの基本特性の向上と信頼性の向上の
双方を両立させることが検討されている。
【０００３】また、不揮発性メモリの種類には、図７
（ｊ）に示すフローティングゲート（Floating Gate)型
メモリがあって、フローティングゲート４６に電荷を蓄
積するようになっている。この種の不揮発性メモリにお
いても、フローティングゲート４６とコントロールゲー
ト５６との間に図８（ｃ）に示すようなＳｉＮ層５２の
上下両面をＳｉＯ2 層５０及び５４で挟んだＯＮＯ型の
３層構造のゲート間絶縁膜を備えて、ＳｉＯ2 よりも誘
電率の高いＳｉＮを用いて大きな静電容量を確保しつつ
コントロールゲート側に電荷が漏れるのを防止する試み
が行われている。
（ｊ）に示すフローティングゲート（Floating Gate)型
メモリがあって、フローティングゲート４６に電荷を蓄
積するようになっている。この種の不揮発性メモリにお
いても、フローティングゲート４６とコントロールゲー
ト５６との間に図８（ｃ）に示すようなＳｉＮ層５２の
上下両面をＳｉＯ2 層５０及び５４で挟んだＯＮＯ型の
３層構造のゲート間絶縁膜を備えて、ＳｉＯ2 よりも誘
電率の高いＳｉＮを用いて大きな静電容量を確保しつつ
コントロールゲート側に電荷が漏れるのを防止する試み
が行われている。
【０００４】
【発明が解決しようとする課題】これらＯＮＯ型絶縁膜
における第３層のＳｉＯ2 は、従来、中間層のＳｉＮ層
を酸化することにより形成されているが、ＳｉＮは、そ
の酸化の速度がＳｉの２〜３％程度であるため、Ｓｉの
酸化条件より一層苛酷な酸化条件で酸化処理を施すこと
が必要である。例えば、基板を約９５０°C の温度で酸
素雰囲気中に１時間から２時間程度維持することが必要
である。このように高温の酸素雰囲気中に基板を長時間
露出しておくことが必要であるため、下地層への影響が
極めて大きく、トランジスタ特性の向上を妨げていた。
また、ＣＶＤ法により第３層のＳｉＯ2 を形成する方法
も提案されているが、ＣＶＤ法により形成したＳｉＯ2
層は、水素分子を層内に含有し、またＳｉＯ2結晶構造
中のＳｉとＯの比率が必ずしも１：２になっていないた
めに、ゲート絶縁膜としての耐圧特性が熱酸化膜に比べ
て劣っていると言う問題があった。
における第３層のＳｉＯ2 は、従来、中間層のＳｉＮ層
を酸化することにより形成されているが、ＳｉＮは、そ
の酸化の速度がＳｉの２〜３％程度であるため、Ｓｉの
酸化条件より一層苛酷な酸化条件で酸化処理を施すこと
が必要である。例えば、基板を約９５０°C の温度で酸
素雰囲気中に１時間から２時間程度維持することが必要
である。このように高温の酸素雰囲気中に基板を長時間
露出しておくことが必要であるため、下地層への影響が
極めて大きく、トランジスタ特性の向上を妨げていた。
また、ＣＶＤ法により第３層のＳｉＯ2 を形成する方法
も提案されているが、ＣＶＤ法により形成したＳｉＯ2
層は、水素分子を層内に含有し、またＳｉＯ2結晶構造
中のＳｉとＯの比率が必ずしも１：２になっていないた
めに、ゲート絶縁膜としての耐圧特性が熱酸化膜に比べ
て劣っていると言う問題があった。
【０００５】そこで、本発明の目的は、耐圧が高く、し
かも下地層への影響の少ないＯＮＯ型絶縁膜の形成工程
を備えた半導体装置の製造方法及び耐圧の高いＯＮＯ型
絶縁膜を備えた半導体装置を提供することである。
かも下地層への影響の少ないＯＮＯ型絶縁膜の形成工程
を備えた半導体装置の製造方法及び耐圧の高いＯＮＯ型
絶縁膜を備えた半導体装置を提供することである。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に、本発明に係る半導体装置の製造方法は、順次、積層
して成膜された、ＳｉＯ2 膜又はＳｉＯＮ膜のいずれか
からなる第１層と、ＳｉＮ層からなる第２層と、及びＳ
ｉＯ2 膜又はＳｉＯＮ膜のいずれかからなる第３層とで
構成された３層構造の絶縁膜を半導体基板上にゲート絶
縁膜として形成する工程を有する半導体装置の製造方
法、又はフローティングゲート型不揮発性メモリのフロ
ーティングゲートとコントロールゲートとの間にゲート
間絶縁膜としてを前記３層構造の絶縁膜を形成する工程
を有する半導体装置の製造方法において、前記３層構造
の絶縁膜を形成する工程が、シリコン基板の熱酸化処理
又は熱酸窒化処理のいずれかを行うことにより第１層を
成膜する工程と、ＣＶＤ法により第２層を第１層上に成
膜する工程と、ＣＶＤ法により第３層を第２層上に成膜
する工程と、８００°C から１１５０°C の範囲の温度
条件下で酸素雰囲気中に０．５分から５分の間維持して
第３層に熱酸化処理を施す工程とを備えることを特徴と
している。
に、本発明に係る半導体装置の製造方法は、順次、積層
して成膜された、ＳｉＯ2 膜又はＳｉＯＮ膜のいずれか
からなる第１層と、ＳｉＮ層からなる第２層と、及びＳ
ｉＯ2 膜又はＳｉＯＮ膜のいずれかからなる第３層とで
構成された３層構造の絶縁膜を半導体基板上にゲート絶
縁膜として形成する工程を有する半導体装置の製造方
法、又はフローティングゲート型不揮発性メモリのフロ
ーティングゲートとコントロールゲートとの間にゲート
間絶縁膜としてを前記３層構造の絶縁膜を形成する工程
を有する半導体装置の製造方法において、前記３層構造
の絶縁膜を形成する工程が、シリコン基板の熱酸化処理
又は熱酸窒化処理のいずれかを行うことにより第１層を
成膜する工程と、ＣＶＤ法により第２層を第１層上に成
膜する工程と、ＣＶＤ法により第３層を第２層上に成膜
する工程と、８００°C から１１５０°C の範囲の温度
条件下で酸素雰囲気中に０．５分から５分の間維持して
第３層に熱酸化処理を施す工程とを備えることを特徴と
している。
【０００７】本発明方法において、シリコンを熱酸化又
は熱酸窒化することにより第１層を成膜する工程、ＣＶ
Ｄ法により第２層を第１層上に成膜する工程及びＣＶＤ
法により第３層を第２層上に成膜する工程は、従来と同
じ成膜条件で同じ装置を使用して実施される。
は熱酸窒化することにより第１層を成膜する工程、ＣＶ
Ｄ法により第２層を第１層上に成膜する工程及びＣＶＤ
法により第３層を第２層上に成膜する工程は、従来と同
じ成膜条件で同じ装置を使用して実施される。
【０００８】また、別法として、本発明に係る半導体装
置の製造方法は、上述の製造方法において、第３層を熱
酸化する工程に代えて、８００°C から１１５０°C の
範囲の温度条件下で窒素の酸化物ガス雰囲気中に０．５
分間から５分間維持して第３層を酸窒化する工程を備え
ことを特徴としている。ここで、窒素の酸化物ガスと
は、窒素の酸化化合物ガスを言い、例えばＮ2 Ｏ、ＮＯ
等のガスを言う。
置の製造方法は、上述の製造方法において、第３層を熱
酸化する工程に代えて、８００°C から１１５０°C の
範囲の温度条件下で窒素の酸化物ガス雰囲気中に０．５
分間から５分間維持して第３層を酸窒化する工程を備え
ことを特徴としている。ここで、窒素の酸化物ガスと
は、窒素の酸化化合物ガスを言い、例えばＮ2 Ｏ、ＮＯ
等のガスを言う。
【０００９】本発明に係る半導体装置の別の製造方法
は、順次、積層して成膜された、ＳｉＯ2 膜からなる第
１層と、ＳｉＮ層からなる第２層と、及びＳｉＯ2 膜か
らなる第３層とで構成された３層構造の絶縁膜を半導体
基板上にゲート絶縁膜として形成する工程を有する半導
体装置の製造方法、又はフローティングゲート型不揮発
性メモリのフローティングゲートとコントロールゲート
との間にゲート間絶縁膜としてを前記３層構造の絶縁膜
を形成する工程を有する半導体装置の製造方法におい
て、前記３層構造の絶縁膜を形成する工程が、シリコン
基板を熱酸化することにより第１層を成膜する工程と、
ＣＶＤ法により第２層を第１層上に成膜する工程と、Ｃ
ＶＤ法により第３層を第２層上に成膜する工程と、ハロ
ゲンガスを含有する不活性ガス中で第３層を熱処理する
工程とを備えることを特徴としている。
は、順次、積層して成膜された、ＳｉＯ2 膜からなる第
１層と、ＳｉＮ層からなる第２層と、及びＳｉＯ2 膜か
らなる第３層とで構成された３層構造の絶縁膜を半導体
基板上にゲート絶縁膜として形成する工程を有する半導
体装置の製造方法、又はフローティングゲート型不揮発
性メモリのフローティングゲートとコントロールゲート
との間にゲート間絶縁膜としてを前記３層構造の絶縁膜
を形成する工程を有する半導体装置の製造方法におい
て、前記３層構造の絶縁膜を形成する工程が、シリコン
基板を熱酸化することにより第１層を成膜する工程と、
ＣＶＤ法により第２層を第１層上に成膜する工程と、Ｃ
ＶＤ法により第３層を第２層上に成膜する工程と、ハロ
ゲンガスを含有する不活性ガス中で第３層を熱処理する
工程とを備えることを特徴としている。
【００１０】また、本発明に係るＭＯＳ型電界効果トラ
ンジスタは、ゲート絶縁膜が、請求項１から３のうちの
いずれか１項に記載の半導体装置の製造方法により形成
されていることを特徴としている。
ンジスタは、ゲート絶縁膜が、請求項１から３のうちの
いずれか１項に記載の半導体装置の製造方法により形成
されていることを特徴としている。
【００１１】本発明に係るフローティングゲート型不揮
発性メモリは、フローティングゲートとコントロールゲ
ートとの間に形成されたゲート間絶縁膜が、請求項１か
ら３のうちのいずれか１項に記載の半導体装置の製造方
法により形成されていることを特徴としている。
発性メモリは、フローティングゲートとコントロールゲ
ートとの間に形成されたゲート間絶縁膜が、請求項１か
ら３のうちのいずれか１項に記載の半導体装置の製造方
法により形成されていることを特徴としている。
【００１２】
【作用】本発明方法により製造された半導体装置のＯＮ
Ｏ型ゲート絶縁膜又はゲート間絶縁膜は、ＣＶＤ法によ
り形成された第３層のＳｉＯ2 膜が熱酸化又は熱窒化に
より改質されているので、第３層のＳｉＯ2 膜がＳｉＮ
膜の熱酸化により形成されたＯＮＯ型ゲート絶縁膜又は
ゲート間絶縁膜と同程度の耐圧特性を有する。
Ｏ型ゲート絶縁膜又はゲート間絶縁膜は、ＣＶＤ法によ
り形成された第３層のＳｉＯ2 膜が熱酸化又は熱窒化に
より改質されているので、第３層のＳｉＯ2 膜がＳｉＮ
膜の熱酸化により形成されたＯＮＯ型ゲート絶縁膜又は
ゲート間絶縁膜と同程度の耐圧特性を有する。
【００１３】
【実施例】以下、添付図面を参照し、実施例に基づいて
本発明をより詳細に説明する。実施例１ 実施例１は、ＭＯＳＦＥＴの製造に本発明方法を適用し
た例である。図１（ａ）から図３（ｈ）は、本発明方法
を実施する工程毎の基板の断面図を示す。従来の方法と
同様にして、図１（ａ）に示すようにＰ型半導体基板１
０上に素子分離のための分離膜（ＬＯＣＯＳ膜）１２を
形成した。次いで、素子分離された領域内に本発明方法
によるゲート絶縁膜１４を形成した（図１（ｂ）参
照）。
本発明をより詳細に説明する。実施例１ 実施例１は、ＭＯＳＦＥＴの製造に本発明方法を適用し
た例である。図１（ａ）から図３（ｈ）は、本発明方法
を実施する工程毎の基板の断面図を示す。従来の方法と
同様にして、図１（ａ）に示すようにＰ型半導体基板１
０上に素子分離のための分離膜（ＬＯＣＯＳ膜）１２を
形成した。次いで、素子分離された領域内に本発明方法
によるゲート絶縁膜１４を形成した（図１（ｂ）参
照）。
【００１４】ゲート絶縁膜１４を形成するに際しては、
先ず図４（ａ）に示すように、Ｏ2流量２SLM 及び温度
８００°C の酸化条件でＲＴＯ（Rapid Thermal Oxidat
ion)法により膜厚２ｎｍになるように基板１０上に第１
層のＳｉＯ2 層１６を成膜した。次いで、減圧ＣＶＤ装
置（ＬＰＣＶＤ装置（Thermal ＣＶＤ装置））により、
図４（ｂ）に示すように、圧力１０Ｐａ、温度７６０°
C 、ＳｉＨ2 Ｃｌ2 流量５sccm、ＮＨ4 流量２００sccm
の条件で第１層１６の上に第２層のＳｉＮ層１８を膜厚
４ｎｍになるように成膜した。更に、減圧ＣＶＤ装置に
より、図４（ｃ）に示すように、圧力１Ｐａ、温度８５
０°C 、ＳｉＨ4 流量５sccm、Ｏ2 流量１００sccmの条
件で第３層のＳｉＯ2層２０を膜厚２ｎｍになるように
第２層１８の上に成膜した。次に、Ｏ2 流量２SLM 及び
温度１１００°C の酸化条件でＲＴＯ（Rapid Thermal
Oxidation)法により第３層のＳｉＯ2 ＣＶＤ膜２０を約
１分間熱酸化した。
先ず図４（ａ）に示すように、Ｏ2流量２SLM 及び温度
８００°C の酸化条件でＲＴＯ（Rapid Thermal Oxidat
ion)法により膜厚２ｎｍになるように基板１０上に第１
層のＳｉＯ2 層１６を成膜した。次いで、減圧ＣＶＤ装
置（ＬＰＣＶＤ装置（Thermal ＣＶＤ装置））により、
図４（ｂ）に示すように、圧力１０Ｐａ、温度７６０°
C 、ＳｉＨ2 Ｃｌ2 流量５sccm、ＮＨ4 流量２００sccm
の条件で第１層１６の上に第２層のＳｉＮ層１８を膜厚
４ｎｍになるように成膜した。更に、減圧ＣＶＤ装置に
より、図４（ｃ）に示すように、圧力１Ｐａ、温度８５
０°C 、ＳｉＨ4 流量５sccm、Ｏ2 流量１００sccmの条
件で第３層のＳｉＯ2層２０を膜厚２ｎｍになるように
第２層１８の上に成膜した。次に、Ｏ2 流量２SLM 及び
温度１１００°C の酸化条件でＲＴＯ（Rapid Thermal
Oxidation)法により第３層のＳｉＯ2 ＣＶＤ膜２０を約
１分間熱酸化した。
【００１５】熱酸化による第３層のＳｉＯ2 層２０の改
質法に代わる別法として、Rapid Thermal Oxinitridati
on（ＲＴＯＮ）法により、Ｎ2 Ｏ流量２SLM 、温度１１
００°C の条件で第３層のＳｉＯ2 層２０を約１分間酸
窒化してＳｉＯＮ層を形成しても良い。尚、第１層１６
には、ＳｉＯ2 層に代えてシリコン基板の熱酸窒化によ
りＳｉＯＮ層を成膜しても良い。その成膜条件は、Ｎ2
Ｏ流量が２SLM 、温度が９００°C である。
質法に代わる別法として、Rapid Thermal Oxinitridati
on（ＲＴＯＮ）法により、Ｎ2 Ｏ流量２SLM 、温度１１
００°C の条件で第３層のＳｉＯ2 層２０を約１分間酸
窒化してＳｉＯＮ層を形成しても良い。尚、第１層１６
には、ＳｉＯ2 層に代えてシリコン基板の熱酸窒化によ
りＳｉＯＮ層を成膜しても良い。その成膜条件は、Ｎ2
Ｏ流量が２SLM 、温度が９００°C である。
【００１６】次いで、図１（ｃ）に示すように、ポリシ
リコン膜２２ａとＷＳｉX 膜２２ｂとからなるゲート電
極２２を形成し、次いで図２（ｄ）に示すようにゲート
電極２２をマスクにしてイオン注入を行いソース／ドレ
イン領域を形成した。次に、図２（ｅ）に示すように層
間絶縁膜２４を形成した後、図２（ｆ）に示すように層
間絶縁膜２４をドライエッチングしてゲート電極２２及
びソース／ドレイン領域上にコンタクトホール２６を形
成した。更に、Rapid Thermal Anealing（ＲＴＡ）にて
熱処理した後、図３（ｇ）に示すようにスパッタリング
によりアルミニウム配線層２８を形成し、続いてドライ
エッチングにより図３（ｈ）に示すように電極３０を形
成した。更に、通常の後続工程を経て、本発明に係るＭ
ＯＳ型電界効果トランジスタを得た。
リコン膜２２ａとＷＳｉX 膜２２ｂとからなるゲート電
極２２を形成し、次いで図２（ｄ）に示すようにゲート
電極２２をマスクにしてイオン注入を行いソース／ドレ
イン領域を形成した。次に、図２（ｅ）に示すように層
間絶縁膜２４を形成した後、図２（ｆ）に示すように層
間絶縁膜２４をドライエッチングしてゲート電極２２及
びソース／ドレイン領域上にコンタクトホール２６を形
成した。更に、Rapid Thermal Anealing（ＲＴＡ）にて
熱処理した後、図３（ｇ）に示すようにスパッタリング
によりアルミニウム配線層２８を形成し、続いてドライ
エッチングにより図３（ｈ）に示すように電極３０を形
成した。更に、通常の後続工程を経て、本発明に係るＭ
ＯＳ型電界効果トランジスタを得た。
【００１７】実施例２ 実施例２は、フローティングゲート型不揮発性メモリの
製造に本発明方法を適用した例である。図５（ａ）から
図７（ｊ）は、本発明方法を実施する工程毎の基板の断
面図を示す。従来の方法と同様にして、図５（ａ）に示
すようにＰ型半導体基板４０上に素子分離のための分離
膜（ＬＯＣＯＳ膜）４２を形成し、次いで素子分離され
た領域内に、図５（ｂ）に示すように、熱酸化によりト
ンネル酸化膜４４を形成した。更に、図５（ｃ）に示す
ように、ＣＶＤ法によりポリシリコン膜からなるフロー
ティングゲート４６を形成した。次いで、図６（ｄ）に
示すように、フローティングゲート４６上に本発明方法
によりインターポリシリコン絶縁膜４８を形成した。
製造に本発明方法を適用した例である。図５（ａ）から
図７（ｊ）は、本発明方法を実施する工程毎の基板の断
面図を示す。従来の方法と同様にして、図５（ａ）に示
すようにＰ型半導体基板４０上に素子分離のための分離
膜（ＬＯＣＯＳ膜）４２を形成し、次いで素子分離され
た領域内に、図５（ｂ）に示すように、熱酸化によりト
ンネル酸化膜４４を形成した。更に、図５（ｃ）に示す
ように、ＣＶＤ法によりポリシリコン膜からなるフロー
ティングゲート４６を形成した。次いで、図６（ｄ）に
示すように、フローティングゲート４６上に本発明方法
によりインターポリシリコン絶縁膜４８を形成した。
【００１８】インターポリシリコン絶縁膜４８を形成す
るに際しては、先ず、図８（ａ）に示すように、Ｏ2 流
量２SLM 及び温度９００°C の酸化条件でＲＴＯ（Rapi
d Thermal Oxidation)法により第１層のＳｉＯ2 層５０
を膜厚３ｎｍになるように基板４０上に成膜した。次い
で、減圧ＣＶＤ装置（ＬＰＣＶＤ装置（Thermal ＣＶＤ
装置））により、図８（ｂ）に示すように、圧力１０Ｐ
ａ、温度７６０°C 、ＳｉＨ2 Ｃｌ2 流量５sccm、ＮＨ
4 流量２００sccmの条件で第１層５０の上に第２層のＳ
ｉＮ層５２を膜厚７ｎｍになるように成膜した。更に、
減圧ＣＶＤ装置により、図８（ｃ）に示すように、圧力
１Ｐａ、温度８５０°C 、ＳｉＨ4 流量５sccm、Ｏ2 流
量１００sccmの条件で第３層のＳｉＯ2層５４を膜厚３
ｎｍになるように第２層５２の上に成膜した。次に、Ｏ
2 流量２SLM 及び温度１１００°C の酸化条件でＲＴＯ
（Rapid Thermal Oxidation)法により第３層ＣＶＤ膜の
ＳｉＯ2 層５４を約１分間熱酸化した。
るに際しては、先ず、図８（ａ）に示すように、Ｏ2 流
量２SLM 及び温度９００°C の酸化条件でＲＴＯ（Rapi
d Thermal Oxidation)法により第１層のＳｉＯ2 層５０
を膜厚３ｎｍになるように基板４０上に成膜した。次い
で、減圧ＣＶＤ装置（ＬＰＣＶＤ装置（Thermal ＣＶＤ
装置））により、図８（ｂ）に示すように、圧力１０Ｐ
ａ、温度７６０°C 、ＳｉＨ2 Ｃｌ2 流量５sccm、ＮＨ
4 流量２００sccmの条件で第１層５０の上に第２層のＳ
ｉＮ層５２を膜厚７ｎｍになるように成膜した。更に、
減圧ＣＶＤ装置により、図８（ｃ）に示すように、圧力
１Ｐａ、温度８５０°C 、ＳｉＨ4 流量５sccm、Ｏ2 流
量１００sccmの条件で第３層のＳｉＯ2層５４を膜厚３
ｎｍになるように第２層５２の上に成膜した。次に、Ｏ
2 流量２SLM 及び温度１１００°C の酸化条件でＲＴＯ
（Rapid Thermal Oxidation)法により第３層ＣＶＤ膜の
ＳｉＯ2 層５４を約１分間熱酸化した。
【００１９】熱酸化による第３層のＳｉＯ2 層２０の改
質法に代わる別法として、Rapid Thermal Oxinitridati
on（ＲＴＯＮ）により、Ｎ2 Ｏ流量２SLM 、温度１１０
０°C の条件で第３層５４を酸窒化しても良い。尚、第
１層５０には、ＳｉＯ2 層に代えてシリコン基板の熱酸
窒化によりＳｉＯＮ層を成膜しても良い。その成膜条件
は、Ｎ2 Ｏ流量が２SLM 、温度が９００°C である。
質法に代わる別法として、Rapid Thermal Oxinitridati
on（ＲＴＯＮ）により、Ｎ2 Ｏ流量２SLM 、温度１１０
０°C の条件で第３層５４を酸窒化しても良い。尚、第
１層５０には、ＳｉＯ2 層に代えてシリコン基板の熱酸
窒化によりＳｉＯＮ層を成膜しても良い。その成膜条件
は、Ｎ2 Ｏ流量が２SLM 、温度が９００°C である。
【００２０】次いで、図６（ｅ）に示すように、コント
ロールゲート５６を形成し、次いで図６（ｆ）に示すよ
うにコントロールゲート５６をマスクにしてイオン注入
を行い、ソース／ドレイン領域を形成した。次に、図７
（ｇ）に示すように、層間絶縁膜５８を形成した後、図
７（ｈ）に示すように、層間絶縁膜５８をドライエッチ
ングしてコントロールゲート５６及びソース／ドレイン
領域上にコンタクトホール６０を形成した。更に、Rapi
d Thermal Anealing（ＲＴＡ）にて熱処理後、図７
（ｉ）に示すようにスパッタリングによりアルミニウム
配線層６２を形成し、続いてドライエッチングにより図
７（ｊ）に示すように電極６４を形成した。更に、通常
の後続工程を経て、本発明に係るフローティングゲート
型不揮発性メモリを得た。
ロールゲート５６を形成し、次いで図６（ｆ）に示すよ
うにコントロールゲート５６をマスクにしてイオン注入
を行い、ソース／ドレイン領域を形成した。次に、図７
（ｇ）に示すように、層間絶縁膜５８を形成した後、図
７（ｈ）に示すように、層間絶縁膜５８をドライエッチ
ングしてコントロールゲート５６及びソース／ドレイン
領域上にコンタクトホール６０を形成した。更に、Rapi
d Thermal Anealing（ＲＴＡ）にて熱処理後、図７
（ｉ）に示すようにスパッタリングによりアルミニウム
配線層６２を形成し、続いてドライエッチングにより図
７（ｊ）に示すように電極６４を形成した。更に、通常
の後続工程を経て、本発明に係るフローティングゲート
型不揮発性メモリを得た。
【００２１】実施例３ 実施例３は、ＭＯＳＦＥＴの製造に本発明に係る別の方
法を適用した例である。実施例３では、実施例１で示し
た図４（ｃ）において、第３層のＳｉＯ2 層２０を熱酸
化又は酸窒化する代わりに、常圧、温度８５０°C 、Ｈ
ＣＬの流量１０sccm、Ｎ2 の流量１０slm の条件でアニ
ール処理を施した。尚、本実施例では、第１層１６はＳ
ｉＯ2 膜であって、ＳｉＯＮ膜は好ましくない。
法を適用した例である。実施例３では、実施例１で示し
た図４（ｃ）において、第３層のＳｉＯ2 層２０を熱酸
化又は酸窒化する代わりに、常圧、温度８５０°C 、Ｈ
ＣＬの流量１０sccm、Ｎ2 の流量１０slm の条件でアニ
ール処理を施した。尚、本実施例では、第１層１６はＳ
ｉＯ2 膜であって、ＳｉＯＮ膜は好ましくない。
【００２２】実施例４ 実施例４は、フローティングゲート型不揮発性メモリの
製造に本発明に係る別の方法を適用した例である。実施
例４では、実施例２で示した図８（ｃ）において、第３
層のＳｉＯ2 層２０を熱酸化又は酸窒化する代わりに、
常圧、温度８５０°C 、ＨＣＬの流量１０sccm、Ｎ2 の
流量１０slm の条件でアニール処理を施した。尚、本実
施例では、第１層５０はＳｉＯ2 膜であって、ＳｉＯＮ
膜は好ましくない。
製造に本発明に係る別の方法を適用した例である。実施
例４では、実施例２で示した図８（ｃ）において、第３
層のＳｉＯ2 層２０を熱酸化又は酸窒化する代わりに、
常圧、温度８５０°C 、ＨＣＬの流量１０sccm、Ｎ2 の
流量１０slm の条件でアニール処理を施した。尚、本実
施例では、第１層５０はＳｉＯ2 膜であって、ＳｉＯＮ
膜は好ましくない。
【００２３】実施例１から４で得た半導体装置の耐圧
は、従来の製造方法により、第３層のＳｉＯ2 膜をＳｉ
Ｎ膜の熱酸化により形成したＯＮＯ型ゲート絶縁膜又は
ゲート間絶縁膜と同程度の耐圧特性、即ち１４ MＶ／cm
を有する。しかも、下地層に悪い影響を与えないように
して第３層の形成及び改質が施されているので、実施例
品の半導体装置の基本特性は良好であった。
は、従来の製造方法により、第３層のＳｉＯ2 膜をＳｉ
Ｎ膜の熱酸化により形成したＯＮＯ型ゲート絶縁膜又は
ゲート間絶縁膜と同程度の耐圧特性、即ち１４ MＶ／cm
を有する。しかも、下地層に悪い影響を与えないように
して第３層の形成及び改質が施されているので、実施例
品の半導体装置の基本特性は良好であった。
【００２４】
【発明の効果】本発明の構成によれば、ＣＶＤ法により
成膜したＳｉＯ2 膜からなる第３層を熱酸化処理、熱酸
窒化処理及びＨＣＬアリール処理のいずれかを施すこと
により、第２層のＳｉＮ膜を酸化して形成した第３層Ｓ
ｉＯ2 膜と殆ど同じ性質を備えた第３層ＳｉＯ2 膜を形
成することができる。本発明による熱酸化工程及び熱酸
窒化工程は、従来の熱酸化工程及び熱酸窒化工程に比べ
て極めて短時間で処理されるので、下地層に対する影響
が極めて小さい。よって、本発明方法によるＯＮＯ構造
の絶縁膜は、耐圧特性に優れており、しかも下地層に悪
い影響を与えないようにして第３層の形成及び改質が施
されているので、本発明方法は、耐圧特性とトランジス
タ基本特性との双方に優れた半導体装置、例えばＭＯＳ
ＦＥＴ及びフローティングゲート型不揮発性メモリを提
供することができる。
成膜したＳｉＯ2 膜からなる第３層を熱酸化処理、熱酸
窒化処理及びＨＣＬアリール処理のいずれかを施すこと
により、第２層のＳｉＮ膜を酸化して形成した第３層Ｓ
ｉＯ2 膜と殆ど同じ性質を備えた第３層ＳｉＯ2 膜を形
成することができる。本発明による熱酸化工程及び熱酸
窒化工程は、従来の熱酸化工程及び熱酸窒化工程に比べ
て極めて短時間で処理されるので、下地層に対する影響
が極めて小さい。よって、本発明方法によるＯＮＯ構造
の絶縁膜は、耐圧特性に優れており、しかも下地層に悪
い影響を与えないようにして第３層の形成及び改質が施
されているので、本発明方法は、耐圧特性とトランジス
タ基本特性との双方に優れた半導体装置、例えばＭＯＳ
ＦＥＴ及びフローティングゲート型不揮発性メモリを提
供することができる。
【図１】図１（ａ）、（ｂ）及び（ｃ）は、実施例１及
び３の工程毎の基板の断面図を示す。
び３の工程毎の基板の断面図を示す。
【図２】図２（ｄ）、（ｅ）及び（ｆ）は、図１に続く
実施例１及び３の工程毎の基板の断面図を示す。
実施例１及び３の工程毎の基板の断面図を示す。
【図３】図３（ｇ）及び（ｈ）は、図２に続く実施例１
及び３の工程毎の基板の断面図を示す。
及び３の工程毎の基板の断面図を示す。
【図４】図４（ａ）、（ｂ）及び（ｃ）は、実施例１及
び３のゲート絶縁膜形成工程毎の基板の断面図を示す。
び３のゲート絶縁膜形成工程毎の基板の断面図を示す。
【図５】図５（ａ）、（ｂ）及び（ｃ）は、実施例２及
び４の工程毎の基板の断面図を示す。
び４の工程毎の基板の断面図を示す。
【図６】図６（ｄ）、（ｅ）及び（ｆ）は、図５に続く
実施例２及び４の工程毎の基板の断面図を示す。
実施例２及び４の工程毎の基板の断面図を示す。
【図７】図７（ｇ）から（ｊ）は、図６に続く実施例２
及び４の工程毎の基板の断面図を示す。
及び４の工程毎の基板の断面図を示す。
【図８】図８（ａ）、（ｂ）及び（ｃ）は、実施例２及
び４のインターポリシリコン絶縁膜形成工程毎の基板の
断面図を示す。
び４のインターポリシリコン絶縁膜形成工程毎の基板の
断面図を示す。
１０ Ｐ型半導体基板 １２ ＬＯＣＯＳ膜 １４ ゲート絶縁膜 １６ ＳｉＯ2 層（第１層） １８ ＳｉＮ層（第２層） ２０ ＳｉＯ2 層（第３層） ２２ ゲート電極 ２４ 層間絶縁膜 ２６ コンタクトホール ２８ アルミニウム配線層 ３０ 電極 ４０ Ｐ型半導体基板 ４２ ＬＯＣＯＳ膜 ４４ トンネル酸化膜 ４６ フローティングゲート ４８ インターポリシリコン絶縁膜 ５０ ＳｉＯ2 層（第１層） ５２ ＳｉＮ層（第２層） ５４ ＳｉＯ2 層（第３層） ５６ コントロールゲート ５８ 層間絶縁膜 ６０ コンタクトホール ６２ アルミニウム配線層 ６４ 電極
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/336 21/8247 29/788 29/792 Ｈ０１Ｌ 29/78 ３０１ Ｐ ３７１
Claims (5)
- 【請求項１】 順次、積層して成膜された、ＳｉＯ2 膜
又はＳｉＯＮ膜のいずれかからなる第１層と、ＳｉＮ層
からなる第２層と、及びＳｉＯ2 膜又はＳｉＯＮ膜のい
ずれかからなる第３層とで構成された３層構造の絶縁膜
を半導体基板上にゲート絶縁膜として形成する工程を有
する半導体装置の製造方法、又はフローティングゲート
型不揮発性メモリのフローティングゲートとコントロー
ルゲートとの間にゲート間絶縁膜としてを前記３層構造
の絶縁膜を形成する工程を有する半導体装置の製造方法
において、 前記３層構造の絶縁膜を形成する工程が、シリコン基板
の熱酸化処理又は熱酸窒化処理のいずれかを行うことに
より第１層を成膜する工程と、 ＣＶＤ法により第２層を第１層上に成膜する工程と、 ＣＶＤ法により第３層を第２層上に成膜する工程と、 ８００°C から１１５０°C の範囲の温度条件下で酸素
雰囲気中に０．５分から５分の間維持して第３層に熱酸
化処理を施す工程とを備えることを特徴とする半導体装
置の製造方法。 - 【請求項２】 請求項１に記載の半導体装置の製造方法
において、 第３層を熱酸化する工程に代えて、８００°C から１１
５０°C の範囲の温度条件下で窒素の酸化物ガス雰囲気
中に０．５分から５分の間維持して第３層を酸窒化する
工程を備えることを特徴とする半導体装置の製造方法。 - 【請求項３】 順次、積層して成膜された、ＳｉＯ2 膜
からなる第１層と、ＳｉＮ層からなる第２層と、及びＳ
ｉＯ2 膜からなる第３層とで構成された３層構造の絶縁
膜を半導体基板上にゲート絶縁膜として形成する工程を
有する半導体装置の製造方法、又はフローティングゲー
ト型不揮発性メモリのフローティングゲートとコントロ
ールゲートとの間にゲート間絶縁膜としてを前記３層構
造の絶縁膜を形成する工程を有する半導体装置の製造方
法において、 前記３層構造の絶縁膜を形成する工程が、シリコン基板
を熱酸化することにより第１層を成膜する工程と、 ＣＶＤ法により第２層を第１層上に成膜する工程と、 ＣＶＤ法により第３層を第２層上に成膜する工程と、 ハロゲンガスを含有する不活性ガス中で第３層を熱処理
する工程とを備えることを特徴とする半導体装置の製造
方法。 - 【請求項４】 ゲート絶縁膜が、請求項１から３のうち
のいずれか１項に記載の半導体装置の製造方法により形
成されていることを特徴とするＭＯＳ型電界効果トラン
ジスタ。 - 【請求項５】 フローティングゲートとコントロールゲ
ートとの間に形成されたゲート間絶縁膜が、請求項１か
ら３のうちのいずれか１項に記載の半導体装置の製造方
法により形成されていることを特徴とするフローティン
グゲート型不揮発性メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4247795A JPH08213611A (ja) | 1995-02-07 | 1995-02-07 | 半導体装置の製造方法及び半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4247795A JPH08213611A (ja) | 1995-02-07 | 1995-02-07 | 半導体装置の製造方法及び半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08213611A true JPH08213611A (ja) | 1996-08-20 |
Family
ID=12637152
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4247795A Pending JPH08213611A (ja) | 1995-02-07 | 1995-02-07 | 半導体装置の製造方法及び半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08213611A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004523134A (ja) * | 2000-09-19 | 2004-07-29 | マットソン テクノロジイ インコーポレイテッド | 誘電体膜の形成方法 |
| JP2005333112A (ja) * | 2004-04-21 | 2005-12-02 | Denso Corp | 半導体装置及びその製造方法 |
| JP2019040972A (ja) * | 2017-08-24 | 2019-03-14 | ウィンボンド エレクトロニクス コーポレーション | 不揮発性半導体記憶装置 |
| JP2019186349A (ja) * | 2018-04-09 | 2019-10-24 | ウィンボンド エレクトロニクス コーポレーション | フラッシュメモリおよびその製造方法 |
-
1995
- 1995-02-07 JP JP4247795A patent/JPH08213611A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004523134A (ja) * | 2000-09-19 | 2004-07-29 | マットソン テクノロジイ インコーポレイテッド | 誘電体膜の形成方法 |
| JP2005333112A (ja) * | 2004-04-21 | 2005-12-02 | Denso Corp | 半導体装置及びその製造方法 |
| JP2019040972A (ja) * | 2017-08-24 | 2019-03-14 | ウィンボンド エレクトロニクス コーポレーション | 不揮発性半導体記憶装置 |
| US11683935B2 (en) | 2017-08-24 | 2023-06-20 | Winbond Electronics Corp. | NOR flash memory |
| JP2019186349A (ja) * | 2018-04-09 | 2019-10-24 | ウィンボンド エレクトロニクス コーポレーション | フラッシュメモリおよびその製造方法 |
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