JPH0821004B2 - データ処理装置のデータ保護方式 - Google Patents

Description

【発明の詳細な説明】 〔概要〕 ページアドレス（ページング）方式を採用するデータ
処理装置のデータ保護方式に関し， データ異常を確実にチェックしてページ・アウトを正
しく行わせることを目的とし， 中央処理装置で処理するためのデータを記憶する主記
憶装置と該主記憶装置との間でページ単位でデータ転送
を行う外部記憶装置とを備えたデータ処理装置におい
て，ページ単位に，少なくとも変更ビットとサムチェッ
クバイトとをもつ記憶キーを用意し，該外部記憶装置か
ら該主記憶装置に転送されたデータの当該転送時の和
と，該主記憶装置から該外部記憶装置に転送された当該
データの当該転送時の和とを比較する手段を備え，上記
変更ビットの値と上記比較の結果とを調和させて当該デ
ータの異常をチェックするように構成する。

〔産業上の利用分野〕

本発明はデータ保護方式に関し，更に詳しくは，ペー
ジアドレス（ページング）方式の採用するデータ処理装
置のデータ保護方式に関する。

コンピュータシステムにおいては，仮想記憶を実現す
る手段として，ページング方式が広く採用されている。
ページング方式では，仮想空間上のデータ及びプログラ
ム（以下単にデータ）は，ページと呼ばれる固定語長ブ
ロックに分割されて，予め大容量のページファイルに置
かれる。そして，実行時に必要なデータがページ毎に主
記憶装置（実空間上）に転送される（ページイン）。処
理されたデータは必要に応じて主記憶装置からページフ
ァイルに転送される（ページアウト）。

このように，ページング方式は多くのデータ転送を伴
うので，データの破壊や不当読み出し等を防止するため
の記憶保護が必要となる。

〔従来の技術〕

第７図は従来技術の記憶キーとページング処理との関
係図であり，従来のページング方式における記憶保護の
方式を示す図である。

即ち，主記憶装置13と磁気ディスクのような大容量の
ページファイル（外部記憶装置）12との間で，データは
４キロバイトの語長のページ101乃至103毎にページイン
又はページアウトされる。このページインのとき、各ペ
ージ毎に対応する記憶キー11が設けられる。

記憶キー11は，アクセス制御ビットACC,取り出し防止
（読み出し保護）ビットF,参照ビットＲ及び変更ビット
Ｃで構成される。アクセス制御ビットACCは別に存在す
る保護キーと比較され，両者が一致した時に書き込みや
読み出しが許される。取り出し防止ビットＦは読み出し
の時の記憶保護の適用の有無を示す。参照ビットＲはそ
のページが主記憶装置13内でアクセス（参照）されたか
否かを示す。変更ビットＣは主記憶装置13内でそのペー
ジに書き込みがあったか否かを示す。書き込みがあった
場合，変更ビットＣはON（１）とされ，書き込みがなか
った場合,OFF（０）とされる。

ページフォルト等により主記憶装置13上に実ページの
確保が必要になった時，例えば最も遠い過去の時点でし
か使用されたことのないページが，主記憶装置13から追
い出される。この際，当該ページの変更ビットＣがONで
あれば，実記憶上のデータが仮想記憶上のそれと異なる
と見なして，主記憶装置13からページファイル12への書
き込み（ページアウト）が行われる。一方，変更ビット
が0FFであれば，実記憶上での変更が無かったとして，
ページアウトは省略される。

〔発明が解決しようとする問題点〕

上述の従来技術によると，ページアウト実行の要否の
判断は変更ビットＣという１ビットの記憶に基づいて行
われる。

しかし，そのページに書き込みが実際にあったにも拘
わらず，ハード故障や部品不良などによって変更ビット
ＣがONにならない場合が生じてしまうことが考えられ
る。この場合，実行されるべきページアウトが省略され
てしまうので，再度ページインされた時に先に主記憶装
置２から転送された時と異なるデータが転送される。即
ち，データの紛失（または破壊）が発生してしまう。

本発明は，データ異常を確実にチェックしてページア
ウトを正しく行わせることができるページング方式のデ
ータ処理装置のデータ保護方式を提供することを目的と
する。

〔問題点を解決するための手段〕

第１図は本発明の原理構成図である。

第１図において,1は中央処理装置（CPU）,2は主記憶
装置（MMU）,3はページングスーパバイザの如きページ
イン／ページアウト処理回路（PIOC）,4はページイン処
理回路（PIC）,5はサムチェック回路（SC）,6は変更ビ
ットチェック回路（CC）,7はページアウト処理回路（PO
C）,8は大容量の磁気ディスク等からなるページファイ
ル（外部記憶装置）である。また，記憶キー９は，各ペ
ージ10に対応させられ，アクセス制御ビットACC,取り出
し防止ビットF,参照ビットＲ及び変更ビットＣと共に，
サムチェックバイトSUMを備えるようにされる。

記憶キー９のサムチェックバイトSUMが，ページイン
処理時，ページイン処理回路４によって生成され，主記
憶装置２に記憶される。一方，ページアウト処理時，記
憶キー９の変更ビットＣ及びサムチェックバイトSUMが
各々変更ビットチェック回路６及びサムチェック回路５
においてチェックされ，この結果に基づいてページアウ
ト処理回路７が必要であればページアウトを行う。

なお，第１図において，中央処理装置１が主記憶装置
２を含むように図示してあるが，実際は，主記憶装置２
は中央処理装置１外に設けられてもよい。第１図は，ペ
ージファイル８内は仮想空間であるのに対し，中央処理
装置1,主記憶装置２及びページイン／ページアウト処理
回路３内は実空間であることを概念的に示すものであ
る。図示しないアドレス変換手段が，中央処理装置１と
ページファイル８との間に設けられる。

本発明によれば，ページイン処理は以下のようにされ
る。

即ち，ページイン／ページアウト処理回路３（ページ
イン処理回路４）は，中央処理装置１での処理のために
ページファイル８から主記憶装置２に転送されたデータ
に対応する記憶キー９にサムチェックバイトSUMを書き
込む（付加する）。

サムチェックバイトSUMは，ページイン処理回路４に
より，ページインした当該ページのデータを１バイトず
つ加算して得られる。加算によって生じるオーバーフロ
ー分は無視される。ページインの時，変更ビットＣはOF
Fとされる。

ページアウト処理は以下のようにされる。

即ち，変更ビットＣが変更ビットチェック回路６にお
いてチェックされる。変更ビットＣがONであれば，当該
ページに主記憶装置２内で書き込みがありかつこれが正
しく表示されていると見なしページアウトを実行する。
つまり，ページアウト処理回路７は，主記憶装置２内の
当該ページをページファイル８に書き込む。一方，変更
ビットＣがOFFであれば，ページアウト処理回路７は，
当該ページに書き込みがなかったか、又は，書き込みが
あったにも拘らず変更ビットＣが正しく表示されていな
いと見なし，サムチェック回路５のチェック結果を確認
する。サムチェック回路５は，ページアウトする当該ペ
ージのデータを１バイトずつ加算し，この加算結果と記
憶キー内のサムチェックバイトSUMとを比較する。この
加算においても，加算により生じるオーバーフロー分は
無視される。そして，サムチェック回路５は，この比較
結果をページアウト処理回路７に送出する。

サムチェック回路５での比較結果が一致している時，
当該ページ内のデータに書き込みされておらず，変更ビ
ットＣが正しかったと判断する。そして，ページアウト
処理回路７はページアウトを省略する。一方，比較結果
が不一致である時，当該ページ内のデータに書き込みが
あったにも拘わらず変更ビットＣが正しく表示されてい
なかったと判断する。そして，ページアウト処理回路７
は，実行中のジョブをアベンドさせるか，データの異常
が発生したことを知らせる。

従って，ページアウト実行の要否を確実に判断でき，
データ異常の発生を早期に知り，データの破壊等を防ぐ
ことができる。

〔実施例〕

（ａ） 一実施例の説明 第２図は本発明の一実施例における記憶キーとページ
ング処理との関係の概略を示す図である。

第２図において，第１図で示したものと同一のものは
同一の符号で示してある。各ページ104乃至106は4Kバイ
トからなり，各ページ毎にページファイル８から主記憶
装置２にページインされ，主記憶装置２からページファ
イル８にページアウトされる。ページインの際に記憶キ
ー９が当該ページと共に主記憶装置２上に書き込まれ，
ページアウトの際に記憶キー９が当該ページと共に読み
出されチェックされる。

第３図（Ａ）（Ｂ）は第１図及び第２図の構成におけ
るページイン／ページアウト処理フロー図である。この
フロー図はページフォルト状態が発生した場合，これを
解除して当該プログラムを再び実行可能とするために行
われるページング処理を示すものである。以下第３図
（Ａ）（Ｂ）にしたがう形で説明を続ける。

ページイン／ページアウト処理回路（ページングス
ーパバイザ）３は，ページフォルトにより当該プログラ
ムの実行に必要なページが実空間（主記憶装置２）上に
無いことを知り，主記憶装置２内の空きページを探す。

空きページが存在する場合，ページアウト処理を行
うことなく，ページイン／ページアウト処理回路３は，
仮想空間（ページファイル８）上に存在する必要なペー
ジをコピーして，主記憶装置２へ送出する。

一方，空きページが存在しない場合，ページイン／
ページアウト処理回路３は，主記憶装置２内のページア
ウトすべきページを選ぶ。例えば，最も遠い過去の時点
でしか使用されたことのないページが選ばれる。

当該選択されたページに対応する記憶キーがページ
イン／ページアウト処理回路３に読み出され、チェック
される。即ち，この記憶キーの変更ビットＣが変更ビッ
トチェック回路６においてチェックされる。

本発明の記憶キー読み出し命令は，第４図（Ａ）
（Ｂ）図示の如くにされる。即ち，オペレーションコー
ドはISKESとされる。また，第１オペランドr1は読み出
すべき記憶キー９であり，第４図（Ｂ）図示の如く２バ
イトとされ,1バイトのサムチェックバイトSUM部分と,1
バイトのアクセス制御ビットACCと取り出し防止ビット
Ｆと参照ビットＲと変更ビットＣの部分とから構成され
る。第２オペランドr2は当該選択されたページの主記憶
装置２上でのアドレスとされる。オペレーションコード
ISKESと第１オペランドとの間に，第１及び第２オペラ
ンド長が示される（図示していない）。読み出された記
憶キー９はページイン／ページアウト処理回路３内にお
いてレジスタ等の適当な手段（図示せず）に格納され
る。この記憶キーのうち変更ビットＣが変更ビットチェ
ック回路６に供給され，チェックされる。

変更ビットＣがONであれば，当該選択されたページ
に主記憶装置２内で書き込みがありかつこれが正しく表
示されていると見なしページアウトを実行する。つま
り，ページアウト処理回路７は，主記憶装置２内の当該
選択されたページをページファイル８に書き込む。

一方，変更ビットＣがOFFであれば，ページイン／
ページアウト処理回路３は，当該ページに書き込みがな
かったか，又は書き込みがあったにも拘らず変更ビット
Ｃが正しく表示されていないと見なし，一連の処理（
〜）を行う。即ち，ページイン／ページアウト処理回
路３はサムチェックバイトSUMの一致を確認する。

このために，ページイン／ページアウト処理回路３内
のサムチェック回路５は，ページアウトすべき当該選択
されたページのデータを１バイトずつ加算し，当該ペー
ジ対応のサムチェックバイトを生成する。

ページイン／ページアウト処理回路３は，他方で，
サムチェック回路５に，先に読み出した当該選択された
ページの記憶キー９のサムチェックバイトSUMを供給す
る。

サムチェック回路５は，において加算の結果得た
サムチェックバイトと，において供給された記憶キー
９内のサムチェックバイトSUMとを比較する。

この比較の結果,2つのサムチェックバイトが一致して
いる時，当該ページ内のデータに書き込みされておら
ず，変更ビットＣが正しかったと判断する。そして，ペ
ージアウト処理回路７はページアウトを省略する。

ページイン／ページアウト処理回路３（ページアウ
ト処理回路７）は，上述の比較結果が不一致である時，
当該選択されたページ内のデータに書き込みがあったに
も拘わらず変更ビットＣが正しく表示されていなかった
と判断する。そして，ページアウト処理回路７は，実行
中のジョブをアベンドさせるか，異常が発生したことを
知らせる。

ページアウト（）の終了，又はページアウトの省
略により，主記憶装置２上の空きページが割り当て可能
な実ページとして確保される。この主記憶装置２上の空
きページに，ページフォルト状態となったプログラムの
実行のために必要なページが，ページファイル８からコ
ピーされ，書き込まれる。

ページインしたページのデータを１バイトずつ加算
することによって，ページイン／ページアウト処理回路
３内のページイン処理回路４は，当該ページのサムチェ
ックバイトSUMを生成する。

生成されたサムチェックバイトSUMを記憶キー９に
書き込む。

本発明の記憶キー設定命令は，第５図（Ａ）（Ｂ）図
示の如くにされる。即ち，オペレーションコードはSSKE
Sとされる。また，第１オペランドr1は書き込むべき記
憶キー９であり，第５図（Ｂ）図示の如く２バイトとさ
れ,1バイトのサムチェックバイトSUM部分と,1バイトの
アクセス制御ビットACCと取り出し防止ビットＦと参照
ビットＲと変更ビットＣの部分とから構成される。第２
オペランドr2は当該書き込まれたページの主記憶装置２
上でのアドレスとされる。オペレーションコードISKES
と第１オペランドとの間に，第１及び第２オペランド長
が示される（図示していない）。

ページインした当該ページの記憶キー９の変更ビッ
トＣがOFFとされる。

サムチェックバイトSUM及び変更ビットＣが正しくセ
ットされた記憶キー９は，主記憶装置２に書き込まれ
る。

以上乃至の手順によって，ページフォルトの解消
のため必要なページが，仮想空間から実空間にページイ
ンされ，これに伴って必要となったページアウト処理が
行われる。これによって，ページフォルト状態は解消さ
れ，ページフォルトを生じたプログラムは待ち状態から
実行可能状態となる。

以上の実施例においては，サムチェックバイトSUMは,
1バイトの構成としたが,2又は４バイトのように任意の
長さに設定できる。サムチェックバイトSUMの語長が長
い程，データ保障度が高くなるが，記憶キー格納のため
の領域が増すことになる。また，サムチェックバイトSU
Mは，本実施例の如くにして１バイトの加算結果を得た
後さらに２（又は４）ビットずつでAND又はORの演算を
行い,4（又は２）ビットの語長のチェック用データとし
ても良い。なお，加算すべき各データについて先にAND
又はORの演算を行った後加算を行って，上述の如き複数
ビットのチェック用データを得てもよい。さらに，各デ
ータに対して１乃至複数ビットのパリティビットを付加
し，このパリティビットを加算することによって，サム
チェックバイトに相当するチェック用データを得てもよ
い。

（ｂ） 他の実施例の説明 上述の実施例は，ページアウト処理時の例であるが，
本発明はページイン処理時にも適用可能であり，また，
ページフォルト発生時以外でも適用可能である。

ページイン処理時に本発明を適用するため，第６図図
示の如きサムチェックバイト管理テーブルを設ける。こ
の管理テーブルはオペレーティングシステムとして用意
される。第６図図示の管理テーブル内のサムチェックバ
イトSUMは，当該サムチェックバイトSUMに対応するペー
ジが最後にページアウトした時のサムチェックバイトで
ある。このサムチェックバイトは，第６図図示の管理テ
ーブルに，当該ページが属する仮想空間の空間ID及び当
該空間におけるアドレス（仮想アドレス）と対応させら
れこれらと共に保持される。

必要ページがページファイル８（仮想空間）から主記
憶装置２（実空間）へページインされた場合，第３図
（Ｂ）図示の乃至の処理が行われる。これに加え
て，ページイン処理時にもサムチェックバイトの比較が
行われる。即ち，第３図（Ｂ）図示のの処理によって
生成されたサムチェックバイトは，当該ページインした
ページに対応する管理テーブル内のサムチェックバイト
SUMと比較される。

２つのサムチェックバイトが一致した時は，そのまま
ページイン処理が行われ，逆に不一致の時は，異常を通
知し，又はジョブをアベンドするようにする。この実施
例によれば，データ転送中に発生したデータ異常，又
は，ページアウトしてページファイル８内にデータが存
在した時のデータ異常を早期にチェックすることができ
る。

このように，第６図図示の管理テーブルをオペレーテ
ィングシステムとして設けたことにより，ページインし
たページの空間IDと仮想アドレスとに基づいて，該ペー
ジが最後にページアウトした時のサムチェックバイトを
知り，ページイン処理時にもデータチェックを行うこと
ができる。

なお，第６図図示の管理テーブルのサムチェックバイ
トは，対応するページがページアウトする毎に，更新す
る必要がある。

（ｃ） 更に他の実施例の説明 上述の実施例は，ページフォルト発生時，又はページ
イン処理あるいはページアウト処理時の例であったが，
本発明はこれに限定されるものではない。

即ち，中央処理装置１が空き状態（実行待ちのタスク
が無い状態）の時に，巡回的に実ページとこれに対応す
る仮想ページのサムチェックバイトの比較を行うことに
よって，早期にデータ異常が発見でき，その原因究明に
役立てることができる。なお，この際，第６図図示の如
き管理テーブルを備えることにより，仮想ページのサム
チェックバイトの生成をその都度行わずにすむので巡回
的なサムチェックバイトの比較を効率良く行うことがで
きる。

以上に述べたいずれの実施例においても、ページアウ
ト時の処理（第３図（Ａ）図示の乃至）及びページ
イン時の処理（第３図（Ｂ）図示の及び）は，プロ
グラムの一部変更つまりソフトウェア的な手段によって
実現することができるという利点がある。一方，ハード
ウェアは殆ど変更を要しない。即ち，加算や比較等の演
算処理は，ページファイル８を管理する入出力プロセッ
サ，ページングスーパバイザ又は中央処理装置内におい
て行うことができる。なお，パリティビットの加算によ
りデータ異常を知ろうとする場合は，パリティ生成のた
めページイン及びページアウトのタイミングを取る必要
があるので，ハードウェア構成が複雑になる。

〔発明の効果〕

以上説明したように，本発明によれば，ページンク方
式のオペレーティングシステム又はコンピュータシステ
ムにおいて，データ異常を確実に又は早期に発見でき，
システムの信頼性を向上させることができる。そして，
従来から存在する変更ビットによる調査と正しく調和さ
せることができる。

【図面の簡単な説明】

第１図は本発明の原理構成図， 第２図は本発明の記憶キーとページング処理との関係
図， 第３図（Ａ）（Ｂ）は本発明のページイン／ページアウ
ト処理フロー図， 第４図は本発明の記憶キー読み出し命令を示す図， 第５図は本発明の記憶キー設定命令を示す図， 第６図は本発明の他の実施例におけるサムチェックバイ
ト管理テーブルを示す図， 第７図は従来技術の記憶キーとページンク処理との関係
図である。 図中,1……中央処理装置， ２……主記憶装置， ３……ページイン／ページアウト処理回路， ４……ページイン処理回路， ５……サムチェック回路， ６……変更ビットチェック回路， ７……ページアウト処理回路， ８……ページファイル， ９……記憶キー， 10……ページ。

Claims (1)

【特許請求の範囲】
1. 【請求項１】データを処理するための中央処理装置
   （１）と， 該中央処理装置（１）で処理するためのデータを記憶す
   る主記憶装置（２）と， 該主記憶装置（２）との間でページ単位でデータ転送を
   行う外部記憶装置（８）とを備えたデータ処理装置にお
   いて， 上記ページ単位に対応して記憶キー（９）がもうけら
   れ， 当該記憶キー（９）は，少なくとも，当該ページ単位が
   上記主記憶装置（２）および／または外部記憶装置
   （８）上に保持されている間に記憶内容に変更を生じた
   か否かを指示する変更ビットと，上記外部記憶装置
   （８）と上記主記憶装置（２）との間で転送が行われた
   際における当該ページ単位のデータの和を示す第１のサ
   ムチェックバイトとをもつと共に， 上記変更ビットの値をチェックする変更ビットチェック
   回路（６）と，上記主記憶装置（２）および／または外
   部記憶装置（８）に保持される当該ページ単位のデータ
   の和を示す第２のサムチェックバイトの値を上記第１の
   サムチェックバイトの値と比較するサムチェック回路
   （５）とをそなえ， 上記当該ページ単位に対応する上記変更ビットを上記変
   更ビットチェック回路（６）によってチェックした結果
   で，当該ページ単位の内容に変更がある旨の指示があっ
   た場合には，上記サムチェック回路（５）のチェック結
   果を調べることなく，当該ページ単位の内容に変更があ
   ったものとみなし， かつ上記当該ページ単位に対応する上記変更ビットを上
   記変更ビットチェック回路（６）によってチェックした
   結果で，当該ページ単位の内容に変更がなかった旨の指
   示があった場合には，上記サムチェック回路（５）のチ
   ェック結果を調べて，当該サムチェック回路（５）のチ
   ェック結果にもとづいて当該ページ単位の内容に変更が
   あったか否かを決定する よう構成される ことを特徴とするデータ処理装置のデータ保護方式。