JPH08191242A - Semiconductor integrated circuit device - Google Patents
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】この発明は、例えばビデオＲＡＭ
等に適用される半導体集積回路装置に係わり、特に、同
一電源に接続され、互いに非同期で動作する複数の出力
回路を備えた半導体集積回路装置に関する。BACKGROUND OF THE INVENTION The present invention relates to a video RAM, for example.
The present invention relates to a semiconductor integrated circuit device applied to, for example, a semiconductor integrated circuit device provided with a plurality of output circuits which are connected to the same power source and operate asynchronously with each other.
【０００２】[0002]
【従来の技術】この種の半導体集積回路装置に設けられ
た複数の出力回路は、同一の電源に接続されているた
め、ある出力回路の動作によって発生したノイズが電源
配線を介して他の出力回路に影響を与える。特に、出力
回路の最終段のトランジスタは電流供給能力が大きいた
め、ノイズを発生させる。2. Description of the Related Art Since a plurality of output circuits provided in a semiconductor integrated circuit device of this kind are connected to the same power source, noise generated by the operation of a certain output circuit is output to another output circuit through a power source wiring. Affect the circuit. In particular, the transistor at the final stage of the output circuit has a large current supply capability, and thus causes noise.
【０００３】図４は、従来の半導体集積回路装置を示す
ものである。図４において、出力回路Ａ、Ｂは同一の電
源に接続され、互いに非同期で動作する。すなわち、電
源端子３００はそのインダクタＬ３を介して電源５００
に接続され、電源端子４００はそのインダクタＬ４を介
して前記電源５００に接続されるとともに接地されてい
る。電源端子３００は電源Ｖccを供給し、電源端子４０
０は電源Ｖssを供給する。FIG. 4 shows a conventional semiconductor integrated circuit device. In FIG. 4, the output circuits A and B are connected to the same power source and operate asynchronously with each other. That is, the power supply terminal 300 receives the power supply 500 through the inductor L3.
The power supply terminal 400 is connected to the power supply 500 via the inductor L4 and is also grounded. The power supply terminal 300 supplies the power supply Vcc, and the power supply terminal 40
0 supplies the power supply Vss.
【０００４】出力回路Ａは最終段ＮＭＯＳトランジスタ
１０１、１０２、出力端子１００、この出力端子１００
のインダクタＬ１及びキャパシタＣ１によって構成され
ている。前記トランジスタ１０１のソースは電源Ｖccに
接続され、トランジスタ１０２のソースは電源Ｖssに接
続されている。これらトランジスタ１０１、１０２の各
ドレインは出力端子１００に接続されている。The output circuit A includes final stage NMOS transistors 101 and 102, an output terminal 100, and this output terminal 100.
Of the inductor L1 and the capacitor C1. The source of the transistor 101 is connected to the power supply Vcc, and the source of the transistor 102 is connected to the power supply Vss. The drains of these transistors 101 and 102 are connected to the output terminal 100.
【０００５】出力回路Ｂは最終段ＮＭＯＳトランジスタ
２０１、２０２、出力端子２００、この出力端子２００
のインダクタＬ２及びキャパシタＣ２によって構成され
ている。前記トランジスタ２０１のソースは電源Ｖccに
接続され、トランジスタ２０２のソースは電源Ｖssに接
続されている。これらトランジスタ２０１、２０２の各
ドレインは出力端子２００に接続されている。抵抗Ｒ
１、Ｒ２は電源Ｖccに接続された配線３１０の抵抗であ
り、抵抗Ｒ４、Ｒ３は電源Ｖssに接続された配線４１０
の抵抗である。The output circuit B includes final stage NMOS transistors 201 and 202, an output terminal 200, and this output terminal 200.
Of the inductor L2 and the capacitor C2. The source of the transistor 201 is connected to the power supply Vcc, and the source of the transistor 202 is connected to the power supply Vss. The drains of the transistors 201 and 202 are connected to the output terminal 200. Resistance R
Reference numerals 1 and R2 are resistances of the wiring 310 connected to the power supply Vcc, and resistances R4 and R3 are wiring 410 connected to the power supply Vss.
Resistance.
【０００６】上記構成において、図５に示すように、例
えばトランジスタ２０２をオンとし、出力回路Ｂの出力
端子２００がローレベルであるとき、トランジスタ１０
１をオフとし、トランジスタ１０２をオンとして、出力
回路Ａの出力端子１００がハイレベルからローレベルに
切り換わると、出力回路ＡのキャパシタＣ１に蓄えられ
ていた電荷が放電される。このため、電源Ｖssにトラン
ジスタ１０２を介して電流が流れ、電源Ｖssに正のノイ
ズを発生する。このとき、トランジスタ２０２はオン状
態であるため、トランジスタ２０２を介して出力回路Ｂ
の出力端子２００にも正のノイズが発生する。In the above structure, as shown in FIG. 5, when the transistor 202 is turned on and the output terminal 200 of the output circuit B is at the low level, the transistor 10 is turned on.
When 1 is turned off and the transistor 102 is turned on and the output terminal 100 of the output circuit A is switched from the high level to the low level, the electric charge stored in the capacitor C1 of the output circuit A is discharged. Therefore, a current flows through the power supply Vss via the transistor 102, and positive noise is generated in the power supply Vss. At this time, the transistor 202 is on, so that the output circuit B is connected through the transistor 202.
Positive noise is also generated at the output terminal 200 of.
【０００７】また、出力回路Ｂの出力端子２００がハイ
レベルのとき、出力回路Ａの出力端子１００がローレベ
ルからハイレベルに切り換わった場合、出力回路Ｂの出
力端子２００に負のノイズが発生する。前記トランジス
タ１０１、１０２、２０１、２０２は、決められた時間
内に電流を出力するために必要な電流供給能力が設定さ
れており、出力電位を保持するためには能力が過多であ
る。このため、ノイズを伝達しやすい。そこで、各出力
回路の電源を分離することにより、一方の出力回路で発
生したノイズが、他方の出力回路に影響を与えないよう
にする構成が考えられている。Further, when the output terminal 200 of the output circuit B is at the high level and the output terminal 100 of the output circuit A is switched from the low level to the high level, negative noise is generated at the output terminal 200 of the output circuit B. To do. The transistors 101, 102, 201 and 202 are set to have a current supply capacity necessary to output a current within a predetermined time, and have an excessive capacity to hold an output potential. Therefore, noise is easily transmitted. Therefore, a configuration is considered in which the power source of each output circuit is separated so that noise generated in one output circuit does not affect the other output circuit.
【０００８】図６は、その一例を示すものであり、図４
と同一部分には同一符号を付す。すなわち、電源端子３
０１、３０２はそのインダクタＬ３ａ、Ｌ３ｂを介して
前記電源５００に接続される。電源端子３０１、３０２
はそれぞれ電源Ｖcca 、Ｖccb を配線３１１、３１２に
供給する。電源端子４０１、４０２はそのインダクタＬ
４ａ、Ｌ４ｂを介して電源５００に接続されるとともに
接地されている。電源端子４０１、４０２はそれぞれ電
源Ｖssa 、Ｖssb を配線４１１、４１２に供給する。FIG. 6 shows an example thereof, and FIG.
The same parts as those in FIG. That is, the power supply terminal 3
01 and 302 are connected to the power source 500 through the inductors L3a and L3b. Power terminals 301, 302
Supplies the power supplies Vcca and Vccb to the wirings 311 and 312, respectively. Power supply terminals 401 and 402 are inductors L
It is connected to the power source 500 via 4a and L4b and is also grounded. The power supply terminals 401 and 402 supply power supplies Vssa and Vssb to the wirings 411 and 412, respectively.
【０００９】出力回路Ａのトランジスタ１０１のソース
は前記電源Ｖcca に接続され、トランジスタ１０２のソ
ースは電源Ｖssa に接続されている。出力回路Ｂのトラ
ンジスタ２０１のソースは前記電源Ｖccb に接続され、
トランジスタ２０２のソースは電源Ｖssb に接続されて
いる。抵抗Ｒ１ａ、Ｒ１ｂはそれぞれ配線３１１、３１
２の抵抗であり、抵抗Ｒ２ａ、Ｒ２ｂはそれぞれ配線４
１１、４１２の抵抗である。The source of the transistor 101 of the output circuit A is connected to the power source Vcca, and the source of the transistor 102 is connected to the power source Vssa. The source of the transistor 201 of the output circuit B is connected to the power source Vccb,
The source of the transistor 202 is connected to the power supply Vssb. The resistors R1a and R1b are connected to the wirings 311 and 31 respectively.
And the resistors R2a and R2b are the wiring 4 respectively.
11 and 412 resistors.
【００１０】[0010]
【発明が解決しようとする課題】上記構成によれば、一
方の出力回路が動作した際に発生したノイズが、他方の
出力回路に影響を与えることがない。しかし、図６に示
すような構成とした場合、電源端子の数及び配線の数が
図４に示す回路に比べて２倍となるため、チップの面積
が増大する。例えば図４に示す回路のチップサイズが６
×１２ｍｍ2 であるとした場合、図６に示す回路の場
合、チップの両短辺に沿って５０μの幅で電源配線を２
本追加すると、チップサイズは６．２×１２ｍｍ2 とな
り、図４に示す回路に比べて約３％増加する。そこで、
図６に示す回路を図４と同様のチップサイズに収めよう
とした場合、各電源配線の幅を１／２とする必要があ
る。このように電源配線の幅を狭くした場合、配線の抵
抗が増加するため、データのアクセスタイムが大幅に遅
くなる。According to the above configuration, noise generated when one output circuit operates does not affect the other output circuit. However, in the case of the configuration shown in FIG. 6, the number of power supply terminals and the number of wirings are doubled as compared with the circuit shown in FIG. 4, so that the chip area increases. For example, the chip size of the circuit shown in FIG.
6 × 12 mm 2 , in the case of the circuit shown in FIG. 6, the power supply wiring has a width of 50 μ along both short sides of the chip.
With this addition, the chip size becomes 6.2 × 12 mm 2 , which is about 3% larger than that of the circuit shown in FIG. Therefore,
In order to fit the circuit shown in FIG. 6 into a chip size similar to that shown in FIG. 4, it is necessary to reduce the width of each power supply wiring to ½. When the width of the power supply wiring is narrowed in this way, the resistance of the wiring increases, so that the data access time is significantly delayed.
【００１１】この発明は、上記課題を解決するものであ
り、その目的とするところは、チップ面積を大幅に増大
することなく、同一電源に接続された複数の回路から発
生されるノイズの影響を防止することができ、しかも、
アクセス速度の低下を防止することが可能な半導体集積
回路装置を提供しようとするものである。The present invention is intended to solve the above problems, and an object of the present invention is to reduce the influence of noise generated from a plurality of circuits connected to the same power supply without significantly increasing the chip area. Can be prevented, and
An object of the present invention is to provide a semiconductor integrated circuit device capable of preventing a decrease in access speed.
【００１２】[0012]
【課題を解決するための手段】この発明の半導体集積回
路装置は、各最終段トランジスタが同一電源に接続さ
れ、各出力データに応じて前記最終段トランジスタから
信号を出力する第１、第２の出力回路と、前記第１の出
力回路に設けられ、前記第２の出力回路の出力データが
変化した場合、所定時間制御信号を生成して第１の出力
回路の最終段トランジスタのゲートに供給し、このトラ
ンジスタの電流供給能力を低下させる第１の出力制御回
路と、前記第２の出力回路に設けられ、前記第１の出力
回路の出力データが変化した場合、所定時間制御信号を
生成して第２の出力回路の最終段トランジスタのゲート
に供給し、このトランジスタの電流供給能力を低下させ
る第２の出力制御回路とを具備している。In a semiconductor integrated circuit device according to the present invention, each final stage transistor is connected to the same power supply, and a signal is output from the final stage transistor according to each output data. An output circuit is provided in the first output circuit, and when the output data of the second output circuit changes, a control signal is generated for a predetermined time and supplied to the gate of the final stage transistor of the first output circuit. , A first output control circuit that reduces the current supply capability of the transistor and the second output circuit, and generates a control signal for a predetermined time when the output data of the first output circuit changes. A second output control circuit that supplies the gate of the final stage transistor of the second output circuit to reduce the current supply capability of this transistor.
【００１３】また、この発明の半導体集積回路装置は、
第１、第２の電源の相互間に電流通路が直列接続された
同一導電型の第１、第２の最終段トランジスタを有し、
出力データに応じてこれら第１、第２の最終段トランジ
スタの接続点から信号を出力する第１の出力回路と、前
記第１、第２の電源の相互間に電流通路が直列接続され
た同一導電型の第３、第４の最終段トランジスタを有
し、出力データに応じてこれら第３、第４の最終段トラ
ンジスタの接続点から信号を出力する第２の出力回路
と、前記第１の出力回路に設けられ、前記第２の出力回
路の出力データが変化した場合、制御信号を所定時間生
成して第１、第２の最終段のトランジスタのゲートに供
給し、第１、第２の最終段のトランジスタの電流供給能
力を低下させる第１の出力制御回路と、前記第２の出力
回路に設けられ、前記第１の出力回路の出力データが変
化した場合、制御信号を所定時間生成して第３、第４の
最終段のトランジスタのゲートに供給し、第３、第４の
最終段のトランジスタの電流供給能力を低下させる第２
の出力制御回路とを具備している。The semiconductor integrated circuit device of the present invention is
A first and a second final stage transistor of the same conductivity type in which a current path is connected in series between the first and second power supplies,
A first output circuit that outputs a signal from a connection point of the first and second final stage transistors in accordance with output data and a current path connected in series between the first and second power supplies. A second output circuit having conductive type third and fourth final stage transistors and outputting a signal from a connection point of the third and fourth final stage transistors in accordance with output data; and the first output circuit. When the output data of the second output circuit provided in the output circuit changes, a control signal is generated for a predetermined time and supplied to the gates of the first and second final-stage transistors, and the first and second control signals are generated. A first output control circuit that reduces the current supply capability of the transistor in the final stage and the second output circuit are provided, and when the output data of the first output circuit changes, a control signal is generated for a predetermined time. The third and fourth final stage transistors Is supplied to the gate, the third, second to lower the current supply capability of the transistor of the fourth final stage
Output control circuit.
【００１４】[0014]
【作用】すなわち、この発明は、第１の出力回路に第１
の出力制御回路を設け、この第１の出力制御回路によっ
て第２の出力回路の出力データが変化した場合、所定時
間制御信号を生成し、この制御信号により、第１の出力
回路の最終段トランジスタの電流供給能力を低下させて
いる。また、第２の出力回路に第２の出力制御回路を設
け、この第２の出力制御回路によって第１の出力回路の
出力データが変化した場合、所定時間制御信号を生成
し、この制御信号により、第２の出力回路の最終段トラ
ンジスタの電流供給能力を低下させている。したがっ
て、一方の出力回路の動作によって発生したノイズによ
り、他方の出力回路が影響を受けることを防止できる。That is, the present invention provides the first output circuit with the first
Output control circuit is provided, and when the output data of the second output circuit is changed by the first output control circuit, a control signal is generated for a predetermined time, and by this control signal, the final-stage transistor of the first output circuit is generated. The current supply capacity of is reduced. Further, a second output control circuit is provided in the second output circuit, and when the output data of the first output circuit is changed by the second output control circuit, a control signal is generated for a predetermined time, and this control signal is used. , The current supply capability of the final stage transistor of the second output circuit is reduced. Therefore, it is possible to prevent the other output circuit from being affected by the noise generated by the operation of the one output circuit.
【００１５】また、第１、第２の電源に共通に接続され
た第１、第２の出力回路に上記第１、第２の出力制御回
路を設けることにより、一方出力回路の出力データがハ
イレベルからローレベル、又はローレベルからハイレベ
ルのいずれに変化した場合においても、他方の出力回路
に対する正のノイズ、又は負のノイズの影響を確実に防
止できる。Further, by providing the first and second output control circuits to the first and second output circuits which are commonly connected to the first and second power supplies, the output data of the one output circuit becomes high. Even when the level changes from the low level to the low level or from the high level to the high level, it is possible to reliably prevent the influence of the positive noise or the negative noise on the other output circuit.
【００１６】[0016]
【実施例】以下、この発明の実施例について図面を参照
して説明する。なお、図１において、図４と同一部分に
は同一符号を付す。図１において、電源端子３００と電
源端子４００の相互間には図示せぬ電源が接続される。
電源端子３００には配線３１０が接続され、電源端子４
００には配線４１０が接続されている。前記電源端子３
００は配線３１０に電源Ｖccを供給し、電源端子４００
は配線４１０に電源Ｖssを供給する。出力回路Ａにおい
て、出力端子１００は最終段トランジスタ１０１、１０
２のドレインに接続されている。前記トランジスタ１０
１のソースは配線３１０に接続され、前記トランジスタ
１０２のソースは配線４１０に接続されている。出力回
路Ｂにおいて、出力端子２００は最終段トランジスタ２
０１、２０２のドレインに接続されている。前記トラン
ジスタ２０１のソースは配線３１０に接続され、前記ト
ランジスタ２０２のソースは配線４１０に接続されてい
る。Embodiments of the present invention will be described below with reference to the drawings. In FIG. 1, the same parts as those in FIG. 4 are designated by the same reference numerals. In FIG. 1, a power supply (not shown) is connected between the power supply terminal 300 and the power supply terminal 400.
The wiring 310 is connected to the power supply terminal 300, and the power supply terminal 4
A wiring 410 is connected to 00. The power supply terminal 3
00 supplies power Vcc to the wiring 310, and power supply terminal 400
Supplies the power supply Vss to the wiring 410. In the output circuit A, the output terminal 100 is the final stage transistors 101, 10
2 connected to the drain. The transistor 10
The source of 1 is connected to the wiring 310, and the source of the transistor 102 is connected to the wiring 410. In the output circuit B, the output terminal 200 is the final stage transistor 2
It is connected to the drains of 01 and 202. The source of the transistor 201 is connected to the wiring 310, and the source of the transistor 202 is connected to the wiring 410.
【００１７】出力回路Ａのトランジスタ１０１、１０２
は出力制御回路１１０によって動作され、出力回路Ｂの
トランジスタ２０１、２０２は出力制御回路２１０によ
って動作される。前記出力制御回路１１０はインバータ
回路Ｉ１、ノア回路ＮＲ１、ＮＲ２、ＮＭＯＳトランジ
スタ１１１、１１２、パルス発生回路１２０によって構
成され、前記出力制御回路２１０はインバータ回路Ｉ
２、ノア回路ＮＲ３、ＮＲ４、ＮＭＯＳトランジスタ２
１１、２１２、パルス発生回路２２０によって構成され
ている。Transistors 101 and 102 of the output circuit A
Are operated by the output control circuit 110, and the transistors 201 and 202 of the output circuit B are operated by the output control circuit 210. The output control circuit 110 includes an inverter circuit I1, NOR circuits NR1 and NR2, NMOS transistors 111 and 112, and a pulse generation circuit 120. The output control circuit 210 includes an inverter circuit I.
2, NOR circuit NR3, NR4, NMOS transistor 2
11, 212 and the pulse generation circuit 220.
【００１８】前記出力制御回路１１０において、出力回
路ＡのデータＤＡ及び出力許可信号ＣＡは図示せぬ前段
の回路から供給される。前記データＤＡは前記ノア回路
ＮＲ２の一方入力端に供給されるとともに、インバータ
回路Ｉ１を介してノア回路ＮＲ１の一方入力端に供給さ
れる。前記出力許可信号ＣＡは前記ノア回路ＮＲ２の他
方入力端に供給されるとともに、ノア回路ＮＲ１の他方
入力端に供給される。ノア回路ＮＲ１の出力端は前記ト
ランジスタ１０１のゲートに接続され、ノア回路ＮＲ２
の出力端は前記トランジスタ１０２のゲートに接続され
る。前記パルス発生回路１２０には出力回路Ｂから出力
されるデータＤＢが供給されている。このパルス発生回
路１２０はデータＤＢがハイレベルからローレベル、又
はローレベルからハイレベルに変化すると、ハイレベル
の出力制御信号ＳＡを発生する。この出力制御信号ＳＡ
は前記トランジスタ１１１、１１２のゲートに供給され
る。このトランジスタ１１１の電流通路の一端は前記ト
ランジスタ１０１のゲートに接続され、他端はトランジ
スタ１１２の電流通路の一端に接続されるとともに、前
記配線４１０に接続されている。前記トランジスタ１１
２の電流通路の他端は前記トランジスタ１０２のゲート
に接続されている。In the output control circuit 110, the data DA of the output circuit A and the output permission signal CA are supplied from a circuit in the preceding stage (not shown). The data DA is supplied to one input end of the NOR circuit NR2 and also to one input end of the NOR circuit NR1 via the inverter circuit I1. The output permission signal CA is supplied to the other input terminal of the NOR circuit NR2 and the other input terminal of the NOR circuit NR1. The output terminal of the NOR circuit NR1 is connected to the gate of the transistor 101, and the NOR circuit NR2
Is connected to the gate of the transistor 102. The data DB output from the output circuit B is supplied to the pulse generation circuit 120. The pulse generation circuit 120 generates a high level output control signal SA when the data DB changes from high level to low level or from low level to high level. This output control signal SA
Is supplied to the gates of the transistors 111 and 112. One end of the current path of the transistor 111 is connected to the gate of the transistor 101, and the other end is connected to one end of the current path of the transistor 112 and the wiring 410. The transistor 11
The other end of the current path 2 is connected to the gate of the transistor 102.
【００１９】前記出力制御回路２１０において、出力回
路ＢのデータＤＢ及び出力許可信号ＣＢは図示せぬ前段
の回路から供給される。前記データＤＢは前記ノア回路
ＮＲ４の一方入力端に供給されるとともに、インバータ
回路Ｉ２を介してノア回路ＮＲ３の一方入力端に供給さ
れる。前記出力許可信号ＣＢは前記ノア回路ＮＲ３の他
方入力端に供給されるとともに、ノア回路ＮＲ４の他方
入力端に供給される。ノア回路ＮＲ３の出力端は前記ト
ランジスタ２０１のゲートに接続され、ノア回路ＮＲ４
の出力端は前記トランジスタ２０２のゲートに接続され
る。前記パルス発生回路２２０には前記出力回路Ａから
出力されるデータＤＡが供給されている。このパルス発
生回路２２０はデータＤＡがハイレベルからローレベ
ル、又はローレベルからハイレベルに変化すると、ハイ
レベルの出力制御信号ＳＢを発生する。この出力制御信
号ＳＢは前記トランジスタ２１１、２１２のゲートに供
給される。このトランジスタ２１１の電流通路の一端は
前記トランジスタ２０１のゲートに接続され、他端はト
ランジスタ２１２の電流通路の一端に接続されるととも
に、前記配線４１０に接続されている。前記トランジス
タ２１２の電流通路の他端は前記トランジスタ２０２の
ゲートに接続されている。In the output control circuit 210, the data DB of the output circuit B and the output permission signal CB are supplied from a circuit in the preceding stage (not shown). The data DB is supplied to one input end of the NOR circuit NR4 and also to one input end of the NOR circuit NR3 via the inverter circuit I2. The output permission signal CB is supplied to the other input terminal of the NOR circuit NR3 and the other input terminal of the NOR circuit NR4. The output terminal of the NOR circuit NR3 is connected to the gate of the transistor 201, and the NOR circuit NR4
Is connected to the gate of the transistor 202. The data DA output from the output circuit A is supplied to the pulse generation circuit 220. The pulse generation circuit 220 generates a high level output control signal SB when the data DA changes from high level to low level or from low level to high level. The output control signal SB is supplied to the gates of the transistors 211 and 212. One end of the current path of the transistor 211 is connected to the gate of the transistor 201, and the other end is connected to one end of the current path of the transistor 212 and the wiring 410. The other end of the current path of the transistor 212 is connected to the gate of the transistor 202.
【００２０】前記パルス発生回路１２０とパルス発生回
路２２０は入力されるデータと出力される信号が相違す
るのみで構成は同一であるため、パルス発生回路２２０
についてのみ説明する。Since the pulse generating circuit 120 and the pulse generating circuit 220 have the same configuration except that the input data and the output signal are different, the pulse generating circuit 220 is the same.
Will be described only.
【００２１】図２は、前記パルス発生回路２２０を示す
ものである。電源Ｖccと接地間にはＰＭＯＳトランジス
タＴ１、ＮＭＯＳトランジスタＴ２、Ｔ３の電流通路が
直列に接続されている。前記トランジスタＴ１のゲート
は接地され、トランジスタＴ２のゲートにはデータＤＡ
が供給されている。前記トランジスタＴ３のゲートには
インバータ回路Ｉ３、Ｉ４、Ｉ５を介してデータＤＡが
供給される。FIG. 2 shows the pulse generating circuit 220. The current paths of the PMOS transistor T1, NMOS transistors T2 and T3 are connected in series between the power source Vcc and the ground. The gate of the transistor T1 is grounded, and the gate of the transistor T2 has data DA.
Is supplied. Data DA is supplied to the gate of the transistor T3 via inverter circuits I3, I4, and I5.
【００２２】前記トランジスタＴ１とトランジスタＴ２
の接続ノードＮＢ２と接地間にはＮＭＯＳトランジスタ
Ｔ４、Ｔ５の電流通路が直列に接続されている。前記ト
ランジスタＴ４のゲートにはインバータ回路Ｉ６を介し
てデータＤＡが供給され、前記トランジスタＴ５のゲー
トにはインバータ回路Ｉ６、Ｉ７、Ｉ８、Ｉ９を介して
データＤＡが供給される。前記ノードＮＢ２にはインバ
ータ回路Ｉ１０の入力端が接続され、このインバータ回
路Ｉ１０の出力端から出力制御信号ＳＢが出力される。Transistor T1 and transistor T2
The current paths of the NMOS transistors T4 and T5 are connected in series between the connection node NB2 and the ground. The data DA is supplied to the gate of the transistor T4 via an inverter circuit I6, and the data DA is supplied to the gate of the transistor T5 via inverter circuits I6, I7, I8 and I9. The input terminal of the inverter circuit I10 is connected to the node NB2, and the output control signal SB is output from the output terminal of the inverter circuit I10.
【００２３】上記構成において、図３を参照して図１、
図２の動作について説明する。出力許可信号ＣＡは出力
回路ＡからデータＤＡを出力する場合、ハイレベルとな
っている。また、出力許可信号ＣＢは出力回路Ｂからデ
ータＤＢを出力する場合、ハイレベルとなっている。In the above structure, referring to FIG.
The operation of FIG. 2 will be described. The output permission signal CA is at a high level when the output circuit A outputs the data DA. The output permission signal CB is at high level when the output circuit B outputs the data DB.
【００２４】先ず、例えば出力回路Ｂの出力端子２００
がローレベルの場合、出力回路Ａの出力端子１００がハ
イレベルからローレベルに切り換わった場合について説
明する。出力回路ＡのデータＤＡがハイレベルからロー
レベルに切り換わると、パルス発生回路２２０のノード
ＮＢ１はローレベルとなり、トランジスタＴ２はオフな
る。このとき、トランジスタＴ３はインバータ回路Ｉ
３、Ｉ４、Ｉ５によってオン状態とされている。また、
インバータ回路Ｉ６の出力ノードＮＢ３はハイレベルと
なるため、トランジスタＴ４はオンとなり、トランジス
タＴ５はインバータ回路Ｉ７、Ｉ８、Ｉ９によってオフ
状態とされている。トランジスタＴ１は常時オン状態で
あり、ノードＮＢ２はハイレベルが出力されている。し
かし、トランジスタＴ４、Ｔ５はトランジスタＴ１の電
流駆動能力より大きく設定されている。したがって、ノ
ードＮＢ２はトランジスタＴ４、Ｔ５が同時にオンして
いる間ローレベルとなり、インバータ回路Ｉ１０の出力
端からはハイレベルの出力制御信号ＳＢが出力される。First, for example, the output terminal 200 of the output circuit B
In the case where is at the low level, the case where the output terminal 100 of the output circuit A is switched from the high level to the low level will be described. When the data DA of the output circuit A is switched from the high level to the low level, the node NB1 of the pulse generation circuit 220 becomes the low level and the transistor T2 is turned off. At this time, the transistor T3 is connected to the inverter circuit I.
It is turned on by 3, I4 and I5. Also,
Since the output node NB3 of the inverter circuit I6 becomes high level, the transistor T4 is turned on, and the transistor T5 is turned off by the inverter circuits I7, I8, I9. The transistor T1 is always on, and the node NB2 outputs a high level. However, the transistors T4 and T5 are set to be larger than the current driving capability of the transistor T1. Therefore, the node NB2 becomes low level while the transistors T4 and T5 are simultaneously turned on, and the high level output control signal SB is output from the output terminal of the inverter circuit I10.
【００２５】一方、インバータ回路Ｉ７、Ｉ８、Ｉ９に
設定された遅延時間が経過すると、インバータ回路Ｉ９
の出力ノードＮＢ６はローレベルとなり、トランジスタ
Ｔ５はオフ状態となる。このため、ノードＮＢ２はハイ
レベルとなり、インバータ回路Ｉ１０の出力端からはロ
ーレベルの出力制御信号ＳＢが出力される。On the other hand, when the delay times set in the inverter circuits I7, I8 and I9 elapse, the inverter circuit I9
Output node NB6 becomes low level, and the transistor T5 is turned off. Therefore, the node NB2 becomes high level, and the low-level output control signal SB is output from the output terminal of the inverter circuit I10.
【００２６】前記出力制御信号ＳＢがハイレベルとなる
と、図１に示す出力回路Ｂのトランジスタ２１１、２１
２がオンとなる。このため、トランジスタ２０１のゲー
ト（ＮＢ８）はローレベルとなり、トランジスタ２０２
のゲート（ＮＢ９）はハイレベルから所定のレベルに降
下させ、トランジスタ２０２の電流供給能力を低下させ
る。したがって、出力回路Ａの出力端子１００がハイレ
ベルからローレベルに切り換わり、電源Ｖssにノイズが
発生した場合においても、出力回路Ｂのトランジスタ２
０２は電流供給能力が低下しているため、このトランジ
スタ２０２により、出力端子２００に対するノイズの影
響を減少できる。出力回路Ｂの出力端子２００のレベル
は、トランジスタ２０２を所定レベルまで降下しても、
ＶＯＬ／ＶＯＨ（ＶＯＬ：スペックによって定められる
ローレベル出力電圧の保証基準、ＶＯＨ：スペックによ
って定められるハイレベル出力電圧の保証基準）を満た
すよう、トランジスタ２１２のサイズと出力制御信号Ｓ
Ｂのパルス幅によって降下レベルを設定する。When the output control signal SB becomes high level, the transistors 211 and 21 of the output circuit B shown in FIG.
2 turns on. Therefore, the gate (NB8) of the transistor 201 becomes low level and the transistor 202
Of the gate (NB9) of the transistor 202 is lowered from a high level to a predetermined level, and the current supply capability of the transistor 202 is reduced. Therefore, even when the output terminal 100 of the output circuit A is switched from the high level to the low level and noise is generated in the power supply Vss, the transistor 2 of the output circuit B is
Since 02 has a reduced current supply capability, the transistor 202 can reduce the influence of noise on the output terminal 200. Even if the level of the output terminal 200 of the output circuit B drops to a predetermined level in the transistor 202,
The size of the transistor 212 and the output control signal S are set so as to satisfy VOL / VOH (VOL: guarantee standard of low level output voltage defined by specifications, VOH: guarantee standard of high level output voltage defined by specifications).
The falling level is set by the pulse width of B.
【００２７】また、出力回路ＡのデータＤＡがローレベ
ルからハイレベルに切り換わる場合、パルス発生回路２
２０のトランジスタＴ２、Ｔ３は前記トランジスタＴ
４、Ｔ５と同様に動作する。このため、パルス発生回路
２２０はインバータ回路Ｉ３、Ｉ４、Ｉ５により設定さ
れた所定時間、ハイレベルの出力制御信号ＳＢを出力す
る。したがって、出力回路Ａにより電源Ｖccにノイズが
発生した場合においても、出力回路Ｂのトランジスタ２
０１は電流供給能力が低下しているため、このトランジ
スタ２０１により、出力端子２００に対するノイズの影
響を減少できる。出力回路Ｂの出力端子２００のレベル
は、トランジスタ２０１を所定レベルまで降下しても、
ＶＯＬ／ＶＯＨを満たすよう、トランジスタ２１１のサ
イズと出力制御信号ＳＢのパルス幅によって降下レベル
を設定する。Further, when the data DA of the output circuit A switches from low level to high level, the pulse generation circuit 2
20 transistors T2 and T3 are the above-mentioned transistors T
4 and T5 operate similarly. Therefore, the pulse generation circuit 220 outputs the high-level output control signal SB for the predetermined time set by the inverter circuits I3, I4, and I5. Therefore, even when noise is generated in the power supply Vcc by the output circuit A, the transistor 2 of the output circuit B is
Since 01 has a reduced current supply capability, the transistor 201 can reduce the influence of noise on the output terminal 200. Even if the level of the output terminal 200 of the output circuit B drops to a predetermined level in the transistor 201,
The drop level is set according to the size of the transistor 211 and the pulse width of the output control signal SB so as to satisfy VOL / VOH.
【００２８】上記実施例によれば、出力制御回路１１
０、２１０によって、一方の出力回路の出力端子が変化
する場合、他方の出力回路の出力トランジスタの電流駆
動能力を低下させている。したがって、同一の電源に接
続される両出力回路において、一方の出力回路から発生
したノイズによる他方の出力回路の影響を低減できる。According to the above embodiment, the output control circuit 11
When the output terminal of one output circuit changes due to 0 or 210, the current driving capability of the output transistor of the other output circuit is reduced. Therefore, in both output circuits connected to the same power source, it is possible to reduce the influence of noise generated from one output circuit on the other output circuit.
【００２９】また、出力制御回路１１０、２１０は、複
数の回路素子によって構成されているが、従来のよう
に、各出力回路に対応して複数の電源配線を設置する場
合に比べて、チップサイズの増大を防止できる。しか
も、電源配線の幅を狭める必要がないため、配線抵抗の
増加わ防止でき、アクセス速度の低下を抑制できる。Although the output control circuits 110 and 210 are composed of a plurality of circuit elements, the chip size is smaller than that in the conventional case where a plurality of power supply wirings are installed corresponding to each output circuit. Can be prevented from increasing. Moreover, since it is not necessary to narrow the width of the power supply wiring, it is possible to prevent an increase in wiring resistance and suppress a decrease in access speed.
【００３０】尚、図１は、２ビット分の出力回路を示し
ているが、この回路をビデオＲＡＭ等に適用する場合
は、同様の構成の出力回路を出力のビット数に応じて設
ければよい。その他、この発明の要旨を変えない範囲に
おいて、種々変形実施可能なことは勿論である。Although FIG. 1 shows an output circuit for 2 bits, when this circuit is applied to a video RAM or the like, if an output circuit of the same configuration is provided according to the number of output bits. Good. Of course, various modifications can be made without departing from the scope of the invention.
【００３１】[0031]
【発明の効果】以上、詳述したようにこの発明によれ
ば、チップ面積を大幅に増大することなく、同一電源に
接続された複数の回路から発生されるノイズの影響を防
止することができ、しかも、アクセス速度の低下を防止
することが可能な半導体集積回路装置を提供できる。As described above in detail, according to the present invention, the influence of noise generated from a plurality of circuits connected to the same power source can be prevented without significantly increasing the chip area. Moreover, it is possible to provide a semiconductor integrated circuit device capable of preventing a decrease in access speed.
【図１】この発明の一実施例を示す回路図。FIG. 1 is a circuit diagram showing one embodiment of the present invention.
【図２】図１の一部の構成を示す回路図。FIG. 2 is a circuit diagram showing a configuration of part of FIG.
【図３】図１、図２の動作を示す波形図。FIG. 3 is a waveform chart showing the operation of FIGS. 1 and 2.
【図４】従来の半導体集積回路装置の一例を示す回路
図。FIG. 4 is a circuit diagram showing an example of a conventional semiconductor integrated circuit device.
【図５】図４の動作を示す波形図。5 is a waveform diagram showing the operation of FIG.
【図６】従来の半導体集積回路装置の他の例を示す回路
図。FIG. 6 is a circuit diagram showing another example of a conventional semiconductor integrated circuit device.
Ａ、Ｂ…出力回路、１００、２００…出力端子、１０
１、１０２、２０１、２０２…最終段のトランジスタ、
１１０、２１０…出力制御回路、１２０、２２０…パル
ス発生回路、ＤＡ、ＤＢ…データ、ＣＡ、ＣＢ…出力許
可信号。A, B ... Output circuit, 100, 200 ... Output terminal, 10
1, 102, 201, 202 ... final stage transistors,
110, 210 ... Output control circuit, 120, 220 ... Pulse generation circuit, DA, DB ... Data, CA, CB ... Output permission signal.
Claims (5)
され、各出力データに応じて前記最終段トランジスタか
ら信号を出力する第１、第２の出力回路と、 前記第１の出力回路に設けられ、前記第２の出力回路の
出力データが変化した場合、所定時間制御信号を生成し
て第１の出力回路の最終段トランジスタのゲートに供給
し、このトランジスタの電流供給能力を低下させる第１
の出力制御回路と、 前記第２の出力回路に設けられ、前記第１の出力回路の
出力データが変化した場合、所定時間制御信号を生成し
て第２の出力回路の最終段トランジスタのゲートに供給
し、このトランジスタの電流供給能力を低下させる第２
の出力制御回路とを具備することを特徴とする半導体集
積回路装置。1. The first and second output circuits, in which each final-stage transistor is connected to the same power supply, and which outputs a signal from the final-stage transistor according to each output data, are provided in the first output circuit. When the output data of the second output circuit changes, a control signal is generated for a predetermined time and supplied to the gate of the final-stage transistor of the first output circuit to reduce the current supply capability of this transistor.
Of the output control circuit and the second output circuit, and when the output data of the first output circuit changes, a control signal is generated for a predetermined time and is applied to the gate of the final stage transistor of the second output circuit. Second supply to reduce the current supply capability of this transistor
And an output control circuit for the semiconductor integrated circuit device.
直列接続された同一導電型の第１、第２の最終段トラン
ジスタを有し、出力データに応じてこれら第１、第２の
最終段トランジスタの接続点から信号を出力する第１の
出力回路と、 前記第１、第２の電源の相互間に電流通路が直列接続さ
れた同一導電型の第３、第４の最終段トランジスタを有
し、出力データに応じてこれら第３、第４の最終段トラ
ンジスタの接続点から信号を出力する第２の出力回路
と、 前記第１の出力回路に設けられ、前記第２の出力回路の
出力データが変化した場合、所定時間制御信号を生成し
て第１、第２の最終段のトランジスタのゲートに供給
し、第１、第２の最終段のトランジスタの電流供給能力
を低下させる第１の出力制御回路と、 前記第２の出力回路に設けられ、前記第１の出力回路の
出力データが変化した場合、所定時間制御信号を生成し
て第３、第４の最終段のトランジスタのゲートに供給
し、第３、第４の最終段のトランジスタの電流供給能力
を低下させる第２の出力制御回路と、 を具備することを特徴とする半導体集積回路装置。2. A first and second final-stage transistor of the same conductivity type in which a current path is connected in series between the first and second power supplies is provided, and the first and second final stage transistors are provided according to output data. A first output circuit that outputs a signal from the connection point of the second final stage transistor, and third and fourth final circuits of the same conductivity type in which a current path is connected in series between the first and second power supplies. A second output circuit having a stage transistor and outputting a signal from a connection point of the third and fourth final stage transistors in accordance with output data; and a second output circuit provided in the first output circuit. When the output data of the output circuit changes, a control signal is generated for a predetermined time and supplied to the gates of the first and second final stage transistors, and the current supply capability of the first and second final stage transistors is reduced. A first output control circuit for causing the second output circuit When the output data of the first output circuit is changed, a control signal is generated for a predetermined time and supplied to the gates of the transistors of the third and fourth final stages, and the control signals of the third and fourth final stages are supplied. A second output control circuit that reduces the current supply capability of the transistor, and a semiconductor integrated circuit device.
一端が前記第１の電源に接続され、他端が出力ノードに
接続され、常時オンとされて前記出力ノードをハイレベ
ルに設定するトランジスタと、 入力端に前記第２の出力回路の出力データが供給され、
出力端が前記出力ノードに接続され、前記第２の出力回
路の出力データがハイレベルからローレベルに変化した
場合、前記出力ノードを所定時間ローレベルに設定する
第１の設定回路と、 入力端に前記第２の出力回路の出力データが供給され、
出力端が前記出力ノードに接続され、前記第２の出力回
路の出力データがローレベルからハイレベルに変化した
場合、前記出力ノードを所定時間ローレベルに設定する
第２の設定回路と、 前記出力ノードと前記第１、第２の最終段トランジスタ
のゲートとの間に接続され、前記出力ノードのレベルに
応じて、前記第１、第２の最終段トランジスタを制御す
る回路とを具備することを特徴とする請求項１又は２に
記載の半導体集積回路装置。3. The first output control circuit is configured such that one end of a current path is connected to the first power supply and the other end is connected to an output node and is always on to set the output node to a high level. And the output data of the second output circuit is supplied to the input terminal,
An output terminal is connected to the output node, and when the output data of the second output circuit changes from a high level to a low level, a first setting circuit that sets the output node to a low level for a predetermined time; Is supplied with the output data of the second output circuit,
A second setting circuit having an output terminal connected to the output node and setting the output node to a low level for a predetermined time when the output data of the second output circuit changes from a low level to a high level; A circuit that is connected between a node and the gates of the first and second final stage transistors and that controls the first and second final stage transistors according to the level of the output node. 3. The semiconductor integrated circuit device according to claim 1 or 2.
記出力ノードに接続され、ゲートに前記第２の出力回路
の出力データが供給される第５のトランジスタと、 電流通路の一端が前記第５のトランジスタの電流通路の
他端に接続され、電流通路の他端が前記第２の電源に接
続された第６のトランジスタと、 前記第６のトランジスタのゲートに接続され、前記第２
の出力回路の出力データを所定時間遅延する遅延回路と
を具備することを特徴とする請求項３に記載の半導体集
積回路装置。4. The first setting circuit includes a fifth transistor having one end of a current path connected to the output node, a gate to which output data of the second output circuit is supplied, and one end of the current path. A sixth transistor connected to the other end of the current path of the fifth transistor, the other end of the current path connected to the second power source; and a gate of the sixth transistor,
4. The semiconductor integrated circuit device according to claim 3, further comprising a delay circuit that delays the output data of the output circuit of FIG.
記出力ノードに接続され、ゲートに前記第２の出力回路
の反転された出力データが供給される第７のトランジス
タと、 電流通路の一端が前記第７のトランジスタの電流通路の
他端に接続され、電流通路の他端が前記第２の電源に接
続された第８のトランジスタと、 前記第８のトランジスタのゲートに接続され、前記第２
の出力回路の反転された出力データを所定時間遅延する
遅延回路とを具備することを特徴とする請求項３に記載
の半導体集積回路装置。5. The second setting circuit includes a seventh transistor having one end of a current path connected to the output node, a gate to which the inverted output data of the second output circuit is supplied, and a current path. One end of is connected to the other end of the current path of the seventh transistor, the other end of the current path is connected to an eighth transistor connected to the second power supply, and the gate of the eighth transistor, The second
4. The semiconductor integrated circuit device according to claim 3, further comprising a delay circuit that delays the inverted output data of the output circuit of FIG.
Priority Applications (2)
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|---|---|---|---|
| JP7002511A JPH08191242A (en) | 1995-01-11 | 1995-01-11 | Semiconductor integrated circuit device |
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|---|---|---|---|
| JP7002511A JPH08191242A (en) | 1995-01-11 | 1995-01-11 | Semiconductor integrated circuit device |
Publications (1)
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| KR (1) | KR100363984B1 (en) |
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1996
- 1996-01-09 KR KR1019960000256A patent/KR100363984B1/en not_active IP Right Cessation
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| KR960030375A (en) | 1996-08-17 |
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| A02 | Decision of refusal |
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