JPH08186271A - トンネルトランジスタの製造方法 - Google Patents
トンネルトランジスタの製造方法Info
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- JPH08186271A JPH08186271A JP32694494A JP32694494A JPH08186271A JP H08186271 A JPH08186271 A JP H08186271A JP 32694494 A JP32694494 A JP 32694494A JP 32694494 A JP32694494 A JP 32694494A JP H08186271 A JPH08186271 A JP H08186271A
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Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】
【目的】 高集積化、高速動作が可能なトンネル現象利
用のトランジスタの製造方法を提供することを目的とす
る。 【構成】 ＧａＡｓ基板１上にチャネル層４を形成する
工程と、チャネル層４上に絶縁膜６を形成する工程と、
絶縁膜６の一部領域を残すようにエッチングを施し、そ
の絶縁膜６の一部領域上にゲート電極７を形成する工程
と、チャネル方向にバンド間トンネル接合を形成するた
め、チャネル層４の一部領域にドーパント不純物単体を
チャネル層４上に蒸着し、合金化し、ドレイン領域を形
成する工程と、ソース領域を形成する工程と、前記ソー
ス領域と前記ドレイン領域上にそれぞれソース電極８、
ドレイン電極９を形成する工程からなる。
用のトランジスタの製造方法を提供することを目的とす
る。 【構成】 ＧａＡｓ基板１上にチャネル層４を形成する
工程と、チャネル層４上に絶縁膜６を形成する工程と、
絶縁膜６の一部領域を残すようにエッチングを施し、そ
の絶縁膜６の一部領域上にゲート電極７を形成する工程
と、チャネル方向にバンド間トンネル接合を形成するた
め、チャネル層４の一部領域にドーパント不純物単体を
チャネル層４上に蒸着し、合金化し、ドレイン領域を形
成する工程と、ソース領域を形成する工程と、前記ソー
ス領域と前記ドレイン領域上にそれぞれソース電極８、
ドレイン電極９を形成する工程からなる。
Description
【０００１】
【産業上の利用分野】本発明は高集積化、高速動作が可
能なトンネル現象利用のトランジスタの製造方法に関す
るものである。
能なトンネル現象利用のトランジスタの製造方法に関す
るものである。
【０００２】
【従来の技術】半導体表面におけるｐ+ −ｎ+ 接合での
トンネル現象を利用し、通常のＳｉＭＯＳＦＥＴやＧａ
Ａｓ ＭＥＳＦＥＴとは動作原理の異なるトランジスタ
としてトンネルトランジスタが提案されている。このデ
バイスについては例えば、馬場、植村による特許願平３
−３４１５９４、平５−２３５３７３に記載されてい
る。このトランジスタはＭＯＳＦＥＴの微細化の極限で
問題となってくるアバランシーやトンネル効果を積極的
に利用したものであり、高集積化を可能にする。この従
来のトンネルトランジスタの構造と動作および製造方法
を簡単に説明する。
トンネル現象を利用し、通常のＳｉＭＯＳＦＥＴやＧａ
Ａｓ ＭＥＳＦＥＴとは動作原理の異なるトランジスタ
としてトンネルトランジスタが提案されている。このデ
バイスについては例えば、馬場、植村による特許願平３
−３４１５９４、平５−２３５３７３に記載されてい
る。このトランジスタはＭＯＳＦＥＴの微細化の極限で
問題となってくるアバランシーやトンネル効果を積極的
に利用したものであり、高集積化を可能にする。この従
来のトンネルトランジスタの構造と動作および製造方法
を簡単に説明する。
【０００３】図２は従来のトンネルトランジスタの構造
模式図である。図２において、１は縮退していない基
板、２は絶縁層、３は第１の導電型を有し縮退している
第１の半導体層であり、４は縮退していない第２の半導
体層（以下、チャネル層と呼ぶ）であり、５は第１の半
導体３と反対の第２の導電型を有し、縮退した第３の半
導体層であり、６は第２の半導体４上に設けられた第４
の半導体層（以下、絶縁膜と呼ぶ）であり、７は第４の
半導体６上に設けられたゲート電極であり、８は第１の
半導体層２とオーミック接触を形成するソース電極であ
り、９は第３の半導体層５とオーミック接触を形成する
ドレイン電極である。
模式図である。図２において、１は縮退していない基
板、２は絶縁層、３は第１の導電型を有し縮退している
第１の半導体層であり、４は縮退していない第２の半導
体層（以下、チャネル層と呼ぶ）であり、５は第１の半
導体３と反対の第２の導電型を有し、縮退した第３の半
導体層であり、６は第２の半導体４上に設けられた第４
の半導体層（以下、絶縁膜と呼ぶ）であり、７は第４の
半導体６上に設けられたゲート電極であり、８は第１の
半導体層２とオーミック接触を形成するソース電極であ
り、９は第３の半導体層５とオーミック接触を形成する
ドレイン電極である。
【０００４】以下、従来のトンネルトランジスタの動作
について説明する。ここでは、基板１には半絶縁性Ｇａ
Ａｓ（以下、ＧａＡｓ基板と呼ぶ）、絶縁層２にはｉ−
Ａｌ0.5 Ｇａ0.5 Ａｓ、第１の半導体層３にはｎ+ −Ｇ
ａＡｓ、チャネル層４にはｉ−ＧａＡｓ、第３の半導体
層５にはｐ+ −ＧａＡｓ、絶縁膜６にはｎ−Ａｌ0.3Ｇ
ａ0.7 Ａｓ及びｉ−Ａｌ0.5 Ｇａ0.5 Ａｓ、ゲート電極
７にはアルミニウム、ソース電極８にはＡｕＧｅ、ドレ
イン電極９にはＡｕＺｎを適用して説明する。尚、上記
したｉ−Ａｌ0.5 Ｇａ0.5 Ａｓのｉは真性又は実質的に
真性とみなせるアンドープ半導体を意味する略語であ
る。
について説明する。ここでは、基板１には半絶縁性Ｇａ
Ａｓ（以下、ＧａＡｓ基板と呼ぶ）、絶縁層２にはｉ−
Ａｌ0.5 Ｇａ0.5 Ａｓ、第１の半導体層３にはｎ+ −Ｇ
ａＡｓ、チャネル層４にはｉ−ＧａＡｓ、第３の半導体
層５にはｐ+ −ＧａＡｓ、絶縁膜６にはｎ−Ａｌ0.3Ｇ
ａ0.7 Ａｓ及びｉ−Ａｌ0.5 Ｇａ0.5 Ａｓ、ゲート電極
７にはアルミニウム、ソース電極８にはＡｕＧｅ、ドレ
イン電極９にはＡｕＺｎを適用して説明する。尚、上記
したｉ−Ａｌ0.5 Ｇａ0.5 Ａｓのｉは真性又は実質的に
真性とみなせるアンドープ半導体を意味する略語であ
る。
【０００５】絶縁膜６にｎ型のイオン化不純物が添加し
てあるため、チャネル層４（アンドープＧａＡｓ層）表
面には変調ドープ構造により二次元電子ガスが蓄積して
いる。この二次元電子ガスの濃度が高くチャネル層４の
表面が縮退していると、第３の半導体層５であるｐ+ −
ＧａＡｓ層との間に江崎ダイオード（トンネルダイオー
ド）と同様の接合が形成される。この状態でソース・ド
レイン間に電圧を印加するとトンネル電流が流れる。二
次元電子ガスの濃度によりトンネル障壁幅がかわり、ト
ンネル電流が変調を受けるが、この二次元電子ガス濃度
はゲート電圧により制御することができるのでトランジ
スタ動作が実現される。
てあるため、チャネル層４（アンドープＧａＡｓ層）表
面には変調ドープ構造により二次元電子ガスが蓄積して
いる。この二次元電子ガスの濃度が高くチャネル層４の
表面が縮退していると、第３の半導体層５であるｐ+ −
ＧａＡｓ層との間に江崎ダイオード（トンネルダイオー
ド）と同様の接合が形成される。この状態でソース・ド
レイン間に電圧を印加するとトンネル電流が流れる。二
次元電子ガスの濃度によりトンネル障壁幅がかわり、ト
ンネル電流が変調を受けるが、この二次元電子ガス濃度
はゲート電圧により制御することができるのでトランジ
スタ動作が実現される。
【０００６】図３に本トランジスタの従来の製造方法を
示す。まず、ＧａＡｓ基板１上に、ＭＢＥ（Ｍｏｌｅｃ
ｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法により厚さ５
００ｎｍのｉ−Ａｌ0.5 Ｇａ0.5 Ａｓからなる絶縁層
２、厚さ２０ｎｍのｉ−ＧａＡｓからなるチャネル層
４、厚さ２０ｎｍのｎ−Ａｌ0.3 Ｇａ0.7 Ａｓ（ｎ＝２
×１０18ｃｍ -3 ）及び厚さ３０ｎｍのｉ−Ａｌ0.5 Ｇ
ａ0.5 Ａｓからなる絶縁膜６を順々に形成する（図３
（ａ）参照）。Ａｌのゲート電極７を形成（図３（ｂ）
参照）後、ソース領域に高濃度のＳｅを、ドレイン領域
に高濃度のＢｅをそれぞれイオン注入する（図３（ｃ）
参照）。次に、８００〜９００度にてアニールすること
により、ソース、ドレイン領域にそれぞれ縮退したｎ+
−ＧａＡｓ（ｎ＝１〜２×１０19ｃｍ -3 ）からなる第
１の半導体層３、ｐ+ −ＧａＡｓ（ｐ＝１〜２×１０20
ｃｍ -3 ）からなる第３の半導体層５を形成する（図３
（ｄ）参照）。最後に蒸着により、ソース電極８、ドレ
イン電極９を形成し（図３（ｅ）参照）、完成となる。
示す。まず、ＧａＡｓ基板１上に、ＭＢＥ（Ｍｏｌｅｃ
ｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法により厚さ５
００ｎｍのｉ−Ａｌ0.5 Ｇａ0.5 Ａｓからなる絶縁層
２、厚さ２０ｎｍのｉ−ＧａＡｓからなるチャネル層
４、厚さ２０ｎｍのｎ−Ａｌ0.3 Ｇａ0.7 Ａｓ（ｎ＝２
×１０18ｃｍ -3 ）及び厚さ３０ｎｍのｉ−Ａｌ0.5 Ｇ
ａ0.5 Ａｓからなる絶縁膜６を順々に形成する（図３
（ａ）参照）。Ａｌのゲート電極７を形成（図３（ｂ）
参照）後、ソース領域に高濃度のＳｅを、ドレイン領域
に高濃度のＢｅをそれぞれイオン注入する（図３（ｃ）
参照）。次に、８００〜９００度にてアニールすること
により、ソース、ドレイン領域にそれぞれ縮退したｎ+
−ＧａＡｓ（ｎ＝１〜２×１０19ｃｍ -3 ）からなる第
１の半導体層３、ｐ+ −ＧａＡｓ（ｐ＝１〜２×１０20
ｃｍ -3 ）からなる第３の半導体層５を形成する（図３
（ｄ）参照）。最後に蒸着により、ソース電極８、ドレ
イン電極９を形成し（図３（ｅ）参照）、完成となる。
【０００７】
【発明が解決しようとする課題】この素子では、トンネ
ル接合の形成にはイオン注入を用いるため、注入時のイ
オンの広がりをさけることができず、さらに高温でのア
ニールプロセスにより注入イオンのみならず、チャネル
領域の不純物も同時に拡散し、トンネル接合に必要な急
峻な不純物分布を得ることが困難であった。
ル接合の形成にはイオン注入を用いるため、注入時のイ
オンの広がりをさけることができず、さらに高温でのア
ニールプロセスにより注入イオンのみならず、チャネル
領域の不純物も同時に拡散し、トンネル接合に必要な急
峻な不純物分布を得ることが困難であった。
【０００８】本発明の課題は、上記問題点を解消し、浅
く、かつ高濃度の接合ができ、急峻な不純物分布を有
し、明瞭な負性抵抗特性を有した電流−電圧特性が得ら
れるトンネルトランジスタの製造方法を提供することで
ある。
く、かつ高濃度の接合ができ、急峻な不純物分布を有
し、明瞭な負性抵抗特性を有した電流−電圧特性が得ら
れるトンネルトランジスタの製造方法を提供することで
ある。
【０００９】
【課題を解決するための手段】本発明によれば、基板上
に第１の導電型を有したチャネル層を形成する工程と、
前記チャネル層上に絶縁膜を形成する工程と、前記絶縁
膜の一部領域を残すようにエッチングを施し、その絶縁
膜の一部領域上にゲート電極を形成する工程と、チャネ
ル方向にバンド間トンネル接合を形成するため、前記チ
ャネル層の一部領域に前記第１の導電型と反対の第２の
導電型を形成し得るドーパント不純物単体を前記チャネ
ル層上に蒸着し、合金化し、ドレイン領域を形成する工
程と、前記第１の導電型を有するソース領域を形成する
工程と、前記ソース領域と前記ドレイン領域上にそれぞ
れソース電極、ドレイン電極を形成する工程からなるト
ンネルトランジスタの製造方法が得られる。
に第１の導電型を有したチャネル層を形成する工程と、
前記チャネル層上に絶縁膜を形成する工程と、前記絶縁
膜の一部領域を残すようにエッチングを施し、その絶縁
膜の一部領域上にゲート電極を形成する工程と、チャネ
ル方向にバンド間トンネル接合を形成するため、前記チ
ャネル層の一部領域に前記第１の導電型と反対の第２の
導電型を形成し得るドーパント不純物単体を前記チャネ
ル層上に蒸着し、合金化し、ドレイン領域を形成する工
程と、前記第１の導電型を有するソース領域を形成する
工程と、前記ソース領域と前記ドレイン領域上にそれぞ
れソース電極、ドレイン電極を形成する工程からなるト
ンネルトランジスタの製造方法が得られる。
【００１０】又、本発明によれば、基板上に第１の導電
型を有したチャネル層を形成する工程と、チャネル方向
にバンド間トンネル接合を形成するため、前記チャネル
層の一部領域に前記第１の導電型と反対の第２の導電型
を形成し得るドーパント不純物単体を前記チャネル層上
に蒸着し、合金化し、ドレイン領域を形成する工程と、
前記第１の導電型を有するソース領域を形成する工程
と、前記チャネル層上に絶縁膜を形成する工程と、前記
ソース領域、前記ドレイン領域、及び前記絶縁膜上にそ
れぞれ電極を形成する工程からなるトンネルトランジス
タの製造方法が得られる。
型を有したチャネル層を形成する工程と、チャネル方向
にバンド間トンネル接合を形成するため、前記チャネル
層の一部領域に前記第１の導電型と反対の第２の導電型
を形成し得るドーパント不純物単体を前記チャネル層上
に蒸着し、合金化し、ドレイン領域を形成する工程と、
前記第１の導電型を有するソース領域を形成する工程
と、前記チャネル層上に絶縁膜を形成する工程と、前記
ソース領域、前記ドレイン領域、及び前記絶縁膜上にそ
れぞれ電極を形成する工程からなるトンネルトランジス
タの製造方法が得られる。
【００１１】
【作用】本発明の製造方法では、ドレイン領域を合金法
で形成することにより、低温のプロセスで、浅く、か
つ、高濃度の接合ができ、明瞭な負性抵抗特性を有した
電流電圧特性が実現される。
で形成することにより、低温のプロセスで、浅く、か
つ、高濃度の接合ができ、明瞭な負性抵抗特性を有した
電流電圧特性が実現される。
【００１２】
【実施例】以下、本発明について実施例を示す図面を参
照して詳細に説明する。図１は本発明の実施例を示す模
式図である。図１において図２、３と同じ記号は図２、
３と同等物で同一機能を果たすものである。以下、基板
１に半絶縁性ＧａＡｓ、絶縁層２にｉ−Ａｌ0.5 Ｇａ
0.5 Ａｓ、第１の半導体層３にｎ+ −ＧａＡｓ、第２の
半導体層４（以下、チャネル層と呼ぶ）にｉ−ＧａＡ
ｓ、第３の半導体層５にｐ+ −ＧａＡｓ、第４の半導体
層６（以下、絶縁膜と呼ぶ）にｎ−Ａｌ0.3 Ｇａ0.7 Ａ
ｓ及びｉ−Ａｌ0.5 Ｇａ0.5 Ａｓ、ゲート電極７にＡｌ
（アルミニウム）、ソース電極８にＡｕＳｎ、ドレイン
電極９にＡｕＺｎ／Ｚｎを用いて説明する。
照して詳細に説明する。図１は本発明の実施例を示す模
式図である。図１において図２、３と同じ記号は図２、
３と同等物で同一機能を果たすものである。以下、基板
１に半絶縁性ＧａＡｓ、絶縁層２にｉ−Ａｌ0.5 Ｇａ
0.5 Ａｓ、第１の半導体層３にｎ+ −ＧａＡｓ、第２の
半導体層４（以下、チャネル層と呼ぶ）にｉ−ＧａＡ
ｓ、第３の半導体層５にｐ+ −ＧａＡｓ、第４の半導体
層６（以下、絶縁膜と呼ぶ）にｎ−Ａｌ0.3 Ｇａ0.7 Ａ
ｓ及びｉ−Ａｌ0.5 Ｇａ0.5 Ａｓ、ゲート電極７にＡｌ
（アルミニウム）、ソース電極８にＡｕＳｎ、ドレイン
電極９にＡｕＺｎ／Ｚｎを用いて説明する。
【００１３】まず、図１（ａ）に示すように、ＭＢＥ
（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法
により、半絶縁性ＧａＡｓからなる基板１（以下、Ｇａ
Ａｓ基板と呼ぶ）上に、厚さ５００ｎｍのｉ−Ａｌ0.5
Ｇａ0.5 Ａｓからなる絶縁層２、厚さ２０ｎｍのｉ−Ｇ
ａＡｓからなるチャネル層４、厚さ２０ｎｍのｎ−Ａｌ
0.3 Ｇａ0.7 Ａｓ（ｎ＝２×１０18ｃｍ -3 ）と厚さ３
０ｎｍのｉ−Ａｌ0.5 Ｇａ0.5 Ａｓからなる絶縁膜６を
形成する。Ａｌのゲート電極７を形成後、図１（ｂ）に
示すように、ゲート領域を残し、チャネル層４の表面ま
で、エッチングにより除去し、絶縁膜６上にゲート電極
７を形成する。その後、図１（ｃ）に示すように、ソー
ス領域にＳｎを、ドレイン領域にＺｎをそれぞれ蒸着す
る。次に、図１（ｄ）に示すように、４３０〜４５０度
にてＧａＡｓ表面を合金化することにより、ソース、ド
レイン領域にそれぞれ縮退したｎ+ −ＧａＡｓ（ｎ＝１
〜２×１０19ｃｍ -3 ）からなる第１の半導体層３、ｐ
+ −ＧａＡｓ（ｐ＝１〜２×１０20ｃｍ -3 ）からなる
第３の半導体層５を形成する。最後に、図１（ｅ）に示
すように、蒸着により、ソース電極８、ドレイン電極９
を形成し、完成となる。
（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法
により、半絶縁性ＧａＡｓからなる基板１（以下、Ｇａ
Ａｓ基板と呼ぶ）上に、厚さ５００ｎｍのｉ−Ａｌ0.5
Ｇａ0.5 Ａｓからなる絶縁層２、厚さ２０ｎｍのｉ−Ｇ
ａＡｓからなるチャネル層４、厚さ２０ｎｍのｎ−Ａｌ
0.3 Ｇａ0.7 Ａｓ（ｎ＝２×１０18ｃｍ -3 ）と厚さ３
０ｎｍのｉ−Ａｌ0.5 Ｇａ0.5 Ａｓからなる絶縁膜６を
形成する。Ａｌのゲート電極７を形成後、図１（ｂ）に
示すように、ゲート領域を残し、チャネル層４の表面ま
で、エッチングにより除去し、絶縁膜６上にゲート電極
７を形成する。その後、図１（ｃ）に示すように、ソー
ス領域にＳｎを、ドレイン領域にＺｎをそれぞれ蒸着す
る。次に、図１（ｄ）に示すように、４３０〜４５０度
にてＧａＡｓ表面を合金化することにより、ソース、ド
レイン領域にそれぞれ縮退したｎ+ −ＧａＡｓ（ｎ＝１
〜２×１０19ｃｍ -3 ）からなる第１の半導体層３、ｐ
+ −ＧａＡｓ（ｐ＝１〜２×１０20ｃｍ -3 ）からなる
第３の半導体層５を形成する。最後に、図１（ｅ）に示
すように、蒸着により、ソース電極８、ドレイン電極９
を形成し、完成となる。
【００１４】上記方法によって製造されたトンネルトラ
ンジスタにおいては、合金に必要な温度は比較的低温で
あるため、高濃度のドレイン領域を浅く形成することが
でき、さらにチャネル領域の不純物の拡散が抑制される
ため、急峻な接合が形成される。その結果、明瞭な負性
抵抗特性を有する電流電圧特性が得られ、そのピークバ
レイ比は約３倍増加した。
ンジスタにおいては、合金に必要な温度は比較的低温で
あるため、高濃度のドレイン領域を浅く形成することが
でき、さらにチャネル領域の不純物の拡散が抑制される
ため、急峻な接合が形成される。その結果、明瞭な負性
抵抗特性を有する電流電圧特性が得られ、そのピークバ
レイ比は約３倍増加した。
【００１５】以上示した実施例では、ドーパント不純物
としてＳｎおよびＺｎの単体を用いたが、それらを一部
含有した物質でも良い。特に、ＡｕＳｎやＡｕＺｎを用
いると、後の電極形成プロセスが省略でき、プロセスが
簡便になる。また、ｎ型ドーパントとしてＳｎ、ｐ型ド
ーパントとしてＺｎの場合を示したが、ドーパントとな
り得る他の物質でも本発明が適用できる。例えば、Ｇａ
Ａｓ／ＡｌＧａＡｓ，ＩｎＧａＡｓ／ＩｎＡｌＡｓ，Ｇ
ａＳｂ／ＡｌＧａＳｂ，ＩｎＡｓ／ＡｌＧａＳｂをはじ
めとするIII −Ｖ族化合物半導体をチャネル層に用いた
場合、ｎ型ドーパントとしてＳｎ，Ｓｅ，Ｓ，Ｓｉ，Ｔ
ｅ，ｐ型ドーパントとしてＺｎ，Ｂｅ，Ｍｎでも適用で
きる。また，ＳｉＧｅ／Ｓｉ，Ｓｉ／ＳｉＯ2 ，等のIV
族半導体をチャネル層に用いた場合、ｎ型ドーパントと
してＡｓ，Ｐ、ｐ型ドーパントとしてＢ、Ｇａ、等の単
体もしくはこれらを一部含有した物質でも適用できる。
としてＳｎおよびＺｎの単体を用いたが、それらを一部
含有した物質でも良い。特に、ＡｕＳｎやＡｕＺｎを用
いると、後の電極形成プロセスが省略でき、プロセスが
簡便になる。また、ｎ型ドーパントとしてＳｎ、ｐ型ド
ーパントとしてＺｎの場合を示したが、ドーパントとな
り得る他の物質でも本発明が適用できる。例えば、Ｇａ
Ａｓ／ＡｌＧａＡｓ，ＩｎＧａＡｓ／ＩｎＡｌＡｓ，Ｇ
ａＳｂ／ＡｌＧａＳｂ，ＩｎＡｓ／ＡｌＧａＳｂをはじ
めとするIII −Ｖ族化合物半導体をチャネル層に用いた
場合、ｎ型ドーパントとしてＳｎ，Ｓｅ，Ｓ，Ｓｉ，Ｔ
ｅ，ｐ型ドーパントとしてＺｎ，Ｂｅ，Ｍｎでも適用で
きる。また，ＳｉＧｅ／Ｓｉ，Ｓｉ／ＳｉＯ2 ，等のIV
族半導体をチャネル層に用いた場合、ｎ型ドーパントと
してＡｓ，Ｐ、ｐ型ドーパントとしてＢ、Ｇａ、等の単
体もしくはこれらを一部含有した物質でも適用できる。
【００１６】尚、ゲート電極は、本実施例においてはＭ
ＢＥ成長した後、ゲート領域を残し、第２の半導体層４
の表面まで、エッチングにより除去し、残された絶縁膜
６上に形成されているが、以下の方法で形成されてもよ
い。即ち、合金処理を施した後に、ドーパントをエッチ
ングにより除去し、チャネル上にゲ−ト絶縁膜となるＡ
ｌＧａＡｓを最成長させ、ゲート電極となるアルミニウ
ムを蒸着し、Ａｌ及びＡｌＧａＡｓをゲート電極形状に
エッチングして形成する方法でもよい。この場合、最後
にソース及びドレイン領域にＡｕＧｅ，ＡｕＺｎをそれ
ぞれ蒸着して完成する。
ＢＥ成長した後、ゲート領域を残し、第２の半導体層４
の表面まで、エッチングにより除去し、残された絶縁膜
６上に形成されているが、以下の方法で形成されてもよ
い。即ち、合金処理を施した後に、ドーパントをエッチ
ングにより除去し、チャネル上にゲ−ト絶縁膜となるＡ
ｌＧａＡｓを最成長させ、ゲート電極となるアルミニウ
ムを蒸着し、Ａｌ及びＡｌＧａＡｓをゲート電極形状に
エッチングして形成する方法でもよい。この場合、最後
にソース及びドレイン領域にＡｕＧｅ，ＡｕＺｎをそれ
ぞれ蒸着して完成する。
【００１７】
【発明の効果】本発明によれば、チャネル領域の不純物
を拡散し、トンネル接合に必要な急峻な不純物分布を得
ることができ、浅く、かつ高濃度の接合ができ、急峻な
不純物分布を有し、明瞭な負性抵抗特性を得ることがで
きる。この結果、トランジスタの高集積化、高速動作が
可能となる。
を拡散し、トンネル接合に必要な急峻な不純物分布を得
ることができ、浅く、かつ高濃度の接合ができ、急峻な
不純物分布を有し、明瞭な負性抵抗特性を得ることがで
きる。この結果、トランジスタの高集積化、高速動作が
可能となる。
【図１】本発明の一実施例を示した模式図であり、
（ａ）はＭＢＥ成長を説明するための図であり、（ｂ）
はゲート領域形成を説明するための図であり、（ｃ）は
ソース・ドレイン用ドーパント蒸着を説明するための図
であり、（ｄ）は合金処理を説明するための図であり、
（ｅ）はソース・ドレイン電極形成を説明するための図
である。
（ａ）はＭＢＥ成長を説明するための図であり、（ｂ）
はゲート領域形成を説明するための図であり、（ｃ）は
ソース・ドレイン用ドーパント蒸着を説明するための図
であり、（ｄ）は合金処理を説明するための図であり、
（ｅ）はソース・ドレイン電極形成を説明するための図
である。
【図２】従来のトンネルトランジスタの構造を示した図
である。
である。
【図３】従来のトンネルトランジスタの一実施例を示し
た模式図であり、（ａ）はＭＢＥ成長を説明するための
図であり、（ｂ）はゲート領域形成を説明するための図
であり、（ｃ）はソース・ドレイン用ドーパントイオン
注入を説明するための図であり、（ｄ）はアニール処理
を説明するための図であり、（ｅ）はソース・ドレイン
電極形成を説明するための図である。
た模式図であり、（ａ）はＭＢＥ成長を説明するための
図であり、（ｂ）はゲート領域形成を説明するための図
であり、（ｃ）はソース・ドレイン用ドーパントイオン
注入を説明するための図であり、（ｄ）はアニール処理
を説明するための図であり、（ｅ）はソース・ドレイン
電極形成を説明するための図である。
１ ＧａＡｓ基板 ２ 絶縁層 ３ 第１の半導体層 ４ チャネル層 ５ 第３の半導体層 ６ 絶縁膜 ７ ゲート電極 ８ ソース電極 ９ ドレイン電極
Claims (7)
- 【請求項１】 基板上に第１の導電型を有したチャネル
層を形成する工程と、前記チャネル層上に絶縁膜を形成
する工程と、前記絶縁膜の一部領域を残すようにエッチ
ングを施し、その絶縁膜の一部領域上にゲート電極を形
成する工程と、チャネル方向にバンド間トンネル接合を
形成するため、前記チャネル層の一部領域に前記第１の
導電型と反対の第２の導電型を形成し得るドーパント不
純物単体を前記チャネル層上に蒸着し、合金化し、ドレ
イン領域を形成する工程と、前記第１の導電型を有する
ソース領域を形成する工程と、前記ソース領域と前記ド
レイン領域上にそれぞれソース電極、ドレイン電極を形
成する工程からなることを特徴とするトンネルトランジ
スタの製造方法。 - 【請求項２】 基板上に第１の導電型を有したチャネル
層を形成する工程と、前記チャネル層上に絶縁膜を形成
する工程と、前記絶縁膜の一部領域を残すようにエッチ
ングを施し、その絶縁膜の一部領域上にゲート電極を形
成する工程と、チャネル方向にバンド間トンネル接合を
形成するため、前記チャネル層の一部領域に前記第１の
導電型と反対の第２の導電型を形成し得るドーパント不
純物を一部含有した層を前記チャネル層上に蒸着し、合
金化し、ドレイン領域を形成する工程と、前記第１の導
電型を有するソース領域を形成する工程と、前記ソース
領域と前記ドレイン領域上にそれぞれソース電極、ドレ
イン電極を形成する工程からなることを特徴とするトン
ネルトランジスタの製造方法。 - 【請求項３】 基板上に第１の導電型を有したチャネル
層を形成する工程と、チャネル方向にバンド間トンネル
接合を形成するため、前記チャネル層の一部領域に前記
第１の導電型と反対の第２の導電型を形成し得るドーパ
ント不純物単体を前記チャネル層上に蒸着し、合金化
し、ドレイン領域を形成する工程と、前記第１の導電型
を有するソース領域を形成する工程と、前記チャネル層
上に絶縁膜を形成する工程と、前記ソース領域、前記ド
レイン領域、及び前記絶縁膜上にそれぞれ電極を形成す
る工程からなることを特徴とするトンネルトランジスタ
の製造方法。 - 【請求項４】 基板上に第１の導電型を有したチャネル
層を形成する工程と、チャネル方向にバンド間トンネル
接合を形成するため、前記チャネル層の一部領域に前記
第１の導電型と反対の第２の導電型を形成し得るドーパ
ント不純物を一部含有した層を前記チャネル層上に蒸着
し、合金化し、ドレイン領域を形成する工程と、前記第
１の導電型を有するソース領域を形成する工程と、前記
チャネル層上に絶縁膜を形成する工程と、前記ソース領
域、前記ドレイン領域、及び前記絶縁膜上にそれぞれ電
極を形成する工程からなることを特徴とするトンネルト
ランジスタの製造方法。 - 【請求項５】 請求項１乃至４記載のトンネルトランジ
スタの製造方法において、前記ソース領域が前記第１の
導電型を形成し得るドーパント不純物単体を前記チャネ
ル領域上に蒸着し、合金化して形成されることを特徴と
するトンネルトランジスタの製造方法。 - 【請求項６】 請求項１乃至４記載のトンネルトランジ
スタの製造方法において、前記ソース領域が前記第１の
導電型を形成し得るドーパント不純物を一部含有した物
質を前記チャネル領域上に蒸着し、合金化して形成され
ることを特徴とするトンネルトランジスタの製造方法。 - 【請求項７】 請求項１乃至４記載のトンネルトランジ
スタの製造方法において、前記ソース領域が前記第１の
導電型を形成し得るドーパント不純物単体からなるドー
パントイオンを前記チャネル領域に注入して形成される
ことを特徴とするトンネルトランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6326944A JP2687907B2 (ja) | 1994-12-28 | 1994-12-28 | トンネルトランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6326944A JP2687907B2 (ja) | 1994-12-28 | 1994-12-28 | トンネルトランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08186271A true JPH08186271A (ja) | 1996-07-16 |
| JP2687907B2 JP2687907B2 (ja) | 1997-12-08 |
Family
ID=18193522
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6326944A Expired - Fee Related JP2687907B2 (ja) | 1994-12-28 | 1994-12-28 | トンネルトランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2687907B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009038307A (ja) * | 2007-08-03 | 2009-02-19 | Asahi Kasei Electronics Co Ltd | 半導体デバイス及びその製造方法 |
| CN105493242A (zh) * | 2013-09-26 | 2016-04-13 | 英特尔公司 | 在微电子器件中形成低带隙源极和漏极结构的方法 |
| JP2016154202A (ja) * | 2015-02-20 | 2016-08-25 | 住友化学株式会社 | トンネル電界効果トランジスタおよび電界効果トランジスタの製造方法 |
| WO2017057329A1 (ja) * | 2015-09-30 | 2017-04-06 | 国立大学法人北海道大学 | トンネル電界効果トランジスタ |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPS6393160A (ja) * | 1986-10-07 | 1988-04-23 | Sony Corp | 超高速半導体装置 |
| JPH05175514A (ja) * | 1991-12-25 | 1993-07-13 | Nec Corp | トンネルトランジスタ |
| JPH05267353A (ja) * | 1992-03-04 | 1993-10-15 | Nec Corp | トンネリング電界効果トランジスタ |
-
1994
- 1994-12-28 JP JP6326944A patent/JP2687907B2/ja not_active Expired - Fee Related
Patent Citations (6)
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| TWI660509B (zh) * | 2015-09-30 | 2019-05-21 | 國立研究開發法人科學技術振興機構 | Channel field effect transistor and switching element |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2687907B2 (ja) | 1997-12-08 |
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