JPH08180688A

JPH08180688A - 半導体記憶装置

Info

Publication number: JPH08180688A
Application number: JP6322661A
Authority: JP
Inventors: Toshio Komuro; 敏雄小室
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1994-12-26
Filing date: 1994-12-26
Publication date: 1996-07-12
Also published as: EP0720174A3; KR100226951B1; EP0720174B1; EP0720174A2; DE69519015T2; DE69519015D1; US5610855A; KR960025780A

Abstract

(57)【要約】【目的】１メモリセル複数ビット記憶における動作速度
の向上をはかる。【構成】メモリセルＭ１，Ｍ２から読出されたビット線
Ｂ１１，Ｂ１２の信号の電位を４段階に区分して高位側
２段階，低位側２段階の判定を行い第１，第２の読出し
電位を発生するセンス増幅器ＳＡ１、最高位とそれ以外
とを判定して第３，第４の読出し電位を発生するセンス
増幅器ＳＡ２、最低位とそれ以外とを判定して第５，第
６の読出し電位を発生するセンス増幅器ＳＡ３を設け
る。第１〜第６の読出し電位から４段階の書込み電位を
発生するデータ転送制御回路２及びビット線バランス回
路１を設ける。第１〜第６の読出し電位を２ビットのデ
ータとして出力するＡ／Ｄ変換回路３，出力バッファ回
路４を設ける。書込みデータから第１〜第６の読出し電
位と同一の電位を発生させる入力バッファ回路５を設け
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体記憶装置に関し、
特に１つのメモリセルに２値より多く多値情報を記憶す
る多値記憶ＤＲＡＭ型の半導体記憶装置に関する。

【０００２】

【従来の技術】ＤＲＡＭ型の半導体記憶装置は、微細化
技術，高集積化技術等の進歩に支えられてその容量は増
加の一途をたどっている。一方、構造的な微細化，高集
積化とは別に、１つのメモリセルに４値等の多値情報を
記憶させるようにして大容量化を実現しようとする半導
体記憶装置が提案されている。

【０００３】このような多値記憶型の半導体記憶装置と
しては、特開昭６２−９５７９６号（第１の例），特開
昭６３−１９５８９６号（第２の例），特開平１−１９
６７９１号（第３の例）などに記載のものが挙げられ
る。

【０００４】これらの従来例は複雑な構成となっている
ので、以下にその構成の要旨を簡単に説明する。

【０００５】まず、第１の例であるが、これは従来から
１セル１ビット記憶型のＤＲＡＭで用いられてきた１ト
ランジスタ１キャパシタ型のセルにＮ値の情報を蓄えて
おき、読出し時にはワード線に上昇階段波を与え、ビッ
ト線に生じる差電位を（Ｎ−１）個の基準電位と順次比
較していく構成をとっている。又、書込み時には読出し
時にＮ個のレジスタに格納しておいた内容に応じて、下
降階段波を用いてＮ値の階段波の各レベルをセルに書込
んでいく構成をとっている。

【０００６】第２の例では、第１の例における書込みに
要する時間を短縮する為に、（Ｎ−１）個のレジスタ、
ビット線と容量値が等しくレジスタの内容に従って電荷
が蓄積される（Ｎ−２）個の容量素子、及び（Ｎ−２）
個の容量素子とビット線を接続するスイッチング手段を
設け、書込み動作時に階段波を用いることなく１度に書
込む構成をとっている。

【０００７】第３の例では、読出し時の時間を短縮する
為に、第１，第２の例とは全く異なる新しい原理の多値
セルを用いたＤＲＡＭを提供している。このＤＲＡＭ
は、第１ビット線対と、第１ビット線の１／２の容量値
を持つ第２ビット線対と、それぞれのビット線対に生じ
た差電位を増加する２台のセンス増幅器と、センス増幅
器に入力する参照電位をつくる３つのダミーメモリセル
と２つの補助ダミーセルとから構成される。

【０００８】この第３の例の読出し動作を原理的に説明
すると、まず、第１及び第２のビット線対上にメモリセ
ル選択による差動位を生じさせた後に、第１，第２ビッ
ト線対を電気的に切り離し、第１ビット線対のみセンス
増幅器で増幅する。この時、メモリセルに蓄えられた４
値の情報が上位２値か下位２値のいずれかに属するかを
判定するために第１のダミーセルにより参照電位ＶＲ１
を作っておく。

【０００９】次にセンス増幅器の増幅により判定の決着
をつけ、この情報を第２ビット線対に存在する２つのダ
ミーセルに転送して、２つの参照電位を生成する。生成
した２つの参照電位をＶＲ２，ＶＲ３とすれば、ＶＲ２
はもともとメモリセルに蓄えられていた上位２値のうち
の上下関係を判定する参照電位であり、ＶＲ３は下位２
値のうちの上下関係を判定できる構成となっている。

【００１０】この第３の例が第１，第２の例と異なる点
は、読出し，書込み、いずれの動作においても階段波を
用いることなく、従来の１セル１ビット記憶型のＤＡＲ
Ｍの延長線上の技術のみで構成でき、読出し，書込み、
いずれの時間をも大幅に短縮できる点にある。

【００１１】

【発明が解決しようとする課題】上述した従来の半導体
記憶装置の第３の例は、読出し，書込み、いずれの動作
においても階段波を用いることなく、１セル１ビット記
憶型のＤＲＡＭの延長線上の技術のみで構成でき、読出
し，書込み、いずれの時間も第１，第２の例より大幅に
短縮できるものの、１回の読出しサイクルでセンス増幅
器による判定をシリアルに２度行う必要があり、かつセ
ンス増幅器による判定情報をダミーセルに転送して参照
電位生成する必要があるため、１セル１ビット記憶型に
比べまだまだ読出し時間が長いという問題点がある。

【００１２】又、これら３つの従来例は、いずれも１ト
ランジスタ１キャパシタ型のメモリセルを用いてｎ値の
データを蓄える構成をとっているので、低電源電圧化に
伴い、メモリセルに蓄えられる１ビット当たりの電荷量
が減少し、結果的にセンス増幅器入力信号量も減り、そ
の動作マージンが低下するという問題点がある。

【００１３】例えば、図２０（Ａ）のように、１トラン
ジスタ１キャパシタのメモリセルＭ１とビット線Ｂ１１
とを備えたモデルを考える。ビット線Ｂ１１の容量をＣ
ｂ、キャパシタＣ１の容量値をＣｓ、メモリセルＭ１の
記憶節点Ｓ１の初期電位をＶｓ、対極の電位をＶｈと
し、ワード線ＷＬ１による選択前後で、ビット線Ｂ１１
の電位がＶｉからＶｘになったとすれば、電荷保存の法
則から以下の等式が成り立つ。

【００１４】ＣｂＶｉ＋Ｃｓ（Ｖｓ−Ｖｈ）＝ＣｂＶｘ
＋Ｃｓ（Ｖｘ−Ｖｈ）これにより、ビット線Ｂ１１の変化後の電位Ｖｘは以下
の様になる。

【００１５】Ｖｘ＝（ＣｂＶｉ＋ＣｓＶｓ）／（Ｃｂ＋Ｃｓ）具体的な数値を求める為に、電源電圧Ｖｃｃ＝５Ｖ、Ｖ
ｉ＝２．５Ｖと仮定し、第３の例で用いられているのと
同じ値のＣｂ＝３５０ｆＦ，Ｃｓ＝５０ｆＦの値を用い
てＶｘを求めてみる。

【００１６】例えば、メモリセルの初期値Ｖｓが最大値
の５Ｖの時、Ｖｘ＝２．８１Ｖ、最小値０Ｖの時、Ｖｘ
＝２．１９Ｖとなる。従って、１トランジスタ１キャパ
シタ型のメモリセルＭ１で、例えば、２ビット分のデー
タを蓄えておくには、更にメモリセルの初期値として０
〜５Ｖの間の２値が必要になるから、これを例えば、１
／３Ｖｃｃ（１．６７Ｖ），２／３Ｖｃｃ（３．３３
Ｖ）と仮定すれば、これらに対するＶｘの値はそれぞ
れ、２．４Ｖ，２．６Ｖの２値となる。

【００１７】こうして求めた４つのＶｘの値と、これら
を増幅して判定する為に必要となる参照電位ＶＲ１〜Ｖ
Ｒ３の値との関係を明らかにしたのが図２０（Ｂ）であ
る。この図を見れば明らかな様に、ＶＲ１と（ｂ）もし
くは（ｃ）、ＶＲ２と（ａ）もしくは（ｂ）、ＶＲ３と
（ｃ）もしくは（ｄ）との間の電位差は約１００ｍＶ程
度になっている。（ｂ），（ｃ）におけるＶｓの値およ
びＶＲ１〜Ｒ３は、かならずしもこの関係をとらなくて
もよいが、これらのうちのどこかの間を拡げれば、どこ
かは狭くなるだけで、電源電圧Ｖｃｃをさらに下げてい
けば、上記電位差は更に小さくなっていく。

【００１８】従って、本発明の第１の目的は、読出し時
間を含むアクセスタイムを短縮できる半導体記憶装置を
提供することにあり、第２の目的は、低電源電圧でもセ
ンス増幅時の動作マージンを大きくすることができる半
導体記憶装置を提供することにある。

【００１９】

【課題を解決するための手段】本発明の半導体記憶装置
は、信号を伝達するビット線と、スイッチング用のトラ
ンジスタ及び電荷蓄積用のキャパシタを備え選択状態の
とき前記ビット線と接続してこのビット線に伝達された
信号を書込み記憶し、記憶している信号を前記ビット線
に読出す複数のメモリセルと、これら複数のメモリセル
から前記ビット線に読出された信号の電位範囲を４段階
に区分し、前記ビット線に読出された信号の電位を第１
の基準電位と比較して前記４段階のうちの高位側の２段
階であるときは第１の読出し電位、低位側の２段階であ
るときは第２の読出し電位を出力する第１の読出し電位
発生手段と、前記ビット線に読出された信号の電位を第
２の基準電位と比較して前記４段階のうちの最高位であ
るときは第３の読出し電位、最高位以外であるときは第
４の読出し電位を出力する第２の読出し電位発生手段
と、前記ビット線に読出された信号の電位を第３の基準
電位と比較して前記４段階のうちの最低位であるときは
第５の読出し電位、最低位以外であるときは第６の読出
し電位を出力する第３の読出し電位発生手段と、前記第
１の読出し電位発生手段の出力が第１の読出し電位であ
るときは“１”レベル、第２の読出し電位であるときは
“０”レベルのデータを出力し前記第２の読出し電位発
生手段の出力が第３の読出し電位であるときは“１”レ
ベル、第４の読出し電位であるときは“０”レベルのデ
ータを出力し前記第３の読出し電位発生手段の出力が第
５の読出し電位であるときは“０”レベル、第６の読出
し電位であるときは“１”レベルのデータを出力するＡ
／Ｄ変換回路と、このＡ／Ｄ変換回路の出力データのう
ち前記第１の読出し電位発生手段対応のデータを第１の
データ入出力端子に出力し、前記第１の読出し電位発生
手段対応のデータが“１”レベルのときは前記第２の読
出し電位発生手段対応のデータを第２のデータ入出力端
子に出力し“０”レベルのときは前記第３の読出し電位
発生手段対応のデータを前記第２のデータ入出力端子に
出力する出力バッファ回路と、前記第１〜第３の読出し
電位発生手段の出力に従って前記ビット線に読出された
信号の電位と対応する第１〜第４の書込み電位を発生し
前記ビット線に伝達する再書込み電位発生手段と、前記
第１及び第２のデータ入出力端子に入力された書込み用
のデータに従って前記再書込み電位発生手段に前記第１
〜第４の書込み電位を発生させる入力バッファ・Ｄ／Ａ
変換手段とを有している。

【００２０】また、ビット線が対をなす第１及び第２の
ビット線から成り、複数のメモリセルそれぞれが、選択
状態のとき前記第１のビット線と接続する１トランジス
タ１キャパシタ型の複数の第１のメモリセルと、選択状
態のとき前記第２のビット線と接続する１トランジスタ
１キャパシタ型の複数の第２のメモリセルとから成り、
前記第１及び第２のビット線を所定のタイミングで中間
基準電位にプリチャージするプリチャージ回路を備え、
第１の読出し電位発生手段が、前記プリチャージ回路に
よるプリチャージの解除後に読出されて前記第１及び第
２のビット線のうちの一方に伝達された信号の電位を他
方のビット線の中間基準電位と比較し一方の信号入出力
端にその比較結果に応答した第１又は第２の読出し電位
を発生する第１のセンス増幅器とを含んで構成され、第
２及び第３の読出し電位発生手段が、前記プリチャージ
回路によるプリチャージの解除後に読出されて前記第１
及び第２のビット線のうちの一方に伝達された信号の電
位を受けて所定電位だけ低位側に移動させる第１の電位
移動回路と、この第１の電位移動回路により移動された
電位と前記第１及び第２のビット線のうちの他方のビッ
ト線の中間基準電位とを比較し一方の信号入出力端にそ
の比較結果に応答した第３又第４の読出し電位を発生す
る第２のセンス増幅器と、前記プリチャージ回路による
プリチャージの解除後に前記第１及び第２のビット線の
うちの他方のビット線の中間基準電位を受けて所定の電
位だけ低位側に移動させる第２の電位移動回路と、この
第２の電位移動回路により移動された電位と前記第１及
び第２のビット線のうちの一方のビット線の電位とを比
較して一方の信号入出力端にその比較結果に応答した第
５又は第６の読出し電位を発生する第３のセンス増幅器
とを含んで構成され、再書込み電位発生手段が、前記第
１のセンス増幅器の一方の信号入出力端の第１及び第２
の読出し電位を前記第１及び第２のビット線のうちの一
方のビット線に伝達する第１のスイッチ素子と、前記第
１のセンス増幅器の一方の信号入出力端が第１の読出し
電位のときは第２のセンス増幅器の一方の信号入出力端
の第３及び第４の読出し電位を、第２の読出し電位のと
きは第３のセンス増幅器の一方の信号入出力端の第５及
び第６の読出し電位を前記第１及び第２のビット線のう
ちの他方のビット線に伝達する第２及び第３のスイッチ
素子と、所定のタイミングで前記第１及び第２のビット
線を接続してこれらビット線に伝達された電位を均一化
しこれらビット線に第１〜第４の書込み電位を発生する
ビット線バランス回路とを含んで構成され、入力バッフ
ァ・Ｄ／Ａ変換手段が、第１のデータ入出力端子のデー
タを前記第１のセンス増幅器に伝達し第２のデータ入出
力端子のデータを前記第２及び第３のセンス増幅器に伝
達し、この伝達されたデータに従ってこれら第１〜第３
のセンス増幅器の一方の信号入出力端に前記第１〜第６
の読出し電位と同一の電位を発生させる入力バッファ回
路を含んで構成され、更に、中間基準電位を電源電位の
１／２の電位とし、第１及び第３の読出し電位を前記電
源電位と同一の電位とし、第２及び第５の読出し電位を
接地電位とし、第４の読出し電位を前記電源電位の１／
３の電位とし、前記第６の読出し電位を前記電源電位の
２／３の電位とし、第１の書込み電位を前記電源電位と
し、第２の書込み電位を前記電源電位の２／３の電位と
し、第３の書込み電位を前記電源電位の１／３の電位と
し、第４の書込み電位を前記接地電位とし、中間基準電
位を前記電源電位の１／２の電位とし、メモリセルのキ
ャパシタの２つの端子のうちのビット線と接続する側の
端子とは異なる端子を前記中間電位として構成される。

【００２１】また、ビット線が対をなす第１及び第２の
ビット線から成り、複数のメモリセルそれぞれが、ソー
ス，ドレインのうちの一方を前記第１のビット線と接続
しゲートを対応するワード線と接続する第１のトランジ
スタと、ソース，ドレインのうちの一方を前記第２のビ
ット線と接続しゲートを前記対応するワード線と接続す
る第２のトランジスタと、前記第１及び第２のトランジ
スタそれぞれのソース，ドレインのうちの他方間に接続
されたキャパシタとを含んで構成され、前記第１及び第
２のビット線を所定のタイミングで中間基準電位にプリ
チャージするプリチャージ回路を備え、このプリチャー
ジ回路によるプリチャージの解除後に読出された前記第
１及び第２のビット線間の差電位範囲を４段階に区分
し、第１の読出し電位発生手段が、前記プリチャージ回
路によるプリチャージの解除後に読出されて前記第１及
び第２のビット線に伝達された信号の電位を比較し前記
第１のビット線側が前記第２ビット線側より高い高位側
の２段階のときは第１のビット線側の第１の信号入力出
力端に第１の読出し電位、第２のビット線側の第２の信
号入出力端に第２の読出し電位を発生し前記第１のビッ
ト線側が前記第２のビット線側より低いときは前記第１
の信号入出力端に前記第２の読出し電位、前記第２の信
号入出力端に前記第１の読出し電位を発生する第１のセ
ンス増幅器を含んで構成され、第２及び第３の読出し電
位発生手段が、前記プリチャージ回路によるプリチャー
ジの解除後に読出されて低位側に移動させる第１の電位
移動回路と、この第１の電位移動回路により移動された
電位と前記第２のビット線の電位とを比較し前記第２の
ビット線側が低くこの第２のビット線に対する前記第１
のビット線の電位が最高位のときはこの第２のビット線
側の第２の信号入出力端に第３の読出し電位を発生し前
記第２のビット線側が高い前記最高位以外のときはこの
第２の信号入出力端に第４の読出し電位を発生する第２
のセンス増幅器と、前記プリチャージ回路によるプリチ
ャージの解除後に読出されて前記第２のビット線に伝達
された信号の電位を受けて所定の電位だけ低位側に移動
させる第２の電位移動回路と、この第２の電位移動回路
により移動された電位と前記第１のビット線の電位とを
比較し前記第１のビット線側が低く前記第２のビット線
に対し最低位のときは前記第２のビット線側の第２の信
号入出力端に第５の読出し電位を発生し前記第１のビッ
ト線側が高い前記最低位以外のときはこの第２の信号入
出力端に第６の読出し電位を発生する第３のセンス増幅
器とを含んで構成され、再書込み電位発生手段が、前記
第１のセンス増幅器の第１の信号入出力端の第１及び第
２の読出し電位を前記第１のビット線側の第１〜第４の
書込み電位として前記第１のビット線に伝達する第１の
スイッチ素子と、前記第１のセンス増幅器の第１の信号
入出力端が第１の読出し電位のときは前記第２のセンス
増幅器の第２の信号入出力端の第３及び第４の読出し電
位を前記第２のビット線側の第１及び第２の書込み電位
とし第２の読出し電位のときは前記第３のセンス増幅器
の第２の信号入出力端の第５及び第６の読出し電位を前
記第２のビット線側の第３及び第４の書込み電位として
前記第２のビット線に伝達する第２及び第３のスイッチ
素子とを含んで構成され、入力バッファ・Ｄ／Ａ変換手
段が、第１のデータ入力端子のデータを前記第１のセン
ス増幅器に伝達し第２のデータ入出力端子のデータを前
記第２及び第３のセンス増幅器に伝達し、この伝達され
たデータに従って前記第１のセンス増幅器の第１の信号
入出力端子及び前記第２，第３のセンス増幅器の第２の
信号入出力端子それぞれに前記第１〜第６の読出し電位
と同一の電位を発生させる入力バッファ回路を含んで構
成され、更に、中間基準電位を電源電位の１／２の電位
とし、第１の読出し電位を前記電源電圧と同一の電位と
し、第２の読出し電位を接地電位とし、第３及び第６の
読出し電位を前記電源電位の１／４の電位とし、第４及
び第５の読出し電位を前記電源電位の３／４の電位とし
て構成される。

【００２２】また、第１の読出し電位発生手段をビット
線の両端それぞれに配置し、第２の読出し電位発生手段
を前記ビット線の一方の端に第３の読出し電位発生手段
を前記ビット線の他方の端にそれぞれ配置し、これら第
１〜第３の読出し電位発生手段の配置に応じて再書込み
電位発生手段を分割配置して構成される。

【００２３】

【実施例】次に本発明の実施例について図面を参照して
説明する。

【００２４】図１は本発明の第１の実施例を示すブロッ
ク図、図２はこの実施例の主要部の具体的な回路例を示
す回路図である。

【００２５】第１及び第２のビット線Ｂ１１，Ｂ１２は
互いに対をなし、第１のビット線Ｂ１１には、このビッ
ト線Ｂ１１にソース，ドレインのうちの一方を接続しゲ
ートを対応するワード線（ＷＬ１，…）と接続するスイ
ッチング用のトランジスタＱ１と、一端をこのトランジ
スタＱ１のソース，ドレインのうちの他方と接続し他端
に電源電位Ｖｃｃの１／２の電位の中間基準電圧Ｖｈを
受ける電荷蓄積用のキャパシタＣ１とをそれぞれ備えた
１トランジスタ１キャパシタ型の複数の第１のメモリセ
ルＭ１が接続され、第２のビット線Ｂ１２には、同様に
１トランジスタ１キャパシタ型の複数の第２のメモリセ
ルＭ２が接続されていて、選択状態のメモリセル（Ｍ
１，Ｍ２）への書込み用の信号、これらメモリセル（Ｍ
１，Ｍ２）から読出された信号の伝達を行う。またこれ
らメモリセル（Ｍ１，Ｍ２）は対応するワード線（ＷＬ
１，ＷＬ２，…）が選択レベルのとき選択状態となり、
ビット線Ｂ１１，Ｂ１２に伝達された信号を書込み記憶
し、また記憶している信号をビット線Ｂ１１，Ｂ１２に
読出す。

【００２６】プリチャージ回路ＰＲＥは、プリチャージ
制御信号φＰに従って所定のタイミングで第１及び第２
のビット線Ｂ１１，Ｂ１２を中間基準電位Ｖｈにプリチ
ャージする。

【００２７】第１の読出し電位発生手段である第１のセ
ンス増幅器ＳＡ１は、選択状態のメモリセル（Ｍ１，Ｍ
２）から第１，第２のビット線Ｂ１１，Ｂ１２に読出さ
れた信号の電位範囲を４段階に区分し、これら第１，第
２のビット線のうちの一方に読出された信号の電位を他
方のビット線の中間基準電位Ｖｈ（第１の基準電位）と
比較し、その比較結果が４段階のうちの高位側の２段階
であるときは、センス増幅活性化信号φＳ１Ｐ，φＳ１
Ｎに従って第１の信号入出力端Ｄ１に電源電位と同一の
第１の読出し電位を発生し（第２の信号入出力端Ｄ１Ｂ
は接地電位）、低位側の２段階であるときは第１の信号
入出力端Ｄ１に接地電位の第２の読出し電位を発生する
（第２の信号入出力端Ｄ１Ｂは電源電位）。

【００２８】第２の読出し電位発生手段は第２のセンス
増幅器ＳＡ２及び第１の電位移動回路ＤＰＣ１から成
り、この電位移動回路ＤＰＣ１はキャパシタＣ２を備
え、第１及び第２のビット線Ｂ１１，Ｂ１２のうちの一
方（この実施例ではＢ１１、以下同じ）に読出された信
号の電位を受けて電位移動制御信号φＤＢに従って所定
の電位だけ低位側に移動させ、第２のセンス増幅器ＳＡ
２は、この移動された電位と他方のビット線（Ｂ１２）
の中間基準電位とを比較し、ビット線（Ｂ１１）に読出
された信号の電位が４段階のうちの最高位であるとき
は、センス増幅活性化信号φＳ２Ｐ，φＳ２Ｎに従って
第１の信号入出力端Ｄ２に電源電位と同一電位の第３の
読出し電位、第２の信号入出力端Ｄ２Ｂには電源電位の
１／３の電位の第４の読出し電位を発生し、最高位以外
のときは第１の信号入出力端Ｄ２に第４の読出し電位、
第２の信号入出力端Ｄ２Ｂには第３の読出し電位を発生
する。

【００２９】第３の読出し電位発生手段は第３のセンス
増幅器ＳＡ３及び第２の電位移動回路ＤＰＣ２から成
り、この電位移動回路ＤＰＣ２はキャパシタＣ３を備
え、第１及び第２のビット線Ｂ１１，Ｂ１２のうちの他
方（Ｂ１２）の中間基準電位Ｖｈを受けて電位移動制御
信号φＤＢに従って所定の電位だけ低位側に移動させ、
第３のセンス増幅器ＳＡ３は、この移動された電位（第
３の基準電位）と一方のビット線（Ｂ１１）の信号の電
位とを比較し、ビット線（Ｂ１１）に読出された信号の
電位が４段階のうちの最低位であるときは、センス増幅
活性化信号φＳ３Ｐ，φＳ３Ｎに従って第１の信号入出
力端Ｄ３に接地電位の第５の読出し電位、第２の信号入
出力端Ｄ３Ｂに電源電位の２／３の電位の第６の読出し
電位を発生し、最低位以外のときは第１の信号入出力端
Ｄ３に第６の読出し電位、第２の信号入出力端Ｄ３Ｂに
第５の読出し電位を発生する。

【００３０】Ａ／Ｄ変換回路３は、コラム選択信号φＣ
Ｓによって所定のコラム（ビット線）を選択するコラム
スイッチ回路ＣＳＷ１〜ＣＳＷ３及び入出力データバス
ＩＯ１Ｔ，ＩＯ１Ｂ〜ＩＯ３Ｔ，ＩＯ３Ｂを介してセン
ス増幅器ＳＡ１〜ＳＡ３の信号入出力端Ｄ１，Ｄ１Ｂ〜
Ｄ３，Ｄ３Ｂの読出し電位を受け、センス増幅器ＳＡ１
の第１の信号入出力端Ｄ１が第１の読出し電位であると
きは“１”レベル、第２の読出し電位であるときは
“０”レベルのデータを出力し、センス増幅器ＳＡ２の
第１の信号入出力端Ｄ２が第３の読出し電位であるとき
は“１”レベル、第４の読出し電位であるときは“０”
レベルのデータを出力し、センス増幅器ＳＡ３の第１の
信号入出力端Ｄ３が第５の読出し電位であるときは
“０”レベル、第６の読出し電位であるときは“１”レ
ベルのデータを出力する。

【００３１】出力バッファ回路４は、Ａ／Ｄ変換回路３
の出力データを受け、第１のセンス増幅器ＳＡ１対応の
データを第１のデータ入出力端子ＩＯＴ１に出力し、こ
のセンス増幅器ＳＡ１対応のデータが“１”レベルのと
きは第２のセンス増幅器ＳＡ２対応のデータを第２のデ
ータ入出力端子ＩＯＴ２に出力し“０”レベルのときは
第３のセンス増幅器ＳＡ３対応のデータを出力する。

【００３２】再書込み電位発生手段はデータ転送制御回
路２及びビット線バランス回路１を含み、データ転送制
御回路２は、転送制御信号φ１Ｂ〜φ３Ｂに従って、第
１，第２のビット線Ｂ１１，Ｂ１２とセンス増幅器ＳＡ
１〜ＳＡ３の第１，第２の信号入出力端Ｄ１，Ｄ１Ｂ〜
Ｄ３，Ｄ３Ｂとの間の信号の転送制御を行うトランジス
タＱ３〜Ｑ８と、センス増幅器ＳＡ１の第１，第２の信
号入出力端Ｄ１，Ｄ１Ｂの電位に応じてオン，オフする
トランジスタＱ９，Ｑ１３，Ｑ１１，Ｑ１５と、転送制
御信号φ２Ｂ，φ３Ｂに従ってオン，オフするトランジ
スタＱ１０，Ｑ１２，Ｑ１４，Ｑ１６とを備え、第１，
第２のビット線Ｂ１１，Ｂ１２の信号を各センス増幅器
ＳＡ１〜ＳＡ３に転送した後、これらセンス増幅器ＳＡ
１〜ＳＡ３の信号入出力端に発生した読出し電位を、選
択状態のメモリセル（例えばＭ１）と接続するビット線
（Ｂ１１）にセンス増幅器ＳＡ１のこのビット線と対応
する側の信号入出力端（Ｄ１）の読出し電位を伝達し、
このセンス増幅器ＳＡ１の信号入出力端（Ｄ１）が第１
の読出し電位のときはセンス増幅器ＳＡ２の信号入出力
端Ｄ２の読出し電位、第２の読出し電位のときはセンス
増幅器ＳＡ３の信号入出力Ｄ３の読出し電位を他方のビ
ット線（Ｂ１２）に伝達する。また、ビット線バランス
回路１は、ゲートに制御信号φ４Ｂに受けソース，ドレ
インを第１，第２のビット線Ｂ１１，Ｂ１２と接続する
トランジスタＱ２を備え、所定のタイミングでビット線
Ｂ１１，Ｂ１２間を接続してこれらビット線に伝達され
た電位を均一化し、これらビット線Ｂ１１，Ｂ１２に４
段階の第１〜第４の書込み電位を発生してメモリセル
（Ｍ１）の記憶節点Ｓ１に供給する。

【００３３】入力バッファ・Ｄ／Ａ変換手段は、入力バ
ッファ回路５とセンス増幅器ＳＡ１〜ＳＡ３とを含み、
入力バッファ回路５は、第１のデータ入出力端子ＩＯＴ
１のデータを入出力データバスＩＯ１Ｔ，ＩＯ１Ｂ及び
カラムスイッチ回路ＣＳＷ１を介してセンス増幅器ＳＡ
１に伝達し、第２のデータ入出力端子ＩＯＴ２のデータ
を入出力データバスＩＯ２Ｔ，ＩＯ２Ｂ，ＩＯ３Ｔ，Ｉ
Ｏ３Ｂ及びカラムスイッチ回路ＣＳＷ２，ＣＳＷ３を介
して増幅器ＳＡ２，ＳＡ３に伝達する。また、センス増
幅器ＳＡ１〜ＳＡ３は、伝達されたデータに従って第１
〜第６の読出し電位と同一の電位を発生し、これら電位
はデータ転送制御回路２及びビット線バランス回路１に
よって４段階の第１〜第４の書込み電位となり、メモリ
セル（Ｍ１）に供給される。

【００３４】なお、センス増幅器ＳＡ１〜ＳＡ３は、例
えば図３（Ａ）に示すように、ＣＭＯＳフリップフロッ
プ型の回路であり、コラムスイッチ回路ＣＳＷ１〜ＣＳ
Ｗ３は図３（Ｂ）に示すような単純な回路で構成され
る。また、Ａ／Ｄ変換回路３及び出力バッファ回路４は
図４（Ａ）、入力バッファ回路５は図４（Ｂ）に示すよ
うな回路で構成される。

【００３５】次に、この実施例の動作について、図５に
示された各制御信号のタイミング図及び図６に示された
各部の信号波形図を併せて参照し説明する。

【００３６】まず、スタンバイ状態のプリチャージ期間
においては、転送制御信号φ１Ｂ〜φ３Ｂ、制御信号φ
４Ｂ、電位移動制御信号φＤＢは高レベルにあり、また
センス増幅活性化信号φＳ１Ｐ，φＳ１Ｎ〜φＳ３Ｐ，
φＳ３Ｎは電源電圧Ｖｃｃ＝５Ｖの１／２の電位（２．
５Ｖ）となっており、ビット線Ｂ１１，Ｂ１２、センス
増幅器ＳＡ１〜ＳＡ３の各信号入出力端は中間基準電位
の２．５Ｖに保たれている。またこの状態でメモリセル
（Ｍ１，Ｍ２）の記憶節点Ｓ１には書込み電位がそのま
ま保持されている（以下、初期値Ｖｓという）ものとす
る。更に、ビット線の容量，メモリセルの容量，ワード
線による選択後のビット線の電位変化等は、図２０
（Ａ），（Ｂ）及び「発明が解決しようとする課題」の
項で説明した条件と同一であるとする。なお、図６に
は、４段階のうちの（ｂ）に相当する、初期値Ｖｓが
３．３３Ｖのときの例が示されている。

【００３７】プリチャージ制御信号φＰ，制御信号φ４
Ｂが高電位（以下Ｈレベルと略す）から低電位（以下Ｌ
レベルと略す）へと変化し、ワード線による選択前の準
備が完了する。

【００３８】次に時刻ｔ１にワード線ＷＬ１がＨレベル
になると、ビット線及びセンス増幅器ＳＡ１〜ＳＡ３の
各信号入出力端の電位はＢ１１，Ｄ１，Ｄ２，Ｄ３が
２．６Ｖ、Ｂ１２，Ｄ１Ｂ，Ｄ２Ｂ，Ｄ３Ｂが２．５Ｖ
になる。

【００３９】こうしてビット線Ｂ１１，Ｂ１２間および
センス増幅器ＳＡ１〜ＳＡ３の信号入出力端間に差電位
が現れた後の時刻ｔ２に、転送制御信号φ１Ｂ，φ２
Ｂ，φ３ＢをＨレベルからＬレベルへと変化させ、ビッ
ト線Ｂ１１，Ｂ１２とセンス増幅器ＳＡ１〜ＳＡ３とを
電気的に切り離す。

【００４０】次に時刻ｔ３に、３台のセンス増幅器ＳＡ
１〜ＳＡ３の基準電位の調整を行なう為に、電位移動制
御信号φＤＢが５Ｖから０Ｖへと変化する。ここでキャ
パシタＣ２，Ｃ３の容量Ｃｒは次の様な目的からあらか
じめ設定しておけばよい。

【００４１】すなわち、センス増幅器ＳＡ２の信号入出
力端Ｄ２の電位（２．６Ｖ）を、４段階のうちの１段階
低位とした電位（２．４Ｖ）まで移動させる。これは、
センス増幅器ＳＡ２が４段階のうちの最高位（ａ）の状
態を“１”と判定し、それ以外の状態を“０”と判定す
るようにする為である。このようにする為には、Ｃｒの
値を次の計算で求める値にあからじめ設定しておく。

【００４２】すなわち、信号入出力端Ｄ２の容量をＣ
ｄ、φＤＢ変化前の初期電位をＶｊ、そのφＤＢ変化後
の電位をＶｙとすれば、以下の関係式が成り立つ。

【００４３】ＣｄＶｊ＋Ｃｒ（Ｖｊ−５）＝ＣｄＶｙ＋ＣｒＶｙこれより、Ｃｒ＝Ｃｄ／［５／（Ｖｊ−Ｖｙ）−１］が
求まる。

【００４４】具体的な数値としてＶｊ＝２．６Ｖ，Ｖｙ
＝２．４Ｖ，Ｃｄ＝３０ｆＦを代入すれば、Ｃｒの値は
１．２５ｆＦ程度になる。

【００４５】こうすることで、センス増幅器ＳＡ２は４
段階のうちの最高位の（ａ）の状態のみを“１”と判定
し、それ以外の（ｂ）〜（ｄ）の状態を“０”と判定す
る。

【００４６】又、センス増幅器ＳＡ３の信号入出力端Ｄ
３Ｂの電位に関しては、Ｃｄ及びＣｒの値を上で求めた
値と同一に設計し、φＤＢを同じく５Ｖから０Ｖへと変
化させれば、上記Ｄ２と同じだけ、すなわち０．２Ｖだ
け低い方へ移動する。

【００４７】こうすることで、センス増幅器ＳＡ３は、
４段階のうちの（ａ）〜（ｃ）の状態を“１”と判定
し、（ｄ）の状態のみを“０”と判定することが出来
る。

【００４８】以上よりセンス増幅器ＳＡ１〜ＳＡ３が活
性化される時刻ｔ４の直前では、各信号入出力端の電位
は、Ｄ１が２．６Ｖ、Ｄ１Ｂが２．５Ｖ、Ｄ２が２．４
Ｖ、Ｄ２Ｂが２．５Ｖ、Ｄ３が２．６Ｖ、Ｄ３Ｂが２．
３Ｖとなっている。従って、時刻ｔ４でセンス増幅器Ｓ
Ａ１〜ＳＡ３を活性化させると、Ｄ１，Ｄ２Ｂ，Ｄ３が
Ｈレベルへ、Ｄ１Ｂ，Ｄ２，Ｄ３ＢがＬレベルへ電位変
化する。ただし、センス増幅活性化信号はいずれも初期
値は２．５Ｖであるが、最終到達電位をφＳ１Ｐは５
Ｖ、φＳ１Ｎは０Ｖ、φＳ２Ｐは５Ｖ、φ２Ｎは１．６
７Ｖ、φＳ３Ｐは３．３３Ｖ、φＳ３Ｎは０Ｖとなる様
に設定しているので、時刻ｔ４よりしばらくしてＤ１は
５Ｖ、Ｄ１Ｂは０Ｖ、Ｄ２は１．６７Ｖ、Ｄ２Ｂは５
Ｖ、Ｄ３は３．３３Ｖ、Ｄ３Ｂは０Ｖになる。

【００４９】次に、時刻ｔ５で転送制御信号φ２Ｂのみ
をＬレベルからＨレベルへと戻すことで、ビット線Ｂ１
１，Ｂ１２への再書込みを開始する。つまり、転送制御
信号φ１Ｂ，φ３ＢはＬレベルのままであるので、デー
タ転送制御回路２を構成するＮＭＯＳ型のトランジスタ
Ｑ３〜Ｑ８のうちＱ３以外はすべてオフしたままである
ので、ビット線Ｂ１１と電気的に繋がれるセンス増幅器
の信号入出力端はＤ１のみとなる。又、ビット線Ｂ１
１，Ｂ１２はＮＭＯＳ型のトランジスタＱ９〜Ｑ１６に
よりＤ２もしくはＤ３のいずれかと電気的に繋がること
になる。ところが、Ｄ１が５Ｖ、Ｄ１Ｂが０Ｖとなって
いるので、トランジスタＱ９，Ｑ１１，Ｑ１３，Ｑ１５
のうちＱ１１，Ｑ１５はオフしているし、転送制御信号
φ３ＢがＬレベルであるので、トランジスタＱ１０，Ｑ
１２，Ｑ１４，Ｑ１６のうちＱ１４，Ｑ１６はオフして
いる。この為、結局Ｄ２とビット線Ｂ１２とが、トラン
ジスタＱ９，Ｑ１０により電気的に繋がることになる。
従って、転送制御信号φ２ＢがＨレベルになってしばら
くの間は、ビット線対Ｂ１１，Ｂ１２の電位がワード線
による選択直後の電位にある為、不安定な状態にある
が、最終的にはビット線Ｂ１１の電位はセンス増幅活性
化信号φＳ１Ｐの電位と同一の５Ｖへ、Ｂ１２の電位は
φＳ３Ｎの電位と同一の１．６７Ｖへと変化していく。

【００５０】次に、時刻ｔ６において制御信号φ４Ｂの
電位をＨレベルへ、転送制御信号φ２Ｂの電位をＬレベ
ルへと戻すことで、ビット線Ｂ１１，Ｂ１２がセンス増
幅器ＳＡ１，ＳＡ２と電気的に切り離され、かつ互いに
接続される。ここで、ビット線Ｂ１１，Ｂ１２は元々同
一の容量を持ち、それぞれ５Ｖ，１．６７Ｖの電位にあ
るのでビット線Ｂ１１，Ｂ１２及びメモリセルＭ１の記
憶節点Ｓ１の電位は３．３３Ｖになる。

【００５１】次に、時刻ｔ７にワード線ＷＬ１がＬレベ
ルに戻ると記憶節点Ｓ１にはワード線ＷＬ１による選択
前と同一の電位３．３３Ｖが書込まれたことになり、リ
フレッシュが完了したことになる。

【００５２】この後は、ビット線Ｂ１１，Ｂ１２、各信
号入出力端Ｄ１，Ｄ１Ｂ，Ｄ２，Ｄ２Ｂ，Ｄ３，Ｄ３Ｂ
の電位をスタンバイ状態の２．５Ｖへと戻すために、転
送制御信号φ１Ｂ，φ２Ｂ，φ３Ｂプリチャージ制御信
号φＰをＨレベルへ、センス増幅活性化信号φＳ１Ｐ，
φＳ１Ｎ〜φＳ３Ｐ，φＳ３Ｎを２．５Ｖへと戻せばよ
い。

【００５３】４段階のうちの（ａ），（ｃ），（ｄ）の
ときの各部の信号波形図を図７，図８，図９に示す。こ
れらの動作は上述の（ｂ）の場合と同様であるので、そ
の動作説明は省略する。また、４段階の（ａ）〜（ｄ）
の上述の動作を１つにまとめると図１０（Ａ），（Ｂ）
のようになる。

【００５４】次に、メモリセル（Ｍ１）から読出された
データを、データ入出力端子ＩＯＴ１，ＩＯＴ２を介し
て外部へ出力するときの動作について図１１（Ａ）を併
せて参照し説明する。

【００５５】時刻ｔ４〜ｔ７におけるセンス増幅器ＳＡ
１〜ＳＡ３の各信号入出力端の読出し電位が安定してい
る期間において、コラム選択信号φＣＳがＨレベルにな
り、コラムスイッチ回路ＣＳＷ１〜ＣＳＷ３及びデータ
入出力バスＩＯ１Ｔ，ＩＯ１Ｂ〜ＩＯ３Ｔ，ＩＯ３Ｂを
介して、センス増幅器ＳＡ１〜ＳＡ３の各信号入出力端
の読出し電位がＡ／Ｄ変換回路３に伝達され、Ａ／Ｄ変
換される。このＡ／Ｄ変換回路３の出力データＲ１〜Ｒ
３は、センス増幅器ＳＡ１の信号入出力端Ｄ１が第１の
読出し電位（５Ｖ）であればＲ１は“１”、第２の読出
し電位（０Ｖ）であれば“０”、センス増幅器ＳＡ２の
信号入出力端Ｄ２が第３の読出し電位（５Ｖ）であれば
Ｒ２は“１”、第４の読出し電位（１．６７Ｖ）であれ
ば“０”、センス増幅器ＳＡ３の信号入出力端Ｄ３が第
５の読出し電位（０Ｖ）であればＲ３は“０”、第６の
読出し電位（３．３３Ｖ）であれば“１”となる。

【００５６】そして、データ入出力端子ＩＯＴ１からは
Ｒ１のデータが、また、ＩＯＴ２からは、Ｒ１が“１”
のときＲ２のデータが、“０”のときＲ３のデータが出
力される。こうして、４段階の電位、すなわち４値の信
号が２ビットのデータとして外部へ出力される。

【００５７】外部からの２ビットのデータを４値の信
号、すなわち４段階の電位としてメモリセル（Ｍ１，Ｍ
２）に書込み記憶させるときの各部のデータ及び電位は
図１１（Ｂ）のとおりであり、その動作は、前述の入力
バッファ・Ｄ／Ａ変換手段の説明及び再書込み電位発生
手段の説明から明らかであるので、その説明は省略す
る。

【００５８】この実施例においては、メモリセル（Ｍ
１，Ｍ２）から読出されたビット線Ｂ１１，Ｂ１２の信
号の電位を、３台のセンス増幅器ＳＡ１〜ＳＡ３に同時
に伝達してこれら３台のセンス増幅器の同時動作により
その信号の電位が４段階のうちのどの電位にあるかを判
定し、２ビットのデータとして外部に出力するので、１
メモリセル１ビット記憶型の通常のＤＲＡＭと殆んど変
らない読出し動作速度が得られる。また、データ再書込
みは、読出し動作時に３台のセンス増幅器で発生した読
出し電位をビット線Ｂ１１，Ｂ１２に選択，伝達してこ
れらを均一化するだけで再書込み電位を発生し、メモリ
セルのリフレッシュが可能となる。

【００５９】図１２は本発明の第２の実施例の主要部分
の回路図である。

【００６０】この実施例では、各メモリセル（Ｍ１ａ，
Ｍ２ａ，…）それぞれが、ソース，ドレインのうちの一
方を第１のビット線Ｂ１１と接続しゲートを対応するワ
ード線（例えばＷＬ１）と接続する第１のトランジスタ
Ｑ１ａと、ソース，ドレインのうちの一方を第２のビッ
ト線Ｂ１２と接続しゲートを対応するワード線（ＷＬ
１）と接続する第２のトランジスタＱ１ｂと、第１及び
第２のトランジスタＱ１ａ，Ｑ１ｂそれぞれのソース，
ドレインのうちの他方間に接続されたキャパシタＣ１と
を含んだ２トランジスタ１キャパシタ型となっている。

【００６１】そして、プリチャージ回路ＰＲＥによるプ
リチャージの解除後に読出された第１及び第２のビット
線Ｂ１１，Ｂ１２間の差電位範囲を４段階に区分し、第
１の読出し電位発生手段が、プリチャージ回路ＰＲＥに
よるプリチャージの解除後に読出されて第１及び第２の
ビット線Ｂ１１，Ｂ１２に伝達された信号の電位を比較
し第１のビット線Ｂ１１側が第２ビット線Ｂ１２側より
高い４段階のうちの高位側の段階のときは第１のビット
線Ｂ１１側の第１の信号入出力端Ｄ１に第１の読出し電
位（５Ｖ）、第２のビット線Ｂ１２側の第２の信号入出
力端Ｄ１Ｂに第２の読出し電位（０Ｖ）を発生し第１の
ビット線Ｂ１１側が第２のビット線Ｂ１２側より低いと
きは第１の信号入出力端Ｄ１に第２の読出し電位（０
Ｖ）、第２の信号入出力端Ｄ１Ｂに第１の読出し電位
（５Ｖ）を発生する第１のセンス増幅器ＳＡ１を含んで
構成される。

【００６２】また、第２及び第３の読出し電位発生手段
は、プリチャージ回路ＰＲＥによるプリチャージの解除
後に読出されて第１のビット線Ｂ１１に伝達された信号
の電位を受けて所定電位だけ低位側に移動させる第１の
電位移動回路ＤＰＣ１ａと、この第１の電位移動回路Ｄ
ＰＣ１ａにより移動された電位と第２のビット線Ｂ１２
の電位とを比較し第２のビット線Ｂ１２側が低く第１の
ビット線Ｂ１１の信号の電位が最高位（Ｂ１２に対し）
のときはこの第２のビット線Ｂ１２側の第２の信号入出
力端Ｄ２Ｂに第３の読出し電位（１．２５Ｖ）を発生し
第２のビット線Ｂ１２側が高い上記最高位以外のときは
この第２の信号入出力端Ｄ２Ｂに第４の読出し電位
（３．７５Ｖ）を発生する第２のセンス増幅器ＳＡ２
と、プリチャージ回路ＰＲＥによるプリチャージの解除
後に読出されて第２のビット線Ｂ１２に伝達された信号
の電位を受けて所定の電位だけ低位側に移動させる第２
の電位移動回路ＤＰＣ２ａと、この第２の電位移動回路
ＤＰＣ２ａにより移動された電位と第１のビット線Ｂ１
１の電位とを比較し第１のビット線Ｂ１１側が低い最低
位（Ｂ１２に対し）のときは第２のビット線Ｂ１２側の
第２の信号入出力端Ｄ３Ｂに第５の読出し電位（３．７
５Ｖ）を発生し第１のビット線Ｂ１１側が高い上記最低
位以外のときはこの第２の信号入出力端Ｄ３Ｂに第６の
読出し電位（１．２５Ｖ）を発生する第３のセンス増幅
器ＳＡ３とを含んで構成される。

【００６３】また、再書込み電位発生手段はデータ転送
制御回路２ａに含まれ、第１のセンス増幅器ＳＡ１の第
１の信号入出力端Ｄ１の第１及び第２の読出し電位を第
１のビット線Ｂ１１側の第１〜第４の書込み電位として
第１のビット線Ｂ１１に伝達するトランジスタＱ３と、
第１のセンス増幅器ＳＡ１の第１の信号入出力端Ｄ１が
第１の読出し電位のときは第２のセンス増幅器ＳＡ２の
第２の信号入出力端Ｄ２Ｂの第３及び第４の読出し電位
を、第２のビット線Ｂ１２側の第１及び第２の書込み電
位とし第２の読出し電位のときは第３のセンス増幅器Ｓ
Ａ３の第２の信号入出力端Ｄ３Ｂの第５及び第６の読出
し電位を第２のビット線Ｂ１２側の第３及び第４の書込
み電位として第２のビット線Ｂ１２に伝達するトランジ
スタＱ９〜Ｑ１２とから成り、データ転送制御回路２ａ
にはその他、ビット線Ｂ１１，Ｂ１２とセンス増幅器Ｓ
Ａ１〜ＳＡ３の各信号入出力端Ｄ１，Ｄ１Ｂ〜Ｄ３，Ｄ
３Ｂとの間の信号の伝達制御を行うトランジスタＱ３〜
Ｑ８（Ｑ３は再書込み電位発生手段を共用）が含まれて
いる。

【００６４】その他の部分は第１の実施例と同様の構成
となっている。

【００６５】この実施例の動作を説明する前に、メモリ
セル選択時のビット線Ｂ１１，Ｂ１２間に得られる差電
位を計算により求めておく。従来例との差が明らかにな
る様に各ビット線の容量をＣｂ、メモリセルのキャパシ
タＣ１の容量をＣｓとする。ここでＣｂにはセンス増幅
器を構成するＭＯＳ型のトランジスタのゲート容量の他
にセンス増幅器信号入出力端Ｄ１，Ｄ１Ｂ〜Ｄ３，Ｄ３
Ｂの配線容量、トランジスタＱ３，Ｑ４の拡散層容量等
の全てが含まれるのは、多値セルを使用するしないに関
わらずＤＲＡＭすべてに共通の条件である。

【００６６】ワード線による選択前にビット線Ｂ１１，
Ｂ１２の電位がＶｉ、メモリセルの節点Ｓ１，Ｓ２の電
位（初期値）がそれぞれＶｓ１，Ｖｓ２であるとし、ワ
ード線による選択後にビット線Ｂ１１がＶｘ、ビット線
Ｂ１２がＶｙに変化したとする。ここでＢ１１側につい
て全電荷量を選択前後で求め、等式により結ぶと以下の
式が得られる。

【００６７】ＣｂＶｉ＋Ｃｓ（Ｖｓ１−Ｖｓ２）＝Ｃｂ
Ｖｘ＋Ｃｓ（Ｖｘ−Ｖｙ）同じくＢ１２側について得られる式はＣｂＶｉ＋Ｃｓ（Ｖｓ２−Ｖｓ１）＝ＣｂＶｙ＋Ｃｓ
（Ｖｙ−Ｖｘ）これら２式より、Ｖｘ，Ｖｙは、以下の簡単な２式で表
される様になる。

【００６８】Ｖｘ＋Ｖｙ＝２ＶｉＶｘ−Ｖｙ［２Ｃｓ／（Ｃｂ＋２Ｃｓ）］×（Ｖｓ１−
Ｖｓ２）Ｖｘ，Ｖｙの具体的数値を求める為に、従来例で用いた
Ｃｂ＝３５０ｆＦ，Ｃｓ＝５０ｆＦ，Ｖｉ＝２．５Ｖ等
の値を使い、Ｖｓ１，Ｖｓ２として前述した書込み電位
を使用すると、ワード線による選択後の各部の電位は、
後述する図１８（Ａ）のとおりとなる。

【００６９】次にこの実施例の動作について、図１３に
示された各制御信号のタイミング図及び図１４に示され
た各部の信号波形図を併せて参照し説明する。なお図１
４には４段階の差電位のうちの最低位（Ｂ１２に対し）
側から２番目の段階の場合の例（図１８（Ａ）のβの段
階）が示されている。

【００７０】まず、プリチャージ回路ＰＲＥによりビッ
ト線Ｂ１１，Ｂ１２センス増幅器ＳＡ１〜ＳＡ３の各信
号入出力端Ｄ１，Ｄ１Ｂ〜Ｄ３，Ｄ３Ｂは全て電源電位
５Ｖの１／２の中間基準電位Ｖｈ（２．５Ｖ）に保た
れ、メモリセルの記憶節点Ｓ１，Ｓ２の電位（初期値）
Ｖｓ１，Ｖｓ２は０Ｖ，１．２５Ｖとなっている。

【００７１】プリチャージ制御信号φＰがＨレベルから
Ｌレベルへと変化し、ワード線による選択前の準備が完
了する。

【００７２】次に時刻ｔ１にワード線ＷＬ１がＨレベル
になると、ビット線及びセンス増幅器ＳＡ１〜ＳＡ３の
各信号入出力端の電位は前に計算で求め図１８（Ａ）に
示されたようにＢ１１，Ｄ１，Ｄ２，Ｄ３が２．３６
Ｖ、Ｂ１２，Ｄ１Ｂ，Ｄ２Ｂ，Ｄ３Ｂが２．６４Ｖにな
る。

【００７３】この様にビット線Ｂ１１，Ｂ１２およびセ
ンス増幅器の各信号入出力端に電位が現われた後の時刻
ｔ２に、転送制御信号φ１Ｂ，φ２ＢをＨレベルからＬ
レベルへと変化させビット線Ｂ１１，Ｂ１２とセンス増
幅器ＳＡ１〜ＳＡ３とを電気的に切り離す。

【００７４】次に時刻ｔ３に、３台のセンス増幅器の基
準電位の調整を行なう為に、制御信号φＤＢが５Ｖから
０Ｖへと変化する。ここで電位移動回路ＤＰＣ１ａ，Ｄ
ＰＣ２ａのキャパシタＣ２，Ｃ３の容量Ｃｒは次の様な
目的からあらかじめ設定しておけばよい。

【００７５】すなわち、４段階の差電位のうちの最高位
（Ｂ１２に対し、以下同じ）から２番目（図１８（Ａ）
のδ）の場合のＤ２の電位（２．６４Ｖ）を、最高位の
場合のＤ２Ｂの電位（２．０８Ｖ）まで移動させる。こ
れは、センス増幅器ＳＡ２が最高位以外の状態を“０”
と判定し、最高位（図１８（Ａ）のδ）の状態を“１”
と判定する為である。この様にする為には、Ｃｒの値の
次の計算で求める値にあらかじめ設定しておく。

【００７６】すなわち、第１の実施例の説明で行なった
のと同様に、Ｄ２の容量をＣｄ、そのφＤＢ変化前の初
期電位をＶｊ、φＤＢ変化後の電位をＶｙとすれば、以
下の関係式が成り立つ。

【００７７】ＣｄＶｊ＋Ｃｒ（Ｖｊ−５）＝ＣｄＶｙ＋ＣｒＶｙこれにより、Ｃｒ＝Ｃｄ／［５／（Ｖｊ−Ｖｙ）−１］
が求まる。

【００７８】具体的な数値としてＶｊ＝２．６４Ｖ，Ｖ
ｙ＝２．０８Ｖ，Ｃｄ＝３０ｆＦを代入すれば、Ｃｒの
値は３．８ｆＦ程度になる。その他の段階（図１８
（Ａ）のα，β，δ）におけるＤ２の電位は（Ｖｊ−Ｖ
ｙ）、すなわち０．５６Ｖだけ低い電位に移動する。

【００７９】又、センス増幅器ＳＡ３の信号入出力端Ｄ
３Ｂの電位に関しては、Ｃｄ及びＣｒの値を上で求めた
値と同一に設計し、φＤＢを同じく５Ｖから０Ｖへと変
化させれば、Ｄ２と同じだけ、すなわち０．５６Ｖだけ
低い方へ移動する。

【００８０】こうするとことで、センス増幅器ＳＡ３は
４段階の差電位のうちの最低位の状態（図１８（Ａ）の
α）を“０”と判定し最低位以外の状態を“１”と判定
出来る。

【００８１】以上より、センス増幅器活性化直前の時刻
ｔ４では、各信号入出力端の電位は、Ｄ１が２．３６
Ｖ、Ｄ１Ｂが２．６４Ｖ、Ｄ２が１．８Ｖ、Ｄ２Ｂが
２．６４Ｖ、Ｄ３が２．３６Ｖ、Ｄ３Ｂが２．０８Ｖと
なっている。従って、センス増幅器ＳＡ１〜ＳＡ３を活
性化させると、Ｄ１，Ｄ２，Ｄ３ＢがＬレベルへ、Ｄ１
Ｂ，Ｄ２Ｂ，Ｄ３がＨレベルへ電位変化する。ただし、
センス増幅活性化信号を、いずれも活性化前は２．５Ｖ
であるが、活性化後の最終到達電位をφＳ１Ｐは５Ｖ、
φＳ１Ｎは０Ｖ、φＳ２Ｐ，φＳ３Ｐは３．７５Ｖ、φ
Ｓ２Ｎ，φＳ３Ｎは１．２５Ｖとなる様に設定している
ので、時刻ｔ４よりしばらくしてＤ１は０Ｖ、Ｄ１Ｂは
５Ｖ、Ｄ２，Ｄ３Ｂは１．２５Ｖ、Ｄ２Ｂ、Ｄ３は３．
７５Ｖになる。

【００８２】次に時刻ｔ５で転送制御信号φ２Ｂのみを
ＬレベルからＨレベルへと戻すことでメモリセルＭＣ１
ａ，ＭＣ２ａへのリフレッシュを開始する。つまり、転
送制御信号φ１ＢはＬレベルのままであるのでＮＭＯＳ
型のトランジスタＱ３〜Ｑ８のうちＱ３を除いてはすべ
てオフしたままであり、ビット線Ｂ１１と電気的に繋が
れるセンス増幅器の信号入出力端はＤ１のみとなる。
又、ビット線Ｂ１２はトランジスタＱ９〜Ｑ１２により
Ｄ２ＢもしくはＤ３Ｂのいずれかと電気的に繋がること
になるが、トランジスタＱ９，Ｑ１１のうちＱ９はオフ
しているので、Ｑ１１，Ｑ１２によりＤ３Ｂと繋がるこ
とになる。従って、転送制御信号φ２ＢがＨレベルにな
ってしばらくの間は、ビット線Ｂ１１，Ｂ１２の電位が
ワード線による選択直後の電位にある為、不安定な状態
にあるが、最終的にはＢ１１の電位はセンス増幅器ＳＡ
１のＤ１の電位０Ｖへ、Ｂ１２の電位はセンス増幅器Ｓ
Ａ３のＤ３Ｂの電位１．２５Ｖへと変化していく。

【００８３】つまり、時刻ｔ６においてワード線ＷＬ１
を非選択の状態のＬレベルへ戻すことで、メモリセルＭ
Ｃ１ａの記憶節点Ｓ１，Ｓ２の電位はワード線による選
択前と同一の電位０Ｖ，１．２５Ｖへとリフレッシュさ
れたことになる。

【００８４】この後は、ビット線Ｂ１１，Ｂ１２、セン
ス増幅器ＳＡ１〜ＳＡ３の各信号入出力端の電位を中間
基準電位の２．５Ｖへと戻すために、各制御信号のφ１
Ｂ，φＰをＨレベルへ、φＳｉＰ（ｉ＝１〜３），φＳ
ｉＮ（ｉ＝１〜３）を２．５Ｖへと戻せばよい。

【００８５】４段階のうちのα，γ，δのときの各部の
信号波形図を図１５，図１６，図１７に示す。これらの
動作は上述のβの段階と同様であるのでその動作の説明
は省略する。また、４段階のα〜δの動作を１つにまと
めると図１８（Ａ），（Ｂ）のとおりとなる。

【００８６】この実施例における外部へのデータの読出
し、及び外部からのデータの書込みは第１の実施例と同
様に行なわれるので、図１９（Ａ），（Ｂ）にその動作
時の各部の信号，データの値を示すにとどめ、詳細な説
明は省略する。

【００８７】この実施例においては、第１の実施例と同
様に高速動作が得られるほか、センス増幅器ＳＡ１〜Ｓ
Ａ３における信号入出力期間の基準電位との差電位が第
１の実施例の１００ｍＶに対し最低２８０ｍＶとなって
いるので、低電源電位動作の状態となっても、その動作
マージンを大きくとることができるという利点と、読出
し電位をビット線間のバランス動作なしに直ちに書込み
電位とするのでその分、更に高速動作が得られるという
利点がある。

【００８８】上述した第１，第２の実施例においては、
１対のビット線Ｂ１１，Ｂ１２とその関連部分とを抽出
して説明したが、実際の半導体記憶装置では、複数対の
ビット線とその関連部分とを含んだ構成となっているこ
とは言うまでもない。

【００８９】また、これら実施例においては、ビット線
の片端にのみ読出し電位発生手段，最書込み電位発生手
段及びデータ入出力手段を配置した例を示したが、第１
の読出し電位発生手段をビット線の両端それぞれに配置
し、第２の読出し電位発生手段をビット線の一方の端に
第３の読出し電位発生手段をビット線の他方の端にそれ
ぞれ配置し、これら第１〜第３の読出し電位発生手段の
配置に応じて再書込み電位発生手段等を分割配置する構
成とすることもできる。

【００９０】

【発明の効果】以上説明したように本発明は、１つ（１
対）のビット線に対して３台のセンス増幅器を設け、こ
れらセンス増幅器にビット線の信号の電位を同時に伝達
してその信号の電位が４段階のうちどの段階にあるかを
判定し、２ビットのデータとして外部へ出力し、またそ
の判定結果による読出し電位から書込み電位を発生して
再書込みする構成となっているので、従来例より大幅に
動作の高速化ができて１メモリセル１ビットの通常のＤ
ＲＡＭをほぼ同程度の動作速度を得ることができ、ま
た、メモリセルを２トランジスタキャパシタ型としてす
ることにより、低電源電位動作時でも、センス増幅器の
動作マージンを大きくすることができる効果がある。

【図面の簡単な説明】

【図１】本発明の第１の実施例を示すブロック図であ
る。

【図２】図１に示された実施例の主要部分の具体的回路
例を示す回路図である。

【図３】図１に示された実施例のセンス増幅器及びコラ
ムスイッチ回路の具体的回路例を示す回路図である。

【図４】図１に示された実施例のＡ／Ｄ変換回路，出力
バッファ回路及び入力バッファ回路の具体的回路例を示
す回路図である。

【図５】図１に示された実施例の各制御信号のタイミン
グ図である。

【図６】図１に示された実施例の各部の信号波形の第１
の例の信号波形図である。

【図７】図１に示された実施例の各部の信号波形の第２
の例の信号波形図である。

【図８】図１に示された実施例の各部の信号波形の第３
の例の信号波形図である。

【図９】図１に示された実施例の各部の信号波形の第４
の例の信号波形図である。

【図１０】図１に示された実施例の再書込み動作時の各
部の信号，データの値を示す図である。

【図１１】図１に示された実施例のデータ読出し動作時
及びデータ書込み動作時の各部の信号及びデータの値を
示す図である。

【図１２】本発明の第２の実施例を示す主要部分の回路
図である。

【図１３】図１２に示された実施例の各制御信号のタイ
ミング図である。

【図１４】図１２に示された実施例の各部の信号波形の
第１の例の信号波形図である。

【図１５】図１２に示された実施例の各部の信号波形の
第２の例の信号波形図である。

【図１６】図１２に示された実施例の各部の信号波形の
第３の例の信号波形図である。

【図１７】図１２に示された実施例の各部の信号波形の
第４の例の信号波形図である。

【図１８】図１２に示された実施例の再書込み動作時の
各部の信号，データの値を示す図である。

【図１９】図１２に示された実施例のデータ読出し動作
時及びデータ書込み動作時の各部の信号，データの値を
示す図である。

【図２０】従来の半導体記憶装置の課題を説明するため
のメモリセル及びその周辺の回路図、並びに４値データ
の電位置分を示す図である。

【符号の説明】

１ビット線バランス回路２，２ａデータ転送制御回路３Ａ／Ｄ変換回路４出力バッファ回路５入力バッファ回路Ｂ１１，Ｂ１２ビット線ＢＡ３１，ＢＡ４１バッファ増幅器Ｃ１〜Ｃ３，Ｃ２ａ，Ｃ３ａキャパシタＣＳＷ１〜ＣＳＷ３コラムスイッチ回路ＤＰＣ１，ＤＰＣ２，ＤＰＣ１ａ，ＤＰＣ２ａ電位
移動回路Ｇ４１，Ｇ４２，Ｇ５１〜Ｇ５３論理ゲートＩＯ１Ｔ，ＩＯ１Ｂ〜ＩＯ３Ｔ，ＩＯ３Ｂデータ入
出力バスＩＶ４１〜ＩＶ４３，ＩＶ５１〜ＩＶ５４インバー
タＭ１，Ｍ２，Ｍ１ａ，Ｍ２ａメモリセルＯＰ３１演算増幅器ＰＲＥプリチャージ回路Ｑ１〜Ｑ１８，Ｑ１ａ，Ｑ１ｂ，Ｑｃ１，Ｑｃ２，Ｑｎ
４１〜Ｑｎ４４，Ｑｓｎ１，Ｑｓｎ２，Ｑｓｐ１，Ｑｓ
ｐ２トランジスタＳＡ１〜ＳＡ３センス増幅器ＴＧ４１，ＴＧ４２トランスファゲート

Claims

【特許請求の範囲】

【請求項１】信号を伝達するビット線と、スイッチン
グ用のトランジスタ及び電荷蓄積用のキャパシタを備え
選択状態のとき前記ビット線と接続してこのビット線に
伝達された信号を書込み記憶し、記憶している信号を前
記ビット線に読出す複数のメモリセルと、これら複数の
メモリセルから前記ビット線に読出された信号の電位範
囲を４段階に区分し、前記ビット線に読出された信号の
電位を第１の基準電位と比較して前記４段階のうちの高
位側の２段階であるときは第１の読出し電位、低位側の
２段階であるときは第２の読出し電位を出力する第１の
読出し電位発生手段と、前記ビット線に読出された信号
の電位を第２の基準電位と比較して前記４段階のうちの
最高位であるときは第３の読出し電位、最高位以外であ
るときは第４の読出し電位を出力する第２の読出し電位
発生手段と、前記ビット線に読出された信号の電位を第
３の基準電位と比較して前記４段階のうちの最低位であ
るときは第５の読出し電位、最低位以外であるときは第
６の読出し電位を出力する第３の読出し電位発生手段
と、前記第１の読出し電位発生手段の出力が第１の読出
し電位であるときは“１”レベル、第２の読出し電位で
あるときは“０”レベルのデータを出力し前記第２の読
出し電位発生手段の出力が第３の読出し電位であるとき
は“１”レベル、第４の読出し電位であるときは“０”
レベルのデータを出力し前記第３の読出し電位発生手段
の出力が第５の読出し電位であるときは“０”レベル、
第６の読出し電位であるときは“１”レベルのデータを
出力するＡ／Ｄ変換回路と、このＡ／Ｄ変換回路の出力
データのうち前記第１の読出し電位発生手段対応のデー
タを第１のデータ入出力端子に出力し、前記第１の読出
し電位発生手段対応のデータが“１”レベルのときは前
記第２の読出し電位発生手段対応のデータを第２のデー
タ入出力端子に出力し“０”レベルのときは前記第３の
読出し電位発生手段対応のデータを前記第２のデータ入
出力端子に出力する出力バッファ回路と、前記第１〜第
３の読出し電位発生手段の出力に従って前記ビット線に
読出された信号の電位と対応する第１〜第４の書込み電
位を発生し前記ビット線に伝達する再書込み電位発生手
段と、前記第１及び第２のデータ入出力端子に入力され
た書込み用のデータに従って前記再書込み電位発生手段
に前記第１〜第４の書込み電位を発生させる入力バッフ
ァ・Ｄ／Ａ変換手段とを有することを特徴とする半導体
記憶装置。
【請求項２】ビット線が対をなす第１及び第２のビッ
ト線から成り、複数のメモリセルそれぞれが、選択状態
のとき前記第１のビット線と接続する１トランジスタ１
キャパシタ型の複数の第１のメモリセルと、選択状態の
とき前記第２のビット線と接続する１トランジスタ１キ
ャパシタ型の複数の第２のメモリセルとから成り、前記
第１及び第２のビット線を所定のタイミングで中間基準
電位にプリチャージするプリチャージ回路を備え、第１
の読出し電位発生手段が、前記プリチャージ回路による
プリチャージの解除後に読出されて前記第１及び第２の
ビット線のうちの一方に伝達された信号の電位を他方の
ビット線の中間基準電位と比較し一方の信号入出力端に
その比較結果に応答した第１又は第２の読出し電位を発
生する第１のセンス増幅器とを含んで構成され、第２及
び第３の読出し電位発生手段が、前記プリチャージ回路
によるプリチャージの解除後に読出されて前記第１及び
第２のビット線のうちの一方に伝達された信号の電位を
受けて所定電位だけ低位側に移動させる第１の電位移動
回路と、この第１の電位移動回路により移動された電位
と前記第１及び第２のビット線のうちの他方のビット線
の中間基準電位とを比較し一方の信号入出力端にその比
較結果に応答した第３又第４の読出し電位を発生する第
２のセンス増幅器と、前記プリチャージ回路によるプリ
チャージの解除後に前記第１及び第２のビット線のうち
の他方のビット線の中間基準電位を受けて所定の電位だ
け低位側に移動させる第２の電位移動回路と、この第２
の電位移動回路により移動された電位と前記第１及び第
２のビット線のうちの一方のビット線の電位とを比較し
て一方の信号入出力端にその比較結果に応答した第５又
は第６の読出し電位を発生する第３のセンス増幅器とを
含んで構成され、再書込み電位発生手段が、前記第１の
センス増幅器の一方の信号入出力端の第１及び第２の読
出し電位を前記第１及び第２のビット線のうちの一方の
ビット線に伝達する第１のスイッチ素子と、前記第１の
センス増幅器の一方の信号入出力端が第１の読出し電位
のときは第２のセンス増幅器の一方の信号入出力端の第
３及び第４の読出し電位を、第２の読出し電位のときは
第３のセンス増幅器の一方の信号入出力端の第５及び第
６の読出し電位を前記第１及び第２のビット線のうちの
他方のビット線に伝達する第２及び第３のスイッチ素子
と、所定のタイミングで前記第１及び第２のビット線を
接続してこれらビット線に伝達された電位を均一化しこ
れらビット線に第１〜第４の書込み電位を発生するビッ
ト線バランス回路とを含んで構成され、入力バッファ・
Ｄ／Ａ変換手段が、第１のデータ入出力端子のデータを
前記第１のセンス増幅器に伝達し第２のデータ入出力端
子のデータを前記第２及び第３のセンス増幅器に伝達
し、この伝達されたデータに従ってこれら第１〜第３の
センス増幅器の一方の信号入出力端に前記第１〜第６の
読出し電位と同一の電位を発生させる入力バッファ回路
を含んで構成された請求項１記載の半導体記憶装置。
【請求項３】中間基準電位を電源電位の１／２の電位
とし、第１及び第３の読出し電位を前記電源電位と同一
の電位とし、第２及び第５の読出し電位を接地電位と
し、第４の読出し電位を前記電源電位の１／３の電位と
し、前記第６の読出し電位を前記電源電位の２／３の電
位とし、第１の書込み電位を前記電源電位とし、第２の
書込み電位を前記電源電位の２／３の電位とし、第３の
書込み電位を前記電源電位の１／３の電位とし、第４の
書込み電位を前記接地電位とし、中間基準電位を前記電
源電位の１／２の電位とし、メモリセルのキャパシタの
２つの端子のうちのビット線と接続する側の端子とは異
なる端子を前記中間電位とする請求項２記載の半導体記
憶装置。
【請求項４】ビット線が対をなす第１及び第２のビッ
ト線から成り、複数のメモリセルそれぞれが、ソース，
ドレインのうちの一方を前記第１のビット線と接続しゲ
ートを対応するワード線と接続する第１のトランジスタ
と、ソース，ドレインのうちの一方を前記第２のビット
線と接続しゲートを前記対応するワード線と接続する第
２のトランジスタと、前記第１及び第２のトランジスタ
それぞれのソース，ドレインのうちの他方間に接続され
たキャパシタとを含んで構成され、前記第１及び第２の
ビット線を所定のタイミングで中間基準電位にプリチャ
ージするプリチャージ回路を備え、このプリチャージ回
路によるプリチャージの解除後に読出された前記第１及
び第２のビット線間の差電位範囲を４段階に区分し、第
１の読出し電位発生手段が、前記プリチャージ回路によ
るプリチャージの解除後に読出されて前記第１及び第２
のビット線に伝達された信号の電位を比較し前記第１の
ビット線側が前記第２ビット線側より高い高位側の２段
階のときは第１のビット線側の第１の信号入力出力端に
第１の読出し電位、第２のビット線側の第２の信号入出
力端に第２の読出し電位を発生し前記第１のビット線側
が前記第２のビット線側より低いときは前記第１の信号
入出力端に前記第２の読出し電位、前記第２の信号入出
力端に前記第１の読出し電位を発生する第１のセンス増
幅器を含んで構成され、第２及び第３の読出し電位発生
手段が、前記プリチャージ回路によるプリチャージの解
除後に読出されて低位側に移動させる第１の電位移動回
路と、この第１の電位移動回路により移動された電位と
前記第２のビット線の電位とを比較し前記第２のビット
線側が低くこの第２のビット線に対する前記第１のビッ
ト線の電位が最高位のときはこの第２のビット線側の第
２の信号入出力端に第３の読出し電位を発生し前記第２
のビット線側が高い前記最高位以外のときはこの第２の
信号入出力端に第４の読出し電位を発生する第２のセン
ス増幅器と、前記プリチャージ回路によるプリチャージ
の解除後に読出されて前記第２のビット線に伝達された
信号の電位を受けて所定の電位だけ低位側に移動させる
第２の電位移動回路と、この第２の電位移動回路により
移動された電位と前記第１のビット線の電位とを比較し
前記第１のビット線側が低く前記第２のビット線に対し
最低位のときは前記第２のビット線側の第２の信号入出
力端に第５の読出し電位を発生し前記第１のビット線側
が高い前記最低位以外のときはこの第２の信号入出力端
に第６の読出し電位を発生する第３のセンス増幅器とを
含んで構成され、再書込み電位発生手段が、前記第１の
センス増幅器の第１の信号入出力端の第１及び第２の読
出し電位を前記第１のビット線側の第１〜第４の書込み
電位として前記第１のビット線に伝達する第１のスイッ
チ素子と、前記第１のセンス増幅器の第１の信号入出力
端が第１の読出し電位のときは前記第２のセンス増幅器
の第２の信号入出力端の第３及び第４の読出し電位を前
記第２のビット線側の第１及び第２の書込み電位とし第
２の読出し電位のときは前記第３のセンス増幅器の第２
の信号入出力端の第５及び第６の読出し電位を前記第２
のビット線側の第３及び第４の書込み電位として前記第
２のビット線に伝達する第２及び第３のスイッチ素子と
を含んで構成され、入力バッファ・Ｄ／Ａ変換手段が、
第１のデータ入力端子のデータを前記第１のセンス増幅
器に伝達し第２のデータ入出力端子のデータを前記第２
及び第３のセンス増幅器に伝達し、この伝達されたデー
タに従って前記第１のセンス増幅器の第１の信号入出力
端子及び前記第２，第３のセンス増幅器の第２の信号入
出力端子それぞれに前記第１〜第６の読出し電位と同一
の電位を発生させる入力バッファ回路を含んで構成され
た請求項１記載の半導体記憶装置。
【請求項５】中間基準電位を電源電位の１／２の電位
とし、第１の読出し電位を前記電源電圧と同一の電位と
し、第２の読出し電位を接地電位とし、第３及び第６の
読出し電位を前記電源電位の１／４の電位とし、第４及
び第５の読出し電位を前記電源電位の３／４の電位とし
た請求項４記載の半導体記憶装置。
【請求項６】第１の読出し電位発生手段をビット線の
両端それぞれに配置し、第２の読出し電位発生手段を前
記ビット線の一方の端に第３の読出し電位発生手段を前
記ビット線の他方の端にそれぞれ配置し、これら第１〜
第３の読出し電位発生手段の配置に応じて再書込み電位
発生手段を分割配置した請求項１記載の半導体記憶装
置。