JPH08172342A - デジタルフィルタ - Google Patents

Abstract

(57)【要約】 【目的】 ＲＯＭテーブルを用いるデジタルフィルタに
おいて、データ格納部で従来と同様の動作を行いなが
ら、ＬＳＩ化した際のチップサイズを小型化する。 【構成】 入力レジスタ３０に順次入力されるｊビット
のデータをｉワード分格納するデータ格納部を、ビット
方向とワード方向の双方からアクセス可能なスタティッ
クＲＡＭで構成し、ここから順次読み出されるｉビット
のデータを、フィルタ係数ｋの総和を予め記憶したテー
ブル記憶部にアドレスとして供給し、このテーブル記憶
部から順次読み出される総和を加算器で重み付けしなが
ら加算することにより、デジタルフィルタ出力を得る。
そして、デジタルフィルタには、ｊビット×ｉワードの
メモリ部分と、ビット方向のアドレスを指定するビット
ポインタと、ワード方向のアドレスを指定するワードポ
インタと、ワードポインタにより指定されたｊビットの
データを一旦保持するバッファレジスタを設ける。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、乗算器を利用しない
で、ＲＯＭ等で構成されたフィルタ係数の総和テーブル
を用いたデジタルフィルタに関する。

【０００２】

【従来の技術】デジタルフィルタの代表的な例であるＦ
ＩＲフィルタは、一般的に、図８に示すように構成され
ている。図８は、１３次のＦＩＲフィルタを示し、入力
データＸｎを１サンプリング期間順次遅延する遅延素子
１〜１２と、各データを加算する加算器１３〜１８と、
加算結果に係数ｋｍを乗算する乗算器１９〜２５と、乗
算結果を加算する加算器２６とより構成される。

【０００３】ここで、データＸを２の補数で表現する
と、式（１）で表され、

【０００４】

【数１】

【０００５】フィルタ係数を、ｋｍ（ｍ＝０〜６）：１
６ビットの係数とすると、出力Ｙｎは式（２）のように
表される。

【０００６】

【数２】

【０００７】ここで、以下の式（３）に示す小括弧内の
値は、

【０００８】

【数３】

【０００９】１ビット加算結果であって、その値は０も
しくは１なので、Ｘの値に応じたｋｍの総和を予めＲＯ
Ｍ等にテーブルとして記憶しておけば、Ｘをアドレスと
することにより式（２）における中括弧内の値は、この
総和テーブルから読み出すことができ、従って、乗算器
を用いずにＦＩＲ出力Ｙｎを求めることができる。次
に、このようなＲＯＭテーブルを用いたデジタルフィル
タの従来構成を、図７に基づき説明する。

【００１０】入力されるｊビットのデータは、まず入力
レジスタ３０に入力され、このレジスタを介してデータ
格納部３１に格納される。データ格納部３１は、ｊビッ
トのデータを次数ｉに相当するｉワード分格納するもの
で、通常、ｊビットのシフトレジスタをｉ本用いて構成
される。ｉ本のシフトレジスタ３０１，３０２，３０
３，……… は、シリアルに接続されると共に、各シフ
トレジスタのＬＳＢもしくはＭＳＢが次段のＲＯＭポイ
ンタレジスタ３２の入力に接続されている。そして、１
サンプリング期間内に１ビットづつシフトしながら、Ｒ
ＯＭポインタレジスタ３２の内容を更新するようにして
いる。このＲＯＭポインタアドレス３２は、上述した係
数ｋｍの総和をテーブルの形で記憶したＲＯＭテーブル
３３をアドレス指定するものであり、その結果、ＲＯＭ
テーブル３３からは、データＸに応じた係数の総和、即
ち、式（２）における中括弧内の値が読み出される。

【００１１】順次読み出される総和は、加算器３４０を
含む演算部３４で、式（２）に示す重み付けがなされな
がら順次加算されていき、出力Ｙｎが出力レジスタ３５
に得られる。

【００１２】

【発明が解決しようとする課題】従来の構成において
は、データ格納部としてシフトレジスタを用いており、
このシフトレジスタを構成する要素としては通常ラッチ
が用いられるが、シフトレジスタは１サンプリング期間
に１度使用されることになるので、スタティックタイプ
が好ましい。しかしながら、スタティックタイプのラッ
チは、ＬＳＩ化した場合、占有面積が非常に大きくなる
ため、チップサイズの大型化につながってしまう。

【００１３】そこで、ダイナミックタイプのラッチを用
いることが考えられるが、シフトサイクルが長い場合
や、一時的にシフトをストップする場合に、チャージが
抜けて誤動作することがあり、と言って、リフレッシュ
回路を設けると制御が複雑になるという問題がある。

【００１４】

【課題を解決するための手段】本発明は、ｊビットのデ
ータを入力する入力レジスタと、該入力レジスタに順次
入力されるｊビット単位のデータをｉワード分格納する
データ格納部と、フィルタ係数の総和を予め記憶したテ
ーブル記憶部と、前記データ格納部からｉビット毎に順
次読み出されるデータを入力し、出力によって前記テー
ブル記憶手段のアドレスを指定するポインタレジスタ
と、前記テーブル記憶部から順次読み出される総和を重
み付けしながら加算する加算器とを備え、前記データ格
納部をビット方向とワード方向の双方からアクセス可能
なスタティックＲＡＭ回路で構成することにより、上記
課題を解決するものである。

【００１５】また、本発明は、前記スタティックＲＡＭ
回路が、ｊビット×ｉワードのメモリ部分と、ビット方
向のアドレスを指定するビットポインタと、ワード方向
のアドレスを指定するワードポインタとを有することを
特徴とする。また、本発明は、前記スタティックＲＡＭ
回路が、更に、前記ワードポインタにより指定されたｊ
ビットのデータを一旦保持するバッファレジスタを有す
ることを特徴とする。

【００１６】また、本発明は、前記スタティックＲＡＭ
回路が、前記入力レジスタへデータがセットされたこと
に応答して、前記ワードポインタを０に設定して前記入
力レジスタにセットされたｊビットのデータをワードア
ドレス０に書き込み、次に、前記ビットポインタを０か
らｊ−１まで順にインクリメントすることによって、ビ
ットアドレス０からｊ−１までのｉビット単位のデータ
を順次読み出し、読み出し後、前記ワードポインタをｉ
−２に設定し、続いて、ワードアドレスで示されるｊビ
ット単位のデータを前記バッファレジスタに一旦格納
し、格納後、前記ワードポインタをインクリメントして
一旦格納したデータを、読み出しアドレスの次のワード
アドレスに書き込む一連のシフト処理を、ワードアドレ
スｉ−２から０に対して順次実行することを特徴とす
る。

【００１７】

【作用】本発明では、データ格納部がビット方向とワー
ド方向の双方からアクセス可能なスタティックＲＡＭ回
路により構成されるので、スタティックラッチを用いる
シフトレジスタと同様の使い方が可能になると共に、占
有面積が小さくなる。また、ビットポインタのインクリ
メント動作により、テーブル記憶部のアドレスを指定す
るポインタレジスタへ順次アドレスを入力でき、バッフ
ァレジスタ及びワードポインタを用いたワード方向のシ
フト処理により、ｊビット単位のワードデータのシフト
動作が実現される。

【００１８】

【実施例】図１は、本発明の実施例の構成を示すブロッ
ク図であり、図７と同一の構成については同一の符号を
付している。ここで、特徴的な構成はデータ格納部４０
であり、このデータ格納部４０は、ビット方向とワード
方向の双方からアクセス可能なスタティックＲＡＭ回路
により構成されている。

【００１９】スタティックＲＡＭ回路は、概略的には、
図１に示すように、ｊビット×ｉワードのメモリ部分４
０１と、ビット方向のアドレスを指定するビットポイン
タ４０２と、ワード方向のアドレスを指定するワードポ
インタ４０３と、ワードポインタ４０３により指定され
たｊビットのデータを一旦保持するバッファレジスタ４
０４と、タイミング発生回路４０５より成る。

【００２０】以下、図２を参照しながら、スタティック
ＲＡＭ回路４０の概略動作について説明する。まず、ス
タティックＲＡＭ回路４０のメモリ部分４０１は、ワー
ドアドレス０に現在のサンプリングデータが格納され、
ワードアドレスが大きくなるほどより過去にサンプリン
グされたデータが格納されるという順序になっており、
ワードアドレスｉ−１に格納された最も古いデータは次
のサンプル時に捨てられることとなる。

【００２１】そこで、入力レジスタ３０にｊビットのデ
ータがセットされると、ビットポインタ４０２及びワー
ドポインタ４０３が共に０に設定され、ワードポインタ
４０３が示すワードアドレス０に，入力レジスタ３０に
セットされたｊビットのデータが書き込まれる。つま
り、ワード方向の書き込みが行われる。次に、ビットポ
インタ４０２が示すビットアドレス０から１ビット×ｉ
ワード、即ちｉビットのデータがＲＯＭポインタレジス
タ３２に読み出され、その後、ビットポインタ４０２が
順次インクリメントされ、インクリメントされる毎にｉ
ビットのデータが読み出される。つまり、ビットアドレ
ス０，１，２，…………，ｊ−１から、順次ｉビット単
位にビットデータが読み出され、ビット方向の読み出し
が実現される。

【００２２】このようにして、ビット方向のデータ読み
出しが終了すると、次に、ワード方向の書き込み及び読
み出しによるワードデータのシフト処理が実行される。
この処理は、ビット方向の読み出しが終了した後行われ
るため、ビットポインタ４０２がｊ−１をカウントした
後、ワードポインタ４０３にｉ−２が設定される。

【００２３】そして、ワードポインタ４０３が示すワー
ドアドレスｉ−２からｊビットのワードデータが読み出
され、バッファレジスタ４０４に転送され、ここで一旦
保持される。続いて、ワードポインタ４０３がインクリ
メントされ、このワードアドレスｉ−１にバッファレジ
スタ４０４に保持されたワードデータが書き込まれる。
その後は、ワードポインタが−２され、ワードアドレス
ｉ−３に対して同様の処理を行う。つまり、あるワード
アドレスのデータを読み出して一旦バッファレジスタ４
０４に保持した後、読み出したワードアドレスの次のワ
ードアドレスに保持したデータを書き込むことによっ
て、ワードデータのシフト処理を行っているのである。
このようなシフト処理を、ワードアドレスｉ−１から０
までの各アドレスについて実行し、全てのデータをワー
ド方向へシフトする。この動作によって、ワードアドレ
スには新たなデータが入力可能となり、データの順序が
保たれる。

【００２４】ところで、ＲＯＭポインタレジスタ３２に
順次ｉビットのデータが入力されると、これらデータは
順次アドレスとしてＲＯＭテーブル３３に供給される。
ここで、式（２）の中括弧で示される係数の総和のう
ち、２の０乗，２の１乗，…………，２の１５乗に対応
する総和を式（４）に示すように、Ｓ０，Ｓ１，………
…，Ｓ１５とする。

【００２５】

【数４】

【００２６】すると、ＲＯＭテーブル３３からは、ま
ず、Ｓ０が出力され、これが加算器３４０を介してシフ
トレジスタ３４１にセットされ、ここでシフトダウンさ
れることによって１／２に除算され、次の総和Ｓ１がＲ
ＯＭテーブル３３から出力されると、加算器３４０にお
いてＳ１と除算されたＳ０が加算される。以下同様に、
加算結果がシフトレジスタ３４１で除算され、これに新
たな総和が加算されていく。よって、結果的には式
（２）の総和が演算部３４から出力レジスタ３５に出力
されることとなる。

【００２７】但し、最上位の２の１５乗はマイナスにし
なければならないので、２の補数処理部３４２によっ
て、出力された総和Ｓ１５が反転され、これに１が加算
され、この結果がマルチプレクサ３４３を介して出力さ
れる。勿論、マルチプレクサ３４３では、他の場合はＲ
ＯＭテーブル３３の出力がそのまま選択される。次に、
ビットポインタ４０２とワードポインタ４０３の具体回
路について説明する。

【００２８】図３がビットポインタ４０２とワードポイ
ンタ４０３の具体回路例を示す図であり、ビットポイン
タ４０２は、５段のＤタイプフリップフロップ５０１，
５０２，５０３，５０４，５０５、ＮＯＲゲート５０
６、ＥＸ−ＯＲゲート５０７，５０８，５０９，５１
０、ＡＮＤゲート５１１、５１２、５１３よりなり、ワ
ードポインタ４０３は、４段のＤタイプフリップフロッ
プ６０１，６０２，６０３，６０４、エッジ検出回路７
００、ＮＯＲゲート６０５、ＥＸ−ＯＲゲート６０６，
６０７，６０８，６０９，６１０，６１１、ＯＲゲート
６１２，６１５，６１６，６１７，６１８、ＡＮＤゲー
ト６１３，６１４，６１９，６２０，６２１，６２２，
６２３，６２４，６２５，６２６よりなる。

【００２９】ビットポインタ４０２は、タイミング発生
回路４０５からのカウンタ制御信号１がＬのときのみ動
作するカウンタであって、この点を除いては通常のカウ
ンタと同様の動作を行う。即ち、データが入力レジスタ
３０にセットされたことを示すデータセット信号が、タ
イミング発生回路４０５から出力されると、ビットカウ
ンタ４０２はリセットされ、その後、カウントクロック
に応じて、図４エ〜キに示すように単純にカウントアッ
プを繰り返す。そして、カウント内容がｊ＝１６になる
と、カウンタ制御信号１がＨレベルとなり、カウンタの
動作が停止すると共に、エッジ検出回路７００で最終ビ
ットのＢＰ３が１になったことを検出して、ワードポイ
ンタ４０３をｉ−２＝１１にセットする。

【００３０】ワードポインタ４０３は、図４に示すよう
に、タイミング発生回路４０５からのカウンタ制御信号
２がＬレベルのときのみ動作するものであって、このほ
か制御信号としてタイミング発生回路４０５からのリー
ドライト信号Ｒ／Ｗを入力する。この信号Ｒ／Ｗは、メ
モリに対する制御信号であると共に、カウンタの動作を
−２するか＋１するかを決定しており、信号Ｒ／ＷがＨ
レベルのとき−２し、Ｌレベルのとき＋１する。従っ
て、図４コ〜スに示すように、初期設定値１１から順に
＋１，−２，＋１，−２を繰り返し、ワードアドレスが
０になったとき処理を終了する。この操作により、ワー
ドデータのシフト処理が実現される。

【００３１】次に、スタティックＲＡＭの具体回路例を
図５及び図６に示し、その動作を詳細に説明する。図５
は、スタティックＲＡＭ回路４０の全体構成を示してお
り、複数のメモリセル８０，８１，…………，８２，８
３が、Ｘ及びＹ方向のマトリクス状に配置されている。
メモリセル８０は、各々の入力を他方の出力にそれぞれ
接続した２個のインバータ８０１及び８０２より成り、
これらインバータはＭＯＳトランジスタで構成されてい
る。他のメモリセルも同様の構成である。

【００３２】メモリセル８０の一端Ｐには、Ｎチャンネ
ルＭＯＳトランジスタ８０３が接続され、そのソースド
レイン路を介してＹ方向に伸びるビットラインＢ０ｘが
接続されており、他端Ｑには、ＮチャンネルＭＯＳトラ
ンジスタ８０４が接続され、そのソースドレイン路を介
してＹ方向に伸びる反転ビットラインＢ０ｘバーが接続
されている。このＮチャンネルＭＯＳトランジスタ８０
３，８０４のゲートは、Ｘ方向に伸びるアドレスライン
Ａｘ０に接続されている。そして、Ｙ方向に配置された
各メモリセル８０，８３，………，８６は、同一のビッ
トラインＢ０ｘ，Ｂ０ｘバーに接続され、Ｘ方向に配置
された各メモリセル８０，８１，………，８２は、同一
のアドレスラインＡｘ０に接続されている。他のメモリ
セルに関しても同様の構成である。

【００３３】ここで、アドレスＡｘ０，Ａｘ１，……
…，Ａｘｊ−１ は、ビットポインタ４０２の内容をデ
コーダ９２によりデコードしたアドレス信号であり、例
えば、アドレスＡｘ０が選択されると、このアドレスラ
インＡｘ０に接続されたＸ方向の全てのメモリセル８
０，８１，………，８２に記憶されていたデータが、各
ビットラインＢｘ０，Ｂｘ１，…………Ｂｘｉ−１を通
して、各リードライト回路９３，９４，………，９５に
よって読み出される。勿論、リードライト回路は、書き
込みも行えるので、同一アドレスラインに接続されたＸ
方向の全てのメモリセルに対する書き込みも可能とな
る。但し、デジタルフィルタを構成するためには、この
書き込みは必要ない。

【００３４】更に、本実施例のメモリセルにおいては、
メモリセル８０の一端Ｐには、もう１つのＮチャンネル
ＭＯＳトランジスタ８０５が接続され、そのソースドレ
イン路を介してＸ方向に伸びるビットラインＢ０ｙが接
続されており、他端Ｑには、もう１つのＮチャンネルＭ
ＯＳトランジスタ８０６が接続され、そのソースドレイ
ン路を介してＸ方向に伸びる反転ビットラインＢ０ｙバ
ーが接続されている。このＮチャンネルＭＯＳトランジ
スタ８０５，８０６のゲートは、Ｙ方向に伸びるアドレ
スラインＡｙ０に接続されている。そして、Ｘ方向に配
置された各メモリセル８０，８１，………，８２は、同
一のビットラインＢ０ｙ，Ｂ０ｙバーに接続され、Ｙ方
向に配置された各メモリセル８０，８３，………，８６
は、同一のアドレスラインＡｙ０に接続されている。他
のメモリセルに関しても同様の構成である。

【００３５】アドレスＡｙ０，Ａｙ１，Ａｙ２，……
…，Ａｙｉ−１は、ワードポインタ４０３の内容をデコ
ーダ９６によりデコードしたアドレス信号であり、例え
ば、アドレスＡｙ０が選択されると、このアドレスライ
ンＡｙ０に接続されたＹ方向の全てのメモリセル８０，
８３，………，８６に記憶されていたデータが、各ビッ
トラインＢｙ０，Ｂｙ１，…………，Ｂｙｉ−１を通し
て、各リードライト回路９７，９８，………，９９によ
って読み出される。勿論、リードライト回路は、書き込
みも行えるので、同一アドレスラインに接続されたＹ方
向の全てのメモリセルに対する書き込みも可能となる。

【００３６】図６に、リードライト回路９３，９４，…
……，９５，９７，９８，………，９９の具体回路例を
示し、リードライト動作について更に詳しく説明する。
ビットラインＢ，Ｂバーは、フリップフロップ１０１を
構成する各ＮＯＲゲート１０２，１０３の入力端子にそ
れぞれ接続されると共に、プリチャージ用のＰチャンネ
ルＭＯＳトランジスタ１０４，１０５を各々介して電源
電圧ＶDDに接続されている。また、フリップフロップ１
０１の出力１０６は、インバータ１０７とアウトプット
イネーブル信号ＯＥに応じて開閉するクロックドＣＭＯ
Ｓインバータ１０８を介して、データバス１０９に接続
されている。

【００３７】更に、データバス１０９からの入力ライン
１１０は、ライト信号ＷＥに応じて開閉するクロックド
ＣＭＯＳインバータ１１１を介して、ビットラインＢバ
ーに接続され、データバス１０９からの入力ライン１１
２は、インバータ１１３と、ライト信号ＷＥに応じて開
閉するクロックドＣＭＯＳインバータ１１４を介して、
ビットラインＢに接続されている。

【００３８】尚、アウトプットイネーブル信号ＯＥとし
ては、上述したリードライト信号Ｒ／Ｗが用いられ、ラ
イト信号ＷＥとしてはリードライト信号Ｒ／Ｗの反転信
号が用いられる。そこで、まず、プリチャージ信号ＰＲ
ＢがＬレベルに成ることによって、ＰチャンネルＭＯＳ
トランジスタ１０４，１０５がオンし、ビットライン
Ｂ，Ｂバーは共にＨレベルに保持される。今、ビットラ
インＢに接続されているメモリセルが「１」を記憶して
いるとすると、次に、信号ＯＥがＨレベルになると、フ
リップフロップ１０１の出力「１」が、２段のインバー
タ１０７及び１０８を介してデータバス１０９に読み出
される。一方、プリチャージ後に、信号ＷＥがＨレベル
になると、データバス１０９上のデータ、例えば「１」
が、クロックドＣＭＯＳインバータ１１１により反転さ
れてビットラインＢバーに加えられるので、このビット
ラインＢバーがＬレベルに引き込まれ、且つ、インバー
タ１１３，１１４によりビットラインＢがＨレベルとな
り、従って、データ「１」がビットラインに接続された
メモリセルに書き込まれる。

【００３９】このようにして、スタティックＲＡＭ回路
４０では、ビット方向とワード方向の双方からのアクセ
スが可能となる。

【００４０】

【発明の効果】本発明によれば、データ格納部において
従来と同様の動作を行いながら、その占有面積を小さく
でき、このため、ＬＳＩ化した場合にチップサイズを小
型化することができる。

【図面の簡単な説明】

【図１】本発明の実施例の構成を示すブロック図であ
る。

【図２】本発明におけるスタティックＲＡＭ回路の概略
構成を示すブロック図である。

【図３】本発明におけるビットポインタ及びワードポイ
ンタの具体回路を示す回路図である。

【図４】本発明におけるビットポインタ及びワードポイ
ンタの動作を説明するためのタイミングチャートであ
る。

【図５】本発明におけるスタティックＲＡＭの詳細を示
す要部回路図である。

【図６】本発明におけるスタティックＲＡＭのリードラ
イト回路の詳細回路図である。

【図７】本発明の従来構成を示すブロック図である。

【図８】一般的なＦＩＲフィルタの構成を示すブロック
図である。

【符号の説明】

３０ 入力レジスタ ３１ データ格納部 ３０１、３０２、３０３ シフトレジスタ ３２ ＲＯＭポインタレジスタ ３３ ＲＯＭテーブル ３４ 演算部 ３４０ 加算器 ３５ 出力レジスタ ４０ スタティックＲＡＭ ４０１ メモリ部 ４０２ ビットポインタ ４０３ ワードポインタ ４０４ バッファレジスタ ４０５ タイミング発生回路 ８０，８１，…………，８８ メモリセル ９２，９６ デコーダ ９３，９４，９５，……，９９ リードライト回路

Claims (4)

【特許請求の範囲】
1. 【請求項１】 ｊビットのデータを入力する入力レジス
   タと、該入力レジスタに順次入力されるｊビット単位の
   データをｉワード分格納するデータ格納部と、フィルタ
   係数の総和を予め記憶したテーブル記憶部と、前記デー
   タ格納部からｉビット毎に順次読み出されるデータを入
   力し、出力によって前記テーブル記憶手段のアドレスを
   指定するポインタレジスタと、前記テーブル記憶部から
   順次読み出される総和を重み付けしながら加算する加算
   器とを備え、前記データ格納部をビット方向とワード方
   向の双方からアクセス可能なスタティックＲＡＭ回路で
   構成したことを特徴とするデジタルフィルタ。
2. 【請求項２】請求項１記載のデジタルフィルタにおい
   て、前記スタティックＲＡＭ回路は、ｊビット×ｉワー
   ドのメモリ部分と、ビット方向のアドレスを指定するビ
   ットポインタと、ワード方向のアドレスを指定するワー
   ドポインタとを有することを特徴とするデジタルフィル
   タ。
3. 【請求項３】請求項２記載のデジタルフィルタにおい
   て、前記スタティックＲＡＭ回路は、更に、前記ワード
   ポインタにより指定されたｊビットのデータを一旦保持
   するバッファレジスタを有することを特徴とするデジタ
   ルフィルタ。
4. 【請求項４】請求項３記載のデジタルフィルタにおい
   て、前記スタティックＲＡＭ回路は、前記入力レジスタ
   へデータがセットされたことに応答して、前記ワードポ
   インタを０に設定して前記入力レジスタにセットされた
   ｊビットのデータをワードアドレス０に書き込み、次
   に、前記ビットポインタを０からｊ−１まで順にインク
   リメントすることによって、ビットアドレス０からｊ−
   １までのｉビット単位のデータを順次読み出し、読み出
   し後、前記ワードポインタをｉ−２に設定し、続いて、
   ワードアドレスで示されるｊビット単位のデータを前記
   バッファレジスタに一旦格納し、格納後、前記ワードポ
   インタをインクリメントして一旦格納したデータを、読
   み出しアドレスの次のワードアドレスに書き込む一連の
   シフト処理を、ワードアドレスｉ−２から０に対して順
   次実行することを特徴とするデジタルフィルタ。