JPH08171491A

JPH08171491A - ディスパッチされた制御転送命令状態に基づきより高速で命令を先取りするための方法及び装置

Info

Publication number: JPH08171491A
Application number: JP7212989A
Authority: JP
Inventors: L Sollas Donald; ドナルド・エル・ソラーズ
Original assignee: Sun Microsystems Inc
Current assignee: Sun Microsystems Inc
Priority date: 1994-07-29
Filing date: 1995-07-31
Publication date: 1996-07-02
Also published as: US5799164A

Abstract

(57)【要約】【課題】パイプライン型、さらにはスーパースカラー
型コンピュータシステムにおいて、従来技術に比して下
流のはるかに先まで見越し、先取りする能力を達成する
ことが可能な命令を先取りできるようにする。【解決手段】先取りＰＣ値を生成する際、様々なパイ
プライン・ステージでディスパッチされるＣＴＩの状態
を考慮に入れる先取りプログラムカウンタ（先取りＰ
Ｃ）生成回路をコンピュータシステムの先取り及びディ
スパッチ装置（ＰＤＵ）に具備する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、コンピュータシス
テムの分野に関するものである。より詳しくは、本発明
は、コンピュータシステムの命令先取り及びディスパッ
チ方法及び装置に関する。

【０００２】

【従来の技術】従来、コンピュータシステムの命令のフ
ェッチ及びディスパッチ装置並びに実行装置は、プログ
ラム順序に従って一時に１つずつ逐次命令をフェッチ
し、デコードし、実行する。言い換えると、命令のフェ
ッチ及びディスパッチ装置は、命令をフェッチし、デコ
ードした後、実行装置がその命令の実行を終了するまで
待ってから、次の命令をフェッチし、デコードする。こ
の逐次型アプローチの下では、先行する条件付き制御転
送命令（ＣＴＩ）が実行されるかどうか、そして、実行
される場合、その目標アドレスはどこかが、次の命令を
フェッチする時にいずれも既知である。従って、次にフ
ェッチされるのはどの命令か、またその命令はメモリ中
のどこにあるかを知る上において何の問題もない。

【０００３】性能を改善するために、一部のコンピュー
タシステムの命令のフェッチ及びディスパッチ装置並び
に実行装置は、命令のフェッチ、デコード及び実行をパ
イプライン処理によって行う。言い換えると、最初の命
令が実行されている間に、２番目の命令が実行に備えて
デコードされ、かつ３番目の命令がデコードに向けてフ
ェッチされる。命令は、フェッチ、デコード及び実行の
各パイプライン・ステージを順次通過する。一部のコン
ピュータシステムにおいては、これら基本のフェッチ、
デコード及び実行のパイプライン・ステージをさらにサ
ブステージに分けることによって、さらに多くの命令を
同時にパイプラインに通すことができるようになってい
る。このパイプライン型アプローチの下では、先行する
条件付き制御転送命令（ＣＴＩ）が実行されるかどう
か、そして実行される場合、その目標アドレスはどこか
が、必ずしも次の命令がフェッチされる時に既知である
とはかぎらない。パイプラインを常に満たされた状態に
保つため、大半のパイプライン型コンピュータシステム
は、ＣＴＩが現れた時命令のフェッチ及びデコードを一
時中断するのではなく、ある種の予測アルゴリズムを用
いて実行制御がどちらの方向に転送されるかを予測し、
その予測した方向に沿って命令のフェッチ、デコード及
び実行を続けるようになっている。予測が結果的に誤っ
ていた場合は、その実行結果は、パージ（消去）され、
その後命令のフェッチ、デコード及び実行が正しい方向
に合わせて再度繰り返される。

【０００４】命令のフェッチは、メモリからの命令の読
込みを伴う。これは実行装置による命令実行と比べると
「遅い」プロセスであるから、パイプライン型コンピュ
ータシステムの大半の命令のフェッチ及びデコード装置
では、命令を先取りして、パイプラインを満たされた状
態に保つのに、常に適切な量の命令供給を確保するよう
になっている。先取りされた命令は、誤った実行制御転
送予測が検出されると、適宜、その全部または一部がパ
ージされる。

【０００５】近年、多くのパイプライン型コンピュータ
システムは、「スーパースカラー型」、すなわち、命令
をグループで実行することができるようにもなってお
り、これによって実行スループットが一層改善されてい
る。従って、このようなスーパースカラー型コンピュー
タシステムにおいては、「普通の」パイプライン型コン
ピュータシステムにおける同種の装置に比べて、下流の
はるかに先までインテリジェントに見越し、先取りする
ことによって、「スーパースカラー」型コンピュータシ
ステム上の実行装置のスループットの向上に追随するこ
とができる命令の先取り及びディスパッチ装置を具備す
ることが望ましい。さらに、このように実行スループッ
トが絶えず増大する傾向は、「スーパースカラー」型コ
ンピュータシステムのプロセッサ速度が高速化し続ける
ことによって加速され、そのために、下流のはるかに先
までインテリジェントに見越し、先取りする能力がなお
一層求められるようになって来た。

【０００６】

【発明が解決しようとする課題】従って、本発明の目的
は、以下に説明するように、上記及びその他の所期の効
果を達成する、すなわちパイプライン型、さらにはスー
パースカラー型コンピュータシステムにおいて、従来技
術に比して下流のはるかに先まで見越し、先取りする能
力を達成することが可能な命令を先取りするための方法
及び装置を提供することにある。

【０００７】

【課題を解決するための手段】本発明は、先取りプログ
ラムカウンタ（ＰＣ）値を生成する際、様々なパイプラ
イン・ステージでディスパッチされるＣＴＩの状態を考
慮に入れる先取りＰＣ生成回路をコンピュータシステム
の先取り及びディスパッチ装置（ＰＤＵ）に具備するこ
とによって、上記目的を効果的に達成するものである。
この先取りＰＣ生成回路は、記憶回路、フェッチ制御回
路及びフェッチＰＣ生成回路よりなる。記憶回路は、様
々なパイプライン・ステージでディスパッチされるＣＴ
Ｉに関する状態制御情報を記憶する。フェッチ制御回路
は、上記記憶回路に記憶された状態制御情報を考慮し
て、フェッチＰＣ生成回路を制御するための制御信号を
発生させる。フェッチＰＣ生成回路は、フェッチ制御回
路の制御下において、フェッチＰＣ値を発生させる。

【０００８】本発明の一実施の形態においては、ＰＤＵ
は、さらに、２つの命令フェッチ待ち行列、１つの命令
ディスパッチ待ち行列、並びに関連の待ち行列制御及び
ディスパッチ回路を具備する。２つの命令待ち行列は、
本発明の先取りＰＣ生成回路により生成される先取りＰ
Ｃ値に基づいて先取り中の命令を格納する。命令ディス
パッチ待ち行列は、関連の待ち行列制御及びディスパッ
チ回路の制御の下で、上記の２つの命令フェッチ待ち行
列のどちらか１つから、あるいはこれら２つの命令フェ
ッチ待ち行列をバイパスする命令キャッシュから、ディ
スパッチ中の命令を選択的に受け取り、格納する。関連
の待ち行列制御及びディスパッチ回路は、ディスパッチ
された待ち行列及び命令を制御し、特に上記２つの命令
フェッチ待ち行列の一方を順次命令フェッチ待ち行列と
して、他方の命令フェッチ待ち行列をターゲット命令フ
ェッチ待ち行列として動的に指定する。

【０００９】

【発明の実施の形態】以下の説明においては、本発明の
完全な理解を図るため、説明を目的として特定の数、材
料及び構成を記載する。しかしながら、本発明がこれら
特定の詳細事項の記載なしで実施することが可能なこと
は、当業者には明白であろう。他の場合については、不
必要に本発明を不明瞭にしないために、周知のシステム
は模式図またはブロック図形式で示してある。

【００１０】まず、図１には、本発明の開示技術を組み
込んだパイプライン型コンピュータシステムの一例のブ
ロック図が示されている。図示例のコンピュータシステ
ム１０は、本発明の開示技術を組み込んだ命令先取り及
びディスパッチ装置（ＰＤＵ）１２を有する。さらに、
図示のコンピュータシステム１０は、実行装置及び関連
のレジスタファイル１４、命令キャッシュ１６、データ
キャッシュ２０、メモリ管理装置１８並びにバスインタ
フェース２２を有する。これらの構成要素１２乃至２２
は、相互に図示のように接続されている。これらの要素
の協同動作によって、命令は、命令キャッシュ１６及び
システムメモリ（図示省略）からフェッチされ、実行の
ために実行装置１４にディスパッチされる。実行結果
は、データキャッシュ２０に格納され、場合によっては
システムメモリに格納される。ＰＤＵ１２に組み込まれ
た本発明の開示技術を除いて、構成要素１４乃至２２
は、大方のコンピュータシステムで見られるこれらの要
素が属する広い概念を代表して表すものとする。これら
の要素の構成及び基本的機能は、周知であり、詳細な説
明は省略する。以下、ＰＤＵ１２に組み込まれる本発明
の開示技術について、第２図以降の図面を参照しつつさ
らに詳細に説明する。

【００１１】図２には、図１のコンピュータシステムの
パイプライン・ステージの構成が示されている。図示の
ように、ある任意の時点で複数の命令が「実行」中であ
る。パイプライン・ステージは、命令フェッチ・ステー
ジ１３、命令デコード・ステージ１５、実行ステージ１
７及びライトバック・ステージ１９を含む。命令は、フ
ェッチ・ステージ１３及びデコード・ステージ１５でそ
れぞれフェッチされ、デコードされる。デコードされた
命令は、実行ステージ１７で実行され、実行結果は、ラ
イトバック・ステージ１９で記憶装置に書き込まれる。
これらの命令は、プログラム順序に従い順次パイプライ
ン内を移動する。本発明は以下４つのパイプライン・ス
テージの場合について説明するが、本発はパイプライン
・ステージ数が４より少ない場合でも、多い場合でも実
施可能なことは明らかであろう。

【００１２】次に、図３のブロック図には、図１のＰＤ
Ｕ１２の一実施の形態の主要部がより詳細に示されてい
る。図示のように、ＰＤＵ１２は、２つの命令フェッチ
待ち行列２４ａ及び２４ｂと、命令ディスパッチ待ち行
列２８を有する。また、ＰＤＵ１２は、待ち行列制御回
路２６及びディスパッチ制御回路３０を有する。さら
に、ＰＤＵ１２は、実行ＰＣ生成回路３２及び先取りＰ
Ｃ生成回路３４を有する。これらの構成要素２４ａ、２
４ｂ及び２６乃至３４は、図示のように、相互に接続さ
れ、かつ命令キャッシュ１６及び実行装置１４と接続さ
れている。

【００１３】２つの命令フェッチ待ち行列２４ａ、２４
ｂは、命令キャッシュ１６からフェッチされた命令を格
納するために使用される。以下にさらに詳細に説明する
ように、任意の時点において、２つの命令フェッチ待ち
行列２４ａ、２４ｂの一方は順次命令フェッチ待ち行列
として使用され、他方の命令フェッチ待ち行列２４ａま
たは２４ｂはターゲット命令フェッチ待ち行列として使
用される。これら２つの命令待ち行列２４ａ、２４ｂを
どのように使用するかは動的に決定される。

【００１４】命令ディスパッチ待ち行列２８は、ディス
パッチ中の命令を格納するために使用される。命令ディ
スパッチ待ち行列２８は、順次命令待ち行列として使用
されている命令フェッチ待ち行列２４ａまたは２４ｂよ
りディスパッチ中の命令を受け取る。好ましくは、命令
ディスパッチ待ち行列２８は、命令フェッチ待ち行列２
４ａ、２４ｂが空の場合に、これらの待ち行列２４ａ、
２４ｂをバイパスして、命令キャッシュ１６から直接デ
ィスパッチ中の命令を受け取ることができるようにす
る。

【００１５】待ち行列制御回路２６は、２つの命令フェ
ッチ待ち行列２４ａ、２４ｂを制御する。特に、待ち行
列制御回路２６は、次にディスパッチする命令をどこか
ら取り出すか、また次にフェッチされる命令をどこに格
納するかを指示する上記２つの待ち行列２４ａ、２４ｂ
の待ち行列ヘッドポインタ及び待ち行列テールポインタ
を保持する。

【００１６】ディスパッチ制御回路３０は、ディスパッ
チ待ち行列２８からの命令のディスパッチを制御する。
また、ディスパッチ制御回路３０は、ディスパッチ制御
情報を待ち行列制御回路２６、実行ＰＣ生成回路３２、
及び先取りＰＣ生成回路３４に供給する。図示の例にお
いては、ディスパッチ制御回路３０は、一時に最大３つ
の命令からなるグループとして命令をディスパッチす
る。ただし、これらのディスパッチされる命令グループ
中には、ＣＴＩは多くても１つだけである。

【００１７】さらに、本発明の一実施の形態において
は、無遅延ＣＴＩと遅延ＣＴＩの２種類のＣＴＩが用い
られる。無遅延制御転送は、ＣＴＩが実行された直後に
目標アドレスの命令に制御を切り換えるのに対し、遅延
制御転送は、１命令分の遅延後に目標アドレスの命令に
制御を切り換える。遅延ＣＴＩの後の命令は、ＣＴＩの
ターゲットが実行される前に実行される。この命令は、
遅延ＣＴＩの関連遅延命令（ＤＩ）と呼ばれる。

【００１８】命令がグループとしてディスパッチされ、
かつＣＴＩが無遅延ＣＴＩと共に遅延ＣＴＩも含むコン
ピュータシステムの特定例としては、米国カリフォルニ
ア洲マウンテンビューのサン・マイクロシステムズ（Ｓ
ｕｎＭｉｃｒｏｓｙｓｔｅｍｓ，Ｉｎｃ．）社の製造
になるスパークステーション２０（Ｓｐａｒｃｓｔａｔ
ｉｏｎ２０）がある。

【００１９】実行ＰＣ生成回路３２及び先取りＰＣ生成
回路３４は、それぞれ実行装置１４及び命令キャッシュ
１６のための実行ＰＣ値及び先取りＰＣ値を生成する。
実行ＰＣ値は、実行しようとする命令のアドレスを表
し、一方、先取りＰＣ値は、先取りしようとする次の命
令ブロックの開始アドレスを表す。

【００２０】本発明によれば、先取りＰＣ生成回路３４
は、様々なパイプライン・ステージにおいてディスパッ
チされるＣＴＩの状態を考慮した先取りＰＣ値を生成す
る。実行ＰＣ生成回路３２は、また、様々なパイプライ
ン・ステージで制御転送命令が現れたとき、様々なパイ
プライン・ステージにおけるＣＴＩの目標アドレス、す
なわち、デコード・ステージのＣＴＩの目標アドレス
（ＤＥＣ＿ＴＧＴ＿ＰＣ）、実行ステージのＣＴＩの目
標アドレス（ＥＸ＿ＴＧＴ＿ＰＣ）、及びライトバック
・ステージのＣＴＩの目標アドレス（ＷＢ＿ＴＧＴ＿Ｐ
Ｃ）を供給することによって、上記のような先取りＰＣ
生成回路３４の動作を支援する。

【００２１】命令フェッチ待ち行列２４ａ、２４ｂ、命
令ディスパッチ待ち行列２８、関連の待ち行列制御回路
２６、ディスパッチ制御回路３０、及び実行ＰＣ生成回
路３２は、コンピュータシステムの多くの命令のフェッ
チ及びディスパッチ装置に見られるこれらの構成要素が
属する広い概念を代表して表すことを意図したものであ
り、参照によって全面的に本願にに組み込まれる「パイ
プライン型プロセッサにおいて複数命令をグループ化
し、グループ命令を同時に出し、グループ命令を実行す
る方法及び装置」ＭｅｔｈｏｄｓａｎｄＡｐｐａｒ
ａｔｕｓＦｏｒＧｒｏｕｐｉｎｇＭｕｌｔｉｐｌｅ
Ｉｎｓｔｒｕｃｔｉｏｎｓ，ＩｓｓｕｉｎｇＧｒ
ｏｕｐｅｄＩｎｓｔｒｕｃｔｉｏｎｓＳｉｍｕｌｔ
ａｎｅｏｕｓｌｙ，ＡｎｄＥｘｅｃｕｔｉｎｇＧ
ｒｏｕｐｅｄＩｎｓｔｒｕｃｔｉｏｎｓＩｎＡ
ＰｉｐｅｌｉｎｅｄＰｒｏｃｅｓｓｏｒ）」という名
称の本願の同時係属米国特許出願第０７及び８７５，３
７３号に記載されている命令のフェッチ及びディスパッ
チ・エレメントを含むが、これに限定されるものではな
い。次に、先取りＰＣ生成回路３４について、図面を参
照しつつさらに詳細に説明する。

【００２２】図４のブロック図には、図３の先取りＰＣ
生成回路３４の一実施の形態の主要部がさらに詳細に示
されている。図示のように、先取りＰＣ生成回路３４
は、記憶回路３６、フェッチ制御回路３８及びフェッチ
・アドレス生成回路４０を有する。これらの構成要素３
６乃至４０は、図示のように相互に接続されている。記
憶回路３６は、ディスパッチ制御回路３０によって供給
されるディスパッチされたＣＴＩの状態情報を記憶す
る。フェッチ制御回路３８は、ディスパッチされたＣＴ
Ｉの記憶された状態情報に基づいて、フェッチ・アドレ
ス生成回路４０に対する制御信号を発生させる。フェッ
チ・アドレス生成回路４０は、実行ＰＣ生成回路３２に
よって様々なパイプライン・ステージにおけるＣＴＩの
目標アドレスが供給された場合、それら目標アドレスを
用いて、フェッチ制御回路３８の制御下にフェッチＰＣ
値を生成する。

【００２３】以上、本発明の先取りＰＣ生成回路３２の
主要回路のアーキテクチャ関連について説明してきた
が、ここで、記憶回路３６の内容及びフェッチ・アドレ
ス生成回路４０の構成をまず図５及び６によって説明す
る。その後、フェッチ制御回路３８の制御論理を図７を
参照しつつ説明し、記憶回路３６の内容を使用して如何
にフェッチ・アドレス生成回路４０の動作を制御するか
を明らかにする。

【００２４】図５は、図４の記憶回路３６の内容を示す
説明図である。前に述べたように、記憶回路３６は、様
々なパイプライン・ステージにおいてディスパッチされ
るＣＴＩの状態情報を格納する。このディスパッチＣＴ
Ｉ状態記憶回路３６は、周知の多数の実装系を用いて設
計することができるが、好ましくは、ＳＲＡＭのような
高速実装系を用いて設計する。本発明の一実施の形態に
おいては、記憶回路３６は、Ｂ０〜Ｂ１１の１２ビット
を有する３×４のマトリックスとして編成された１つの
ディスパッチＣＴＩ状態テーブル３９に状態情報を記憶
する。Ｂ０〜Ｂ１１の意味を以下説明し、それらの使用
方法については、後程フェッチ制御回路３８の制御論理
との関連で説明する。

【００２５】Ｂ０は、セット状態のとき、ＣＴＩがライ
トバック・ステージにあることを示す。Ｂ１は、セット
状態のとき、ライトバック・ステージのＣＴＩが遅延Ｃ
ＴＩであり、関連ＤＩが有効であることを示す。Ｂ２
は、セット状態のとき、ライトバック・ステージのＣＴ
Ｉが実行されることを示す。Ｂ３は、セット状態のと
き、ライトバック・ステージにあるＣＴＩのアドレスの
ターゲット命令が有効であることを示す。

【００２６】同様に、Ｂ４は、セット状態のとき、ＣＴ
Ｉが実行ステージにあることを示す。Ｂ５は、セット状
態のとき、実行ステージにあるＣＴＩが遅延ＣＴＩであ
り、関連ＤＩが有効であることを示す。Ｂ６は、セット
状態のとき、実行ステージのＣＴＩが実行されることを
示す。Ｂ７は、セット状態のとき、実行ステージにある
ＣＴＩのアドレスのターゲット命令が有効であることを
示す。

【００２７】同様に、Ｂ８は、セット状態のとき、ＣＴ
Ｉがデコード・ステージにあることを示す。Ｂ９は、セ
ット状態のとき、デコード・ステージのＣＴＩが遅延Ｃ
ＴＩであり、関連ＤＩが有効であることを示す。Ｂ１０
は、セット状態のとき、デコード・ステージにあるＣＴ
Ｉの目標アドレスが有効であることを示す。Ｂ１１は、
セット状態のとき、デコード・ステージにあるＣＴＩの
アドレスのターゲット命令が有効であることを示す。

【００２８】次に、図６には、図４のフェッチ・アドレ
ス生成回路４０の一実施の形態の主要部のより詳細なブ
ロック図が示されている。前に述べたように、フェッチ
・アドレス生成回路４０は、命令のフェッチのためのフ
ェッチＰＣ値を生成する。フェッチ・アドレス生成回路
４０は、インクリメンタ７２、２つのマルチプレクサ７
４ａ、７４ｂ及び２つのラッチ７６ａ、７６ｂを有す
る。これらの要素の構成及び相互関係について以下説明
し、これらの要素の使用方法については、後程フェッチ
制御回路３８の制御論理との関連で説明する。

【００２９】第２のラッチ７６ｂは、出されたばかりの
順次フェッチＰＣ値（ＳａｖｅｄＦｅｔｃｈ＿ＰＣ）を
格納するために用いられる。記憶されたＳａｖｅｄＦ
ｅｔｃｈ＿ＰＣは、最新のディスパッチされたグループ
に含まれる命令数が種々異なる場合について可能な順次
インクリメントＰＣ値を計算するために使用される。記
憶されたＳａｖｅｄＦｅｔｃｈ＿ＰＣは、新しいフェ
ッチＰＣとして出し直すために選択することも可能であ
る。

【００３０】インクリメンタ７２は、最新のディスパッ
チされたグループの可能な命令数の各々、すなわち０、
１、２または３の各々の１つを４つの可能な順次インク
リメントＰＣ値をＳａｖｅｄＦｅｔｃｈ＿ＰＣ値から
生成するために用いられる。第１のマルチプレクサ７４
ａは、フェッチ制御回路３８の制御下において、上記４
つの順次インクリメントＰＣ値の１つを第２のマルチプ
レクサ７４ｂのための適切な順次インクリメントＰＣ値
（ＩＮＣＲ＿ＰＣ）として選択するために使用される。
第１のラッチ７６ａは、セーブされた順次ＰＣ（Ｓａｖ
ｅｄＳＥＱ＿ＰＣ）として再発出するために、ＩＮＣ
Ｒ＿ＰＣを格納するのに用いられる。

【００３１】最後に、ＳａｖｅｄＦｅｔｃｈ＿ＰＣ、
ＳａｖｅｄＳＥＱ＿ＰＣ及びＩＮＣＲ＿ＰＣの他、第
２のマルチプレクサ７４ｂは、入力としてＤＥＣ＿ＴＧ
Ｔ＿ＰＣ、ＥＸ＿ＴＧＴ＿ＰＣ及びＷＢ＿ＴＧＴ＿ＰＣ
を受け取り、好ましくは診断またはリセット・プログラ
ムカウンタ値（ＤＩＡＧ及びＲｅｓｅｔ）を受け取るよ
うにする。前に述べたように、ＤＥＣ＿ＴＧＴ＿ＰＣ、
ＥＸ＿ＴＧＴ＿ＰＣ及びＷＢ＿ＴＧＴ＿ＰＣは、実行Ｐ
Ｃ生成回路３４によって供給されるデコード・ステー
ジ、実行するステージ及びライトバック・ステージのＣ
ＴＩの目標アドレスである。第２のマルチプレクサ７４
ｂは、フェッチ制御回路３８の制御下で、次を受け取っ
た入力の１つを選択することによってＰＣ値（Ｆｅｔｃ
ｈ＿ＰＣ）をフェッチする。

【００３２】次に、図７は、図４のフェッチ制御回路３
８の動作の流れを示すフローチャートである。以下に説
明するフェッチ制御回路３８によって行われる全ての判
断は、フェッチ制御回路３８が記憶回路３６に格納され
ているディスパッチされたＣＴＩ状態情報を調べること
によって行われ、全ての制御信号はフェッチ・アドレス
生成回路４０に対して発生する。フェッチ制御回路３８
は、当技術分野において周知の任意の数の組合わせ論理
素子を用いて実装することが可能である。

【００３３】図示のように、各クロックサイクルにおい
ては、フェッチ制御回路３８が、まずＢ０をチェックす
ることによってＣＴＩがライトバック・ステージにある
かどうかを判断する（ステップ４２）。ＣＴＩがライト
バック・ステージにあると、フェッチ制御回路３８は、
さらに、Ｂ１をチェックすることによって、ＣＴＩが遅
延ＣＴＩであるかどうか、そして関連ＤＩが有効である
かどうかを判断する（ステップ４４）。ＣＴＩが遅延Ｃ
ＴＩで、関連ＤＩが有効でない場合は、フェッチ制御回
路３８はフェッチ・アドレス生成回路４０に対する制御
信号を発生させ、関連ＤＩをフェッチするべきであるい
うことを指示する（ステップ４５）。言い換えると、フ
ェッチ・アドレス生成回路４０は、次のフェッチ・アド
レス生成回路４０の２つのマルチプレクサ７４ａ、７４
ｂにそれぞれ＋４及びＩＮＣＲ＿ＰＣを選択させる制御
信号を発生させる。

【００３４】一方、ステップ４４で、ＣＴＩが遅延ＣＴ
Ｉではないか、または関連ＤＩが有効であれば、フェッ
チ制御回路３８は、さらに、Ｂ２をチェックすることに
よって、ライトバック・ステージのＣＴＩが実行される
かどうかを判断する（ステップ４６）。ライトバック・
ステージのＣＴＩが実行される場合、フェッチ制御回路
３８は、さらに、Ｂ３を調べることによって、ライトバ
ック・ステージのＣＴＩのターゲット命令がフェッチさ
れたかどうかを判断する（ステップ４８）。ライトバッ
ク・ステージのＣＴＩのターゲット命令がフェッチされ
なかった場合は、フェッチ制御回路３８は、フェッチ・
アドレス生成回路４０に対する制御信号を発生させ、ラ
イトバック・ステージのＣＴＩのターゲット命令をフェ
ッチするべきであるということを指示する（ブロック４
９）。言い換えると、フェッチ・アドレス生成回路４０
は、次のフェッチ・アドレス生成回路４０の第２のマル
チプレクサ７４ｂにＷＢ＿ＴＧＴ＿ＰＣを選択させるた
めの制御信号を発生させる。ＩＮＣＲ＿ＰＣは選択され
ないから、第１のマルチプレクサ７４ａの制御信号は無
関係である。

【００３５】ステップ４２で、ライトバック・ステージ
にＣＴＩがないと判断されるか、ステップ４６で、ライ
トバック・ステージのＣＴＩは実行されないと判断され
るか、あるいはステップ４８で、実行ステージのＣＴＩ
のターゲット命令がフェッチされると判断された場合
は、フェッチ制御回路３８は、Ｂ４を調べることによっ
て、ライトバック・ステージにＣＴＩがあるかどうかを
判断する（ステップ５２）。ＣＴＩが実行ステージにあ
れば、フェッチ制御回路３８は、さらに、Ｂ５を調べる
ことによって、ＣＴＩが遅延ＣＴＩであるかどうか、そ
してその関連ＤＩが有効であるかどうかを判断する（ス
テップ５４）。実行ステージのＣＴＩが遅延ＣＴＩであ
り、かつ関連ＤＩが有効でないと、フェッチ制御回路３
８は、フェッチ・アドレス生成回路４０に対する制御信
号を発生させ、関連ＤＩをフェッチするべきであるとい
うことを指示する（ブロック５５）。言い換えると、フ
ェッチ・アドレス生成回路４０は、次のフェッチ・アド
レス生成回路４０の２つのマルチプレクサ７４ａ、７４
ｂに＋４及びＩＮＣＲ＿ＰＣをそれぞれ選択させる制御
信号を発生させる。

【００３６】他方、ステップ５４で、ＣＴＩが遅延ＣＴ
Ｉでないか、あるいは関連ＤＩが有効であると、フェッ
チ制御回路３８は、さらに、実行ステージのＣＴＩが実
行されるかどうかを判断する（ステップ５６）。実行ス
テージのＣＴＩが実行された場合は、フェッチ制御回路
３８は、さらに、実行ステージのＣＴＩのターゲット命
令がフェッチされたかどうかを判断する（ステップ
５）。実行ステージのＣＴＩのターゲット命令がフェッ
チされなかった場合は、フェッチ制御回路３８は、フェ
ッチ・アドレス生成回路４０に対する制御信号を発生さ
せ、実行ステージのＣＴＩのターゲット命令をフェッチ
するべきであるということ指示する（ブロック５９）。
言い換えると、フェッチ・アドレス生成回路４０は、次
のフェッチ・アドレス生成回路４０の第２のマルチプレ
クサ７４ｂにＥＸ＿ＴＧＴ＿ＰＣを選択させるための制
御信号を発生させる。

【００３７】ステップ５２で、実行ステージにＣＴＩが
ないと判断されるか、ステップ５６で、実行ステージの
ＣＴＩが実行されないと判断されるか、あるいは、ステ
ップ５８で実行ステージのＣＴＩのターゲット命令がフ
ェッチされると判断された場合、フェッチ制御回路３８
は、さらに、デコード・ステージにＣＴＩがあるかどう
かを判断する（ステップ６２）。デコード・ステージに
ＣＴＩがないならば、フェッチ制御回路３８は、フェッ
チ・アドレス生成回路４０に対する制御信号を発生さ
せ、命令が順次ストリームに沿ってフェッチするべきで
あるということを指示する（ステップ６３）。言い換え
ると、フェッチ・アドレス生成回路４０は、次のフェッ
チ・アドレス生成回路４０の２つのマルチプレクサ７４
ａ、７４ｂに、それぞれ、前回のフェッチに対してリタ
ーンされた有効な命令の数に応じて＋４、＋８、＋１
２、または＋１６とＩＮＣＲ＿ＰＣを選択させるための
制御信号を発生させる。

【００３８】ステップ６２で、ＣＴＩがデコード・ステ
ージにあると、フェッチ制御回路３８は、さらに、ＣＴ
Ｉが遅延ＣＴＩであるかどうか、そしてその関連ＤＩが
有効であるどうかを判断する（ステップ６４）。ＣＴＩ
が遅延ＣＴＩであり、関連ＤＩが有効でない場合は、フ
ェッチ制御回路３８は、フェッチ・アドレス生成回路４
０に対する制御信号を発生させ、関連ＤＩをフェッチす
るべきであるということを指示する（ステップ６５）。
言い換えると、フェッチ・アドレス生成回路４０は、次
のフェッチ・アドレス生成回路４０の２つのマルチプレ
クサ７４ａ、７４ｂにそれぞれ＋４及びＩＮＣＲ＿ＰＣ
を選択させるための制御信号を発生させる。

【００３９】ステップ６４で、ＣＴＩが遅延ＣＴＩでは
ないか、または関連ＤＩが有効である場合、フェッチ制
御回路３８は、さらに、デコード・ステージのＣＴＩの
目標アドレスが有効であるかどうかを判断する（ステッ
プ６６）。目標アドレスが有効ではないならば、フェッ
チ制御回路３８は、フェッチ・アドレス生成回路４０に
対する制御信号を発生させ、命令をフェッチするべきで
はないということを指示する（ステップ６７）。言い換
えると、フェッチ・アドレス生成回路４０は、次のフェ
ッチ・アドレス生成回路４０の第２のマルチプレクサ７
４ｂにＳＡＶＥＤ＿ＳＥＱ＿ＰＣを選択させための制御
信号を発生させる。

【００４０】ステップ６６で、デコード・ステージのＣ
ＴＩの目標アドレスが有効ならば、フェッチ制御回路３
８は、さらに、デコード・ステージのＣＴＩのターゲッ
ト命令がフェッチされたかどうかを判断する（ステップ
６８）。実行ステージのＣＴＩのターゲット命令がフェ
ッチされなかった場合は、フェッチ制御回路３８は、フ
ェッチ・アドレス生成回路４０に対する制御信号を発生
させ、デコード・ステージのＣＴＩのターゲット命令を
フェッチするべきであるということを指示する（ステッ
プ６９ａ）。言い換えると、フェッチ・アドレス生成回
路４０は、次のフェッチ・アドレス生成回路４０の第２
のマルチプレクサ７４ｂにＤＥＣ＿ＴＧＴ＿ＰＣを選択
させるための制御信号を発生させる。

【００４１】実行ステージのＣＴＩのターゲット命令が
フェッチされた場合、フェッチ制御回路３８は、フェッ
チ・アドレス生成回路４０に対する制御信号を発生さ
せ、命令をフェッチするべきではないということを指示
する（ステップ６９ｂ）。言い換えると、フェッチ・ア
ドレス生成回路４０は、次のフェッチ・アドレス生成回
路４０の第２のマルチプレクサ７４ｂにＳＡＶＥＤ＿Ｆ
ＥＴＣＨ＿ＰＣを選択させるするための制御信号を発生
させる。

【００４２】以上、本発明を様々な実施の形態によって
説明したが、当業者ならば、本発明が本願で説明したこ
れらの実施の形態に限定されるものではないということ
は理解できよう。特に、本発明は、グループ化規則によ
ってＣＴＩを必ず１グループ当たり（従って１パイプラ
イン・ステージ当たり）最大１つとして実施の形態によ
って説明したが、記憶回路３６、フェッチ制御回路３８
及びフェッチ・アドレス生成回路４０を全ての順列の状
態情報をトラックし、かつこれらの状態情報に対応する
よう相応に調整するならば、本発明は、１グループにつ
き２つ以上のＣＴＩの場合でも実施可能であるというこ
とは理解できよう。従って、本発明の方法及び装置は、
特許請求の範囲に記載する本発明の要旨及び範囲を逸脱
することなく、様々な修正態様及び変更態様によって実
施することが可能である。ゆえに、上記説明は、例示説
明を目的とするものであり、本発明に対して何らかの制
限的な意味を有するものではない。

【図面の簡単な説明】

【図１】本発明の開示技術を組み込んだパイプライン
型コンピュータシステムの一例を示すブロック図であ
る。

【図２】図１のコンピュータシステムのパイプライン
・ステージを示す説明図である。

【図３】図１のコンピュータシステムで使用する命令
先取り及びディスパッチ装置の一実施の形態の主要部を
詳細に示すブロック図である。

【図４】本発明の先取りプログラムカウンタ生成回路
の一実施の形態の主要部を示すブロック図である。

【図５】図４の状態記憶回路の内容を示す説明図であ
る。

【図６】図４のフェッチＰＣ生成回路の一実施の形態
の主要部をより詳細に示すブロック図である。

【図７】図４のフェッチ制御回路の動作の流れを示す
フローチャートである。

【符号の説明】

１２命令先取り及びディスパッチ装置、１４実行装
置及びレジスタファイル、１６命令キャッシュ、１８
メモリ管理装置、２０データキャッシュ、２２バ
スインタフェース装置。

Claims

【特許請求の範囲】

【請求項１】ａ）パイプライン型コンピュータシステ
ムのディスパッチ及び実行回路に接続されていて、その
パイプライン型コンピュータシステムの様々なパイプラ
イン・ステージのディスパッチされた制御転送命令の状
態情報を受け取り、記憶するための記憶回路と、ｂ）上記記憶回路及び上記実行回路に接続されていて、
上記により記憶された状態情報に基づいて命令先取りの
ための新しい先取りプログラムカウンタ値を制御し、生
成する制御及び生成回路と、を具備した装置。
【請求項２】ａ）パイプライン型コンピュータシステ
ムの様々なパイプライン・ステージのディスパッチされ
た制御転送命令の状態情報を記憶するステップと、上記により記憶された状態情報に基づいて、命令先取り
のための新しい先取りプログラムカウンタ値を制御し、
生成するステップと、を具備した方法。
【請求項３】ａ）パイプライン型コンピュータシステ
ムの実行回路に接続されたそのパイプライン型コンピュ
ータシステムの様々なパイプライン・ステージのディス
パッチされた制御転送命令の状態情報を受け取り、記憶
するための記憶回路を設けるステップと、ｂ）上記記憶回路及び上記実行回路に接続されていて、
上記により記憶された状態情報に基づいて命令先取りの
ための新しい先取りプログラムカウンタ値を制御し、生
成するための制御及び生成回路を設けるステップと、を
具備した命令先取り速度が改善された先取り及びディス
パッチ装置を得るための方法。