JPH08153778A - Ｓｏｉ構造を有する半導体装置の製造方法 - Google Patents
Ｓｏｉ構造を有する半導体装置の製造方法Info
- Publication number
- JPH08153778A JPH08153778A JP6292697A JP29269794A JPH08153778A JP H08153778 A JPH08153778 A JP H08153778A JP 6292697 A JP6292697 A JP 6292697A JP 29269794 A JP29269794 A JP 29269794A JP H08153778 A JPH08153778 A JP H08153778A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- forming
- oxide film
- semiconductor device
- polycrystalline silicon
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 125
- 238000000034 method Methods 0.000 title claims abstract description 43
- 238000004519 manufacturing process Methods 0.000 title claims description 78
- 238000007254 oxidation reaction Methods 0.000 claims abstract description 76
- 230000003647 oxidation Effects 0.000 claims abstract description 75
- 238000002955 isolation Methods 0.000 claims abstract description 73
- 239000000758 substrate Substances 0.000 claims abstract description 7
- 239000000463 material Substances 0.000 claims abstract description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 44
- 239000012535 impurity Substances 0.000 claims description 28
- 238000005530 etching Methods 0.000 claims description 8
- 238000010438 heat treatment Methods 0.000 claims description 8
- 229910052710 silicon Inorganic materials 0.000 claims description 8
- 239000010703 silicon Substances 0.000 claims description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 7
- 239000012298 atmosphere Substances 0.000 claims description 5
- 238000005247 gettering Methods 0.000 claims description 5
- 150000002500 ions Chemical class 0.000 claims description 5
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 claims description 3
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 3
- 229910052739 hydrogen Inorganic materials 0.000 claims description 3
- 239000001257 hydrogen Substances 0.000 claims description 3
- 229910052757 nitrogen Inorganic materials 0.000 claims description 2
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims 2
- 239000007789 gas Substances 0.000 claims 1
- 230000001590 oxidative effect Effects 0.000 claims 1
- 229920005591 polysilicon Polymers 0.000 claims 1
- 150000004767 nitrides Chemical class 0.000 abstract description 36
- 230000003071 parasitic effect Effects 0.000 abstract description 11
- 238000009413 insulation Methods 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 173
- 230000015572 biosynthetic process Effects 0.000 description 12
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 11
- 229910052796 boron Inorganic materials 0.000 description 11
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 8
- 239000011229 interlayer Substances 0.000 description 7
- 229910052751 metal Inorganic materials 0.000 description 7
- 239000002184 metal Substances 0.000 description 7
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 5
- 238000005229 chemical vapour deposition Methods 0.000 description 5
- 229910001385 heavy metal Inorganic materials 0.000 description 5
- 241000293849 Cordylanthus Species 0.000 description 4
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 4
- 239000013078 crystal Substances 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 230000007423 decrease Effects 0.000 description 3
- 230000007547 defect Effects 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- 238000004544 sputter deposition Methods 0.000 description 3
- 239000010936 titanium Substances 0.000 description 3
- 229910021341 titanium silicide Inorganic materials 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 239000012299 nitrogen atmosphere Substances 0.000 description 2
- 239000007800 oxidant agent Substances 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 238000011084 recovery Methods 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- 230000001154 acute effect Effects 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 238000011109 contamination Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 229910052731 fluorine Inorganic materials 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- -1 silicon ions Chemical class 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/031—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT]
- H10D30/0321—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] comprising silicon, e.g. amorphous silicon or polysilicon
- H10D30/0323—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] comprising silicon, e.g. amorphous silicon or polysilicon comprising monocrystalline silicon
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/32—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers using masks
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/322—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections
- H01L21/3221—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections of silicon bodies, e.g. for gettering
- H01L21/3226—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections of silicon bodies, e.g. for gettering of silicon on insulator
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/6704—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device
- H10D30/6706—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device for preventing leakage current
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/6704—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device
- H10D30/6713—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device characterised by the properties of the source or drain regions, e.g. compositions or sectional shapes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
- H01L21/76281—Lateral isolation by selective oxidation of silicon
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Element Separation (AREA)
- Thin Film Transistor (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 ＳＯＩ構造を有する半導体装置において、Ｓ
ＯＩ層端部における寄生ＭＯＳトランジスタの発生を阻
止する。 【構成】 基板の主表面上に埋込酸化膜２とＳＯＩ層３
とをそれぞれ形成する。ＳＯＩ層３表面上に所定形状に
パターニングされた窒化膜２１を形成する。この窒化膜
２１をマスクとして１回目の選択酸化処理をＳＯＩ層３
に施す。このとき形成される分離酸化膜４ａは埋込酸化
膜２にまで到達しないようにする。窒化膜２１をマスク
として用いて分離酸化膜４ａを異方性エッチングする。
窒化膜２１の側壁に、耐酸化物質からなるサイドウォー
ル絶縁層２８を形成する。このサイドウォール絶縁層２
８と窒化膜２１とをマスクとして用いて２回目の選択酸
化処理をＳＯＩ層３に施すことによって分離酸化膜４を
形成する。
ＯＩ層端部における寄生ＭＯＳトランジスタの発生を阻
止する。 【構成】 基板の主表面上に埋込酸化膜２とＳＯＩ層３
とをそれぞれ形成する。ＳＯＩ層３表面上に所定形状に
パターニングされた窒化膜２１を形成する。この窒化膜
２１をマスクとして１回目の選択酸化処理をＳＯＩ層３
に施す。このとき形成される分離酸化膜４ａは埋込酸化
膜２にまで到達しないようにする。窒化膜２１をマスク
として用いて分離酸化膜４ａを異方性エッチングする。
窒化膜２１の側壁に、耐酸化物質からなるサイドウォー
ル絶縁層２８を形成する。このサイドウォール絶縁層２
８と窒化膜２１とをマスクとして用いて２回目の選択酸
化処理をＳＯＩ層３に施すことによって分離酸化膜４を
形成する。
Description
【０００１】
【産業上の利用分野】この発明は、ＳＯＩ（Semiconduc
tor On Insulator) 構造を有する半導体装置の製造方法
に関するものである。
tor On Insulator) 構造を有する半導体装置の製造方法
に関するものである。
【０００２】
【従来の技術】以下、図２７〜図５１を用いて、従来の
ＳＯＩ構造を有する半導体装置の製造方法について説明
する。図２７は、従来のＳＯＩ構造を有する半導体装置
を示す断面図である。図２８〜図５１は、図２７に示さ
れるＳＯＩ構造を有する半導体装置の製造工程の第１工
程〜第２４工程を示す断面図である。
ＳＯＩ構造を有する半導体装置の製造方法について説明
する。図２７は、従来のＳＯＩ構造を有する半導体装置
を示す断面図である。図２８〜図５１は、図２７に示さ
れるＳＯＩ構造を有する半導体装置の製造工程の第１工
程〜第２４工程を示す断面図である。
【０００３】まず、図２７を用いて、従来のＳＯＩ構造
を有する半導体装置の構造について説明する。シリコン
基板１の主表面上には埋込酸化膜２が形成される。この
埋込酸化膜２上に半導体層（以下、単に「ＳＯＩ層」と
称する）３が形成されている。ＳＯＩ層３には、ｎＭＯ
Ｓトランジスタ１４とｐＭＯＳトランジスタ１５とがそ
れぞれ形成される。ｎＭＯＳトランジスタ１４は、ＳＯ
Ｉ層３内に形成されたｎ- 領域５ａおよびｎ+ 領域５ｂ
と、ゲート酸化膜２０と、ゲート電極８とを有する。ｐ
ＭＯＳトランジスタ１５は、ＳＯＩ層３内に形成された
ｐ- 領域６ａおよびｐ+ 領域６ｂと、ゲート酸化膜２０
と、ゲート電極８とを有する。
を有する半導体装置の構造について説明する。シリコン
基板１の主表面上には埋込酸化膜２が形成される。この
埋込酸化膜２上に半導体層（以下、単に「ＳＯＩ層」と
称する）３が形成されている。ＳＯＩ層３には、ｎＭＯ
Ｓトランジスタ１４とｐＭＯＳトランジスタ１５とがそ
れぞれ形成される。ｎＭＯＳトランジスタ１４は、ＳＯ
Ｉ層３内に形成されたｎ- 領域５ａおよびｎ+ 領域５ｂ
と、ゲート酸化膜２０と、ゲート電極８とを有する。ｐ
ＭＯＳトランジスタ１５は、ＳＯＩ層３内に形成された
ｐ- 領域６ａおよびｐ+ 領域６ｂと、ゲート酸化膜２０
と、ゲート電極８とを有する。
【０００４】ｎ+ 領域５ｂの表面，ｐ+ 領域６ｂの表面
およびゲート電極８の上面には、チタンシリサイド層１
０が形成されている。また、ゲート電極８の側壁には、
サイドウォール絶縁層１６が形成されている。
およびゲート電極８の上面には、チタンシリサイド層１
０が形成されている。また、ゲート電極８の側壁には、
サイドウォール絶縁層１６が形成されている。
【０００５】上記のｎＭＯＳトランジスタ１４とｐＭＯ
Ｓトランジスタ１５とは、ＳＯＩ層３に選択的に形成さ
れた分離酸化膜４によって絶縁分離されている。ｎＭＯ
Ｓトランジスタ１４が形成されるＳＯＩ層３の側端部に
は、素子分離のための高濃度不純物領域１３が形成され
ている。この場合であれば、この高濃度不純物領域１３
には、高濃度のｐ型の不純物が含まれる。
Ｓトランジスタ１５とは、ＳＯＩ層３に選択的に形成さ
れた分離酸化膜４によって絶縁分離されている。ｎＭＯ
Ｓトランジスタ１４が形成されるＳＯＩ層３の側端部に
は、素子分離のための高濃度不純物領域１３が形成され
ている。この場合であれば、この高濃度不純物領域１３
には、高濃度のｐ型の不純物が含まれる。
【０００６】ＳＯＩ層３を覆うように層間絶縁層９が形
成される。この層間絶縁層９には所定値にコンタクトホ
ール１１が設けられる。そして、このコンタクトホール
１１内と層間絶縁層９上とに金属電極１２が形成され
る。
成される。この層間絶縁層９には所定値にコンタクトホ
ール１１が設けられる。そして、このコンタクトホール
１１内と層間絶縁層９上とに金属電極１２が形成され
る。
【０００７】次に、図２８〜図５１を用いて、上記の構
造を有する従来のＳＯＩ構造を有する半導体装置の製造
方法について説明する。
造を有する従来のＳＯＩ構造を有する半導体装置の製造
方法について説明する。
【０００８】図２８を参照して、従来から一般に知られ
ている方法で、シリコン基板１の主表面上に埋込酸化膜
２とＳＯＩ層３とを形成する。そして、９５０℃のウエ
ット雰囲気でＳＯＩ層３の表面を酸化する。それによ
り、３００Å程度の厚みの酸化膜２０を形成する。この
酸化膜２０上に、ＣＶＤ（Chemical Vapor Depositio
n）法を用いて、５００Å程度の厚みの窒化膜２１を形
成する。
ている方法で、シリコン基板１の主表面上に埋込酸化膜
２とＳＯＩ層３とを形成する。そして、９５０℃のウエ
ット雰囲気でＳＯＩ層３の表面を酸化する。それによ
り、３００Å程度の厚みの酸化膜２０を形成する。この
酸化膜２０上に、ＣＶＤ（Chemical Vapor Depositio
n）法を用いて、５００Å程度の厚みの窒化膜２１を形
成する。
【０００９】次に、窒化膜２１上にレジストを塗布し、
このレジストを所定の形状にパターニングする。それに
より、図２９に示されるように、レジストパターン２２
ａが形成される。そして、さらに、ｐＭＯＳトランジス
タ１５の形成領域を覆うようにレジストパターン２２ｂ
を形成する。そして、図３０に示されるように、レジス
トパターン２２ｂとレジストパターン２２ａとをマスク
として用いて、ＳＯＩ層３内にボロン（Ｂ）イオンを注
入する。条件は、３×１０13／ｃｍ2 ，２０ｋｅＶであ
る。
このレジストを所定の形状にパターニングする。それに
より、図２９に示されるように、レジストパターン２２
ａが形成される。そして、さらに、ｐＭＯＳトランジス
タ１５の形成領域を覆うようにレジストパターン２２ｂ
を形成する。そして、図３０に示されるように、レジス
トパターン２２ｂとレジストパターン２２ａとをマスク
として用いて、ＳＯＩ層３内にボロン（Ｂ）イオンを注
入する。条件は、３×１０13／ｃｍ2 ，２０ｋｅＶであ
る。
【００１０】次に、図３１を参照して、上記のレジスト
パターン２２ａ，２２ｂを除去した後、ＳＯＩ層３に熱
処理を施す。それにより、ｐ型の高濃度不純物領域１３
が形成される。
パターン２２ａ，２２ｂを除去した後、ＳＯＩ層３に熱
処理を施す。それにより、ｐ型の高濃度不純物領域１３
が形成される。
【００１１】次に、図３２を参照して、窒化膜２１をマ
スクとして用いてＳＯＩ層３に選択酸化処理を施す。こ
の選択酸化処理の条件は、ウエット雰囲気内で、９５０
℃，６０分間である。このように１回の選択酸化処理に
よって、分離酸化膜４を形成する。その後、図３３に示
されるように、熱リン酸などを用いて窒化膜２１を除去
する。
スクとして用いてＳＯＩ層３に選択酸化処理を施す。こ
の選択酸化処理の条件は、ウエット雰囲気内で、９５０
℃，６０分間である。このように１回の選択酸化処理に
よって、分離酸化膜４を形成する。その後、図３３に示
されるように、熱リン酸などを用いて窒化膜２１を除去
する。
【００１２】次に、図３４を参照して、ｐＭＯＳトラン
ジスタ１５の形成領域を覆うようにレジストパターン２
２ｃを形成する。このレジストパターン２２ｃをマスク
として用いて、ボロン（Ｂ）をＳＯＩ層３内に注入す
る。それにより、ｎＭＯＳトランジスタ１４のチャネル
ドープが行なわれる。
ジスタ１５の形成領域を覆うようにレジストパターン２
２ｃを形成する。このレジストパターン２２ｃをマスク
として用いて、ボロン（Ｂ）をＳＯＩ層３内に注入す
る。それにより、ｎＭＯＳトランジスタ１４のチャネル
ドープが行なわれる。
【００１３】次に、図３５を参照して、上記のレジスト
パターン２２ｃを除去した後、ｎＭＯＳトランジスタ１
４の形成領域を覆うようにレジストパターン２２ｄを形
成する。このレジストパターン２２ｄをマスクとして用
いてボロン（Ｂ）をＳＯＩ層３内に注入する。それによ
り、ｐＭＯＳトランジスタ１５のチャネルドープが行な
われる。
パターン２２ｃを除去した後、ｎＭＯＳトランジスタ１
４の形成領域を覆うようにレジストパターン２２ｄを形
成する。このレジストパターン２２ｄをマスクとして用
いてボロン（Ｂ）をＳＯＩ層３内に注入する。それによ
り、ｐＭＯＳトランジスタ１５のチャネルドープが行な
われる。
【００１４】次に、図３６を参照して、上記のレジスト
パターン２２ｄを除去した後、ＣＶＤ法などを用いて３
０００Å程度の厚みの多結晶シリコン層８ａを形成す
る。このとき、この多結晶シリコン層８ａには、好まし
くは、リン（Ｐ）が１×１０19／ｃｍ3 程度以上含まれ
る。この多結晶シリコン層８ａ上にレジストパターン２
２ｅが形成される。そして、このレジストパターン２２
ｅをマスクとして用いて多結晶シリコン層８ａをエッチ
ングする。それにより、図３７に示されるように、ゲー
ト電極８が形成される。
パターン２２ｄを除去した後、ＣＶＤ法などを用いて３
０００Å程度の厚みの多結晶シリコン層８ａを形成す
る。このとき、この多結晶シリコン層８ａには、好まし
くは、リン（Ｐ）が１×１０19／ｃｍ3 程度以上含まれ
る。この多結晶シリコン層８ａ上にレジストパターン２
２ｅが形成される。そして、このレジストパターン２２
ｅをマスクとして用いて多結晶シリコン層８ａをエッチ
ングする。それにより、図３７に示されるように、ゲー
ト電極８が形成される。
【００１５】次に、図３８を参照して、ｐＭＯＳトラン
ジスタ１５の形成領域を覆うようにレジストパターン２
２ｆを形成する。このレジストパターン２２ｆをマスク
として用いてリン（Ｐ）をＳＯＩ層３内に注入する。そ
れにより、ｎ- 領域５ａが形成される。
ジスタ１５の形成領域を覆うようにレジストパターン２
２ｆを形成する。このレジストパターン２２ｆをマスク
として用いてリン（Ｐ）をＳＯＩ層３内に注入する。そ
れにより、ｎ- 領域５ａが形成される。
【００１６】次に、図３９を参照して、上記のレジスト
パターン２２ｆを除去した後、ｎＭＯＳトランジスタ１
４の形成領域を覆うようにレジストパターン２２ｇを形
成する。このレジストパターン２２ｇをマスクとして用
いて、ＳＯＩ層３内にボロン（Ｂ）を注入する。それに
より、ｐ- 領域６ａを形成する。
パターン２２ｆを除去した後、ｎＭＯＳトランジスタ１
４の形成領域を覆うようにレジストパターン２２ｇを形
成する。このレジストパターン２２ｇをマスクとして用
いて、ＳＯＩ層３内にボロン（Ｂ）を注入する。それに
より、ｐ- 領域６ａを形成する。
【００１７】次に、図４０に示されるように、ＴＥＯＳ
（Tetra Ethyl Ortho Silicate) を用いて形成した酸化
膜（ＴＥＯＳ酸化膜）１６ａを１５００Å程度の厚みに
形成する。このＴＥＯＳ酸化膜１６ａに異方性エッチン
グ処理を施す。それにより、図４１に示されるように、
サイドウォール絶縁層１６を形成する。
（Tetra Ethyl Ortho Silicate) を用いて形成した酸化
膜（ＴＥＯＳ酸化膜）１６ａを１５００Å程度の厚みに
形成する。このＴＥＯＳ酸化膜１６ａに異方性エッチン
グ処理を施す。それにより、図４１に示されるように、
サイドウォール絶縁層１６を形成する。
【００１８】次に、図４２を参照して、ｐＭＯＳトラン
ジスタ１５の形成領域を覆うようにレジストパターン２
２ｈを形成する。このレジストパターン２２ｈをマスク
として用いて、砒素（Ａｓ）をＳＯＩ層３内に注入す
る。それにより、ｎ+ 領域５ｂが形成される。
ジスタ１５の形成領域を覆うようにレジストパターン２
２ｈを形成する。このレジストパターン２２ｈをマスク
として用いて、砒素（Ａｓ）をＳＯＩ層３内に注入す
る。それにより、ｎ+ 領域５ｂが形成される。
【００１９】次に、図４３を参照して、上記のレジスト
パターン２２ｈを除去した後、ｐＭＯＳトランジスタ１
５の形成領域を覆うようにレジストパターン２２ｉを形
成する。このレジストパターン２２ｉをマスクとして用
いて、ボロン（Ｂ）をＳＯＩ層３内に注入する。それに
より、ｐ+ 領域６ｂが形成される。
パターン２２ｈを除去した後、ｐＭＯＳトランジスタ１
５の形成領域を覆うようにレジストパターン２２ｉを形
成する。このレジストパターン２２ｉをマスクとして用
いて、ボロン（Ｂ）をＳＯＩ層３内に注入する。それに
より、ｐ+ 領域６ｂが形成される。
【００２０】その後、レジストパターン２２ｉを除去す
る。それにより、図４４に示されるように、ｐＭＯＳト
ランジスタ１５と、ｎＭＯＳトランジスタ１４とがそれ
ぞれ形成されることになる。
る。それにより、図４４に示されるように、ｐＭＯＳト
ランジスタ１５と、ｎＭＯＳトランジスタ１４とがそれ
ぞれ形成されることになる。
【００２１】次に、図４５を参照して、スパッタリング
法などを用いて、２００Å程度の厚みのＴｉ層１０ａを
形成する。そして、このＴｉ層１０ａに、約７００℃で
約３０秒間ランプアニール処理を施す。それにより、Ｔ
ｉ層１０ａとその下地のシリコン層とを反応させる。そ
して、未反応のＴｉ層１０ａを除去した後、所定の熱処
理を施すことによって、図４６に示されるように、チタ
ンシリサイド層１０が形成される。
法などを用いて、２００Å程度の厚みのＴｉ層１０ａを
形成する。そして、このＴｉ層１０ａに、約７００℃で
約３０秒間ランプアニール処理を施す。それにより、Ｔ
ｉ層１０ａとその下地のシリコン層とを反応させる。そ
して、未反応のＴｉ層１０ａを除去した後、所定の熱処
理を施すことによって、図４６に示されるように、チタ
ンシリサイド層１０が形成される。
【００２２】次に、図４７を参照して、ＴＥＯＳ酸化膜
などからなる層間絶縁層９を形成する。そして、この層
間絶縁層９上に、図４８に示されるように、所定形状に
パターニングされたレジストパターン２２ｊを形成す
る。このレジストパターン２２ｊをマスクとして用いて
層間絶縁層９にエッチング処理を施す。それにより、図
４９に示されるように、コンタクトホール１１が形成さ
れる。
などからなる層間絶縁層９を形成する。そして、この層
間絶縁層９上に、図４８に示されるように、所定形状に
パターニングされたレジストパターン２２ｊを形成す
る。このレジストパターン２２ｊをマスクとして用いて
層間絶縁層９にエッチング処理を施す。それにより、図
４９に示されるように、コンタクトホール１１が形成さ
れる。
【００２３】次に、図５０を参照して、スパッタリング
法などを用いてＡｌを含む金属層１２ａを形成する。こ
の金属層１２ａ上に、図５１に示されるように、所定形
状にパターニングされたレジストパターン２２ｋを形成
する。そして、このレジストパターン２２ｋをマスクと
して用いて金属層１２ａをパターニングする。それによ
り、図２７に示される半導体装置が形成されることにな
る。
法などを用いてＡｌを含む金属層１２ａを形成する。こ
の金属層１２ａ上に、図５１に示されるように、所定形
状にパターニングされたレジストパターン２２ｋを形成
する。そして、このレジストパターン２２ｋをマスクと
して用いて金属層１２ａをパターニングする。それによ
り、図２７に示される半導体装置が形成されることにな
る。
【００２４】
【発明が解決しようとする課題】上述のようにして形成
されたｐＭＯＳトランジスタ１５とｎＭＯＳトランジス
タ１４とは、分離酸化膜４によって絶縁分離される。し
かしながら、この分離酸化膜４を上述のように１回の選
択酸化処理によって形成することによって、次のような
問題点が生じていた。その問題点について図５２を用い
て説明する。図５２は、図２７においてｎＭＯＳトラン
ジスタ１４が形成されるＳＯＩ層３の側端部を拡大した
断面図である。
されたｐＭＯＳトランジスタ１５とｎＭＯＳトランジス
タ１４とは、分離酸化膜４によって絶縁分離される。し
かしながら、この分離酸化膜４を上述のように１回の選
択酸化処理によって形成することによって、次のような
問題点が生じていた。その問題点について図５２を用い
て説明する。図５２は、図２７においてｎＭＯＳトラン
ジスタ１４が形成されるＳＯＩ層３の側端部を拡大した
断面図である。
【００２５】図５２に示されるように、分離酸化膜４を
１回の選択酸化処理によって形成した場合には、分離酸
化膜４下にＳＯＩ層３の薄膜化部３ａが形成されてしま
う。この薄膜化部３ａを有することによって、特にｎＭ
ＯＳトランジスタ１４が形成されるＳＯＩ層３の端部に
寄生ＭＯＳトランジスタが形成されてしまう。そのた
め、ＭＯＳトランジスタのサブスレッショルド特性が劣
化するという問題点があった。
１回の選択酸化処理によって形成した場合には、分離酸
化膜４下にＳＯＩ層３の薄膜化部３ａが形成されてしま
う。この薄膜化部３ａを有することによって、特にｎＭ
ＯＳトランジスタ１４が形成されるＳＯＩ層３の端部に
寄生ＭＯＳトランジスタが形成されてしまう。そのた
め、ＭＯＳトランジスタのサブスレッショルド特性が劣
化するという問題点があった。
【００２６】ここで、上記のように薄膜化部３ａが形成
されることによって寄生ＭＯＳトランジスタがその薄膜
化部３ａに形成される理由について詳しく説明する。一
般に、ＭＯＳトランジスタのしきい値電圧（Ｖｔｈ）
は、次のような式で表わされる。
されることによって寄生ＭＯＳトランジスタがその薄膜
化部３ａに形成される理由について詳しく説明する。一
般に、ＭＯＳトランジスタのしきい値電圧（Ｖｔｈ）
は、次のような式で表わされる。
【００２７】＜数式１＞ Ｖｔｈ＝ＶFB＋２ΦB ＋Ｑｓ／Ｃｉ 上記の数式１において、ＶFBはフラットバンド電圧を示
し、２ΦB は表面ポテンシャルを示し、Ｑｓは表面電荷
を示し、Ｃｉはゲート酸化膜容量を示している。
し、２ΦB は表面ポテンシャルを示し、Ｑｓは表面電荷
を示し、Ｃｉはゲート酸化膜容量を示している。
【００２８】ＶFBはゲートとチャネルの仕事関数差から
固定電荷／ゲート酸化膜容量を引いた値で表わされ、Ｑ
ｓはチャネル濃度と空乏層幅との積に比例する。つま
り、酸化膜界面に固定電荷が増加することによってＶFB
が小さくなり、チャネル濃度あるいは空乏層幅が小さく
なった場合に表面電荷Ｑｓが小さくなる。
固定電荷／ゲート酸化膜容量を引いた値で表わされ、Ｑ
ｓはチャネル濃度と空乏層幅との積に比例する。つま
り、酸化膜界面に固定電荷が増加することによってＶFB
が小さくなり、チャネル濃度あるいは空乏層幅が小さく
なった場合に表面電荷Ｑｓが小さくなる。
【００２９】以上の内容を考慮して、薄膜化部３ａが形
成されることによって、その薄膜化部３ａにしきい値電
圧の低い寄生ＭＯＳトランジスタが形成される理由につ
いて説明する。
成されることによって、その薄膜化部３ａにしきい値電
圧の低い寄生ＭＯＳトランジスタが形成される理由につ
いて説明する。
【００３０】まず、数式１におけるＶFBについて説明す
る。薄膜化部３ａは、分離酸化膜４と接する部分を有し
ているため分離酸化膜４の形成時に生じる応力によって
結晶の面方位が〈１００〉からずれる可能性が高くな
る。そのため、薄膜化部３ａと分離酸化膜４との界面２
４には、ＳＯＩ層３上に形成されるＭＯＳトランジスタ
のゲート酸化膜より大きい固定電荷や界面準位が形成さ
れる。この固定電荷によって、ＶFBは、本来のＭＯＳト
ランジスタのＶFBより低い値となってしまう。
る。薄膜化部３ａは、分離酸化膜４と接する部分を有し
ているため分離酸化膜４の形成時に生じる応力によって
結晶の面方位が〈１００〉からずれる可能性が高くな
る。そのため、薄膜化部３ａと分離酸化膜４との界面２
４には、ＳＯＩ層３上に形成されるＭＯＳトランジスタ
のゲート酸化膜より大きい固定電荷や界面準位が形成さ
れる。この固定電荷によって、ＶFBは、本来のＭＯＳト
ランジスタのＶFBより低い値となってしまう。
【００３１】次に、Ｑｓ／Ｃｉについて説明する。分離
酸化膜４の形成によって、この分離酸化膜４に近接する
薄膜化部３ａから不純物が吸収される。そのため、薄膜
化部３ａに含まれる不純物濃度が小さくなる。上述のよ
うに、Ｑｓはチャネル濃度と空乏層幅との積に比例する
ので、チャネルに相当する薄膜化部３ａに含まれる不純
物濃度が低減することによって、Ｑｓの値も小さくな
る。また、ＳＯＩ層３の厚みが薄くなる領域において
は、空乏層幅はＳＯＩ層３の厚みとほぼ等しいものと近
似できる。そのため、薄膜化部３ａにおいては、空乏層
幅は極めて小さいものとなる。それにより、Ｑｓの値も
極めて小さいものとなる。
酸化膜４の形成によって、この分離酸化膜４に近接する
薄膜化部３ａから不純物が吸収される。そのため、薄膜
化部３ａに含まれる不純物濃度が小さくなる。上述のよ
うに、Ｑｓはチャネル濃度と空乏層幅との積に比例する
ので、チャネルに相当する薄膜化部３ａに含まれる不純
物濃度が低減することによって、Ｑｓの値も小さくな
る。また、ＳＯＩ層３の厚みが薄くなる領域において
は、空乏層幅はＳＯＩ層３の厚みとほぼ等しいものと近
似できる。そのため、薄膜化部３ａにおいては、空乏層
幅は極めて小さいものとなる。それにより、Ｑｓの値も
極めて小さいものとなる。
【００３２】以上のことより、数式１におけるＶFB，Ｑ
ｓの値が小さくなるので、Ｖｔｈの値も小さくなるとい
える。つまり、薄膜化部３ａをチャネルとするしきい値
電圧（Ｖｔｈ）の低いトランジスタが形成されることに
なる。このトランジスタが寄生ＭＯＳトランジスタとな
る。このようにしきい値電圧（Ｖｔｈ）の低い寄生ＭＯ
ＳトランジスタがＳＯＩ層３の薄膜化部３ａに形成され
ることによってＳＯＩ層３上に形成されるＭＯＳトラン
ジスタのサブスレッショルド特性が劣化することにな
る。
ｓの値が小さくなるので、Ｖｔｈの値も小さくなるとい
える。つまり、薄膜化部３ａをチャネルとするしきい値
電圧（Ｖｔｈ）の低いトランジスタが形成されることに
なる。このトランジスタが寄生ＭＯＳトランジスタとな
る。このようにしきい値電圧（Ｖｔｈ）の低い寄生ＭＯ
ＳトランジスタがＳＯＩ層３の薄膜化部３ａに形成され
ることによってＳＯＩ層３上に形成されるＭＯＳトラン
ジスタのサブスレッショルド特性が劣化することにな
る。
【００３３】この発明は、上記のような課題を解決する
ためになされたものである。この発明の目的は、ＳＯＩ
層の側端部での寄生ＭＯＳトランジスタの発生を効果的
に阻止し得るＳＯＩ構造を有する半導体装置の製造方法
を提供することにある。
ためになされたものである。この発明の目的は、ＳＯＩ
層の側端部での寄生ＭＯＳトランジスタの発生を効果的
に阻止し得るＳＯＩ構造を有する半導体装置の製造方法
を提供することにある。
【００３４】
【課題を解決するための手段】この発明に係るＳＯＩ構
造を有する半導体装置の製造方法では、まず、基板の主
表面上に絶縁層を介在して半導体層を形成する。なお、
耐酸化膜とは、耐酸化性を有する膜のことを称する。こ
の半導体層上に所定形状にパターニングされた耐酸化膜
を形成する。この耐酸化膜をマスクとして用いて半導体
層に第１の選択酸化処理を施すことによって半導体層内
部に底面を有する第１の分離酸化膜を形成する。耐酸化
膜をマスクとして用いて第１の分離酸化膜に異方性エッ
チング処理を施すことによって、第１の分離酸化膜下の
半導体層の表面を選択的に露出させるとともに耐酸化膜
の側端部下に第１の分離酸化膜の一部を残余させる。耐
酸化膜下に残余した第１の分離酸化膜を覆うように耐酸
化膜の側壁上に、耐酸化物質からなるサイドウォール絶
縁層を形成する。耐酸化膜とサイドウォール絶縁層とを
マスクとして用いて露出した半導体層表面に第２の選択
酸化処理を施すことによって、第１の分離酸化膜と一体
化され絶縁層に達する第２の分離酸化膜を形成する。
造を有する半導体装置の製造方法では、まず、基板の主
表面上に絶縁層を介在して半導体層を形成する。なお、
耐酸化膜とは、耐酸化性を有する膜のことを称する。こ
の半導体層上に所定形状にパターニングされた耐酸化膜
を形成する。この耐酸化膜をマスクとして用いて半導体
層に第１の選択酸化処理を施すことによって半導体層内
部に底面を有する第１の分離酸化膜を形成する。耐酸化
膜をマスクとして用いて第１の分離酸化膜に異方性エッ
チング処理を施すことによって、第１の分離酸化膜下の
半導体層の表面を選択的に露出させるとともに耐酸化膜
の側端部下に第１の分離酸化膜の一部を残余させる。耐
酸化膜下に残余した第１の分離酸化膜を覆うように耐酸
化膜の側壁上に、耐酸化物質からなるサイドウォール絶
縁層を形成する。耐酸化膜とサイドウォール絶縁層とを
マスクとして用いて露出した半導体層表面に第２の選択
酸化処理を施すことによって、第１の分離酸化膜と一体
化され絶縁層に達する第２の分離酸化膜を形成する。
【００３５】
【作用】この発明に係るＳＯＩ構造を有する半導体装置
の製造方法によれば、第１と第２の２段階の選択酸化処
理を行なうことによって第２の分離酸化膜が形成され
る。そして、第２の選択酸化処理の前に、耐酸化膜の側
壁にさらに耐酸化物質からなるサイドウォール絶縁層を
形成し、これを第２の選択酸化処理の際のマスクとして
用いている。それにより、比較的過度の酸化処理を半導
体層に施したとしても第２の分離酸化膜のバーズビーク
成長を抑制することが可能となる。その結果、半導体層
に比較的過度の酸化処理を施すことが可能となる。そし
て、この過度の酸化処理によって、第２の分離酸化膜と
近接する半導体層の底部を充分に酸化することが可能と
なる。それにより、半導体層の底部に、従来例において
形成されていたような極端に厚みの薄い薄膜化部が形成
されることを効果的に阻止することが可能となる。
の製造方法によれば、第１と第２の２段階の選択酸化処
理を行なうことによって第２の分離酸化膜が形成され
る。そして、第２の選択酸化処理の前に、耐酸化膜の側
壁にさらに耐酸化物質からなるサイドウォール絶縁層を
形成し、これを第２の選択酸化処理の際のマスクとして
用いている。それにより、比較的過度の酸化処理を半導
体層に施したとしても第２の分離酸化膜のバーズビーク
成長を抑制することが可能となる。その結果、半導体層
に比較的過度の酸化処理を施すことが可能となる。そし
て、この過度の酸化処理によって、第２の分離酸化膜と
近接する半導体層の底部を充分に酸化することが可能と
なる。それにより、半導体層の底部に、従来例において
形成されていたような極端に厚みの薄い薄膜化部が形成
されることを効果的に阻止することが可能となる。
【００３６】
【実施例】以下、この発明の実施例について、図１〜図
２６を用いて説明する。
２６を用いて説明する。
【００３７】（第１実施例）まず、図１〜図８を用い
て、この発明の第１の実施例について説明する。図１
は、この発明に係る製造方法を経て形成されたＳＯＩ構
造を有する半導体装置を示す断面図である。
て、この発明の第１の実施例について説明する。図１
は、この発明に係る製造方法を経て形成されたＳＯＩ構
造を有する半導体装置を示す断面図である。
【００３８】図１を参照して、ＳＯＩ層（半導体層）３
の側端部に、従来例のような極端に厚みの薄い薄膜化部
３ａが形成されていない。また、分離酸化膜４は、ＳＯ
Ｉ層３の側端部近傍において、上方に突出する凸部を有
している。それ以外の構造に関しては図２７に示される
従来の半導体装置とほぼ同様である。したがって、他の
部分に関する説明は省略する。
の側端部に、従来例のような極端に厚みの薄い薄膜化部
３ａが形成されていない。また、分離酸化膜４は、ＳＯ
Ｉ層３の側端部近傍において、上方に突出する凸部を有
している。それ以外の構造に関しては図２７に示される
従来の半導体装置とほぼ同様である。したがって、他の
部分に関する説明は省略する。
【００３９】ここで、図２を用いてＳＯＩ層３の側端部
形状についてより詳しく説明する。図２は、図１におけ
るＳＯＩ層３の側端部近傍を拡大した断面図である。よ
り具体的には、図１における領域２５内を拡大した断面
図である。
形状についてより詳しく説明する。図２は、図１におけ
るＳＯＩ層３の側端部近傍を拡大した断面図である。よ
り具体的には、図１における領域２５内を拡大した断面
図である。
【００４０】図２を参照して、ＳＯＩ層３の側端部に
は、高濃度ｐ型の不純物を含む高濃度不純物領域１３が
形成されている。そして、ＳＯＩ層３の側部は、図２に
示されるように、所定の曲率を有するように丸められて
いる。そして、ＳＯＩ層３の側面と埋込酸化膜２の表面
とのなす角度θは、９０°に近い鋭角となっている。つ
まり、従来例において問題となっていた薄膜化部３ａが
取除かれたような状態となっている。それにより、ＳＯ
Ｉ層３の側端部に寄生ＭＯＳトランジスタが形成される
ことを効果的に阻止することが可能となる。
は、高濃度ｐ型の不純物を含む高濃度不純物領域１３が
形成されている。そして、ＳＯＩ層３の側部は、図２に
示されるように、所定の曲率を有するように丸められて
いる。そして、ＳＯＩ層３の側面と埋込酸化膜２の表面
とのなす角度θは、９０°に近い鋭角となっている。つ
まり、従来例において問題となっていた薄膜化部３ａが
取除かれたような状態となっている。それにより、ＳＯ
Ｉ層３の側端部に寄生ＭＯＳトランジスタが形成される
ことを効果的に阻止することが可能となる。
【００４１】次に、図３〜図８を用いて、図８に示され
るＳＯＩ構造を有する半導体装置の製造方法について説
明する。図３〜図８は、図１に示されるＳＯＩ構造を有
する半導体装置の製造工程を段階的に示す断面図であ
る。
るＳＯＩ構造を有する半導体装置の製造方法について説
明する。図３〜図８は、図１に示されるＳＯＩ構造を有
する半導体装置の製造工程を段階的に示す断面図であ
る。
【００４２】まず図３を参照して、従来例と同様の方法
でＳＯＩ層３までを形成した後、ＣＶＤ法あるいは熱酸
化法を用いて、ＳＯＩ層３の表面上に１００Å〜３００
Å程度の厚みの酸化膜（シリコン酸化膜）２０を形成す
る。この酸化膜２０の上に、ＣＶＤ法などを用いて、１
０００Å〜２０００Å程度の厚みの窒化膜（シリコン窒
化膜）２１を形成する。この窒化膜２１上に従来例と同
様の方法でレジストパターン２２ａを形成し、このレジ
ストパターン２２ａをマスクとして用いてエッチングす
ることによって窒化膜２１をパターニングする。そし
て、従来例と同様の方法で、レジストパターン２２ｂを
形成し、このレジストパターン２２ｂをマスクとして用
いて、ボロン（Ｂ）イオンをＳＯＩ層３内に選択的に注
入する。注入条件は、５〜２５ｋｅＶ，３〜８×１０13
／ｃｍ2 である。それにより、素子分離のための高濃度
不純物領域１３が形成される。この高濃度不純物領域１
３を有することによって、寄生ＭＯＳトランジスタのし
きい値電圧を上昇させることが可能となる。その結果、
理想的なサブスレッショルド特性を有するＭＯＳトラン
ジスタが得られる。
でＳＯＩ層３までを形成した後、ＣＶＤ法あるいは熱酸
化法を用いて、ＳＯＩ層３の表面上に１００Å〜３００
Å程度の厚みの酸化膜（シリコン酸化膜）２０を形成す
る。この酸化膜２０の上に、ＣＶＤ法などを用いて、１
０００Å〜２０００Å程度の厚みの窒化膜（シリコン窒
化膜）２１を形成する。この窒化膜２１上に従来例と同
様の方法でレジストパターン２２ａを形成し、このレジ
ストパターン２２ａをマスクとして用いてエッチングす
ることによって窒化膜２１をパターニングする。そし
て、従来例と同様の方法で、レジストパターン２２ｂを
形成し、このレジストパターン２２ｂをマスクとして用
いて、ボロン（Ｂ）イオンをＳＯＩ層３内に選択的に注
入する。注入条件は、５〜２５ｋｅＶ，３〜８×１０13
／ｃｍ2 である。それにより、素子分離のための高濃度
不純物領域１３が形成される。この高濃度不純物領域１
３を有することによって、寄生ＭＯＳトランジスタのし
きい値電圧を上昇させることが可能となる。その結果、
理想的なサブスレッショルド特性を有するＭＯＳトラン
ジスタが得られる。
【００４３】次に、図４（ａ）を参照して、上記のレジ
ストパターン２２ａ，２２ｂを除去した後、１回目の選
択酸化処理をＳＯＩ層３に施す。条件は、９００℃〜９
５０℃，３０分間程度である。それにより、ＳＯＩ層３
内に底面を有する分離酸化膜４ａが形成される。
ストパターン２２ａ，２２ｂを除去した後、１回目の選
択酸化処理をＳＯＩ層３に施す。条件は、９００℃〜９
５０℃，３０分間程度である。それにより、ＳＯＩ層３
内に底面を有する分離酸化膜４ａが形成される。
【００４４】ここで、図４（ｂ）を用いて、上記の第１
回目の選択酸化処理工程についてより詳しく説明する。
図４（ｂ）は、図４（ａ）における領域２６を拡大した
断面図である。
回目の選択酸化処理工程についてより詳しく説明する。
図４（ｂ）は、図４（ａ）における領域２６を拡大した
断面図である。
【００４５】図４（ｂ）を参照して、第１回目の選択酸
化処理によって、約１０００Å程度の厚みｔを有する分
離酸化膜４ａが形成される。このとき、ＳＯＩ層３の厚
みｔ１は、約１０００Åであることが好ましい。その結
果、分離酸化膜４ａの底面は、ＳＯＩ層３の深さ方向の
ほぼ中央部近傍に位置することになる。この第１の選択
酸化処理によって、分離酸化膜４ａ近傍のＳＯＩ層３の
上端部が丸められる。それにより、このＳＯＩ層３の上
端部における電界集中を抑制することが可能となる。
化処理によって、約１０００Å程度の厚みｔを有する分
離酸化膜４ａが形成される。このとき、ＳＯＩ層３の厚
みｔ１は、約１０００Åであることが好ましい。その結
果、分離酸化膜４ａの底面は、ＳＯＩ層３の深さ方向の
ほぼ中央部近傍に位置することになる。この第１の選択
酸化処理によって、分離酸化膜４ａ近傍のＳＯＩ層３の
上端部が丸められる。それにより、このＳＯＩ層３の上
端部における電界集中を抑制することが可能となる。
【００４６】次に、図５（ａ）を参照して、窒化膜２１
をマスクとして用いて、分離酸化膜４ａに異方性エッチ
ング処理を施す。それにより、分離酸化膜４ａ直下のＳ
ＯＩ層３の表面を選択的に露出させる。この工程におい
て、図５（ｂ）に示されるように、窒化膜２１の側端部
直下に分離酸化膜４ａの一部が残余することとなる。な
お、図５（ｂ）は図５（ａ）における領域２７を拡大し
た断面図である。
をマスクとして用いて、分離酸化膜４ａに異方性エッチ
ング処理を施す。それにより、分離酸化膜４ａ直下のＳ
ＯＩ層３の表面を選択的に露出させる。この工程におい
て、図５（ｂ）に示されるように、窒化膜２１の側端部
直下に分離酸化膜４ａの一部が残余することとなる。な
お、図５（ｂ）は図５（ａ）における領域２７を拡大し
た断面図である。
【００４７】次に、図６を参照して、ＣＶＤ法などを用
いて、窒化膜２１およびＳＯＩ層３を覆うように窒化膜
（シリコン窒化膜）を形成する。この窒化膜に異方性エ
ッチング処理を施す。それにより、窒化膜２１の側壁に
サイドウォール絶縁層２８が形成される。このサイドウ
ォール絶縁層２８は、図６（ｂ）に示されるように、Ｓ
ＯＩ層３の一部表面と接触しかつ窒化膜２１の側端部直
下に残余する分離酸化膜４ａを覆うように形成される。
いて、窒化膜２１およびＳＯＩ層３を覆うように窒化膜
（シリコン窒化膜）を形成する。この窒化膜に異方性エ
ッチング処理を施す。それにより、窒化膜２１の側壁に
サイドウォール絶縁層２８が形成される。このサイドウ
ォール絶縁層２８は、図６（ｂ）に示されるように、Ｓ
ＯＩ層３の一部表面と接触しかつ窒化膜２１の側端部直
下に残余する分離酸化膜４ａを覆うように形成される。
【００４８】次に、図７（ａ）を参照して、窒化膜２１
とサイドウォール絶縁層２８とをマスクとして用いて、
第２回目の選択酸化処理を行なう。条件は、９００℃〜
９５０℃、４０分〜５０分程度である。それにより、埋
込酸化膜２にまで到達しかつ分離酸化膜４ａと一体化さ
れる分離酸化膜４が形成される。そして、このとき、分
離酸化膜４に近接するＳＯＩ層３の側端部は丸められ、
薄膜化部３ａは形成されない。
とサイドウォール絶縁層２８とをマスクとして用いて、
第２回目の選択酸化処理を行なう。条件は、９００℃〜
９５０℃、４０分〜５０分程度である。それにより、埋
込酸化膜２にまで到達しかつ分離酸化膜４ａと一体化さ
れる分離酸化膜４が形成される。そして、このとき、分
離酸化膜４に近接するＳＯＩ層３の側端部は丸められ、
薄膜化部３ａは形成されない。
【００４９】ここで、図７（ｂ）および図７（ｃ）を用
いて、２回目の選択酸化処理工程についてより詳しく説
明する。図７（ｂ）および図７（ｃ）は、図７（ａ）に
おける領域２９を拡大した断面図である。
いて、２回目の選択酸化処理工程についてより詳しく説
明する。図７（ｂ）および図７（ｃ）は、図７（ａ）に
おける領域２９を拡大した断面図である。
【００５０】図７（ｂ）を参照して、２回目の選択酸化
処理によって、まず、埋込酸化膜２に到達するように分
離酸化膜４ｂを形成する。この分離酸化膜４ｂの厚みｔ
２は、約１０００Å程度である。この段階では、分離酸
化膜４ｂに近接するＳＯＩ層３の側底部には、従来例ほ
どではないが若干の薄膜化部が形成されている。
処理によって、まず、埋込酸化膜２に到達するように分
離酸化膜４ｂを形成する。この分離酸化膜４ｂの厚みｔ
２は、約１０００Å程度である。この段階では、分離酸
化膜４ｂに近接するＳＯＩ層３の側底部には、従来例ほ
どではないが若干の薄膜化部が形成されている。
【００５１】そこで、図７（ｂ）に示された状態からさ
らにＳＯＩ層３の上６２の側底部を酸化する。それによ
り、図７（ｃ）に示されるように、ＳＯＩ層３の側底部
に丸みを持たせる。つまり、この２回目の選択酸化処理
工程では、第１回目の選択酸化処理に比べて、ＳＯＩ層
３にやや過度（長時間）の酸化処理を施すことによっ
て、ＳＯＩ層３の側端部に薄膜化部が形成されることを
阻止している。このような過度の酸化処理が可能となる
のは、主にサイドウォール絶縁層２８の存在によるもの
である。つまり、このサイドウォール絶縁層２８を形成
することによって、２度目の選択酸化の際の分離酸化膜
４のバーズビークの成長を抑制することが可能となる。
それにより、上記のような過度の酸化処理が可能とな
る。また、サイドウォール絶縁膜２８の存在によって、
酸化剤がＳＯＩ層３の側底部に重点的に供給されること
になる。その結果、分離酸化膜４に近接するＳＯＩ層３
の側底部に極めて厚みの薄い薄膜化部が形成されること
を効果的に阻止することが可能となり、ＳＯＩ層３上
に、理想的な特性を持つＭＯＳトランジスタを形成する
ことが可能となる。
らにＳＯＩ層３の上６２の側底部を酸化する。それによ
り、図７（ｃ）に示されるように、ＳＯＩ層３の側底部
に丸みを持たせる。つまり、この２回目の選択酸化処理
工程では、第１回目の選択酸化処理に比べて、ＳＯＩ層
３にやや過度（長時間）の酸化処理を施すことによっ
て、ＳＯＩ層３の側端部に薄膜化部が形成されることを
阻止している。このような過度の酸化処理が可能となる
のは、主にサイドウォール絶縁層２８の存在によるもの
である。つまり、このサイドウォール絶縁層２８を形成
することによって、２度目の選択酸化の際の分離酸化膜
４のバーズビークの成長を抑制することが可能となる。
それにより、上記のような過度の酸化処理が可能とな
る。また、サイドウォール絶縁膜２８の存在によって、
酸化剤がＳＯＩ層３の側底部に重点的に供給されること
になる。その結果、分離酸化膜４に近接するＳＯＩ層３
の側底部に極めて厚みの薄い薄膜化部が形成されること
を効果的に阻止することが可能となり、ＳＯＩ層３上
に、理想的な特性を持つＭＯＳトランジスタを形成する
ことが可能となる。
【００５２】その後は、図８に示されるように、熱リン
酸などを用いて窒化膜２１とサイドウォール絶縁層２８
とを除去し、さらに、ウエットエッチング法によってＳ
ＯＩ層３表面の酸化膜２０を除去する。その後、再び、
熱酸化法などを用いて、ＳＯＩ層３の表面に酸化膜２０
を形成する。その後は、従来例と同様の工程を経て図１
に示される半導体装置が得られることになる。
酸などを用いて窒化膜２１とサイドウォール絶縁層２８
とを除去し、さらに、ウエットエッチング法によってＳ
ＯＩ層３表面の酸化膜２０を除去する。その後、再び、
熱酸化法などを用いて、ＳＯＩ層３の表面に酸化膜２０
を形成する。その後は、従来例と同様の工程を経て図１
に示される半導体装置が得られることになる。
【００５３】（第２実施例）次に、図９〜図１２を用い
て、この発明の第２の実施例について説明する。図９〜
図１２は、この発明の第２の実施例におけるＳＯＩ構造
を有する半導体装置の製造工程の特徴的な第１工程〜第
４工程を示す断面図である。
て、この発明の第２の実施例について説明する。図９〜
図１２は、この発明の第２の実施例におけるＳＯＩ構造
を有する半導体装置の製造工程の特徴的な第１工程〜第
４工程を示す断面図である。
【００５４】まず図９を参照して、上記の第１の実施例
と同様の工程を経て窒化膜２１の側端部直下に分離酸化
膜４ａを残余させる。その後、ＣＶＤ法などを用いて、
１００Å〜２００Å程度の厚みの酸化膜（シリコン酸化
膜）３０を形成する。
と同様の工程を経て窒化膜２１の側端部直下に分離酸化
膜４ａを残余させる。その後、ＣＶＤ法などを用いて、
１００Å〜２００Å程度の厚みの酸化膜（シリコン酸化
膜）３０を形成する。
【００５５】次に、図１０を参照して、上記の第１の実
施例と同様の方法で、酸化膜３０を介在して窒化膜２１
の側壁上にサイドウォール絶縁層２８を形成する。そし
て、上記の第１の実施例と同様の方法で、２回目の選択
酸化処理を施す。それにより、図１１に示されるよう
に、分離酸化膜４を形成する。
施例と同様の方法で、酸化膜３０を介在して窒化膜２１
の側壁上にサイドウォール絶縁層２８を形成する。そし
て、上記の第１の実施例と同様の方法で、２回目の選択
酸化処理を施す。それにより、図１１に示されるよう
に、分離酸化膜４を形成する。
【００５６】上記の第１の実施例では、窒化膜などから
なるサイドウォール絶縁層２８とＳＯＩ層３とが直接接
触するため、ＳＯＩ層３に結晶欠陥が生じることが懸念
される。しかしながら、本実施例のように、サイドウォ
ール絶縁層２８とＳＯＩ層３との間に酸化膜３０を介在
させることによって、ＳＯＩ層３に結晶欠陥の発生する
ことを防止することが可能となる。なお、酸化膜３０の
厚みは、上述のように、１００Å〜２００Åと薄いの
で、分離酸化膜４のバーズビークはさほど長くならな
い。
なるサイドウォール絶縁層２８とＳＯＩ層３とが直接接
触するため、ＳＯＩ層３に結晶欠陥が生じることが懸念
される。しかしながら、本実施例のように、サイドウォ
ール絶縁層２８とＳＯＩ層３との間に酸化膜３０を介在
させることによって、ＳＯＩ層３に結晶欠陥の発生する
ことを防止することが可能となる。なお、酸化膜３０の
厚みは、上述のように、１００Å〜２００Åと薄いの
で、分離酸化膜４のバーズビークはさほど長くならな
い。
【００５７】次に、図１２に示されるように、熱リン酸
などを用いて、サイドウォール絶縁層２８を除去する。
その後ウエットエッチング法を用いてシリコン酸化膜３
０を除去した後、再び熱リン酸を用いて窒化膜２１を除
去する。それ以降は上記の第１の実施例と同様の工程を
経て図１に示されるものとほぼ同様の半導体装置が得ら
れることになる。
などを用いて、サイドウォール絶縁層２８を除去する。
その後ウエットエッチング法を用いてシリコン酸化膜３
０を除去した後、再び熱リン酸を用いて窒化膜２１を除
去する。それ以降は上記の第１の実施例と同様の工程を
経て図１に示されるものとほぼ同様の半導体装置が得ら
れることになる。
【００５８】（第３実施例）次に、図１３〜図１５を用
いて、この発明の第３の実施例について説明する。図１
３〜図１５は、この発明の第３の実施例におけるＳＯＩ
構造を有する半導体装置の製造工程の特徴的な第１工程
〜第３工程を示す断面図である。
いて、この発明の第３の実施例について説明する。図１
３〜図１５は、この発明の第３の実施例におけるＳＯＩ
構造を有する半導体装置の製造工程の特徴的な第１工程
〜第３工程を示す断面図である。
【００５９】まず図１３を参照して、上記の第１の実施
例と同様の工程を経て窒化膜２１の側端部直下に分離酸
化膜４ａを残余させる。その後、ＣＶＤ法などを用い
て、窒化膜２１とＳＯＩ層３とを覆うように２０Å〜５
００Å程度の厚みの多結晶シリコン層３１を堆積する。
この多結晶シリコン層３１の厚みは、薄い方が好まし
く、２０Å〜１００Å程度であることが最も好ましい。
例と同様の工程を経て窒化膜２１の側端部直下に分離酸
化膜４ａを残余させる。その後、ＣＶＤ法などを用い
て、窒化膜２１とＳＯＩ層３とを覆うように２０Å〜５
００Å程度の厚みの多結晶シリコン層３１を堆積する。
この多結晶シリコン層３１の厚みは、薄い方が好まし
く、２０Å〜１００Å程度であることが最も好ましい。
【００６０】次に、図１４を参照して、上記の第１の実
施例と同様の工程を経てサイドウォール絶縁層２８を形
成する。そして、上記の第１の実施例と同様の方法で２
回目の選択酸化処理を施す。この選択酸化処理は、好ま
しくは、８５０℃〜９５０℃程度の温度で行なわれる。
それにより、図１５に示されるように、分離酸化膜４を
形成する。
施例と同様の工程を経てサイドウォール絶縁層２８を形
成する。そして、上記の第１の実施例と同様の方法で２
回目の選択酸化処理を施す。この選択酸化処理は、好ま
しくは、８５０℃〜９５０℃程度の温度で行なわれる。
それにより、図１５に示されるように、分離酸化膜４を
形成する。
【００６１】このように、２回目の選択酸化の際に、多
結晶シリコン層３１をサイドウォール絶縁層２８とＳＯ
Ｉ層３との間に介在させることによって、上記の第２の
実施例の場合と同様に、ＳＯＩ層に結晶欠陥が発生する
ことを効果的に阻止することが可能となる。また、この
ように多結晶シリコン層３１を形成することによって、
多結晶シリコン層３１が酸化される間は、酸化剤は埋込
酸化膜２まで到達しないことになる。それにより、ＳＯ
Ｉ層３の裏面が不用意に酸化されることを効果的に阻止
することが可能となる。それ以降は、上記の第２の実施
例と同様の工程を経て、図１に示されるのとほぼ同様の
半導体装置が得られることとなる。
結晶シリコン層３１をサイドウォール絶縁層２８とＳＯ
Ｉ層３との間に介在させることによって、上記の第２の
実施例の場合と同様に、ＳＯＩ層に結晶欠陥が発生する
ことを効果的に阻止することが可能となる。また、この
ように多結晶シリコン層３１を形成することによって、
多結晶シリコン層３１が酸化される間は、酸化剤は埋込
酸化膜２まで到達しないことになる。それにより、ＳＯ
Ｉ層３の裏面が不用意に酸化されることを効果的に阻止
することが可能となる。それ以降は、上記の第２の実施
例と同様の工程を経て、図１に示されるのとほぼ同様の
半導体装置が得られることとなる。
【００６２】（第４実施例）次に、図１６〜図１８を用
いて、この発明の第４の実施例について説明する。図１
６〜図１８は、この発明の第４の実施例におけるＳＯＩ
構造を有する半導体装置の製造工程の特徴的な第１工程
〜第３工程を示す断面図である。
いて、この発明の第４の実施例について説明する。図１
６〜図１８は、この発明の第４の実施例におけるＳＯＩ
構造を有する半導体装置の製造工程の特徴的な第１工程
〜第３工程を示す断面図である。
【００６３】まず図１６を参照して、上記の第１の実施
例と同様の工程を経て、窒化膜２１の側端部直下に分離
酸化膜４ａを残余させる。次に、上記の第３の実施例と
同様の方法で、多結晶シリコン層３１を形成する。そし
て、ｐＭＯＳトランジスタ１５の形成領域を覆うように
レジストパターン２２ｌを形成し、このレジストパター
ン２２ｌをマスクとして用いて、多結晶シリコン層３１
にボロン（Ｂ）を注入する。条件は、５〜１０ｋｅＶ，
３〜８×１０14／ｃｍ2 である。その後、レジストパタ
ーン２２ｌを除去する。
例と同様の工程を経て、窒化膜２１の側端部直下に分離
酸化膜４ａを残余させる。次に、上記の第３の実施例と
同様の方法で、多結晶シリコン層３１を形成する。そし
て、ｐＭＯＳトランジスタ１５の形成領域を覆うように
レジストパターン２２ｌを形成し、このレジストパター
ン２２ｌをマスクとして用いて、多結晶シリコン層３１
にボロン（Ｂ）を注入する。条件は、５〜１０ｋｅＶ，
３〜８×１０14／ｃｍ2 である。その後、レジストパタ
ーン２２ｌを除去する。
【００６４】次に、図１７を参照して、上記の第１の実
施例と同様の方法で、サイドウォール絶縁層２８を形成
する。そして、この状態で、上記の第１の実施例と同様
の条件で２回目の選択酸化処理が行なわれることにな
る。それにより、図１８に示されるように分離酸化膜４
を形成する。
施例と同様の方法で、サイドウォール絶縁層２８を形成
する。そして、この状態で、上記の第１の実施例と同様
の条件で２回目の選択酸化処理が行なわれることにな
る。それにより、図１８に示されるように分離酸化膜４
を形成する。
【００６５】上記のように、多結晶シリコン層３１にボ
ロン（Ｂ）などの不純物を導入することによって、２回
目の選択酸化処理工程において、多結晶シリコン層３１
内に導入されたボロン（Ｂ）をＳＯＩ層３内に拡散させ
ることが可能となる。それにより、ＳＯＩ層３の側端部
に形成される高濃度不純物領域１３に含まれるｐ型の不
純物濃度の低下を効果的に阻止することが可能となる。
それにより、ＳＯＩ層３の側端部における寄生ＭＯＳト
ランジスタの発生をさらに効果的に抑制することが可能
となる。
ロン（Ｂ）などの不純物を導入することによって、２回
目の選択酸化処理工程において、多結晶シリコン層３１
内に導入されたボロン（Ｂ）をＳＯＩ層３内に拡散させ
ることが可能となる。それにより、ＳＯＩ層３の側端部
に形成される高濃度不純物領域１３に含まれるｐ型の不
純物濃度の低下を効果的に阻止することが可能となる。
それにより、ＳＯＩ層３の側端部における寄生ＭＯＳト
ランジスタの発生をさらに効果的に抑制することが可能
となる。
【００６６】（第５実施例）次に、図１９〜図２１を用
いて、この発明の第５の実施例について説明する。図１
９〜図２１は、この発明の第５の実施例におけるＳＯＩ
構造を有する半導体装置の製造工程の特徴的な第１工程
〜第３工程を示す断面図である。
いて、この発明の第５の実施例について説明する。図１
９〜図２１は、この発明の第５の実施例におけるＳＯＩ
構造を有する半導体装置の製造工程の特徴的な第１工程
〜第３工程を示す断面図である。
【００６７】まず図１９を参照して、上記の第１の実施
例と同様の方法で窒化膜２１の側端部直下に分離酸化膜
４ａを残余させる。その後、たとえば、コリメーション
スパッタリング法などの異方性の強い形成方法で多結晶
シリコン層３１を形成する。それにより、多結晶シリコ
ン層３１において、窒化膜２１の上面上に形成された部
分の厚みが、窒化膜２１の側面上に形成された部分の厚
みよりも大きくなる。具体的には、窒化膜２１の上面上
に形成された多結晶シリコン層３１の厚みを、窒化膜２
１の側面上に形成された多結晶シリコン層３１の厚みの
１０倍程度のものにできる。その結果、サイドウォール
絶縁層２８によって覆われる多結晶シリコン層３１の厚
みが小さくなることになる。それにより、上記の第３あ
るいは第４の実施例の場合よりも、２回目の選択酸化処
理の時間を短縮することが可能となる。それにより、分
離酸化膜４のバーズビーク長を短縮することが可能とな
る。
例と同様の方法で窒化膜２１の側端部直下に分離酸化膜
４ａを残余させる。その後、たとえば、コリメーション
スパッタリング法などの異方性の強い形成方法で多結晶
シリコン層３１を形成する。それにより、多結晶シリコ
ン層３１において、窒化膜２１の上面上に形成された部
分の厚みが、窒化膜２１の側面上に形成された部分の厚
みよりも大きくなる。具体的には、窒化膜２１の上面上
に形成された多結晶シリコン層３１の厚みを、窒化膜２
１の側面上に形成された多結晶シリコン層３１の厚みの
１０倍程度のものにできる。その結果、サイドウォール
絶縁層２８によって覆われる多結晶シリコン層３１の厚
みが小さくなることになる。それにより、上記の第３あ
るいは第４の実施例の場合よりも、２回目の選択酸化処
理の時間を短縮することが可能となる。それにより、分
離酸化膜４のバーズビーク長を短縮することが可能とな
る。
【００６８】その後は、上記の第３の実施例と同様の工
程を経て、図１に示されるのとほぼ同様の構造の半導体
装置が形成される。
程を経て、図１に示されるのとほぼ同様の構造の半導体
装置が形成される。
【００６９】（第６実施例）次に、図２２および図２３
を用いて、この発明の第６の実施例について説明する。
図２２および図２３は、この発明の第６の実施例におけ
るＳＯＩ構造を有する半導体装置の製造工程の特徴的な
第１工程および第２工程を示す断面図である。
を用いて、この発明の第６の実施例について説明する。
図２２および図２３は、この発明の第６の実施例におけ
るＳＯＩ構造を有する半導体装置の製造工程の特徴的な
第１工程および第２工程を示す断面図である。
【００７０】まず図２２を参照して、上記の第３あるい
は第５の実施例と同様の方法で多結晶シリコン層３１を
形成した後、この多結晶シリコン層３１に、窒素雰囲気
あるいは水素雰囲気内で８５０℃程度の熱処理を３０分
〜６０分程度施す。それにより、汚染要因となる重金属
（金属不純物）３３のゲッタリングと分離酸化膜４ａの
異方性エッチングによるＳＯＩ層３のダメージの回復と
を行なう。分離酸化膜４ａを異方性エッチングする際に
は、ＳＯＩ層３表面が重金属３３によって汚染されるこ
とが懸念される。また、ＳＯＩ層３の表面にプラズマに
よるダメージが残ることが懸念される。この場合に、上
記のような熱処理を施すことによって、重金属３３のゲ
ッタリングとＳＯＩ層３のダメージの回復とが可能とな
る。
は第５の実施例と同様の方法で多結晶シリコン層３１を
形成した後、この多結晶シリコン層３１に、窒素雰囲気
あるいは水素雰囲気内で８５０℃程度の熱処理を３０分
〜６０分程度施す。それにより、汚染要因となる重金属
（金属不純物）３３のゲッタリングと分離酸化膜４ａの
異方性エッチングによるＳＯＩ層３のダメージの回復と
を行なう。分離酸化膜４ａを異方性エッチングする際に
は、ＳＯＩ層３表面が重金属３３によって汚染されるこ
とが懸念される。また、ＳＯＩ層３の表面にプラズマに
よるダメージが残ることが懸念される。この場合に、上
記のような熱処理を施すことによって、重金属３３のゲ
ッタリングとＳＯＩ層３のダメージの回復とが可能とな
る。
【００７１】次に、図２３を参照して、上記の第１の実
施例と同様の方法でサイドウォール絶縁層２８を形成
し、その後、上記の第１の実施例と同様の方法で２回目
の選択酸化処理を行なう。それにより、分離酸化膜４が
形成される。なお、サイドウォール絶縁層２８の形成後
に上記の熱処理を行なってもよい。それ以降は、上記の
第３の実施例と同様の工程を経て、図１に示されるのと
ほぼ同様の半導体装置が得られる。
施例と同様の方法でサイドウォール絶縁層２８を形成
し、その後、上記の第１の実施例と同様の方法で２回目
の選択酸化処理を行なう。それにより、分離酸化膜４が
形成される。なお、サイドウォール絶縁層２８の形成後
に上記の熱処理を行なってもよい。それ以降は、上記の
第３の実施例と同様の工程を経て、図１に示されるのと
ほぼ同様の半導体装置が得られる。
【００７２】（第７実施例）次に、図２４〜図２６を用
いて、この発明の第７の実施例について説明する。図２
４〜図２６は、この発明の第７の実施例におけるＳＯＩ
構造を有する半導体装置の製造工程の特徴的な第１工程
〜第３工程を示す断面図である。
いて、この発明の第７の実施例について説明する。図２
４〜図２６は、この発明の第７の実施例におけるＳＯＩ
構造を有する半導体装置の製造工程の特徴的な第１工程
〜第３工程を示す断面図である。
【００７３】まず図２４を参照して、従来例と同様の方
法で、窒化膜２１をパターニングする。その後、ＳＯＩ
層３にボロン（Ｂ）などのｐ型の不純物を注入すること
なく１回目の選択酸化処理を行なう。そして、上記の第
１の実施例と同様の方法で、窒化膜２１の側端部直下に
のみ分離酸化膜４ａを残余させる。その後、上記の第３
あるいは第５の実施例と同様の方法で、多結晶シリコン
層３１を形成する。その後、１０００℃〜１１００℃程
度の高温で３０分〜６０分間の熱処理を、窒素雰囲気あ
るいは水素雰囲気内で多結晶シリコン層３１に施す。そ
れにより、上記の第６の実施例の場合よりもさらに効果
的に、ＳＯＩ層３のダメージの回復や重金属３３のゲッ
タリングを行なうことが可能となる。
法で、窒化膜２１をパターニングする。その後、ＳＯＩ
層３にボロン（Ｂ）などのｐ型の不純物を注入すること
なく１回目の選択酸化処理を行なう。そして、上記の第
１の実施例と同様の方法で、窒化膜２１の側端部直下に
のみ分離酸化膜４ａを残余させる。その後、上記の第３
あるいは第５の実施例と同様の方法で、多結晶シリコン
層３１を形成する。その後、１０００℃〜１１００℃程
度の高温で３０分〜６０分間の熱処理を、窒素雰囲気あ
るいは水素雰囲気内で多結晶シリコン層３１に施す。そ
れにより、上記の第６の実施例の場合よりもさらに効果
的に、ＳＯＩ層３のダメージの回復や重金属３３のゲッ
タリングを行なうことが可能となる。
【００７４】次に、図２５を参照して、ｐＭＯＳトラン
ジスタ１５の形成領域を覆うようにレジストパターン２
２ｍを形成する。このレジストパターン２２ｍをマスク
として用いて、ボロン（Ｂ）を多結晶シリコン層３に注
入する。条件は、２０ｋｅＶ，３×１０13／ｃｍ2 〜３
×１０14／ｃｍ2 程度である。その後、レジストパター
ン２２ｍを除去する。
ジスタ１５の形成領域を覆うようにレジストパターン２
２ｍを形成する。このレジストパターン２２ｍをマスク
として用いて、ボロン（Ｂ）を多結晶シリコン層３に注
入する。条件は、２０ｋｅＶ，３×１０13／ｃｍ2 〜３
×１０14／ｃｍ2 程度である。その後、レジストパター
ン２２ｍを除去する。
【００７５】次に、図２６を参照して、上記の第１の実
施例と同様の方法でサイドウォール絶縁層２８を形成す
る。その後、上記の第１の実施例と同様の方法で、２回
目の選択酸化処理を行なう。それにより、分離酸化膜４
が形成される。それ以降は、上記の第３の実施例と同様
の工程を経て、図１に示されるのとほぼ同様の半導体装
置が得られる。
施例と同様の方法でサイドウォール絶縁層２８を形成す
る。その後、上記の第１の実施例と同様の方法で、２回
目の選択酸化処理を行なう。それにより、分離酸化膜４
が形成される。それ以降は、上記の第３の実施例と同様
の工程を経て、図１に示されるのとほぼ同様の半導体装
置が得られる。
【００７６】なお、上記の第６および第７実施例におい
て、ゲッタリングを目的とした熱処理を行なう前に、シ
リコンイオンを３×１０14／ｃｍ2 〜９×１０16／ｃｍ
2 程度多結晶シリコン層３１内に注入してもよい。それ
により、多結晶シリコン層３１をアモルファス化するこ
とが可能となる。このようにアモルファス化されたシリ
コン層は、ダングリングボンドを多く含むため、ゲッタ
リングサイトが多くなる。その結果、効率よく重金属を
凝集させることが可能となる。なお、多結晶シリコン層
３１に注入するイオンは、Ｎ，Ｆ，Ｃなどのシリコンに
対して不活性なイオンであれば何でもよい。
て、ゲッタリングを目的とした熱処理を行なう前に、シ
リコンイオンを３×１０14／ｃｍ2 〜９×１０16／ｃｍ
2 程度多結晶シリコン層３１内に注入してもよい。それ
により、多結晶シリコン層３１をアモルファス化するこ
とが可能となる。このようにアモルファス化されたシリ
コン層は、ダングリングボンドを多く含むため、ゲッタ
リングサイトが多くなる。その結果、効率よく重金属を
凝集させることが可能となる。なお、多結晶シリコン層
３１に注入するイオンは、Ｎ，Ｆ，Ｃなどのシリコンに
対して不活性なイオンであれば何でもよい。
【００７７】また、上記の第３実施例〜第７実施例にお
いて、多結晶シリコン層３１の代わりにアモルファスシ
リコン層を用いてもよい。さらに、上記の第１〜第７実
施例の特徴的な構成を相互に組合せてもよい。
いて、多結晶シリコン層３１の代わりにアモルファスシ
リコン層を用いてもよい。さらに、上記の第１〜第７実
施例の特徴的な構成を相互に組合せてもよい。
【００７８】
【発明の効果】以上説明したように、この発明によれ
ば、素子間を絶縁分離する分離酸化膜を形成した際に、
ＳＯＩ層の側底部に薄膜化部が形成されることを効果的
に阻止することが可能となる。それにより、半導体層の
側端部に、寄生ＭＯＳトランジスタが形成されることを
効果的に阻止することが可能となる。その結果、信頼性
の高いＳＯＩ構造を有する半導体装置を形成することが
可能となる。
ば、素子間を絶縁分離する分離酸化膜を形成した際に、
ＳＯＩ層の側底部に薄膜化部が形成されることを効果的
に阻止することが可能となる。それにより、半導体層の
側端部に、寄生ＭＯＳトランジスタが形成されることを
効果的に阻止することが可能となる。その結果、信頼性
の高いＳＯＩ構造を有する半導体装置を形成することが
可能となる。
【図１】 この発明に係る半導体装置の製造方法を経て
形成されたＳＯＩ構造を有する半導体装置を示す断面図
である。
形成されたＳＯＩ構造を有する半導体装置を示す断面図
である。
【図２】 図１における領域２５を拡大した断面図であ
る。
る。
【図３】 この発明の第１の実施例におけるＳＯＩ構造
を有する半導体装置の製造工程の第１工程を示す断面図
である。
を有する半導体装置の製造工程の第１工程を示す断面図
である。
【図４】 （ａ）はこの発明の第１の実施例におけるＳ
ＯＩ構造を有する半導体装置の製造工程の第２工程を示
す断面図である。（ｂ）は（ａ）における領域２６を拡
大した断面図である。
ＯＩ構造を有する半導体装置の製造工程の第２工程を示
す断面図である。（ｂ）は（ａ）における領域２６を拡
大した断面図である。
【図５】 （ａ）はこの発明の第１の実施例におけるＳ
ＯＩ構造を有する半導体装置の製造工程の第３工程を示
す断面図である。（ｂ）は（ａ）における領域２７を拡
大した断面図である。
ＯＩ構造を有する半導体装置の製造工程の第３工程を示
す断面図である。（ｂ）は（ａ）における領域２７を拡
大した断面図である。
【図６】 （ａ）はこの発明の第１の実施例におけるＳ
ＯＩ構造を有する半導体装置の製造工程の第４工程を示
す断面図である。（ｂ）は（ａ）における領域２７ａを
拡大した断面図である。
ＯＩ構造を有する半導体装置の製造工程の第４工程を示
す断面図である。（ｂ）は（ａ）における領域２７ａを
拡大した断面図である。
【図７】 （ａ）はこの発明の第１の実施例におけるＳ
ＯＩ構造を有する半導体装置の製造工程の第５工程を示
す断面図である。（ｂ）は２回目の選択酸化処理工程中
のある段階におけるＳＯＩ層の端部近傍を拡大した断面
図である。（ｃ）は（ａ）における領域２９を拡大した
断面図である。
ＯＩ構造を有する半導体装置の製造工程の第５工程を示
す断面図である。（ｂ）は２回目の選択酸化処理工程中
のある段階におけるＳＯＩ層の端部近傍を拡大した断面
図である。（ｃ）は（ａ）における領域２９を拡大した
断面図である。
【図８】 この発明の第１の実施例におけるＳＯＩ構造
を有する半導体装置の製造工程の第６工程を示す断面図
である。
を有する半導体装置の製造工程の第６工程を示す断面図
である。
【図９】 この発明の第２の実施例におけるＳＯＩ構造
を有する半導体装置の製造工程の特徴的な第１工程を示
す断面図である。
を有する半導体装置の製造工程の特徴的な第１工程を示
す断面図である。
【図１０】 この発明の第２の実施例におけるＳＯＩ構
造を有する半導体装置の製造工程の特徴的な第２工程を
示す断面図である。
造を有する半導体装置の製造工程の特徴的な第２工程を
示す断面図である。
【図１１】 この発明の第２の実施例におけるＳＯＩ構
造を有する半導体装置の製造工程の特徴的な第３工程を
示す断面図である。
造を有する半導体装置の製造工程の特徴的な第３工程を
示す断面図である。
【図１２】 この発明の第２の実施例におけるＳＯＩ構
造を有する半導体装置の製造工程の特徴的な第４工程を
示す断面図である。
造を有する半導体装置の製造工程の特徴的な第４工程を
示す断面図である。
【図１３】 この発明の第３の実施例におけるＳＯＩ構
造を有する半導体装置の製造工程の特徴的な第１工程を
示す断面図である。
造を有する半導体装置の製造工程の特徴的な第１工程を
示す断面図である。
【図１４】 この発明の第３の実施例におけるＳＯＩ構
造を有する半導体装置の製造工程の特徴的な第２工程を
示す断面図である。
造を有する半導体装置の製造工程の特徴的な第２工程を
示す断面図である。
【図１５】 この発明の第３の実施例におけるＳＯＩ構
造を有する半導体装置の製造工程の特徴的な第３工程を
示す断面図である。
造を有する半導体装置の製造工程の特徴的な第３工程を
示す断面図である。
【図１６】 この発明の第４の実施例におけるＳＯＩ構
造を有する半導体装置の製造工程の特徴的な第１工程を
示す断面図である。
造を有する半導体装置の製造工程の特徴的な第１工程を
示す断面図である。
【図１７】 この発明の第４の実施例におけるＳＯＩ構
造を有する半導体装置の製造工程の特徴的な第２工程を
示す断面図である。
造を有する半導体装置の製造工程の特徴的な第２工程を
示す断面図である。
【図１８】 この発明の第４の実施例におけるＳＯＩ構
造を有する半導体装置の製造工程の特徴的な第３工程を
示す断面図である。
造を有する半導体装置の製造工程の特徴的な第３工程を
示す断面図である。
【図１９】 この発明の第５の実施例におけるＳＯＩ構
造を有する半導体装置の製造工程の特徴的な第１工程を
示す断面図である。
造を有する半導体装置の製造工程の特徴的な第１工程を
示す断面図である。
【図２０】 この発明の第４の実施例におけるＳＯＩ構
造を有する半導体装置の製造工程の特徴的な第２工程を
示す断面図である。
造を有する半導体装置の製造工程の特徴的な第２工程を
示す断面図である。
【図２１】 この発明の第５の実施例におけるＳＯＩ構
造を有する半導体装置の製造工程の特徴的な第３工程を
示す断面図である。
造を有する半導体装置の製造工程の特徴的な第３工程を
示す断面図である。
【図２２】 この発明の第６の実施例におけるＳＯＩ構
造を有する半導体装置の製造工程の特徴的な第１工程を
示す断面図である。
造を有する半導体装置の製造工程の特徴的な第１工程を
示す断面図である。
【図２３】 この発明の第６の実施例におけるＳＯＩ構
造を有する半導体装置の製造工程の特徴的な第２工程を
示す断面図である。
造を有する半導体装置の製造工程の特徴的な第２工程を
示す断面図である。
【図２４】 この発明の第７の実施例におけるＳＯＩ構
造を有する半導体装置の製造工程の特徴的な第１工程を
示す断面図である。
造を有する半導体装置の製造工程の特徴的な第１工程を
示す断面図である。
【図２５】 この発明の第７の実施例におけるＳＯＩ構
造を有する半導体装置の製造工程の特徴的な第２工程を
示す断面図である。
造を有する半導体装置の製造工程の特徴的な第２工程を
示す断面図である。
【図２６】 この発明の第７の実施例におけるＳＯＩ構
造を有する半導体装置の製造工程の特徴的な第３工程を
示す断面図である。
造を有する半導体装置の製造工程の特徴的な第３工程を
示す断面図である。
【図２７】 従来のＳＯＩ構造を有する半導体装置の一
例を示す断面図である。
例を示す断面図である。
【図２８】 図２７に示されるＳＯＩ構造を有する半導
体装置の製造工程の第１工程を示す断面図である。
体装置の製造工程の第１工程を示す断面図である。
【図２９】 図２７に示されるＳＯＩ構造を有する半導
体装置の製造工程の第２工程を示す断面図である。
体装置の製造工程の第２工程を示す断面図である。
【図３０】 図２７に示されるＳＯＩ構造を有する半導
体装置の製造工程の第３工程を示す断面図である。
体装置の製造工程の第３工程を示す断面図である。
【図３１】 図２７に示されるＳＯＩ構造を有する半導
体装置の製造工程の第４工程を示す断面図である。
体装置の製造工程の第４工程を示す断面図である。
【図３２】 図２７に示されるＳＯＩ構造を有する半導
体装置の製造工程の第５工程を示す断面図である。
体装置の製造工程の第５工程を示す断面図である。
【図３３】 図２７に示されるＳＯＩ構造を有する半導
体装置の製造工程の第６工程を示す断面図である。
体装置の製造工程の第６工程を示す断面図である。
【図３４】 図２７に示されるＳＯＩ構造を有する半導
体装置の製造工程の第７工程を示す断面図である。
体装置の製造工程の第７工程を示す断面図である。
【図３５】 図２７に示されるＳＯＩ構造を有する半導
体装置の製造工程の第８工程を示す断面図である。
体装置の製造工程の第８工程を示す断面図である。
【図３６】 図２７に示されるＳＯＩ構造を有する半導
体装置の製造工程の第９工程を示す断面図である。
体装置の製造工程の第９工程を示す断面図である。
【図３７】 図２７に示されるＳＯＩ構造を有する半導
体装置の製造工程の第１０工程を示す断面図である。
体装置の製造工程の第１０工程を示す断面図である。
【図３８】 図２７に示されるＳＯＩ構造を有する半導
体装置の製造工程の第１１工程を示す断面図である。
体装置の製造工程の第１１工程を示す断面図である。
【図３９】 図２７に示されるＳＯＩ構造を有する半導
体装置の製造工程の第１２工程を示す断面図である。
体装置の製造工程の第１２工程を示す断面図である。
【図４０】 図２７に示されるＳＯＩ構造を有する半導
体装置の製造工程の第１３工程を示す断面図である。
体装置の製造工程の第１３工程を示す断面図である。
【図４１】 図２７に示されるＳＯＩ構造を有する半導
体装置の製造工程の第１４工程を示す断面図である。
体装置の製造工程の第１４工程を示す断面図である。
【図４２】 図２７に示されるＳＯＩ構造を有する半導
体装置の製造工程の第１５工程を示す断面図である。
体装置の製造工程の第１５工程を示す断面図である。
【図４３】 図２７に示されるＳＯＩ構造を有する半導
体装置の製造工程の第１６工程を示す断面図である。
体装置の製造工程の第１６工程を示す断面図である。
【図４４】 図２７に示されるＳＯＩ構造を有する半導
体装置の製造工程の第１７工程を示す断面図である。
体装置の製造工程の第１７工程を示す断面図である。
【図４５】 図２７に示されるＳＯＩ構造を有する半導
体装置の製造工程の第１８工程を示す断面図である。
体装置の製造工程の第１８工程を示す断面図である。
【図４６】 図２７に示されるＳＯＩ構造を有する半導
体装置の製造工程の第１９工程を示す断面図である。
体装置の製造工程の第１９工程を示す断面図である。
【図４７】 図２７に示されるＳＯＩ構造を有する半導
体装置の製造工程の第２０工程を示す断面図である。
体装置の製造工程の第２０工程を示す断面図である。
【図４８】 図２７に示されるＳＯＩ構造を有する半導
体装置の製造工程の第２１工程を示す断面図である。
体装置の製造工程の第２１工程を示す断面図である。
【図４９】 図２７に示されるＳＯＩ構造を有する半導
体装置の製造工程の第２２工程を示す断面図である。
体装置の製造工程の第２２工程を示す断面図である。
【図５０】 図２７に示されるＳＯＩ構造を有する半導
体装置の製造工程の第２３工程を示す断面図である。
体装置の製造工程の第２３工程を示す断面図である。
【図５１】 図２７に示されるＳＯＩ構造を有する半導
体装置の製造工程の第２４工程を示す断面図である。
体装置の製造工程の第２４工程を示す断面図である。
【図５２】 図２７に示される従来のＳＯＩ構造を有す
る半導体装置におけるＳＯＩ層の側端部を拡大した断面
図である。
る半導体装置におけるＳＯＩ層の側端部を拡大した断面
図である。
１ シリコン基板、２ 埋込酸化膜、３ ＳＯＩ層（半
導体層）、４，４ａ，４ｂ 分離酸化膜、５ａ ｎ- 領
域、５ｂ ｎ+ 領域、６ａ ｐ- 領域、６ｂｐ+ 領域、
８ ゲート電極、９ 層間絶縁層、１０ チタンシリサ
イド層、１１コンタクトホール、１２ 金属電極、１３
高濃度不純物領域、１４ ｎＭＯＳトランジスタ、１
５ ｐＭＯＳトランジスタ、１６，２８ サイドウォー
ル絶縁層、２０，３０，３２ 酸化膜、２１ 窒化膜、
３１，８ａ 多結晶シリコン層、３３ 金属不純物。
導体層）、４，４ａ，４ｂ 分離酸化膜、５ａ ｎ- 領
域、５ｂ ｎ+ 領域、６ａ ｐ- 領域、６ｂｐ+ 領域、
８ ゲート電極、９ 層間絶縁層、１０ チタンシリサ
イド層、１１コンタクトホール、１２ 金属電極、１３
高濃度不純物領域、１４ ｎＭＯＳトランジスタ、１
５ ｐＭＯＳトランジスタ、１６，２８ サイドウォー
ル絶縁層、２０，３０，３２ 酸化膜、２１ 窒化膜、
３１，８ａ 多結晶シリコン層、３３ 金属不純物。
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/12 Ｆ 29/786
Claims (12)
- 【請求項１】 基板の主表面上に絶縁層を介在して半導
体層を形成する工程と、 前記半導体層上に所定形状にパターニングされた耐酸化
膜を形成する工程と、 前記耐酸化膜をマスクとして用いて前記半導体層に第１
の選択酸化処理を施すことによって、前記半導体層内部
に底面を有する第１の分離酸化膜を形成する工程と、 前記耐酸化膜をマスクとして用いて前記第１の分離酸化
膜に異方性エッチング処理を施すことによって、前記第
１の分離酸化膜下の前記半導体層の表面を選択的に露出
させるとともに前記耐酸化膜の側端部下に前記第１の分
離酸化膜の一部を残余させる工程と、 前記耐酸化膜下に残余した前記第１の分離酸化膜を覆う
ように前記耐酸化膜の側壁上に、耐酸化物質からなるサ
イドウォール絶縁層を形成する工程と、 前記耐酸化膜と前記サイドウォール絶縁層とをマスクと
して用いて露出した前記半導体層表面に第２の選択酸化
処理を施すことによって、前記第１の分離酸化膜と一体
化されかつ前記絶縁層に達する第２の分離酸化膜を形成
する工程と、を備えた、ＳＯＩ構造を有する半導体装置
の製造方法。 - 【請求項２】 前記第１の選択酸化処理工程は、 前記半導体層の上半分を前記第１の分離酸化膜に変換す
る工程を含み、 前記第２の選択酸化処理工程は、 前記絶縁層に達するように前記第２の分離酸化膜を形成
した後に、前記第２の分離酸化膜に近接する前記半導体
層の側底部をさらに酸化する工程を含む、請求項１に記
載のＳＯＩ構造を有する半導体装置の製造方法。 - 【請求項３】 前記第２の選択酸化処理時間は前記第１
の選択酸化処理時間よりも長い、請求項２に記載のＳＯ
Ｉ構造を有する半導体装置の製造方法。 - 【請求項４】 前記サイドウォール絶縁層を形成する工
程は、 前記耐酸化膜と露出した前記半導体層表面とを覆うよう
に酸化膜を形成する工程と、 前記酸化膜上に前記サイドウォール絶縁層を形成する工
程とを含む、請求項１に記載のＳＯＩ構造を有する半導
体装置の製造方法。 - 【請求項５】 前記サイドウォール絶縁層を形成する工
程は、 前記耐酸化膜と露出した前記半導体層表面とを覆うよう
に多結晶シリコン層を形成する工程と、 前記多結晶シリコン層上に前記サイドウォール絶縁層を
形成する工程とを含む、請求項１に記載のＳＯＩ構造を
有する半導体装置の製造方法。 - 【請求項６】 前記耐酸化膜の形成工程は、 前記耐酸化膜をマスクとして用いて前記半導体層に選択
的に所定の不純物を注入することによって前記半導体層
内に素子分離用の高濃度不純物領域を形成する工程を含
み、 前記多結晶シリコン層を形成する工程は、 前記多結晶シリコン層に前記高濃度不純物領域に含まれ
る不純物と同じ導電型の不純物を導入する工程を含む、
請求項５に記載のＳＯＩ構造を有する半導体装置の製造
方法。 - 【請求項７】 前記多結晶シリコン層を形成する工程
は、 前記耐酸化膜の側壁上に形成される前記多結晶シリコン
層の厚みが前記耐酸化膜の上面上に形成される前記多結
晶シリコン層の厚みより小さくなるように前記多結晶シ
リコン層を形成する工程を含む、請求項５に記載のＳＯ
Ｉ構造を有する半導体装置の製造方法。 - 【請求項８】 前記多結晶シリコン層の形成工程は、 水素と窒素とから選ばれる少なくとも１種以上のガスか
らなる雰囲気内で、前記多結晶シリコン層に熱処理を施
すことによってゲッタリングを行なう工程を含む、請求
項５に記載のＳＯＩ構造を有する半導体装置の製造方
法。 - 【請求項９】 前記多結晶シリコン層の形成工程は、 前記熱処理を施した後に前記多結晶シリコン層に所定の
不純物を導入する工程を含み、 前記第２の選択酸化処理工程は、 前記不純物を前記半導体層内に拡散させることによっ
て、前記半導体層の側端部に素子分離用の高濃度不純物
領域を形成する工程を含む、請求項８に記載のＳＯＩ構
造を有する半導体装置の製造方法。 - 【請求項１０】 前記多結晶シリコン層の形成工程は、 前記多結晶シリコン層内に、シリコンに対して不活性な
イオンを注入することによって、前記多結晶シリコン層
をアモルファス化する工程を含む、請求項８に記載のＳ
ＯＩ構造を有する半導体装置の製造方法。 - 【請求項１１】 前記耐酸化膜の形成工程は、 前記耐酸化膜をマスクとして用いて前記半導体層に選択
的に所定の不純物を注入することによって、前記半導体
層内に素子分離用の高濃度不純物領域を形成する工程を
含む、請求項１に記載のＳＯＩ構造を有する半導体装置
の製造方法。 - 【請求項１２】 前記サイドウォール絶縁層を形成する
工程は、前記耐酸化膜と露出した前記半導体層表面とを
覆うようにアモルファスシリコン層を形成する工程と、 前記アモルファスシリコン層上に前記サイドウォール絶
縁層を形成する工程とを含む、請求項１に記載のＳＯＩ
構造を有する半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29269794A JP3249892B2 (ja) | 1994-11-28 | 1994-11-28 | Ｓｏｉ構造を有する半導体装置の製造方法 |
| US08/463,253 US5656537A (en) | 1994-11-28 | 1995-06-05 | Method of manufacturing a semiconductor device having SOI structure |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29269794A JP3249892B2 (ja) | 1994-11-28 | 1994-11-28 | Ｓｏｉ構造を有する半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08153778A true JPH08153778A (ja) | 1996-06-11 |
| JP3249892B2 JP3249892B2 (ja) | 2002-01-21 |
Family
ID=17785136
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29269794A Expired - Fee Related JP3249892B2 (ja) | 1994-11-28 | 1994-11-28 | Ｓｏｉ構造を有する半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5656537A (ja) |
| JP (1) | JP3249892B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6150696A (en) * | 1997-10-06 | 2000-11-21 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor substrate and method of fabricating semiconductor device |
| JP2004259847A (ja) * | 2003-02-25 | 2004-09-16 | Citizen Watch Co Ltd | 半導体装置およびその製造方法 |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5899712A (en) * | 1995-08-21 | 1999-05-04 | Hyundai Electronics Industries Co., Ltd. | Method for fabricating silicon-on-insulator device |
| US5861339A (en) * | 1995-10-27 | 1999-01-19 | Integrated Device Technology, Inc. | Recessed isolation with double oxidation |
| US5726093A (en) * | 1995-12-06 | 1998-03-10 | Taiwan Semiconductor Manufacturing Company Ltd. | Two-step planer field oxidation method |
| KR100233286B1 (ko) * | 1996-06-29 | 1999-12-01 | 김영환 | 반도체 장치 및 그 제조방법 |
| US6424011B1 (en) | 1997-04-14 | 2002-07-23 | International Business Machines Corporation | Mixed memory integration with NVRAM, dram and sram cell structures on same substrate |
| JP2000012865A (ja) | 1998-06-22 | 2000-01-14 | Mitsubishi Electric Corp | 半導体装置及び半導体装置の製造方法 |
| US6200867B1 (en) * | 1998-11-17 | 2001-03-13 | Winbond Electronics Corporation | Method for forming raised source and drain |
| JP3751469B2 (ja) * | 1999-04-26 | 2006-03-01 | 沖電気工業株式会社 | Ｓｏｉ構造の半導体装置の製造方法 |
| JP4823408B2 (ja) | 2000-06-08 | 2011-11-24 | ルネサスエレクトロニクス株式会社 | 不揮発性半導体記憶装置 |
| US7074692B2 (en) * | 2004-03-23 | 2006-07-11 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method for reducing a short channel effect for NMOS devices in SOI circuits |
| CN103094217B (zh) | 2011-10-31 | 2015-02-04 | 中国科学院微电子研究所 | 晶体管制作方法 |
| US9818761B2 (en) | 2015-06-25 | 2017-11-14 | International Business Machines Corporation | Selective oxidation for making relaxed silicon germanium on insulator structures |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5368990A (en) * | 1976-12-01 | 1978-06-19 | Fujitsu Ltd | Production of semiconductor integrated circuit |
| JPS54146581A (en) * | 1978-05-09 | 1979-11-15 | Mitsubishi Electric Corp | Electric chracteristic measuring device for semiconductor chip |
| JPS61251166A (ja) * | 1985-04-30 | 1986-11-08 | Toshiba Corp | 半導体装置の製造方法 |
| US4753896A (en) * | 1986-11-21 | 1988-06-28 | Texas Instruments Incorporated | Sidewall channel stop process |
| JPS63192223A (ja) * | 1987-02-05 | 1988-08-09 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
| JPH061837B2 (ja) * | 1987-03-26 | 1994-01-05 | 日本電気株式会社 | Ｍｉｓ型半導体装置製造方法 |
| JPS63261728A (ja) * | 1987-04-20 | 1988-10-28 | Sony Corp | 半導体装置の製造方法 |
| JPS6445156A (en) * | 1987-08-14 | 1989-02-17 | Toshiba Corp | Manufacture of semiconductor device |
| JPH01117345A (ja) * | 1987-10-30 | 1989-05-10 | Sony Corp | 半導体装置の製造方法 |
| JPH01282839A (ja) * | 1988-05-09 | 1989-11-14 | Nec Corp | 素子分離の製造方法 |
| JPH04127433A (ja) * | 1990-09-18 | 1992-04-28 | Sharp Corp | 半導体素子分離領域の形成方法 |
| JPH04151838A (ja) * | 1990-10-15 | 1992-05-25 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JPH0590394A (ja) * | 1991-09-26 | 1993-04-09 | Fujitsu Ltd | 半導体装置 |
-
1994
- 1994-11-28 JP JP29269794A patent/JP3249892B2/ja not_active Expired - Fee Related
-
1995
- 1995-06-05 US US08/463,253 patent/US5656537A/en not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6150696A (en) * | 1997-10-06 | 2000-11-21 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor substrate and method of fabricating semiconductor device |
| US6335267B1 (en) | 1997-10-06 | 2002-01-01 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor substrate and method of fabricating semiconductor device |
| JP2004259847A (ja) * | 2003-02-25 | 2004-09-16 | Citizen Watch Co Ltd | 半導体装置およびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3249892B2 (ja) | 2002-01-21 |
| US5656537A (en) | 1997-08-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH08186265A (ja) | 半導体装置およびその製造方法 | |
| JP3466874B2 (ja) | 半導体装置及びその製造方法 | |
| JPH08153778A (ja) | Ｓｏｉ構造を有する半導体装置の製造方法 | |
| EP0183995B1 (en) | Semiconductor device having a polycrystalline silicon interconnection layer and method for its manufacture | |
| JPH03286536A (ja) | 半導体装置およびその製造方法 | |
| JPH10214967A (ja) | 半導体装置の製造方法 | |
| JP4086099B2 (ja) | 半導体素子の形成方法 | |
| US20010046766A1 (en) | Semiconductor devices and methods for manufacturing the same | |
| US6228766B1 (en) | Process for fabricating semiconductor device without separation between silicide layer and insulating layer | |
| JPH06333944A (ja) | 半導体装置 | |
| US6100140A (en) | Manufacturing method of semiconductor device | |
| JPH03129775A (ja) | 半導体装置およびその製造方法 | |
| JP4730993B2 (ja) | 半導体素子の電導性ライン形成方法 | |
| JP3061027B2 (ja) | 半導体装置の製造方法 | |
| JPH07161728A (ja) | 半導体装置およびその製造方法 | |
| JPH05243264A (ja) | トランジスタの製造方法 | |
| JPH0653237A (ja) | 半導体素子の製造方法 | |
| JPH07263690A (ja) | サリサイド構造を有する半導体装置とその製造方法 | |
| JP3376208B2 (ja) | 半導体装置およびその製造方法 | |
| US6521517B1 (en) | Method of fabricating a gate electrode using a second conductive layer as a mask in the formation of an insulating layer by oxidation of a first conductive layer | |
| JPH0661254A (ja) | 半導体装置の製造方法 | |
| JP3285855B2 (ja) | 半導体装置およびその製造方法 | |
| JPH06151842A (ja) | 半導体装置及びその製造方法 | |
| JPH05102181A (ja) | 高耐圧半導体装置の製法 | |
| JPH08264482A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20011030 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071109 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081109 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081109 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091109 Year of fee payment: 8 |
|
| LAPS | Cancellation because of no payment of annual fees |