JPH0812621B2 - 情報転送方法及び装置 - Google Patents
情報転送方法及び装置Info
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- JPH0812621B2 JPH0812621B2 JP57169959A JP16995982A JPH0812621B2 JP H0812621 B2 JPH0812621 B2 JP H0812621B2 JP 57169959 A JP57169959 A JP 57169959A JP 16995982 A JP16995982 A JP 16995982A JP H0812621 B2 JPH0812621 B2 JP H0812621B2
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Description
【発明の詳細な説明】 本発明は、種々の障害条件下で実質的に連続的動作を
行なえるデイジタル計算装置および方法に関する。すな
わち、本発明は、非常に確実なコンピユータシステムを
提供するものである。本コンピユータシステムはまた、
システム形態の点で高度に変幻性があり、種々の障害条
件が生じても使用者をこれに関与させないという点で利
用し易い。本システムはまた、プログラムが簡単である
こと、種々の動作を取り扱うのに比較的低価格のハード
ウエアを提供できるという点で利用し易い。
行なえるデイジタル計算装置および方法に関する。すな
わち、本発明は、非常に確実なコンピユータシステムを
提供するものである。本コンピユータシステムはまた、
システム形態の点で高度に変幻性があり、種々の障害条
件が生じても使用者をこれに関与させないという点で利
用し易い。本システムはまた、プログラムが簡単である
こと、種々の動作を取り扱うのに比較的低価格のハード
ウエアを提供できるという点で利用し易い。
障害は、少なくとも一部は、回路や関連する電気機械
装置の複雑さやプログラムの複雑さに起因してデイジタ
ルコンピユータにおいては避け難いことである。したが
つて、従来より、少なくとも使用者の観点から、障害が
生じた場合、実質的に連続的動作を維持しながら、処理
されつつあるデータの完全性を維持したいという要求が
あつた。この要求に応ずるため、種々の誤修正コードお
よびこのコードで動作する装置が技術上開発された。ま
た、装置の冗長性に関して種々の形態のものが開発され
た。この技術の１つの例は、「マルチプロセツサシステ
ム」として米国特許第4,228,496号に記載されている。
この特許は、各々、少なくとも処理ユニツトとメモリユ
ニツトを備え、周辺制御ユニツトとともに動作する冗長
性処理モジユール対を用いる。一方の処理モジユールの
どこかに障害があれば、その全モジユールは不能化さ
れ、それと対のモジユールが要求され、１つだけで動作
が継続されよう。後者のモジユールのいずれかに障害が
あれば、このモジユールも不能化されるから、２つの障
害で全モジユール対は不能化されよう。
装置の複雑さやプログラムの複雑さに起因してデイジタ
ルコンピユータにおいては避け難いことである。したが
つて、従来より、少なくとも使用者の観点から、障害が
生じた場合、実質的に連続的動作を維持しながら、処理
されつつあるデータの完全性を維持したいという要求が
あつた。この要求に応ずるため、種々の誤修正コードお
よびこのコードで動作する装置が技術上開発された。ま
た、装置の冗長性に関して種々の形態のものが開発され
た。この技術の１つの例は、「マルチプロセツサシステ
ム」として米国特許第4,228,496号に記載されている。
この特許は、各々、少なくとも処理ユニツトとメモリユ
ニツトを備え、周辺制御ユニツトとともに動作する冗長
性処理モジユール対を用いる。一方の処理モジユールの
どこかに障害があれば、その全モジユールは不能化さ
れ、それと対のモジユールが要求され、１つだけで動作
が継続されよう。後者のモジユールのいずれかに障害が
あれば、このモジユールも不能化されるから、２つの障
害で全モジユール対は不能化されよう。
この従来の手法およびその他の従来の手法での成功度
合は限定された。コンピユータのハードウエアを簡単化
しようとする努力は、過度に複雑なソフトウエアすなわ
ち機械プログラミングを招くことがしばしばあつた。他
方、ソフトウエアを簡単化しようとする努力は、装置の
冗長性を過度に大きくし、装置の高価格、複雑性を伴な
う結果となつた。
合は限定された。コンピユータのハードウエアを簡単化
しようとする努力は、過度に複雑なソフトウエアすなわ
ち機械プログラミングを招くことがしばしばあつた。他
方、ソフトウエアを簡単化しようとする努力は、装置の
冗長性を過度に大きくし、装置の高価格、複雑性を伴な
う結果となつた。
したがつて、本発明の目的は、障害に対する許容度が
向上され、したがつて確実性が向上されたデイジタルコ
ンピユータシステムを提供することである。
向上され、したがつて確実性が向上されたデイジタルコ
ンピユータシステムを提供することである。
本発明の特定の目的は、障害を検出し、矯正を行な
い、そしてデータの完全性を保証しかつ使用者に対して
実質的に擾乱を伴なうことなく動作を継続するデイジタ
ル計算装置および方法を提供することである。
い、そしてデータの完全性を保証しかつ使用者に対して
実質的に擾乱を伴なうことなく動作を継続するデイジタ
ル計算装置および方法を提供することである。
本発明の他の特定の目的は、比較的複雑でないソフト
ウエアと比較的効率的な二重ハードウエアを用いる障害
許容デイジタル計算装置および方法を提供することであ
る。
ウエアと比較的効率的な二重ハードウエアを用いる障害
許容デイジタル計算装置および方法を提供することであ
る。
本発明の他の特定の目的は、誤り検出が比較的高度に
分散され、誤りを発生する障害の場合比較的簡単な修正
作用で働く障害許容デイジタル計算装置および方法を提
供することである。
分散され、誤りを発生する障害の場合比較的簡単な修正
作用で働く障害許容デイジタル計算装置および方法を提
供することである。
本発明の他の目的は、価格の経済化とハードウエアの
簡単化を達成するため、異なるシステム要素に対してそ
れぞれの誤り検出方法および構成体を採用する上記性質
の障害許容デイジタル計算装置および方法を提供するこ
とである。
簡単化を達成するため、異なるシステム要素に対してそ
れぞれの誤り検出方法および構成体を採用する上記性質
の障害許容デイジタル計算装置および方法を提供するこ
とである。
本発明のさらに特定の目的は、バス構造体と、処理、
メモリおよび周辺制御ユニツトに冗長性要素をもち、モ
ジユールの複数の要素に障害が生じた場合でも実質的に
中断されずに有効な動作を継続し得るように構成された
プロセツサモジユールを備えるフオルトトレラントデイ
ジタルコンピユータシステムを提供することである。
メモリおよび周辺制御ユニツトに冗長性要素をもち、モ
ジユールの複数の要素に障害が生じた場合でも実質的に
中断されずに有効な動作を継続し得るように構成された
プロセツサモジユールを備えるフオルトトレラントデイ
ジタルコンピユータシステムを提供することである。
本発明のこれらおよびその他の目的は、以下の説明か
ら明らかとなろう。
ら明らかとなろう。
本発明のコンピユータシステムは、処理ユニツト、ラ
ンダムアクセスメモリユニツトおよび周辺制御ユニツト
をもつプロセツサモジユールと、モジユールの数個の装
置間のすべての情報転送を司る単一のバス構造体とを備
える。本コンピユータシステムは、単一のプロセツサモ
ジユールを使用してもよいし、複数のモジユールを結合
してマルチプロセツサシステムとしてもよい。各プロセ
ツサモジユール内のバス構造体は、２重のパートナバス
を含んでおり、各機能ユニツトは、同一性のパートナユ
ニツトを備えることができる。非同期の周辺装置ととも
に動作する制御ユニツト以外の各ユニツトは、通常その
パートナユニツトと完全同期で動作する。例えば、プロ
セツサモジユールの２つのパートナメモリユニツトは、
通常、ともに２つのパートナバスを駆動し、ともにバス
構造体により完全同期で駆動される。
ンダムアクセスメモリユニツトおよび周辺制御ユニツト
をもつプロセツサモジユールと、モジユールの数個の装
置間のすべての情報転送を司る単一のバス構造体とを備
える。本コンピユータシステムは、単一のプロセツサモ
ジユールを使用してもよいし、複数のモジユールを結合
してマルチプロセツサシステムとしてもよい。各プロセ
ツサモジユール内のバス構造体は、２重のパートナバス
を含んでおり、各機能ユニツトは、同一性のパートナユ
ニツトを備えることができる。非同期の周辺装置ととも
に動作する制御ユニツト以外の各ユニツトは、通常その
パートナユニツトと完全同期で動作する。例えば、プロ
セツサモジユールの２つのパートナメモリユニツトは、
通常、ともに２つのパートナバスを駆動し、ともにバス
構造体により完全同期で駆動される。
さらに、本発明にしたがえば、コンピユータシステム
は、プロセツサモジユール内の各機能ユニツトのレベル
で障害検出を行なう。この特徴を達成するため、誤り検
出器で各ユニツト内のハードウエア動作を監視し、ユニ
ツト間の情報転送を検査する。誤りの検出があると、プ
ロセツサモジユールは、誤りを生じたバスまたはユニツ
トを他のユニツトへの情報転送から隔絶し、そしてモジ
ユールは動作を継続する。継続された動作では、障害の
生じたバスまたはユニツトのパートナを使用する。誤り
検出が情報転送に先立つ場合は、継続された動作では、
障害が不存在の場合に行なわれたのと同じ時点に転送が
実施され得る。誤り検出が情報転送と一致するときに
は、継続動作では転送が反復され得る。
は、プロセツサモジユール内の各機能ユニツトのレベル
で障害検出を行なう。この特徴を達成するため、誤り検
出器で各ユニツト内のハードウエア動作を監視し、ユニ
ツト間の情報転送を検査する。誤りの検出があると、プ
ロセツサモジユールは、誤りを生じたバスまたはユニツ
トを他のユニツトへの情報転送から隔絶し、そしてモジ
ユールは動作を継続する。継続された動作では、障害の
生じたバスまたはユニツトのパートナを使用する。誤り
検出が情報転送に先立つ場合は、継続された動作では、
障害が不存在の場合に行なわれたのと同じ時点に転送が
実施され得る。誤り検出が情報転送と一致するときに
は、継続動作では転送が反復され得る。
コンピユータシステムは、上述の障害検出および矯正
作用を極度に迅速に、すなわち動作サイクルの何分の一
かの内に行なうことができる。好ましい具体例では、例
えば、誤り発生性障害を検出後、２クロツク間隔内に疑
問の情報転送を修正する。したがつて、この具体例のコ
ンピユータシステムは、多くとも、有効性に疑問があ
り、全データの有効性を保証するために反復を必要とす
る１回の情報転送しか行なわない。
作用を極度に迅速に、すなわち動作サイクルの何分の一
かの内に行なうことができる。好ましい具体例では、例
えば、誤り発生性障害を検出後、２クロツク間隔内に疑
問の情報転送を修正する。したがつて、この具体例のコ
ンピユータシステムは、多くとも、有効性に疑問があ
り、全データの有効性を保証するために反復を必要とす
る１回の情報転送しか行なわない。
本発明のプロセツサモジユールは、障害許容動作を可
能にするためハードウエアに相当の冗長性をもたせるこ
とができるが、２重ユニツトをもたないモジユールで十
分に動作する。この特徴により、使用者は、本発明のコ
ンピユータシステムを非冗長性形態で低初価格で入手
し、しかも十分の計算容量を得ることができる。使用者
は、その使用者にもつともよく適合するように、かつ経
済が許す程度においてシステムに２重ユニツトを追加
し、障害許容の確実性を増すことができるのである。こ
れは、このように拡張ができない多くの従来のコンピユ
ータと好対照である。本発明のコンピユータシステム
は、２重ユニツトを有しないものでも、相当の誤り検出
および確認を行なえ、使用者を種々の障害の結果から保
護することができる。また、この特徴の達成により、２
重ユニツトを有するコンピユータシステムは、種々のユ
ニツトの除去や修理や交換中動作状態に維持されること
ができる。
能にするためハードウエアに相当の冗長性をもたせるこ
とができるが、２重ユニツトをもたないモジユールで十
分に動作する。この特徴により、使用者は、本発明のコ
ンピユータシステムを非冗長性形態で低初価格で入手
し、しかも十分の計算容量を得ることができる。使用者
は、その使用者にもつともよく適合するように、かつ経
済が許す程度においてシステムに２重ユニツトを追加
し、障害許容の確実性を増すことができるのである。こ
れは、このように拡張ができない多くの従来のコンピユ
ータと好対照である。本発明のコンピユータシステム
は、２重ユニツトを有しないものでも、相当の誤り検出
および確認を行なえ、使用者を種々の障害の結果から保
護することができる。また、この特徴の達成により、２
重ユニツトを有するコンピユータシステムは、種々のユ
ニツトの除去や修理や交換中動作状態に維持されること
ができる。
一般に、本発明のプロセツサモジユールは、モジユー
ルの各ユニツトごとにバツクアツプパートナを備えるこ
とができる。したがつて、１つのモジユールは、２つの
中央処理ユニツトと、２つの主（ランダムアクセス）メ
モリユニツトと、２つのデイスク制御ユニツトと、２つ
の通信制御ユニツトと、マイクロプロセツサシステムを
形成するためプロセツサモジユールを他のモジユールに
結合するための２つのリンク制御ユニツトとを有するこ
とができる。モジユールは、さらに、磁気テープメモリ
と動作のためテープ制御ユニツトを備えることができ
る。しかし、これは一般に２重化されない。
ルの各ユニツトごとにバツクアツプパートナを備えるこ
とができる。したがつて、１つのモジユールは、２つの
中央処理ユニツトと、２つの主（ランダムアクセス）メ
モリユニツトと、２つのデイスク制御ユニツトと、２つ
の通信制御ユニツトと、マイクロプロセツサシステムを
形成するためプロセツサモジユールを他のモジユールに
結合するための２つのリンク制御ユニツトとを有するこ
とができる。モジユールは、さらに、磁気テープメモリ
と動作のためテープ制御ユニツトを備えることができ
る。しかし、これは一般に２重化されない。
この冗長性のため、モジユールは、いずれかのユニツ
トに障害が生じた場合動作を継続できる。一般に、プロ
セツサモジユールの全ユニツトは、如何なる検出障害も
不存在の場合、連続的かつ選択された同期状態で動作す
る。いずれかのユニツト誤発生性の障害が検出される
と、そのユニツトは隔絶されオフラインに置かれるか
ら、情報をモジユールの他のユニツトに転送できない。
オフラインユニツトのパートナが動作を継続し、それに
より全モジユールは、通常実質的に中断なく動作を継続
できる。使用者は、オフラインユニツトの修理するため
の保守要求の表示またはその他の提示がなされる場合を
除き、このような障害検出およびオフライン状態への変
換を知ることは稀である。
トに障害が生じた場合動作を継続できる。一般に、プロ
セツサモジユールの全ユニツトは、如何なる検出障害も
不存在の場合、連続的かつ選択された同期状態で動作す
る。いずれかのユニツト誤発生性の障害が検出される
と、そのユニツトは隔絶されオフラインに置かれるか
ら、情報をモジユールの他のユニツトに転送できない。
オフラインユニツトのパートナが動作を継続し、それに
より全モジユールは、通常実質的に中断なく動作を継続
できる。使用者は、オフラインユニツトの修理するため
の保守要求の表示またはその他の提示がなされる場合を
除き、このような障害検出およびオフライン状態への変
換を知ることは稀である。
障害許容動作を行なうためプロセツサモジユール内の
機能ユニツトを上述のようにパートナをもたせて２重化
することに加えて、プロセツサユニツト内の各ユニツト
は、一般に、データ転送に関与する２重のハードウエア
を備える。各機能ユニツト内におけるこの２重化の目的
は、各ユニツト内における障害について他のユニツトと
関係なく試験することである。モジユールの各ユニツト
内の他の構造体は、誤検出用構造体を含め、一般に２重
化されない。
機能ユニツトを上述のようにパートナをもたせて２重化
することに加えて、プロセツサユニツト内の各ユニツト
は、一般に、データ転送に関与する２重のハードウエア
を備える。各機能ユニツト内におけるこの２重化の目的
は、各ユニツト内における障害について他のユニツトと
関係なく試験することである。モジユールの各ユニツト
内の他の構造体は、誤検出用構造体を含め、一般に２重
化されない。
プロセツサモジユールの全ユニツトに作用する共通の
バス構造体は、上述の２段階の２重化の組合せを採用す
るのが好ましく、Ａバス、このＡバスを２重化するＢバ
スおよびＸバスを形成する３組の導線を有する。Ａバス
およびＢバスは、各々、サイクル限定、アドレス、デー
タ、パリテイ信号およびユニツト間の誤りの情報伝送を
報知するために比較され得るその他の信号の同じ１組の
信号を運ぶ。２重化されないＸバスの導線は、モジユー
ル−ワイド信号、およびタイミング、誤り状態、電力の
ようなその他の動作信号を運ぶ。
バス構造体は、上述の２段階の２重化の組合せを採用す
るのが好ましく、Ａバス、このＡバスを２重化するＢバ
スおよびＸバスを形成する３組の導線を有する。Ａバス
およびＢバスは、各々、サイクル限定、アドレス、デー
タ、パリテイ信号およびユニツト間の誤りの情報伝送を
報知するために比較され得るその他の信号の同じ１組の
信号を運ぶ。２重化されないＸバスの導線は、モジユー
ル−ワイド信号、およびタイミング、誤り状態、電力の
ようなその他の動作信号を運ぶ。
本発明のプロセツサモジユールは、ユニツトの２重化
部分の動作の比較、パリテイおよび誤りチエツクおよび
修正コードの利用、さらには供給電圧のごとき動作パラ
メータの監視を含む諸技術の組合せにより各機能ユニツ
ト内において障害を検出し、位置決めする。１つの特定
の例として例示されるコンピユータシステムにおいて、
各中央処理ユニツトは、完全同期で動作する２つの冗長
性処理部を含む。誤り検出器が冗長性処理部の動作を比
較し、もしも比較が無効であれば、処理ユニツトをバス
構造体への情報転送から隔絶する。これは、プロセツサ
モジユールの他の機能ユニツトを、問題の処理ユニツト
から出ることのある障害情報から隔絶する。各処理ユニ
ツトはまた、実質的メモリ動作を行なう段階を有してお
り、そして該段階は２重化されない。処理ユニツトは、
この段階における障害を検出するのに、むしろパリテイ
技術を利用するのである。
部分の動作の比較、パリテイおよび誤りチエツクおよび
修正コードの利用、さらには供給電圧のごとき動作パラ
メータの監視を含む諸技術の組合せにより各機能ユニツ
ト内において障害を検出し、位置決めする。１つの特定
の例として例示されるコンピユータシステムにおいて、
各中央処理ユニツトは、完全同期で動作する２つの冗長
性処理部を含む。誤り検出器が冗長性処理部の動作を比
較し、もしも比較が無効であれば、処理ユニツトをバス
構造体への情報転送から隔絶する。これは、プロセツサ
モジユールの他の機能ユニツトを、問題の処理ユニツト
から出ることのある障害情報から隔絶する。各処理ユニ
ツトはまた、実質的メモリ動作を行なう段階を有してお
り、そして該段階は２重化されない。処理ユニツトは、
この段階における障害を検出するのに、むしろパリテイ
技術を利用するのである。
例示のコンピユータシステムのランダムアクセスメモ
リユニツトは、２つの非冗長性メモリ部を備えており、
そして各メモリ部は、メモリワードの異なるバイトを記
憶するよう構成されている。ユニツトは、各メモリ部お
よび両メモリ部の複合体における障害を誤り修正コード
で検出する。やはり、誤り検出器が、メモリユニツトが
潜在的誤り情報をバス構造体に、したがつて他のユニツ
トに転送するのを不能化する。
リユニツトは、２つの非冗長性メモリ部を備えており、
そして各メモリ部は、メモリワードの異なるバイトを記
憶するよう構成されている。ユニツトは、各メモリ部お
よび両メモリ部の複合体における障害を誤り修正コード
で検出する。やはり、誤り検出器が、メモリユニツトが
潜在的誤り情報をバス構造体に、したがつて他のユニツ
トに転送するのを不能化する。
例示のプロセツサモジユールにおいて、メモリユニツ
トには、２重化バス導線、すなわちＡバスとＢバスをチ
エツクするというタスクも割り当てられる。この目的の
ため、ユニツトは、アドレス信号およびバス構造体上の
データ信号を試験するパリテイチエツカを備えている。
加えて、コンパレータが、Ａバス上の全信号をＢバス上
の全信号と比較する。このようにしていずれかのバスに
障害があることを決定すると、メモリユニツトは、他の
ユニツトに、Ｘバスを介して非障害バスのみに従うべき
ことを報知する。
トには、２重化バス導線、すなわちＡバスとＢバスをチ
エツクするというタスクも割り当てられる。この目的の
ため、ユニツトは、アドレス信号およびバス構造体上の
データ信号を試験するパリテイチエツカを備えている。
加えて、コンパレータが、Ａバス上の全信号をＢバス上
の全信号と比較する。このようにしていずれかのバスに
障害があることを決定すると、メモリユニツトは、他の
ユニツトに、Ｘバスを介して非障害バスのみに従うべき
ことを報知する。
本発明のプロセツサモジユール用の周辺制御ユニツト
は、「ドライブ」および「チエツク」と称される２重の
制御部、および制御部とユニツトが作用する周辺入力／
出力装置間を接続する周辺インターフエース部とを採用
する。普通、デイスクメモリとともに動作するためのデ
イスク制御ユニツト、テープ移送装置と動作するための
テープ制御ユニツト、通信パネルを介して、端末装置、
プリンタおよびモデムを含む通信装置と動作するための
通信制御ユニツト、および１つのプロセツサモジユール
をマルチプロセツサシステムの他のプロセツサモジユー
ルと接続するためのリンク制御ユニツトとが含まれる。
どの場合も、バスインターフエース部は、入力信号をＡ
バスおよび／またはＢバスからドライブおよびチエツク
制御部に供給し、ドライブチヤンネルからの出力信号を
ＡバスおよびＢバスに供給し、バス構造体から送られる
特定の入力信号における論理的誤りについて試験し、そ
してドライブチヤンネルおよびチエツクチヤンネルの出
力信号の同一性について試験する。各周辺制御ユニツト
内のドライブ制御部は、ユニツトが作用するI/O装置に
適当な制御、アドレス、状態表示およびデータ操作機能
を提供する。ユニツトのチエツク制御部は、ドライブ制
御部をチエツクする目的で本質的に同一である。各制御
ユニツトの周辺インターフエース部は、制御ユニツトお
よび周辺装置間を通る信号を誤りについて試験するため
のパリテイ装置およびコンパレータ装置の組合せを備え
ている。
は、「ドライブ」および「チエツク」と称される２重の
制御部、および制御部とユニツトが作用する周辺入力／
出力装置間を接続する周辺インターフエース部とを採用
する。普通、デイスクメモリとともに動作するためのデ
イスク制御ユニツト、テープ移送装置と動作するための
テープ制御ユニツト、通信パネルを介して、端末装置、
プリンタおよびモデムを含む通信装置と動作するための
通信制御ユニツト、および１つのプロセツサモジユール
をマルチプロセツサシステムの他のプロセツサモジユー
ルと接続するためのリンク制御ユニツトとが含まれる。
どの場合も、バスインターフエース部は、入力信号をＡ
バスおよび／またはＢバスからドライブおよびチエツク
制御部に供給し、ドライブチヤンネルからの出力信号を
ＡバスおよびＢバスに供給し、バス構造体から送られる
特定の入力信号における論理的誤りについて試験し、そ
してドライブチヤンネルおよびチエツクチヤンネルの出
力信号の同一性について試験する。各周辺制御ユニツト
内のドライブ制御部は、ユニツトが作用するI/O装置に
適当な制御、アドレス、状態表示およびデータ操作機能
を提供する。ユニツトのチエツク制御部は、ドライブ制
御部をチエツクする目的で本質的に同一である。各制御
ユニツトの周辺インターフエース部は、制御ユニツトお
よび周辺装置間を通る信号を誤りについて試験するため
のパリテイ装置およびコンパレータ装置の組合せを備え
ている。
通信制御ユニツトのごとき同期I/O装置とともに動作
する周辺制御ユニツトは、そのパートナユニツトと完全
同期で動作する。しかしながら、例えば、パートナを有
するデイスク制御ユニツトは、別の非同期のデイスクメ
モリとともに動作し、したがつて限定された同期状態で
動作する。例えば、パートナデイスク制御ユニツトは、
同時に書込み動作を遂行するが、デイスクメモリが互に
非同期的に動作するから、正確な同期状態にはない。リ
ンク制御ユニツトおよびそのパートナも、普通この限定
された同期状態で動作する。
する周辺制御ユニツトは、そのパートナユニツトと完全
同期で動作する。しかしながら、例えば、パートナを有
するデイスク制御ユニツトは、別の非同期のデイスクメ
モリとともに動作し、したがつて限定された同期状態で
動作する。例えば、パートナデイスク制御ユニツトは、
同時に書込み動作を遂行するが、デイスクメモリが互に
非同期的に動作するから、正確な同期状態にはない。リ
ンク制御ユニツトおよびそのパートナも、普通この限定
された同期状態で動作する。
上述の例示のプロセツサモジユールに対する電源ユニ
ツトは、２つの内部電源を採用しており、その各々は、
各パートナユニツト対の一方のユニツトにのみ動作電力
を供給する。すなわち、一方の内部電源は、バス構造体
の一方の２重化部分、２つのパートナ中央処理ユニツト
の一方、２つのパートナメモリユニツトの一方、および
各周辺制御ユニツト対の一方のユニツトに給電する。ま
た、内部電源は、プロセツサモジユールの非２重化ユニ
ツトに電力を供給する。モジユールの各ユニツトは、一
方の内部電源から動作電力を受け取り、そのユニツトが
必要とする動作電圧を発生する電源段を有する。この電
源段はまた、供給電圧を監視する。不足の供給電圧を検
出すると、電源段は、そのユニツトからバス構造体への
全出力線を接地電位にクランプする信号を発生する。こ
の作用は、いずれのユニツトに電力の不足があつても、
障害情報がバス構造体に伝達されるのを阻止する。
ツトは、２つの内部電源を採用しており、その各々は、
各パートナユニツト対の一方のユニツトにのみ動作電力
を供給する。すなわち、一方の内部電源は、バス構造体
の一方の２重化部分、２つのパートナ中央処理ユニツト
の一方、２つのパートナメモリユニツトの一方、および
各周辺制御ユニツト対の一方のユニツトに給電する。ま
た、内部電源は、プロセツサモジユールの非２重化ユニ
ツトに電力を供給する。モジユールの各ユニツトは、一
方の内部電源から動作電力を受け取り、そのユニツトが
必要とする動作電圧を発生する電源段を有する。この電
源段はまた、供給電圧を監視する。不足の供給電圧を検
出すると、電源段は、そのユニツトからバス構造体への
全出力線を接地電位にクランプする信号を発生する。こ
の作用は、いずれのユニツトに電力の不足があつても、
障害情報がバス構造体に伝達されるのを阻止する。
本発明の他の特徴は、プロセツサモジユールのあるユ
ニツトが、実際の情報転送前に誤り検出段階を含む動作
サイクルを伴なつて各情報転送を実行することである。
この動作を行なうユニツトは、その１例が周辺装置に対
する制御ユニツトであるが、情報転送を行なう前に障害
状態について試験する。ユニツトは、障害が検出された
場合には、情報の転送を抑止する。しかしながら、モジ
ユールは、中断または遅延なしに動作を継続し、抑止さ
れていないパートナユニツトから情報転送を行なうこと
ができる。
ニツトが、実際の情報転送前に誤り検出段階を含む動作
サイクルを伴なつて各情報転送を実行することである。
この動作を行なうユニツトは、その１例が周辺装置に対
する制御ユニツトであるが、情報転送を行なう前に障害
状態について試験する。ユニツトは、障害が検出された
場合には、情報の転送を抑止する。しかしながら、モジ
ユールは、中断または遅延なしに動作を継続し、抑止さ
れていないパートナユニツトから情報転送を行なうこと
ができる。
動作時間がより重要性を有するプロセツサモジユール
の他のユニツト−一般に少なくとも中央処理ユニツトお
よびメモリユニツトを含む−は、各情報転送と関係する
誤り検出と同時にその情報転送を実行する。障害が検出
された場合には、ユニツトは、直前の情報転送を無視す
べきことを他の処理ユニツトに警告する信号を直ちに発
生する。プロセツサモジユールは、障害条件を報告した
ユニツトのパートナから情報転送を繰り返すことができ
る。この動作態様は、各情報転送が誤り検出の目的のた
めに遅延なしに実行されるから、最適の動作速度をもた
らす。遅延は、障害が検出される比較的僅かの場合にの
み生ずる。
の他のユニツト−一般に少なくとも中央処理ユニツトお
よびメモリユニツトを含む−は、各情報転送と関係する
誤り検出と同時にその情報転送を実行する。障害が検出
された場合には、ユニツトは、直前の情報転送を無視す
べきことを他の処理ユニツトに警告する信号を直ちに発
生する。プロセツサモジユールは、障害条件を報告した
ユニツトのパートナから情報転送を繰り返すことができ
る。この動作態様は、各情報転送が誤り検出の目的のた
めに遅延なしに実行されるから、最適の動作速度をもた
らす。遅延は、障害が検出される比較的僅かの場合にの
み生ずる。
本発明の１具体例においては、少なくとも中央処理ユ
ニツト、ランダムアクセスメモリユニツト、マス記憶装
置用制御ユニツト、および通信装置用制御ユニツトを有
し、さらに冗長性の第１および第２のバスおよび第３の
バスを有するバス構造体を備えるデイジタルデータプロ
セツサ装置が採用される。バスは、ユニツトを作動させ
ユニツト間において情報転送を行なうため全ユニツトと
接続される。障害検出手段が、任意のユニツトと、第１
バスおよび第２バスの任意の一方または両方のバスとの
間の各情報転送をチエツクする。障害検出手段は、ユニ
ツトおよび第１および第２のバスの各々における障害状
態を検出する。この具体例は、さらに、障害検出手段に
応答し、障害状態の不検出に応答して第１バスおよび第
２バス上に情報転送を行ない、かつ、第１および第２バ
スの一方の障害の検出に応答して、第１および第２のバ
スの他方のバス上の情報転送信号にのみ応答するように
全ユニツトを条件づける論理手段を備える。
ニツト、ランダムアクセスメモリユニツト、マス記憶装
置用制御ユニツト、および通信装置用制御ユニツトを有
し、さらに冗長性の第１および第２のバスおよび第３の
バスを有するバス構造体を備えるデイジタルデータプロ
セツサ装置が採用される。バスは、ユニツトを作動させ
ユニツト間において情報転送を行なうため全ユニツトと
接続される。障害検出手段が、任意のユニツトと、第１
バスおよび第２バスの任意の一方または両方のバスとの
間の各情報転送をチエツクする。障害検出手段は、ユニ
ツトおよび第１および第２のバスの各々における障害状
態を検出する。この具体例は、さらに、障害検出手段に
応答し、障害状態の不検出に応答して第１バスおよび第
２バス上に情報転送を行ない、かつ、第１および第２バ
スの一方の障害の検出に応答して、第１および第２のバ
スの他方のバス上の情報転送信号にのみ応答するように
全ユニツトを条件づける論理手段を備える。
このような具体例で実施する場合の他の特徴は、各ユ
ニツトにそのユニツトの障害を検出するための別個の障
害検出手段を有することであり、各別個の検出手段は、
そのユニツト内の障害の検出に応答して、少なくとも１
つの障害報告信号を他のユニツトに転送のため第３のバ
スに供給する。
ニツトにそのユニツトの障害を検出するための別個の障
害検出手段を有することであり、各別個の検出手段は、
そのユニツト内の障害の検出に応答して、少なくとも１
つの障害報告信号を他のユニツトに転送のため第３のバ
スに供給する。
本発明の実施にあたつては、優先性決定手段を備える
こともできる。これは、バス構造体に接続される2(n)よ
り多くないユニツトの各々が（ここに（ｎ）は１より大
きい整数）、バス構造体を介して情報転送を開始し得る
こと、およびこの各ユニツトが、選択的に転送要求信号
を有することにより特徴づけられる。少なくとも第３バ
ス、または第１および第２バスの各々は、これらのユニ
ツト間の優先選択を行なうため少なくとも（ｎ）の導線
を有している。この実施例の装置は、各々、転送を開始
するユニツトの異なるものと関連する複数の調停回路を
有する。各調停回路は、（ｎ）の選択導線と接続されて
おり、関連するユニツトの転送要求信号に応答して、そ
のユニツトの独特の優先ランクに応答する並列なランク
応答デイジタル信号を選択導線に供給し、またより高優
先性ランクからの選択導線上のランク応答信号の不存在
で転送開始出力信号を生ずる。この調停論理回路は、単
一のタイミング間隔で動作し、最小のバス導線および論
理回路しか必要としない。さらに、この実施例は、バス
要求、チヤンネル要求および優先性中断要求を含む種々
の動作のいずれについても優先性を決定し得る。
こともできる。これは、バス構造体に接続される2(n)よ
り多くないユニツトの各々が（ここに（ｎ）は１より大
きい整数）、バス構造体を介して情報転送を開始し得る
こと、およびこの各ユニツトが、選択的に転送要求信号
を有することにより特徴づけられる。少なくとも第３バ
ス、または第１および第２バスの各々は、これらのユニ
ツト間の優先選択を行なうため少なくとも（ｎ）の導線
を有している。この実施例の装置は、各々、転送を開始
するユニツトの異なるものと関連する複数の調停回路を
有する。各調停回路は、（ｎ）の選択導線と接続されて
おり、関連するユニツトの転送要求信号に応答して、そ
のユニツトの独特の優先ランクに応答する並列なランク
応答デイジタル信号を選択導線に供給し、またより高優
先性ランクからの選択導線上のランク応答信号の不存在
で転送開始出力信号を生ずる。この調停論理回路は、単
一のタイミング間隔で動作し、最小のバス導線および論
理回路しか必要としない。さらに、この実施例は、バス
要求、チヤンネル要求および優先性中断要求を含む種々
の動作のいずれについても優先性を決定し得る。
上述の特徴を有するプロセツサモジユールはまた、本
発明の１つの特徴として、プロセツサメモリおよび制御
ユニツトに対して動作電力を供給する電源手段と、動作
電力のレベルに応答し、動作電力が選択された供給条件
以下であれば、これらの装置が情報転送信号をバスに供
給するのを阻止する電力論理手段を採用し得る。
発明の１つの特徴として、プロセツサメモリおよび制御
ユニツトに対して動作電力を供給する電源手段と、動作
電力のレベルに応答し、動作電力が選択された供給条件
以下であれば、これらの装置が情報転送信号をバスに供
給するのを阻止する電力論理手段を採用し得る。
プロセツサモジユールの中央処理ユニツトおよび障害
検出手段は、本発明の１つの特徴として、第１および第
２の処理部を備え、各処理部を、第３バス、および第１
および第２バスのいずれかから信号を受信し、受信され
た信号に応答して同一の処理を行ない、バス構造体に供
給するための出力信号を発生するように構成できる。ま
た、第１および第２処理部から出る対応する出力信号を
比較するコンパレータも設けられる。コンパレータは、
この信号比較に応答して処理ユニツトにおける障害状態
を検出する。コンパレータは、第１および第２処理がバ
ス構造体から受信する対応する信号を比較し、受信され
る信号の比較に応答して障害状態を検出することができ
る。
検出手段は、本発明の１つの特徴として、第１および第
２の処理部を備え、各処理部を、第３バス、および第１
および第２バスのいずれかから信号を受信し、受信され
た信号に応答して同一の処理を行ない、バス構造体に供
給するための出力信号を発生するように構成できる。ま
た、第１および第２処理部から出る対応する出力信号を
比較するコンパレータも設けられる。コンパレータは、
この信号比較に応答して処理ユニツトにおける障害状態
を検出する。コンパレータは、第１および第２処理がバ
ス構造体から受信する対応する信号を比較し、受信され
る信号の比較に応答して障害状態を検出することができ
る。
プロセツサモジユールのメモリユニツトおよび障害検
出手段は、本発明の１つの特徴として、各各、メモリワ
ードの一部を記憶するように構成され、かつ一緒に全メ
モリワードを記憶する第１および第２のランダムアクセ
スメモリ部を含むことができる。また、各メモリ部に第
１および第２バスのいずれかから受信されたメモリワー
ド部を書き込む手段、および両メモリ部から全メモリワ
ードを読み取り、そのメモリワードを第１および第２の
バスに選択的に供給する手段が設けられている。また、
メモリワードのパリテイをチエツクし、無効なメモリワ
ードパリテイに応答して障害状態を検出する手段が設け
られている。
出手段は、本発明の１つの特徴として、各各、メモリワ
ードの一部を記憶するように構成され、かつ一緒に全メ
モリワードを記憶する第１および第２のランダムアクセ
スメモリ部を含むことができる。また、各メモリ部に第
１および第２バスのいずれかから受信されたメモリワー
ド部を書き込む手段、および両メモリ部から全メモリワ
ードを読み取り、そのメモリワードを第１および第２の
バスに選択的に供給する手段が設けられている。また、
メモリワードのパリテイをチエツクし、無効なメモリワ
ードパリテイに応答して障害状態を検出する手段が設け
られている。
本発明のさらに他の特徴として、プロセツサモジユー
ルの少なくとも１つの制御ユニツトおよび障害検出手段
は、第１および第２の装置制御部を採用し、その各々
を、第１および第２バスの少なくともいずれかから信号
を受信し、かつ、受信信号に応答して同じ動作を行ない
かつこれらの動作に応答して出力信号を発生するように
構成できる。この装置の少なくとも第１のものは、第１
バスおよび第２バスの両者に出力信号を供給し、バスに
接続された装置に出力信号を供給するように構成でき
る。この具体例は、さらに、第１および第２制御部から
送られる対応する出力信号を比較するコンパレータを採
用する。コンパレータは、この信号比較に応答して一方
の制御ユニツトの障害状態を検出する。
ルの少なくとも１つの制御ユニツトおよび障害検出手段
は、第１および第２の装置制御部を採用し、その各々
を、第１および第２バスの少なくともいずれかから信号
を受信し、かつ、受信信号に応答して同じ動作を行ない
かつこれらの動作に応答して出力信号を発生するように
構成できる。この装置の少なくとも第１のものは、第１
バスおよび第２バスの両者に出力信号を供給し、バスに
接続された装置に出力信号を供給するように構成でき
る。この具体例は、さらに、第１および第２制御部から
送られる対応する出力信号を比較するコンパレータを採
用する。コンパレータは、この信号比較に応答して一方
の制御ユニツトの障害状態を検出する。
本発明の他の具体例では、第１および第２の冗長性中
央処理装置、第１および第２の冗長性ランダムアクセス
メモリユニツト、周辺装置に対する少なくとも１つの制
御ユニツト（第１制御ユニツト）、および各々、上述の
ユニツト間で情報を転送するように接続された少なくと
も２つのバス（第１および第２のバス）とが採用され
る。ユニツト間における各情報転送をチエツクする障害
検出手段も設けられる。障害検出手段は、いずれかのユ
ニツトおよびいずれかのバスにおける障害状態を検出す
る。障害検出手段に応答する論理手段も設けられる。論
理手段は、障害状態の不検出に応答して、両バス上で情
報転送を行ない、そしてそれは両中央処理ユニツトに関
して全く同様であり、両メモリユニツトに関しても全く
同様であり、また、一方の処理ユニツトにおける障害の
検出に応答し、そのユニツトが情報転送信号を両バスに
送給するのを阻止する。論理手段はまた、一方のメモリ
ユニツトの障害に応答して、そのユニツトが情報転送信
号を両バスに送給するのを抑止し、また一方のバスの障
害の検出に応答して、他方のバス上における情報転送信
号にのみ応答するように全ユニツトを条件づける。
央処理装置、第１および第２の冗長性ランダムアクセス
メモリユニツト、周辺装置に対する少なくとも１つの制
御ユニツト（第１制御ユニツト）、および各々、上述の
ユニツト間で情報を転送するように接続された少なくと
も２つのバス（第１および第２のバス）とが採用され
る。ユニツト間における各情報転送をチエツクする障害
検出手段も設けられる。障害検出手段は、いずれかのユ
ニツトおよびいずれかのバスにおける障害状態を検出す
る。障害検出手段に応答する論理手段も設けられる。論
理手段は、障害状態の不検出に応答して、両バス上で情
報転送を行ない、そしてそれは両中央処理ユニツトに関
して全く同様であり、両メモリユニツトに関しても全く
同様であり、また、一方の処理ユニツトにおける障害の
検出に応答し、そのユニツトが情報転送信号を両バスに
送給するのを阻止する。論理手段はまた、一方のメモリ
ユニツトの障害に応答して、そのユニツトが情報転送信
号を両バスに送給するのを抑止し、また一方のバスの障
害の検出に応答して、他方のバス上における情報転送信
号にのみ応答するように全ユニツトを条件づける。
論理手段が、両バス上における情報転送が両バス間で
完全同期状態で起こるようにするのも１つの特徴であ
る。
完全同期状態で起こるようにするのも１つの特徴であ
る。
本発明の他の具体例においては、少なくとも１つの中
央処理ユニツト、少なくとも１つのメモリユニツト、周
辺プロセツサ装置用の少なくとも２つの制御ユニツト、
および各ユニツトと接続され、ユニツト間において情報
を転送するバス構造体を有し、そしてバス構造体に接続
される2(n)より多くないユニツトが（ここに（ｎ）は２
またはそれより大きい整数である）、バス構造体を介し
て情報転送を開始することができること、およびこの各
ユニツトが選択的に転送要求信号を有することを特徴と
するデイジタルデータプロセツサ装置が採用される。各
転送開始ユニツトと接続される少なくとも（ｎ）の選択
導線、各々、転送開始ユニツトの異なるものと関連する
複数の調停回路も設けられる。各調停回路は、選択導線
と接続され、単一のタイミング間隔において関連するユ
ニツトの転送要求信号に応答して、そのユニツトの優先
ランクに応答する並列ランク応答デイジタル信号を選択
導線に供給し、またより高い優先ランクからの選択導線
上のランク応答信号の不存在の場合には転送開始信号を
発生する。他の特徴は、各調停回路が（ｎ）より多くな
いデイジツトをもつランク応答信号を生ずること、そし
て各選択導線は、デイジツト位置に割り当てられ、割り
当てられたデイジツト位置にしたがつて多数の電気的に
隔絶された導体片が配備されていることである。
央処理ユニツト、少なくとも１つのメモリユニツト、周
辺プロセツサ装置用の少なくとも２つの制御ユニツト、
および各ユニツトと接続され、ユニツト間において情報
を転送するバス構造体を有し、そしてバス構造体に接続
される2(n)より多くないユニツトが（ここに（ｎ）は２
またはそれより大きい整数である）、バス構造体を介し
て情報転送を開始することができること、およびこの各
ユニツトが選択的に転送要求信号を有することを特徴と
するデイジタルデータプロセツサ装置が採用される。各
転送開始ユニツトと接続される少なくとも（ｎ）の選択
導線、各々、転送開始ユニツトの異なるものと関連する
複数の調停回路も設けられる。各調停回路は、選択導線
と接続され、単一のタイミング間隔において関連するユ
ニツトの転送要求信号に応答して、そのユニツトの優先
ランクに応答する並列ランク応答デイジタル信号を選択
導線に供給し、またより高い優先ランクからの選択導線
上のランク応答信号の不存在の場合には転送開始信号を
発生する。他の特徴は、各調停回路が（ｎ）より多くな
いデイジツトをもつランク応答信号を生ずること、そし
て各選択導線は、デイジツト位置に割り当てられ、割り
当てられたデイジツト位置にしたがつて多数の電気的に
隔絶された導体片が配備されていることである。
本発明に依れば、中央処理装置が、第１および第２の
二重バスのいずれかを介してのメモリ装置および周辺装
置とのデイジタル情報の転送を含め、デイジタル情報の
プログラム可能な処理を可能にし、かつ、少なくとも実
質的に同じ第１および第２のプログラム可能なデイジタ
ルデータ処理手段を備える。各処理手段は、情報転送信
号を受信、発生し、発生された信号を少なくとも１つの
バスに供給するよう構成される。処理手段と接続される
多重化手段が、第１および第２のバスのいずれかから送
られる情報転送信号を両処理手段に供給する。さらに、
第１処理手段から発生される信号を第２処理手段から発
生される信号と比較し、比較に応答して障害信号を発生
する手段も設けられる。
二重バスのいずれかを介してのメモリ装置および周辺装
置とのデイジタル情報の転送を含め、デイジタル情報の
プログラム可能な処理を可能にし、かつ、少なくとも実
質的に同じ第１および第２のプログラム可能なデイジタ
ルデータ処理手段を備える。各処理手段は、情報転送信
号を受信、発生し、発生された信号を少なくとも１つの
バスに供給するよう構成される。処理手段と接続される
多重化手段が、第１および第２のバスのいずれかから送
られる情報転送信号を両処理手段に供給する。さらに、
第１処理手段から発生される信号を第２処理手段から発
生される信号と比較し、比較に応答して障害信号を発生
する手段も設けられる。
中央処理装置はまた、異なる情報転送信号列から逐次
の動作を処理するため、各処理手段を動作させるための
タイミング制御手段を備える。
の動作を処理するため、各処理手段を動作させるための
タイミング制御手段を備える。
本発明に依れば、ランダムアクセスメモリ装置が、少
なくとも第１および第２の２重バスを有するバス構造体
を介して他のコンピユータに、または他のコンピユータ
から転送されるデイジタル情報の読取りおよび書込みを
行ない、第１および第２のランダムアクセスメモリ手段
を備えている。これらのランダムアクセスメモリは、各
々、メモリワードの一部を記憶しかつ全メモリワードを
記憶するように構成されている。マルチプレクサが、第
１および第２バスのいずれか一方から受信されるワード
部分を両メモリ手段に供給する。出力手段が、メモリ手
段から読み取られる各メモリワード部分を第１および第
２の両バスに供給し、コードチエツク手段か、出力手段
と同一回路にあつて、無効な読取りワード誤りチエツク
コードに応答して障害報知信号を発生する。
なくとも第１および第２の２重バスを有するバス構造体
を介して他のコンピユータに、または他のコンピユータ
から転送されるデイジタル情報の読取りおよび書込みを
行ない、第１および第２のランダムアクセスメモリ手段
を備えている。これらのランダムアクセスメモリは、各
々、メモリワードの一部を記憶しかつ全メモリワードを
記憶するように構成されている。マルチプレクサが、第
１および第２バスのいずれか一方から受信されるワード
部分を両メモリ手段に供給する。出力手段が、メモリ手
段から読み取られる各メモリワード部分を第１および第
２の両バスに供給し、コードチエツク手段か、出力手段
と同一回路にあつて、無効な読取りワード誤りチエツク
コードに応答して障害報知信号を発生する。
また、本発明の１つの特徴として、上記のメモリ装置
に、各メモリ手段に供給される各ワード部分に選択され
たコードを入れる第１のコード導入手段と、２つのメモ
リ手段に供給される各２部分ワードに他の選択されたコ
ードを入れる第２のコード導入手段が設けられる。第２
コード導入手段は、好ましい具体例においては、メモリ
ワードの単一ビツトの誤りがあつてもコードチエツク手
段がそれを検出し修正することができるように、他のコ
ードを入れる手段を備えている。
に、各メモリ手段に供給される各ワード部分に選択され
たコードを入れる第１のコード導入手段と、２つのメモ
リ手段に供給される各２部分ワードに他の選択されたコ
ードを入れる第２のコード導入手段が設けられる。第２
コード導入手段は、好ましい具体例においては、メモリ
ワードの単一ビツトの誤りがあつてもコードチエツク手
段がそれを検出し修正することができるように、他のコ
ードを入れる手段を備えている。
本発明のこれらおよびその他の特徴によれば、コンピ
ユータシステムは、障害の多くとも数クロツク段階の内
に、したがつて十分単一動作サイクル内に潜在的障害情
報の転送に関与する特別の場合を除き、潜在的障害信号
を１つの機能ユニツトから他のユニツトに転送すること
なく動作できる。
ユータシステムは、障害の多くとも数クロツク段階の内
に、したがつて十分単一動作サイクル内に潜在的障害情
報の転送に関与する特別の場合を除き、潜在的障害信号
を１つの機能ユニツトから他のユニツトに転送すること
なく動作できる。
本発明は、これらおよびその他の特徴を、後述のよう
に、誤り発生性の障害を中心処理ユニツト、メモリユニ
ツトまたは個々の周辺制御ユニツトの機能的な段階で検
出することにより達成するものである。確実性を増すた
めに好ましいと思われるから、障害の検出は、各ユニツ
ト内において、そのユニツトと他のユニツトおよび／ま
たは装置との接続点に近い点で実施される。さらに、誤
り発生性の障害の検出が、各タイミング段階に誤りチエ
ツク動作を惹起するように時間的に容易に分配できる。
に、誤り発生性の障害を中心処理ユニツト、メモリユニ
ツトまたは個々の周辺制御ユニツトの機能的な段階で検
出することにより達成するものである。確実性を増すた
めに好ましいと思われるから、障害の検出は、各ユニツ
ト内において、そのユニツトと他のユニツトおよび／ま
たは装置との接続点に近い点で実施される。さらに、誤
り発生性の障害の検出が、各タイミング段階に誤りチエ
ツク動作を惹起するように時間的に容易に分配できる。
本発明の性質および目的の十分な理解のために、以下
添付図面を参照して例示の実施例について詳細に説明す
る。
添付図面を参照して例示の実施例について詳細に説明す
る。
プロセツサ・モジユール 本発明によるプロセツサ・モジユール10は、第１図に
示すように、中央処理装置（CPU）12、主記憶装置16、
および周辺入出力装置に対する制御装置を有し、これら
制御装置はデイスク制御装置20、通信制御装置24および
テープ制御装置28等である。単一の共通バス構造体30が
これら装置を相互接続し、それら間のあらゆる情報の転
送および他の信号通信を可能にしている。バス構造体30
は、また、主電源36からモジユールの各装置に動作電力
を提供し、かつ主クロツク38からのシステム・タイミン
グ信号を提供する。
示すように、中央処理装置（CPU）12、主記憶装置16、
および周辺入出力装置に対する制御装置を有し、これら
制御装置はデイスク制御装置20、通信制御装置24および
テープ制御装置28等である。単一の共通バス構造体30が
これら装置を相互接続し、それら間のあらゆる情報の転
送および他の信号通信を可能にしている。バス構造体30
は、また、主電源36からモジユールの各装置に動作電力
を提供し、かつ主クロツク38からのシステム・タイミン
グ信号を提供する。
図示のモジユール10はデイスク・メモリ52、通信装置
をつなぐための通信パネル50、およびテープ駆動機構54
と接続することができ、完全な単一プロセツサ・コンピ
ユータシステムを形成することができる。しかしなが
ら、例示のモジユール10はさらに、リンキング・バス構
造体40を通じて他の同様のプロセツサモジユールに接続
するためのリンク制御装置32を有する。この態様におい
てモジユール10はマルチプロセツサ・コンピユータシス
テムの一部を形成する。
をつなぐための通信パネル50、およびテープ駆動機構54
と接続することができ、完全な単一プロセツサ・コンピ
ユータシステムを形成することができる。しかしなが
ら、例示のモジユール10はさらに、リンキング・バス構
造体40を通じて他の同様のプロセツサモジユールに接続
するためのリンク制御装置32を有する。この態様におい
てモジユール10はマルチプロセツサ・コンピユータシス
テムの一部を形成する。
バス構造体30はＡバスおよびＢバスと呼ばれる２つの
同一のバス42および44を含み、かつＸバス46を有する。
一般に、ＡバスおよびＢバスの信号はモジユール10の装
置間の情報の伝送を実行する。従つて、これらバスは機
能、アドレス、およびデータ信号を搬送する。一般に、
Ｘバスはモジユール中の１つ以上の装置に作用する信
号、例えば主電力信号、タイミング信号、状態信号、障
害応答信号等を搬送する。
同一のバス42および44を含み、かつＸバス46を有する。
一般に、ＡバスおよびＢバスの信号はモジユール10の装
置間の情報の伝送を実行する。従つて、これらバスは機
能、アドレス、およびデータ信号を搬送する。一般に、
Ｘバスはモジユール中の１つ以上の装置に作用する信
号、例えば主電力信号、タイミング信号、状態信号、障
害応答信号等を搬送する。
第１図をさらに参照すると、本発明によるモジユール
10の各機能的装置はバツクアツプ冗長パートナー装置を
有し得る。従つて、例示のモジユールは第２の中央処理
装置14、第２の記憶装置18、第２のデイスク制御装置2
2、第２の通信制御装置26、および第２のリンク制御装
置34を有する。第２のテープ制御装置を設けてもよい
が、このモジユールは第２のテープ制御装置を有さな
い。第２のテープ制御装置を設けることによつて完全な
冗長性を与えることはコンピユータシステムにおいてコ
スト面で有効ではない。その上、第１図のシステムに第
２のテープ制御装置がないことは本発明によるコンピユ
ータシステムが障害に対して異なる度合の公差を提供で
きるということを例示するものである。かくして、第２
のテープ制御装置は使用者の要求がこれを所望する場合
には設けることができるだけでなく、逆に第１図のシス
テムは例示の第２の装置の任意の１つまたはそれ以上を
取り除いても実現できる。
10の各機能的装置はバツクアツプ冗長パートナー装置を
有し得る。従つて、例示のモジユールは第２の中央処理
装置14、第２の記憶装置18、第２のデイスク制御装置2
2、第２の通信制御装置26、および第２のリンク制御装
置34を有する。第２のテープ制御装置を設けてもよい
が、このモジユールは第２のテープ制御装置を有さな
い。第２のテープ制御装置を設けることによつて完全な
冗長性を与えることはコンピユータシステムにおいてコ
スト面で有効ではない。その上、第１図のシステムに第
２のテープ制御装置がないことは本発明によるコンピユ
ータシステムが障害に対して異なる度合の公差を提供で
きるということを例示するものである。かくして、第２
のテープ制御装置は使用者の要求がこれを所望する場合
には設けることができるだけでなく、逆に第１図のシス
テムは例示の第２の装置の任意の１つまたはそれ以上を
取り除いても実現できる。
各装置12ないし28、32および34はすべてバス構造体30
の３つのバスに接続されている。これは各装置がＡバス
およびＢバスのいずれかまたは両方で、およびＸバスで
信号を転送できるようにする。
の３つのバスに接続されている。これは各装置がＡバス
およびＢバスのいずれかまたは両方で、およびＸバスで
信号を転送できるようにする。
モジユールの動作 モジユール10の基本動作は、障害のない場合にパート
ナー同志の中央処理装置12および14が互いにロツク−ス
テツプ同期状態で動作することである。それ故、両装置
はＡバスおよびＢバスを全く同じに駆動し、またこれら
２つのバスによつて全く同じに駆動される。同じことが
パートナー同志の記憶装置16および18に対しても、また
パートナー同志の通信制御装置24および26に対してもい
える。なお、両通信制御装置24および26は１つまたはそ
れ以上の通信パネル50に接続された通信バス48を共同し
て駆動し、またこの通信バス48によつて駆動される。通
信パネル50はキーボード、陰極線管端末、プリンタおよ
び変復調装置のような通常の通信装置に接続されてい
る。
ナー同志の中央処理装置12および14が互いにロツク−ス
テツプ同期状態で動作することである。それ故、両装置
はＡバスおよびＢバスを全く同じに駆動し、またこれら
２つのバスによつて全く同じに駆動される。同じことが
パートナー同志の記憶装置16および18に対しても、また
パートナー同志の通信制御装置24および26に対してもい
える。なお、両通信制御装置24および26は１つまたはそ
れ以上の通信パネル50に接続された通信バス48を共同し
て駆動し、またこの通信バス48によつて駆動される。通
信パネル50はキーボード、陰極線管端末、プリンタおよ
び変復調装置のような通常の通信装置に接続されてい
る。
これに対し、デイスク制御装置20および22は互いに完
全な同期状態では動作しない。何故ならば、これら制御
装置20、22が作用するデイスク・メモリ52、52は互いに
非同期状態で動作するからである。障害のない動作中、
各デイスク制御装置20および22は１つのバス42、44から
受信したデータをそれに接続された１つのメモリ52に書
き込む。従つて、それぞれが異なるデイスク制御装置に
接続された２つのデイスク・メモリは同一のデータを含
む。読取り動作中、モジユールは制御装置20、22のどち
らが使用されるかによつてこれら２つのメモリ52の一方
から記憶されたデータを読取り、そして代表的には最短
アクセス時間を意味する最少の時間で読取り動作を行な
うことができる。さらに、２つのリンク制御装置32およ
び34は代表的には互いに独立に作動される。
全な同期状態では動作しない。何故ならば、これら制御
装置20、22が作用するデイスク・メモリ52、52は互いに
非同期状態で動作するからである。障害のない動作中、
各デイスク制御装置20および22は１つのバス42、44から
受信したデータをそれに接続された１つのメモリ52に書
き込む。従つて、それぞれが異なるデイスク制御装置に
接続された２つのデイスク・メモリは同一のデータを含
む。読取り動作中、モジユールは制御装置20、22のどち
らが使用されるかによつてこれら２つのメモリ52の一方
から記憶されたデータを読取り、そして代表的には最短
アクセス時間を意味する最少の時間で読取り動作を行な
うことができる。さらに、２つのリンク制御装置32およ
び34は代表的には互いに独立に作動される。
第１図のプロセツサ・モジユールの装置12ないし28、
32および34は各情報の転送中、障害状態をチエツクす
る。障害（フオルト）が検出された場合には、その装置
はただちに情報をバス構造体30に駆動することを不能に
される。これは任意の装置間に障害のある可能性の情報
を転送しないようにコンピユータシステムを保護するも
のである。しかしながら、障害の起きた装置のパートナ
ーは動作し続ける。かくして、このモジユールは障害状
態を検出することができ、かつ使用者に明らかな何等の
中断なしに動作を続けることができる。プロセツサ・モ
ジユール10はこのフオルト・トレラント動作を、オペレ
ーテイング・システムまたは他のソフトウエア・プログ
ラムによつてではなくてシステムの構造、すなわちハー
ドウエアによつて行なう。
32および34は各情報の転送中、障害状態をチエツクす
る。障害（フオルト）が検出された場合には、その装置
はただちに情報をバス構造体30に駆動することを不能に
される。これは任意の装置間に障害のある可能性の情報
を転送しないようにコンピユータシステムを保護するも
のである。しかしながら、障害の起きた装置のパートナ
ーは動作し続ける。かくして、このモジユールは障害状
態を検出することができ、かつ使用者に明らかな何等の
中断なしに動作を続けることができる。プロセツサ・モ
ジユール10はこのフオルト・トレラント動作を、オペレ
ーテイング・システムまたは他のソフトウエア・プログ
ラムによつてではなくてシステムの構造、すなわちハー
ドウエアによつて行なう。
例示のコンピユータシステムにおける周辺制御装置2
0、22、24、26、28、32、34は情報をバス構造体30に駆
動する前に障害をチエツクする動作シーケンスで情報を
他の装置に転送する。障害がある場合には、障害のある
装置は情報駆動段階を実行することを禁止され、ライン
から切断された状態となる。しかしながら、動作は継続
し、パートナーの装置だけが情報をバス構造体に駆動す
る。
0、22、24、26、28、32、34は情報をバス構造体30に駆
動する前に障害をチエツクする動作シーケンスで情報を
他の装置に転送する。障害がある場合には、障害のある
装置は情報駆動段階を実行することを禁止され、ライン
から切断された状態となる。しかしながら、動作は継続
し、パートナーの装置だけが情報をバス構造体に駆動す
る。
しかしながら、中央処理装置からのおよび記憶装置か
らの情報の転送が障害チエツクのために何等遅延するこ
となしに進行することが時間的により効率的である。従
つて、例示の中央処理装置12および14、ならびに例示の
記憶装置16および18は情報が障害チエツクのための遅延
なしにバス構造体に駆動されるシーケンスで動作する。
その代りに障害のチエツクが同時に遂行される。誤りを
生じる障害の場合には、次のクロツク段階中その装置は
バス構造体に、前のクロツク段階中にこのバス構造体に
与えられた情報の項目を無視するようにモジユールのす
べての装置に命令する信号を駆動する。その後モジユー
ルは良好なパートナーの装置のみ、すなわち障害の検出
されていない装置のみを使用して情報を駆動するクロツ
ク段階を繰返す。この繰返し動作は、さもなくばこの引
続くクロツク段階中にバス構造体にデータを駆動したで
あろう引続く転送サイクルをアボートさせる（すてさせ
る）。この引続く転送サイクルはその全体を繰返さなけ
ればならない。
らの情報の転送が障害チエツクのために何等遅延するこ
となしに進行することが時間的により効率的である。従
つて、例示の中央処理装置12および14、ならびに例示の
記憶装置16および18は情報が障害チエツクのための遅延
なしにバス構造体に駆動されるシーケンスで動作する。
その代りに障害のチエツクが同時に遂行される。誤りを
生じる障害の場合には、次のクロツク段階中その装置は
バス構造体に、前のクロツク段階中にこのバス構造体に
与えられた情報の項目を無視するようにモジユールのす
べての装置に命令する信号を駆動する。その後モジユー
ルは良好なパートナーの装置のみ、すなわち障害の検出
されていない装置のみを使用して情報を駆動するクロツ
ク段階を繰返す。この繰返し動作は、さもなくばこの引
続くクロツク段階中にバス構造体にデータを駆動したで
あろう引続く転送サイクルをアボートさせる（すてさせ
る）。この引続く転送サイクルはその全体を繰返さなけ
ればならない。
かくして、第１のプロセツサ・モジユール10は、任意
の周辺制御装置からのデータ転送が障害のチエツク段階
を行なうために１クロツク段階の間遅延され、一方CPU
または記憶装置からの転送はそのような遅延なしに進行
し、障害検出の場合にはキヤンセルされるという態様で
動作する。上記事例のいずれかにおいて、障害状態が検
出された情報転送の完了後、障害の可能性のある装置は
情報をＡバスまたはＢバスに駆動することを絶たれた状
態にあり、そのパートナーの装置が動作を継続する。
の周辺制御装置からのデータ転送が障害のチエツク段階
を行なうために１クロツク段階の間遅延され、一方CPU
または記憶装置からの転送はそのような遅延なしに進行
し、障害検出の場合にはキヤンセルされるという態様で
動作する。上記事例のいずれかにおいて、障害状態が検
出された情報転送の完了後、障害の可能性のある装置は
情報をＡバスまたはＢバスに駆動することを絶たれた状
態にあり、そのパートナーの装置が動作を継続する。
モジユールの構成 第１図はパートナーの装置14と同一のCPU12が２つの
プロセツサ部分12aおよび12b、これら２つのプロセツサ
部分と接続され、かつ事実上の記憶動作を行なうMAP12
c、制御部分12dおよび処理装置とバス42、44および46間
に信号を転送するトランシーバ12eを有することを示し
ている。２つのプロセツサ部分12aおよび12bは装置12内
の障害検出の目的のために設けられている。それらは本
質的に全く同じに、互いに完全に同期して動作する。コ
ンパレータ12fが２つのプロセツサ部分からの信号出力
を比較し、２つの部分からの対応する信号が相違する場
合に障害信号を発生する。この障害信号に応答して、制
御部分は、他の動作の間に、Ｘバス46がモジユール10の
すべての装置に伝送する誤り信号を発生する。その後制
御部分はこの装置がさらにその上の信号をバス構造体30
に駆動することをアボートする。
プロセツサ部分12aおよび12b、これら２つのプロセツサ
部分と接続され、かつ事実上の記憶動作を行なうMAP12
c、制御部分12dおよび処理装置とバス42、44および46間
に信号を転送するトランシーバ12eを有することを示し
ている。２つのプロセツサ部分12aおよび12bは装置12内
の障害検出の目的のために設けられている。それらは本
質的に全く同じに、互いに完全に同期して動作する。コ
ンパレータ12fが２つのプロセツサ部分からの信号出力
を比較し、２つの部分からの対応する信号が相違する場
合に障害信号を発生する。この障害信号に応答して、制
御部分は、他の動作の間に、Ｘバス46がモジユール10の
すべての装置に伝送する誤り信号を発生する。その後制
御部分はこの装置がさらにその上の信号をバス構造体30
に駆動することをアボートする。
障害の装置が他の装置に送る誤り信号は、例示のモジ
ユールにおいては、Ａバス誤り信号およびＢバス誤り信
号と呼ばれる一対の信号である。モジユール10における
任意の例示の装置が、ある誤りを生じる障害を検出した
ときに、Ｘバスにこの対の信号を発生する。任意の障害
装置がまた、モジユールのCPUに、異なる装置を質問し
て障害のある装置の位置を決定させる割込み信号を発生
する。
ユールにおいては、Ａバス誤り信号およびＢバス誤り信
号と呼ばれる一対の信号である。モジユール10における
任意の例示の装置が、ある誤りを生じる障害を検出した
ときに、Ｘバスにこの対の信号を発生する。任意の障害
装置がまた、モジユールのCPUに、異なる装置を質問し
て障害のある装置の位置を決定させる割込み信号を発生
する。
CPU12は主電源36の２つの同一の内部電源36aおよび36
bの一方から電力を受信する。パートナーのCPU14は他方
の内部電源から電力を受信する。それ故、一方の内部電
源の故障は２つのCPU12および14の一方のみを不能に
し、他方のCPUに害を与えない。CPU12の制御部分12dはC
PU12に対する電源電圧を発生する電力段を有する。この
電力段は主電源36からのバス電源電圧を監視し、かつ電
源が発生する他の電圧を監視し、電力障害信号を発生す
るように働く。前記したように、CPU12のハードウエア
は装置内で発生した任意の障害状態に応答して、他の動
作の間に、トランシーバ12eの駆動装置が誤りの可能性
のある情報をCPU12からバス構造体に送ることを不能に
する。
bの一方から電力を受信する。パートナーのCPU14は他方
の内部電源から電力を受信する。それ故、一方の内部電
源の故障は２つのCPU12および14の一方のみを不能に
し、他方のCPUに害を与えない。CPU12の制御部分12dはC
PU12に対する電源電圧を発生する電力段を有する。この
電力段は主電源36からのバス電源電圧を監視し、かつ電
源が発生する他の電圧を監視し、電力障害信号を発生す
るように働く。前記したように、CPU12のハードウエア
は装置内で発生した任意の障害状態に応答して、他の動
作の間に、トランシーバ12eの駆動装置が誤りの可能性
のある情報をCPU12からバス構造体に送ることを不能に
する。
さらに第１図を参照すると、パートナーの記憶装置18
と同一の主記憶装置16は２つのランダム・アクセス・メ
モリ（RAM）部分16aおよび16bに分割されたRAMを有す
る。トランシーバ16cはＡバス42およびＸバス46と接続
されており、同一のトランシーバ16dはＢバス44および
Ｘバス46に接続されている。記憶装置のマルチプレツク
ス、ECCおよび比較回路のフオーマツト部分16eは各メモ
リ書込み動作の間ＡバスまたはＢバスのいずれかをRAM
部分16aおよび16bに給合する。しかしながら、読取り動
作はRAM部分から読取つたデータを両方のバス42および4
4に駆動する。
と同一の主記憶装置16は２つのランダム・アクセス・メ
モリ（RAM）部分16aおよび16bに分割されたRAMを有す
る。トランシーバ16cはＡバス42およびＸバス46と接続
されており、同一のトランシーバ16dはＢバス44および
Ｘバス46に接続されている。記憶装置のマルチプレツク
ス、ECCおよび比較回路のフオーマツト部分16eは各メモ
リ書込み動作の間ＡバスまたはＢバスのいずれかをRAM
部分16aおよび16bに給合する。しかしながら、読取り動
作はRAM部分から読取つたデータを両方のバス42および4
4に駆動する。
記憶装置部分16eの誤りチエツクおよび補正（ECC）部
分はRAM部分16aおよび16bに書込まれる各ワードに誤り
チエツクコードを与え、各メモリ読取り動作中そのコー
ドをチエツクする。部分16eのECC部分において検出され
た誤りの徴候によつて記憶装置はモジユール10のすべて
の装置に送られる障害信号を発生する。詳しくいうと、
障害のある記憶装置は両バス誤り信号を発生する。その
記憶装置に設定された状態に依存して、その記憶装置は
データを補正してそれをＡバスおよびＢバスに再伝送す
るか、あるいはラインから切り離される。存在する場合
には、パートナーの記憶装置がバス誤り信号に応答し、
適正なデータを再送信する。
分はRAM部分16aおよび16bに書込まれる各ワードに誤り
チエツクコードを与え、各メモリ読取り動作中そのコー
ドをチエツクする。部分16eのECC部分において検出され
た誤りの徴候によつて記憶装置はモジユール10のすべて
の装置に送られる障害信号を発生する。詳しくいうと、
障害のある記憶装置は両バス誤り信号を発生する。その
記憶装置に設定された状態に依存して、その記憶装置は
データを補正してそれをＡバスおよびＢバスに再伝送す
るか、あるいはラインから切り離される。存在する場合
には、パートナーの記憶装置がバス誤り信号に応答し、
適正なデータを再送信する。
装置内の障害を検査することに加えて、記憶装置16は
モジユール10のＡおよびＢバスの障害検出を行なう。こ
の目的のため、フオーマツト部分16eの比較回路部分は
記憶装置16がＡバス42から受信するすべての信号とＢバ
ス44から受信するすべての信号とを比較する。モジユー
ル10、および特にバス42および44が障害なしに動作して
いるときに、ＡバスおよびＢバスは同一の同期された信
号を搬送する。これら信号が相違する場合には、部分16
eの比較回路部分が障害に気が付き得る。フオーマツト
部分16eはまた、受信した信号のコードを検査し、コー
デイング誤りを有するバスを識別する誤り信号を発生す
る。Ｘバス46はこのバス誤り信号をモジユール10のすべ
ての装置に送り、各装置がそのバスの信号を無視するこ
とを命令する。
モジユール10のＡおよびＢバスの障害検出を行なう。こ
の目的のため、フオーマツト部分16eの比較回路部分は
記憶装置16がＡバス42から受信するすべての信号とＢバ
ス44から受信するすべての信号とを比較する。モジユー
ル10、および特にバス42および44が障害なしに動作して
いるときに、ＡバスおよびＢバスは同一の同期された信
号を搬送する。これら信号が相違する場合には、部分16
eの比較回路部分が障害に気が付き得る。フオーマツト
部分16eはまた、受信した信号のコードを検査し、コー
デイング誤りを有するバスを識別する誤り信号を発生す
る。Ｘバス46はこのバス誤り信号をモジユール10のすべ
ての装置に送り、各装置がそのバスの信号を無視するこ
とを命令する。
パートナーのデイスク制御装置22と同一のデイスク制
御装置20は、バス・インターフエース部分20a、２つの
同一のデイスク制御部分20bおよび20c、ならびにデイス
ク・インターフエース部分20dを有する。例示のシステ
ムにおいてはすべての制御装置に対する本質的に標準で
あるバス・インターフエース部分20aはＡバス42または
Ｂバス44からの入力信号をマルチプレクサによりデイス
ク制御部分20bおよび20cに結合する。また、バス・イン
ターフエース部分20aは出力信号をＡバスおよびＢバス
に供給する。しかしながら、出力信号をバスに供給する
前に、バス・インターフエース部分20aは２つの制御部
分20bおよび20cからの出力信号を比較し、不当比較の場
合にはインターフエース部分の出力駆動装置を不能に
し、誤りの可能性のある信号がバス構造体30に供給され
ることを防止する。デイスク制御装置20は一方の内部電
源36aから動作電力を受信し、パートナーの装置22は他
方の内部電源36bから動作電力を受信する。
御装置20は、バス・インターフエース部分20a、２つの
同一のデイスク制御部分20bおよび20c、ならびにデイス
ク・インターフエース部分20dを有する。例示のシステ
ムにおいてはすべての制御装置に対する本質的に標準で
あるバス・インターフエース部分20aはＡバス42または
Ｂバス44からの入力信号をマルチプレクサによりデイス
ク制御部分20bおよび20cに結合する。また、バス・イン
ターフエース部分20aは出力信号をＡバスおよびＢバス
に供給する。しかしながら、出力信号をバスに供給する
前に、バス・インターフエース部分20aは２つの制御部
分20bおよび20cからの出力信号を比較し、不当比較の場
合にはインターフエース部分の出力駆動装置を不能に
し、誤りの可能性のある信号がバス構造体30に供給され
ることを防止する。デイスク制御装置20は一方の内部電
源36aから動作電力を受信し、パートナーの装置22は他
方の内部電源36bから動作電力を受信する。
例示された各デイスク制御部分20bおよび20cは読取り
動作および書込み動作、ならびにデイスク・メモリ52を
動作させるための関連する制御動作を提供するプログラ
ム・マイクロプロセツサを有する。装置20内のチエツク
動作を容易にするために２つの部分が設けられている。
デイスク・インターフエース部分20dは装置からの制御
および書込みデータ信号をデイスク・メモリに供給し、
デイスク・メモリからの状態および読取りデータ信号を
制御部分に供給する。デイスク・インターフエース部分
20dは誤りを生じる障害に対する種々の信号をパリテイ
および比較技術により検査する。
動作および書込み動作、ならびにデイスク・メモリ52を
動作させるための関連する制御動作を提供するプログラ
ム・マイクロプロセツサを有する。装置20内のチエツク
動作を容易にするために２つの部分が設けられている。
デイスク・インターフエース部分20dは装置からの制御
および書込みデータ信号をデイスク・メモリに供給し、
デイスク・メモリからの状態および読取りデータ信号を
制御部分に供給する。デイスク・インターフエース部分
20dは誤りを生じる障害に対する種々の信号をパリテイ
および比較技術により検査する。
第１図を続けて参照して、同一のパートナーの装置26
と同様の通信制御装置24はデイスク制御装置20の少なく
ともインターフエース部分20aと大部分において同一の
バス・インターフエース部分24aを有する。通信制御装
置24はまた、２つの通信制御部分24bおよび24cと、１つ
の通信インターフエース部分24dを有する。また、装置2
4をパートナーの装置26と正確な同期状態にするロツク
−ステツプ回路24eがある。バス・インターフエース部
分24aは本質的にデイスク制御装置のバス・インターフ
エース部分20aと同じに機能する。例示のモジユールに
おいては、通信制御部分24bは駆動部分として働き、通
信パネル50に制御、アドレス、データおよび状態機能を
与え、他方の部分はチエツク部分として働き、誤りをチ
エツクする目的のためにこれら動作を複写する。通信イ
ンターフエース部分24bはデイスク制御装置20のデイス
ク・インターフエース部分20dに関して記載した機能に
類似する誤りチエツク機能を提供する。
と同様の通信制御装置24はデイスク制御装置20の少なく
ともインターフエース部分20aと大部分において同一の
バス・インターフエース部分24aを有する。通信制御装
置24はまた、２つの通信制御部分24bおよび24cと、１つ
の通信インターフエース部分24dを有する。また、装置2
4をパートナーの装置26と正確な同期状態にするロツク
−ステツプ回路24eがある。バス・インターフエース部
分24aは本質的にデイスク制御装置のバス・インターフ
エース部分20aと同じに機能する。例示のモジユールに
おいては、通信制御部分24bは駆動部分として働き、通
信パネル50に制御、アドレス、データおよび状態機能を
与え、他方の部分はチエツク部分として働き、誤りをチ
エツクする目的のためにこれら動作を複写する。通信イ
ンターフエース部分24bはデイスク制御装置20のデイス
ク・インターフエース部分20dに関して記載した機能に
類似する誤りチエツク機能を提供する。
同様に、パートナーの装置34と同一のリンク制御装置
32は２つの冗長リング制御部分32bおよび32cに接続され
たバス・インターフエース部分32aと、２つの制御部分
とリンキングバス構造体40の導体セツト40aとの間に接
続されたリンク・インターフエース部分32dとを有す
る。パートナーの装置34は他方の導体セツト40bと接続
されている。
32は２つの冗長リング制御部分32bおよび32cに接続され
たバス・インターフエース部分32aと、２つの制御部分
とリンキングバス構造体40の導体セツト40aとの間に接
続されたリンク・インターフエース部分32dとを有す
る。パートナーの装置34は他方の導体セツト40bと接続
されている。
単一のテープ制御装置28は基本的には他の制御装置と
同じに構成されており、バス・インターフエース部分28
aがバス構造体30の３つの全部のバス42、44および46と
接続され、そして２つのテープ制御部分28bおよび28c、
ならびにテープ駆動機構54と接続されたテープ・インタ
ーフエース部分28dを有する。
同じに構成されており、バス・インターフエース部分28
aがバス構造体30の３つの全部のバス42、44および46と
接続され、そして２つのテープ制御部分28bおよび28c、
ならびにテープ駆動機構54と接続されたテープ・インタ
ーフエース部分28dを有する。
バス構造体の構成 第１図のプロセツサ・モジユールのすべての装置を相
互接続するバス構造体30は、これら装置が接続されたコ
ネクタ・アレイを有する背面を通じてこれら装置に接続
されている。コネクタ・アレイはバス導体が配線されて
いるパネルに取付けられている。従つて、この背面はＡ
バス42およびＢバス44の複式化された導体およびＸバス
46の複式化されてない導体で配線されている。
互接続するバス構造体30は、これら装置が接続されたコ
ネクタ・アレイを有する背面を通じてこれら装置に接続
されている。コネクタ・アレイはバス導体が配線されて
いるパネルに取付けられている。従つて、この背面はＡ
バス42およびＢバス44の複式化された導体およびＸバス
46の複式化されてない導体で配線されている。
第１図の例示のモジユールは３つのバスまたは背面モ
ード、すなわち追従ＡバスおよびＢバス、追従Ａバス、
および追従Ｂバス、の１つで動作する。３つ全部のモー
ドにおいて、ＡバスおよびＢバスはロツク−ステツプ同
期状態で同一の信号により駆動されるが、しかしデータ
を受信するように作動される装置は追従Ａバスモードお
よび追従Ｂバスモードにおいて他方のバスを無視する。
すべてのモードにおいて、パリテイが絶えず発生されそ
してチエツクされ、任意の装置が、どのバスが障害を有
している可能性があるかに依存して、バスＡ誤り信号お
よび、あるいはバスＢ誤り信号を発生することによりい
ずれのバスが障害の可能性があるかを報知できる。モジ
ユールのすべての装置がこのような単一のバス誤り信号
に応答し、他方のバスにのみ追従するように切換える。
CPUはモード命令を放送することによつてすべての装置
に同時に動作モードを切換えるように命令することがで
きる。
ード、すなわち追従ＡバスおよびＢバス、追従Ａバス、
および追従Ｂバス、の１つで動作する。３つ全部のモー
ドにおいて、ＡバスおよびＢバスはロツク−ステツプ同
期状態で同一の信号により駆動されるが、しかしデータ
を受信するように作動される装置は追従Ａバスモードお
よび追従Ｂバスモードにおいて他方のバスを無視する。
すべてのモードにおいて、パリテイが絶えず発生されそ
してチエツクされ、任意の装置が、どのバスが障害を有
している可能性があるかに依存して、バスＡ誤り信号お
よび、あるいはバスＢ誤り信号を発生することによりい
ずれのバスが障害の可能性があるかを報知できる。モジ
ユールのすべての装置がこのような単一のバス誤り信号
に応答し、他方のバスにのみ追従するように切換える。
CPUはモード命令を放送することによつてすべての装置
に同時に動作モードを切換えるように命令することがで
きる。
Ｘバス46を通じてすべての装置に主クロツク信号を供
給する主クロツク38（モジユールクロツク）は１つの装
置から他の装置への情報の転送のために主タイミングを
提供する。モジユールの異なる装置において適正に位相
調整されたタイミングシーケンスをつくるのを容易にす
るために、主クロツク38は第２図に波形56aおよび56bで
示すように、クロツクおよび同期の両タイミング信号を
発生する。例示のモジュールは16MHzクロツク信号およ
び8MHz同期信号で動作し、同期信号の125ナノ秒段階ご
とに新しい転送サイクルを開始させることができる。
給する主クロツク38（モジユールクロツク）は１つの装
置から他の装置への情報の転送のために主タイミングを
提供する。モジユールの異なる装置において適正に位相
調整されたタイミングシーケンスをつくるのを容易にす
るために、主クロツク38は第２図に波形56aおよび56bで
示すように、クロツクおよび同期の両タイミング信号を
発生する。例示のモジュールは16MHzクロツク信号およ
び8MHz同期信号で動作し、同期信号の125ナノ秒段階ご
とに新しい転送サイクルを開始させることができる。
各データ転送サイクルは少なくとも４つのそのような
タイミング段階を有し、例示のシステムは背面のバス構
造体で４つのサイクルをパイプライン処理することがで
きる。すなわち、このシステムは１つのサイクルの最後
の段階、第２のサイクルの第３の段階、第３のサイクル
の第２の段階、および第４のサイクルの第１の段階を同
時に実行することができる。これら段階はそれらが１サ
イクルにおいて生じる順序で、調停段階、定義段階、応
答段階、およびデータ転送段階と呼ばれる。１サイクル
は誤りの場合に第５および第６のポスト−データ段階を
含むように延長できる。動作サイクルのこれらタイミン
グ段階は各段階中にバス構造体に生じ得る信号について
記載した後でさらに説明する。
タイミング段階を有し、例示のシステムは背面のバス構
造体で４つのサイクルをパイプライン処理することがで
きる。すなわち、このシステムは１つのサイクルの最後
の段階、第２のサイクルの第３の段階、第３のサイクル
の第２の段階、および第４のサイクルの第１の段階を同
時に実行することができる。これら段階はそれらが１サ
イクルにおいて生じる順序で、調停段階、定義段階、応
答段階、およびデータ転送段階と呼ばれる。１サイクル
は誤りの場合に第５および第６のポスト−データ段階を
含むように延長できる。動作サイクルのこれらタイミン
グ段階は各段階中にバス構造体に生じ得る信号について
記載した後でさらに説明する。
第１図の例示のプロセツサ・モジユールは上記した各
々タイミング段階に関連してバス構造体30に次の信号を
発生できる。複写されると注記した信号はＡバスおよび
Ｂバスの両方に発生され、他の信号はＸバスにのみ発生
される。
々タイミング段階に関連してバス構造体30に次の信号を
発生できる。複写されると注記した信号はＡバスおよび
Ｂバスの両方に発生され、他の信号はＸバスにのみ発生
される。
調停段階信号（複写される） バスサイクル・リクエスト−バスサイクルを開始する
基準のできた任意の装置がこの信号を発生できる。調停
段階においてバスアクセスを得ることに成功した装置は
次の段階中サイクルを開始する。CPUは調停に対して最
低の優先度を有し、そして調停段階でアクセスを獲得し
たいかなる周辺制御装置に対してもこの信号の発生に続
く次のタイミング段階を解放する。
基準のできた任意の装置がこの信号を発生できる。調停
段階においてバスアクセスを得ることに成功した装置は
次の段階中サイクルを開始する。CPUは調停に対して最
低の優先度を有し、そして調停段階でアクセスを獲得し
たいかなる周辺制御装置に対してもこの信号の発生に続
く次のタイミング段階を解放する。
調停ネツトワーク−この一組の信号はモジユールの異
なる装置の調停回路を相互接続し、サービスを要求して
いる、すなわちバスサイクル・リクエスト信号を発生し
ている最高の優先度をもつ装置を決定するように働く。
この選択された装置はそのサイクルに対するバスマスタ
ーと呼ばれる。
なる装置の調停回路を相互接続し、サービスを要求して
いる、すなわちバスサイクル・リクエスト信号を発生し
ている最高の優先度をもつ装置を決定するように働く。
この選択された装置はそのサイクルに対するバスマスタ
ーと呼ばれる。
定義段階信号（複写される） サイクル定義−調停段階においてバスマスターと呼ば
れた装置はサイクルを定義するために、例えば読取り、
書込み、I/O、割込みアクノレツジと定義するためにこ
の一組の信号を発生する。
れた装置はサイクルを定義するために、例えば読取り、
書込み、I/O、割込みアクノレツジと定義するためにこ
の一組の信号を発生する。
アドレス−バスマスター装置はサイクルのメモリまた
はI/Oロケーションを識別するアドレス信号を発生す
る。
はI/Oロケーションを識別するアドレス信号を発生す
る。
アドレス・パリテイ−バスマスター装置はまた、アド
レスおよびサイクル定義信号の偶数パリテイを提供する
ために信号を発生する。
レスおよびサイクル定義信号の偶数パリテイを提供する
ために信号を発生する。
高速ビジイ−アドレスされたスレーブ装置はこの選択
信号を発生することができ、CPUはこの信号に応答す
る。この信号は次の応答段階中ビジイ信号を伴なう。
信号を発生することができ、CPUはこの信号に応答す
る。この信号は次の応答段階中ビジイ信号を伴なう。
応答段階信号 ビジイ−モジユールの任意の装置がこの信号を発生で
きる。この装置はどのサイクルが応答段階にあつてもそ
のサイクルをアボートする。
きる。この装置はどのサイクルが応答段階にあつてもそ
のサイクルをアボートする。
ウエイト−この信号はサイクルを延長するために発生
され、そのサイクルの応答段階を繰返す効果および次の
サイクルをアボートさせる効果を有する。この信号は通
常、バスマスター装置がアドレスした装置、すなわちデ
ータ転送を行なう準備をしていないスレーブ装置によつ
て発生される。
され、そのサイクルの応答段階を繰返す効果および次の
サイクルをアボートさせる効果を有する。この信号は通
常、バスマスター装置がアドレスした装置、すなわちデ
ータ転送を行なう準備をしていないスレーブ装置によつ
て発生される。
データ転送段階信号（複写される） データ−代表的には16個のデータ信号が書込みサイク
ル中バスマスター装置によつて、または読取りサイクル
中スレーブ装置によつて発生される。
ル中バスマスター装置によつて、または読取りサイクル
中スレーブ装置によつて発生される。
上部データ有効（UDV）−この信号はデータワードの
上部バイトが有効である場合に発生される。
上部バイトが有効である場合に発生される。
下部データ有効（LDV）−この信号はデータワードの
下部バイトが有効である場合に発生される。
下部バイトが有効である場合に発生される。
データ・パリテイ−この信号はバス構造体のデータ、
UDVおよびLDVラインに偶数パリテイを提供する。
UDVおよびLDVラインに偶数パリテイを提供する。
高速ECC誤り−スレーブ装置はデータに関する読取り
動作中、補正可能なメモリの誤りについてバスマスター
に報知するためにこの信号を発生する。この信号はポス
ト−データ段階において両バス誤り信号を伴なう。デイ
スク制御装置のような低速マスター装置はこの信号を無
視し、後続のバス誤り信号にのみ応答することができ
る。
動作中、補正可能なメモリの誤りについてバスマスター
に報知するためにこの信号を発生する。この信号はポス
ト−データ段階において両バス誤り信号を伴なう。デイ
スク制御装置のような低速マスター装置はこの信号を無
視し、後続のバス誤り信号にのみ応答することができ
る。
雑多な複写される信号 バスPIリクエスト−サービスを要求する装置が適当な
レベルの割込み優先度でこれら信号のうちの１つを発生
する。
レベルの割込み優先度でこれら信号のうちの１つを発生
する。
雑多な複写されない信号 バスＡ誤り−Ａバスに誤りを検出する装置が次のタイ
ミング段階中この信号を発生する。
ミング段階中この信号を発生する。
バスＢ誤り−Ｂバスに誤りを検出する装置が次のタイ
ミング段階中この信号を発生する。
ミング段階中この信号を発生する。
バスクロツクおよびバス同期−モジユールの主クロツ
ク38は３つのマスタータイミング信号を発生する。
ク38は３つのマスタータイミング信号を発生する。
保守リクエスト−低優先度保守サービスを要求する装
置がこの信号を発生する。通常、その装置の指示ライト
をオンにすることを伴なう。
置がこの信号を発生する。通常、その装置の指示ライト
をオンにすることを伴なう。
スロツト数−これら信号はバス構造体に供給されない
が、しかし事実上、プロセツサ・モジユールの各装置に
割当てられた数および調停優先度を識別するために背面
コネクタに発生される。
が、しかし事実上、プロセツサ・モジユールの各装置に
割当てられた数および調停優先度を識別するために背面
コネクタに発生される。
パートナー通信−これら信号はパートナー装置間での
み使用される。
み使用される。
内部電力−これらはバス構造体が内部電源36aおよび3
6bからモジユール10の異なる装置に搬送する電力ライン
（戻りラインを含む）である。
6bからモジユール10の異なる装置に搬送する電力ライン
（戻りラインを含む）である。
サイクル段階 調停段階中、バスマスターであり得るかつバスサイク
ルを開始する準備が完了している第１図のプロセツサ・
モジユール10の任意の装置がバス構造体の使用のために
調停する。この装置はバスサイクル・リクエスト信号を
発生し、同時に後記する調停ネツトワークを介して同じ
くバスサイクル・リクエスト信号を発生しているより高
い優先度の装置をチエツクすることによつて、これを行
なう。第１図の例示のモジユールにおいて、調停ネツト
ワークは装置スロツト数で動作し、優先度はスロツト位
置に従つて割当てられる。調停段階中バス構造体へのア
クセスを得ることに成功した装置、または対のパートナ
ー同志の装置はバスマスターと呼ばれ、次のクロツク段
階中転送サイクルを開始する。
ルを開始する準備が完了している第１図のプロセツサ・
モジユール10の任意の装置がバス構造体の使用のために
調停する。この装置はバスサイクル・リクエスト信号を
発生し、同時に後記する調停ネツトワークを介して同じ
くバスサイクル・リクエスト信号を発生しているより高
い優先度の装置をチエツクすることによつて、これを行
なう。第１図の例示のモジユールにおいて、調停ネツト
ワークは装置スロツト数で動作し、優先度はスロツト位
置に従つて割当てられる。調停段階中バス構造体へのア
クセスを得ることに成功した装置、または対のパートナ
ー同志の装置はバスマスターと呼ばれ、次のクロツク段
階中転送サイクルを開始する。
例示のモジユールにおけるCPU12、14は最低の優先度
を有し、バス構造体の調停ラインに接続されていない。
従つて、CPUは調停段階に続くサイクル、すなわちバス
サイクル・リクエスト信号が発生されたタイミング段階
を開始しない。その代りにCPUはバスマスターに対し
て、すなわち、成功した周辺装置に対してバス構造体を
解放する。なお、例示のモジユールにおいては、各記憶
装置16、18は決してマスターではなく、調停をしない。
を有し、バス構造体の調停ラインに接続されていない。
従つて、CPUは調停段階に続くサイクル、すなわちバス
サイクル・リクエスト信号が発生されたタイミング段階
を開始しない。その代りにCPUはバスマスターに対し
て、すなわち、成功した周辺装置に対してバス構造体を
解放する。なお、例示のモジユールにおいては、各記憶
装置16、18は決してマスターではなく、調停をしない。
サイクルの定義段階中、そのサイクルのバスマスター
であると決定された装置は一組のサイクル定義または機
能信号を発生することによつてサイクルの形式を定義す
る。バスマスターはまた、アドレス信号を発生し、そし
てアドレス・パリテイラインにアドレスおよび機能信号
に対する偶数パリテイを与える。プロセツサ・モジユー
ルのすべての装置は、それらの内部動作状態に関係な
く、常に機能およびアドレス信号を搬送するバス導体の
信号を受信する。ただし、周辺制御装置はパリテイ信号
を受信することなしに動作可能である。定義されている
サイクルは、バス・ウエイト信号がこのときに発生され
ると、アボートされる。
であると決定された装置は一組のサイクル定義または機
能信号を発生することによつてサイクルの形式を定義す
る。バスマスターはまた、アドレス信号を発生し、そし
てアドレス・パリテイラインにアドレスおよび機能信号
に対する偶数パリテイを与える。プロセツサ・モジユー
ルのすべての装置は、それらの内部動作状態に関係な
く、常に機能およびアドレス信号を搬送するバス導体の
信号を受信する。ただし、周辺制御装置はパリテイ信号
を受信することなしに動作可能である。定義されている
サイクルは、バス・ウエイト信号がこのときに発生され
ると、アボートされる。
応答段階中、ビジイであるモジユールの任意のアドレ
スされた装置がビジイ信号を発生してサイクルをアボー
トすることができる。例えば、記憶装置が、ビジイのと
きに、またはリフレツシユサイクル中にアドレスされた
場合には、バスビジイ信号を発生できる。応答段階中に
発生されたバス誤り信号は、誤りがサイクルの定義段階
中に与えられたアドレスについてである可能性があるの
で、サイクルをアボートさせる。
スされた装置がビジイ信号を発生してサイクルをアボー
トすることができる。例えば、記憶装置が、ビジイのと
きに、またはリフレツシユサイクル中にアドレスされた
場合には、バスビジイ信号を発生できる。応答段階中に
発生されたバス誤り信号は、誤りがサイクルの定義段階
中に与えられたアドレスについてである可能性があるの
で、サイクルをアボートさせる。
なお、低速装置は１つまたはそれ以上の余分のタイミ
ング期間の間応答段階を延長するためにバス・ウエイト
信号を発生できる。バス・ウエイト信号は定義段階にあ
る任意のサイクルをアボートさせる。
ング期間の間応答段階を延長するためにバス・ウエイト
信号を発生できる。バス・ウエイト信号は定義段階にあ
る任意のサイクルをアボートさせる。
読取りおよび書込みの両サイクルのデータ転送段階
中、データはＡバスおよびＢバスの両方で転送される。
これはモジユールがバス構造体で、データラインの使用
のために再調停をすることなしに、かつ送り側（ソー
ス）装置または目的の装置に関するデータにタグを付け
る必要なしに、読取りサイクルおよび書込みサイクルの
混合をパイプライン処理することを可能にする。
中、データはＡバスおよびＢバスの両方で転送される。
これはモジユールがバス構造体で、データラインの使用
のために再調停をすることなしに、かつ送り側（ソー
ス）装置または目的の装置に関するデータにタグを付け
る必要なしに、読取りサイクルおよび書込みサイクルの
混合をパイプライン処理することを可能にする。
完全なワードの転送はUDVおよびLDV（上部および下部
データ有効）の両信号の発生をともなう。半分のワード
またはバイトの転送はこれら有効信号の一方のみの発生
をともなう転送と定義される。書込みの転送はサイクル
の初期においてバスマスターによつて単にいずれの有効
信号も発生しないことによつてアボートできる。読取ら
れているスレーブ装置はデータについての有効信号を発
生しなければならない。これら有効信号はバスデータ・
パリテイを計算する際に含まれている。
データ有効）の両信号の発生をともなう。半分のワード
またはバイトの転送はこれら有効信号の一方のみの発生
をともなう転送と定義される。書込みの転送はサイクル
の初期においてバスマスターによつて単にいずれの有効
信号も発生しないことによつてアボートできる。読取ら
れているスレーブ装置はデータについての有効信号を発
生しなければならない。これら有効信号はバスデータ・
パリテイを計算する際に含まれている。
データ転送段階中検出された誤りは誤りを検出する装
置に、第１のポスト−データ段階（データ転送段階に続
く段階）である次のタイミング段階においてバス誤り信
号の一方または両方を発生させる。第１図の例示のモジ
ユールにおいては、周辺制御装置はデータを使用する前
に誤りが起るか否かを検知するために待機する。しかし
ながら、モジユールのCPUおよび主記憶装置はデータを
受信するや否やこのデータを使用し、誤りの場合には、
事実上バツクアツプし、正しいデータを待つ。ポスト−
データ段階中のバス誤り信号の発生により転送段階が転
送サイクルの次の第６段階中繰返される。これは、存在
する場合には、さもなくばこの第２のポスト−データ、
すなわち第６の段階中バス構造体でデータを伝送したで
あろうサイクルをアボートさせる。
置に、第１のポスト−データ段階（データ転送段階に続
く段階）である次のタイミング段階においてバス誤り信
号の一方または両方を発生させる。第１図の例示のモジ
ユールにおいては、周辺制御装置はデータを使用する前
に誤りが起るか否かを検知するために待機する。しかし
ながら、モジユールのCPUおよび主記憶装置はデータを
受信するや否やこのデータを使用し、誤りの場合には、
事実上バツクアツプし、正しいデータを待つ。ポスト−
データ段階中のバス誤り信号の発生により転送段階が転
送サイクルの次の第６段階中繰返される。これは、存在
する場合には、さもなくばこの第２のポスト−データ、
すなわち第６の段階中バス構造体でデータを伝送したで
あろうサイクルをアボートさせる。
例示のモジユールの動作の正常な背面モード（情報の
転送サイクルが行われているバスを示す）はすべての装
置が追従両バスモードにあるときであり、この場合には
ＡおよびＢの両バスは誤りがないと考えられる。Ａバス
の誤りに応答して、例えば、すべての装置は同期して追
従Ｂモードに切換わる。例示のプロセツサ・モジユール
10はCPUにおいて実行するスーパバイザ・ソフトウエア
によつて動作の追従両モードに戻る。
転送サイクルが行われているバスを示す）はすべての装
置が追従両バスモードにあるときであり、この場合には
ＡおよびＢの両バスは誤りがないと考えられる。Ａバス
の誤りに応答して、例えば、すべての装置は同期して追
従Ｂモードに切換わる。例示のプロセツサ・モジユール
10はCPUにおいて実行するスーパバイザ・ソフトウエア
によつて動作の追従両モードに戻る。
動作の追従Ｂおよび追従Ａの両モードにおいて、Ａバ
スおよびＢバスは両方ともモジユールの装置によつて駆
動され、そしてすべての装置は依然として完全な誤りの
チエツクを実行する。追従両モードにおける動作との唯
一の相違は装置がデータの繰返しを要求することなし
に、またいかなるサイクルもアボートすることなしに、
追従されていない一方のバスの他の誤りを単に記録する
ことである。しかしながら、追従されたバスのバス誤り
信号は上記のように処理され、すべての装置を他方にバ
スに追従するように切換える。
スおよびＢバスは両方ともモジユールの装置によつて駆
動され、そしてすべての装置は依然として完全な誤りの
チエツクを実行する。追従両モードにおける動作との唯
一の相違は装置がデータの繰返しを要求することなし
に、またいかなるサイクルもアボートすることなしに、
追従されていない一方のバスの他の誤りを単に記録する
ことである。しかしながら、追従されたバスのバス誤り
信号は上記のように処理され、すべての装置を他方にバ
スに追従するように切換える。
上記したように、第１図の電源36は２つの内部電源36
aおよび36bからモジユールのすべての装置に動作電力を
提供する。例示のモジユールにおいては、一方の内部電
源がすべての偶数スロツト位置にのみ電力を提供し、他
方の内部電源がすべての奇数のスロツト位置にのみ電力
を提供する。かくして、本発明による完全に冗長のシス
テムにおいては、一方の内部電源36aまたは36bの故障は
システムの半分の動作を停止させるだけであり、他の半
分は動作状態のままである。
aおよび36bからモジユールのすべての装置に動作電力を
提供する。例示のモジユールにおいては、一方の内部電
源がすべての偶数スロツト位置にのみ電力を提供し、他
方の内部電源がすべての奇数のスロツト位置にのみ電力
を提供する。かくして、本発明による完全に冗長のシス
テムにおいては、一方の内部電源36aまたは36bの故障は
システムの半分の動作を停止させるだけであり、他の半
分は動作状態のままである。
パイプライン処理段階 第２図は第１図のモジユール10のバス構造体で４つの
パイプライン処理される多段階転送サイクルについての
上述の動作を例示するものである。波形56aおよび56bは
図面の頂部に表示されているように１ないし21と番号の
付けられた21の引続くタイミング段階に対して第１図の
クロツク38がＸバス46に供給するマスター・クロツクお
よびマスター同期信号を示す。波形58aで表わされたバ
ス構造体の調停信号は各タイミング段階のスタート時に
変化し、21の例示の段階のそれぞれにおいてサイクル番
号表示＃１、＃２、＃３、…＃21で注記されている新し
いサイクルに対する調停を開始させる。第２図はまた、
サイクル定義信号を波形58bで表わしている。各サイク
ルに対するサイクル定義信号は波形58bのサイクル番号
で注記されているように、そのサイクルに対する調停信
号よりも１クロツク段階遅れて生じる。また、図面には
ビジイ、ウエイト、データ、Ａバス誤り、およびＢバス
誤りの各信号が示されている。図面の最下列は、システ
ムが動作している背面モードを示し、かつ異なるモード
間の転移を示している。
パイプライン処理される多段階転送サイクルについての
上述の動作を例示するものである。波形56aおよび56bは
図面の頂部に表示されているように１ないし21と番号の
付けられた21の引続くタイミング段階に対して第１図の
クロツク38がＸバス46に供給するマスター・クロツクお
よびマスター同期信号を示す。波形58aで表わされたバ
ス構造体の調停信号は各タイミング段階のスタート時に
変化し、21の例示の段階のそれぞれにおいてサイクル番
号表示＃１、＃２、＃３、…＃21で注記されている新し
いサイクルに対する調停を開始させる。第２図はまた、
サイクル定義信号を波形58bで表わしている。各サイク
ルに対するサイクル定義信号は波形58bのサイクル番号
で注記されているように、そのサイクルに対する調停信
号よりも１クロツク段階遅れて生じる。また、図面には
ビジイ、ウエイト、データ、Ａバス誤り、およびＢバス
誤りの各信号が示されている。図面の最下列は、システ
ムが動作している背面モードを示し、かつ異なるモード
間の転移を示している。
さらに第２図を参照すると、タイミング段階番号１
中、モジユール10はサイクル＃１に対するサイクル調停
信号を発生する。モジユールは指示されているように追
従両モードで動作している。段階１のサイクル調停中決
定されたバス・マスター装置は、サイクル定義信号波形
58bに表示＃１で指示されているように、タイミング段
階２中にそのサイクルが実行されるようにそのサイクル
を定義する。また、タイミング段階２において、第２の
サイクル＃２に対する調停が実行される。
中、モジユール10はサイクル＃１に対するサイクル調停
信号を発生する。モジユールは指示されているように追
従両モードで動作している。段階１のサイクル調停中決
定されたバス・マスター装置は、サイクル定義信号波形
58bに表示＃１で指示されているように、タイミング段
階２中にそのサイクルが実行されるようにそのサイクル
を定義する。また、タイミング段階２において、第２の
サイクル＃２に対する調停が実行される。
タイミング段階３中、サイクル＃１に関してバス構造
体に何の応答信号もない。これはこのサイクルがタイミ
ング段階４中に生じる、かつデータ波形58eに表示＃１
で指示されているデータ転送を続ける準備が完了してい
ることを示す。また、タイミング段階３中、サイクル＃
２に対するサイクル定義が実行され、他のサイクル＃３
に対する調停が実行される。
体に何の応答信号もない。これはこのサイクルがタイミ
ング段階４中に生じる、かつデータ波形58eに表示＃１
で指示されているデータ転送を続ける準備が完了してい
ることを示す。また、タイミング段階３中、サイクル＃
２に対するサイクル定義が実行され、他のサイクル＃３
に対する調停が実行される。
タイミング段階４において、サイクル＃１に対するデ
ータが転送され、サイクル＃３に対する定義が実行され
る。また、このタイミング段階中、波形58fで示すよう
にバスＡ誤りが発生される。この誤り信号はサイクル＃
２をアボートし、モジユールのすべての装置を追従Ｂモ
ードに切換える。
ータが転送され、サイクル＃３に対する定義が実行され
る。また、このタイミング段階中、波形58fで示すよう
にバスＡ誤りが発生される。この誤り信号はサイクル＃
２をアボートし、モジユールのすべての装置を追従Ｂモ
ードに切換える。
タイミング段階４のバスＡ誤り信号は前のタイミング
段階３においてモジユールの少なくとも１つの装置がＡ
バス42からの信号に関する誤りを検出したということを
示す。この誤りはタイミング段階３中に波形58eにデー
タがないことによつて指示されているように、データが
バス構造体に存在しなかつたときに生じており、従つて
データ転送を繰返す必要はない。
段階３においてモジユールの少なくとも１つの装置がＡ
バス42からの信号に関する誤りを検出したということを
示す。この誤りはタイミング段階３中に波形58eにデー
タがないことによつて指示されているように、データが
バス構造体に存在しなかつたときに生じており、従つて
データ転送を繰返す必要はない。
タイミング段階５中、モジユールは追従Ｂモードで動
作しており、第５のサイクルが調停され、サイクル＃４
に対する機能が定義され、そしてサイクル＃３に対する
応答信号はバス構造体に存在しない。従つて、このサイ
クルは、第２図に示すように、タイミング段階６中にデ
ータを転送するように進む。また、タイミング段階６に
おいて、波形58dに示されているように、バス・ウエイ
ト信号が発生される。これはサイクル＃４に関連してい
る。その効果はそのサイクルを次のタイミング段階の終
りまで延長し、かつサイクル＃５をアボートすることで
ある。
作しており、第５のサイクルが調停され、サイクル＃４
に対する機能が定義され、そしてサイクル＃３に対する
応答信号はバス構造体に存在しない。従つて、このサイ
クルは、第２図に示すように、タイミング段階６中にデ
ータを転送するように進む。また、タイミング段階６に
おいて、波形58dに示されているように、バス・ウエイ
ト信号が発生される。これはサイクル＃４に関連してい
る。その効果はそのサイクルを次のタイミング段階の終
りまで延長し、かつサイクル＃５をアボートすることで
ある。
新しいサイクル＃７がタイミング段階７において調停
され、定義動作がサイクル＃６に対して始まる。タイミ
ング段階８において、サイクル＃４に対するデータは転
送のためにバス構造体に供給される。
され、定義動作がサイクル＃６に対して始まる。タイミ
ング段階８において、サイクル＃４に対するデータは転
送のためにバス構造体に供給される。
また、タイミング段階８においてビジイ信号が発生さ
れる。この信号はサイクル＃６に対する応答の一部であ
り、そのサイクルをアボートする。
れる。この信号はサイクル＃６に対する応答の一部であ
り、そのサイクルをアボートする。
タイミング段階９における調停および定義動作は同じ
パターンに従うが、しかし別のバスＡ誤り信号が発生さ
れる。モジユールはすでに追従Ｂモードで動作してお
り、従つてこの信号に対する応答は単に誤りを記録する
ことである。
パターンに従うが、しかし別のバスＡ誤り信号が発生さ
れる。モジユールはすでに追従Ｂモードで動作してお
り、従つてこの信号に対する応答は単に誤りを記録する
ことである。
タイミング段階10で発生され、かつタイミング段階11
に続くバス・ウエイト信号はサイクル＃８を２つの次の
タイミング段階の終りまで延長し、その結果そのサイク
ルに対するデータは、指示されているように、タイミン
グ段階13中に転送される。これら段階中に発生されたバ
ス・ウエイト信号はまた、図示するように、サイクル＃
９および＃10をアボートする。ウエイト信号によるサイ
クル＃８の延長のために段階10、11または12中に発生さ
れたビジイ信号がサイクル＃８をアボートするであろ
う。サイクル＃７に対するデータ転送はタイミング段階
10中のウエイトおよびビジイ導体の信号に関係なくこの
タイミング段階10において生じるということを注記して
おく。
に続くバス・ウエイト信号はサイクル＃８を２つの次の
タイミング段階の終りまで延長し、その結果そのサイク
ルに対するデータは、指示されているように、タイミン
グ段階13中に転送される。これら段階中に発生されたバ
ス・ウエイト信号はまた、図示するように、サイクル＃
９および＃10をアボートする。ウエイト信号によるサイ
クル＃８の延長のために段階10、11または12中に発生さ
れたビジイ信号がサイクル＃８をアボートするであろ
う。サイクル＃７に対するデータ転送はタイミング段階
10中のウエイトおよびビジイ導体の信号に関係なくこの
タイミング段階10において生じるということを注記して
おく。
タイミング段階11、12および14中に生じる別のバスＡ
誤り信号は記録されること以外にモジユールに何等影響
を与えない。何故ならば、モジユールはすでに追従Ｂモ
ードで動作しているからである。
誤り信号は記録されること以外にモジユールに何等影響
を与えない。何故ならば、モジユールはすでに追従Ｂモ
ードで動作しているからである。
タイミング段階14中に発生されたウエイト信号はサイ
クル＃13をアボートさせる。また、この信号はサイクル
＃12を延長する。しかしながら、このサイクル＃12はタ
イミング段階14中に発生されたビジイ信号によつてアボ
ートされる。しかし、これは通常のシーケンスではな
い。
クル＃13をアボートさせる。また、この信号はサイクル
＃12を延長する。しかしながら、このサイクル＃12はタ
イミング段階14中に発生されたビジイ信号によつてアボ
ートされる。しかし、これは通常のシーケンスではな
い。
サイクル＃11に対するデータはタイミング段階14中、
正常なシーケンスで転送される。なお、サイクル＃14に
対するデータの転送はタイミング段階17で生じる。
正常なシーケンスで転送される。なお、サイクル＃14に
対するデータの転送はタイミング段階17で生じる。
タイミング段階19において、タイミング段階18のサイ
クル＃15に対するデータ転送の直後に、バスＢ誤り信号
が発生される。この誤り信号は応答段階にあるサイクル
＃17をアボートさせ、サイクル＃15に対するデータ転送
の繰返しを開始させる。この繰返し転送はサイクル＃20
中に生じる。さらに、この誤り信号はモジユールを追従
Ａモードに切換える。
クル＃15に対するデータ転送の直後に、バスＢ誤り信号
が発生される。この誤り信号は応答段階にあるサイクル
＃17をアボートさせ、サイクル＃15に対するデータ転送
の繰返しを開始させる。この繰返し転送はサイクル＃20
中に生じる。さらに、この誤り信号はモジユールを追従
Ａモードに切換える。
第１図のプロセツサ・モジユール10の各装置における
制御論理は、第２図に例示された上述のバス・プロトコ
ールを実行するための動作（演算）を各装置に行なわせ
る。各周辺制御装置における制御論理がこのようにして
行なわせるプロトコールは、各装置が最初にオンになつ
たときにＡバス42およびＢバス44の両方の信号を受信
し、これら２組の信号をそれらが同一であるかのように
処理するように、各装置を条件付けることを含む。複式
化バスのうちの１つから受信した信号を処理する各例示
のCPUおよび記憶装置は初めにＡバス42の信号を受信す
るが、Ｂバス44の信号が同一であるかのように動作す
る。その上、すべての装置の制御論理はＡおよびＢバス
の両方にロツク−ステツプ同期状態で全く同じように信
号を伝送するように初めに各装置を条件付ける。
制御論理は、第２図に例示された上述のバス・プロトコ
ールを実行するための動作（演算）を各装置に行なわせ
る。各周辺制御装置における制御論理がこのようにして
行なわせるプロトコールは、各装置が最初にオンになつ
たときにＡバス42およびＢバス44の両方の信号を受信
し、これら２組の信号をそれらが同一であるかのように
処理するように、各装置を条件付けることを含む。複式
化バスのうちの１つから受信した信号を処理する各例示
のCPUおよび記憶装置は初めにＡバス42の信号を受信す
るが、Ｂバス44の信号が同一であるかのように動作す
る。その上、すべての装置の制御論理はＡおよびＢバス
の両方にロツク−ステツプ同期状態で全く同じように信
号を伝送するように初めに各装置を条件付ける。
各例示の周辺制御装置の制御論理はＸバス46で伝送さ
れたＡバス誤り信号およびＢバス誤り信号に応答し、次
の動作に各装置を条件付ける。Ａ（またはＢ）バスに対
するバス誤り信号は各装置、従つてプロセツサ・モジユ
ールのすべての装置に、このバス誤り信号がＸバスに最
初に現われたタイミング段階に続く第１のタイミング段
階から始まつて、両バスからの受信を停止させて他方の
バス、すなわちＢ（またはＡ）バスでのみ受信させるよ
うに作用する。しかしながら、各装置はＡおよびＢの両
バスに信号を送信し続ける。
れたＡバス誤り信号およびＢバス誤り信号に応答し、次
の動作に各装置を条件付ける。Ａ（またはＢ）バスに対
するバス誤り信号は各装置、従つてプロセツサ・モジユ
ールのすべての装置に、このバス誤り信号がＸバスに最
初に現われたタイミング段階に続く第１のタイミング段
階から始まつて、両バスからの受信を停止させて他方の
バス、すなわちＢ（またはＡ）バスでのみ受信させるよ
うに作用する。しかしながら、各装置はＡおよびＢの両
バスに信号を送信し続ける。
周辺制御装置がＡ（またはＢ）バス誤り信号に応答し
てＢ（またはＡ）バスのみから受信することに切換えた
後、その制御論理はＡ（またはＢ）バスに対する別のバ
ス誤り信号に応答して再び切換えることはしない。制御
論理は本質的にこの別の誤り信号を無視する。しかしな
がら、制御論理はＢ（またはＡ）バス誤り信号に応答し
てＡ（またはＢ）バスでのみ受信するように装置を切換
え、その後別のＢ（またはＡ）バス誤り信号を無視す
る。
てＢ（またはＡ）バスのみから受信することに切換えた
後、その制御論理はＡ（またはＢ）バスに対する別のバ
ス誤り信号に応答して再び切換えることはしない。制御
論理は本質的にこの別の誤り信号を無視する。しかしな
がら、制御論理はＢ（またはＡ）バス誤り信号に応答し
てＡ（またはＢ）バスでのみ受信するように装置を切換
え、その後別のＢ（またはＡ）バス誤り信号を無視す
る。
例示のモジユールにおいては、障害のある情報はおお
むねCPUおよび記憶装置によつてのみＡおよび、または
Ｂバスで送信される。これは例示の周辺制御装置が情報
をＡおよびＢバスに伝送する間に障害をチエツクするか
らである。障害が検出されると、その制御装置は情報を
伝送せず、パートナーの装置のみが伝送する。
むねCPUおよび記憶装置によつてのみＡおよび、または
Ｂバスで送信される。これは例示の周辺制御装置が情報
をＡおよびＢバスに伝送する間に障害をチエツクするか
らである。障害が検出されると、その制御装置は情報を
伝送せず、パートナーの装置のみが伝送する。
さらに、各装置はアドレスおよびデータ信号をこの装
置が発生するパリテイとともにＡおよびＢバスに供給す
る。例示の実施例では、記憶装置はバスパリテイをチエ
ツクし、バリパリテイ誤りを検出したタイミング段階の
直後のタイミング段階、Ｘバス46の適当なバス誤りライ
ンを駆動するように作用する。記憶装置はまた、診断フ
ラツグをセツトし、診断割込みを要求する。
置が発生するパリテイとともにＡおよびＢバスに供給す
る。例示の実施例では、記憶装置はバスパリテイをチエ
ツクし、バリパリテイ誤りを検出したタイミング段階の
直後のタイミング段階、Ｘバス46の適当なバス誤りライ
ンを駆動するように作用する。記憶装置はまた、診断フ
ラツグをセツトし、診断割込みを要求する。
後でさらに説明するように、バス構造体へのアクセス
を調停するモジユールのすべての装置はバス調停論理の
誤まつた動作をチエツクし、かつそのような障害がある
場合には障害の検出に続くタイミング段階に適当なバス
誤りラインを駆動する論理を含む。これについては第12
B図を参照してさらに説明する。各装置はまた、診断フ
ラツグをセツトし、診断割込みを要求する。
を調停するモジユールのすべての装置はバス調停論理の
誤まつた動作をチエツクし、かつそのような障害がある
場合には障害の検出に続くタイミング段階に適当なバス
誤りラインを駆動する論理を含む。これについては第12
B図を参照してさらに説明する。各装置はまた、診断フ
ラツグをセツトし、診断割込みを要求する。
各装置の制御論理が提供するバスプロコールはさらに
各装置を、現在受信するように条件付けられているバス
に対するバス誤り信号に応答して次の動作を提供するよ
うに条件付ける。（これら動作は受信していないバスに
対するバス誤り信号では生じない。上記したように各装
置は本質的にそのような誤り信号を無視するからであ
る。）バス誤り信号がＸバスに現われるタイミング段階
の直前のタイミング段階中、サイクル定義信号を送信し
ていた装置は、そのサイクルが必要とされ続ける場合
に、バスに対する調停を含むそのサイクルを再び開始す
る。これは誤り信号がサイクル定義信号を受信する任意
の装置にそのサイクルをアボートさせるからである。
各装置を、現在受信するように条件付けられているバス
に対するバス誤り信号に応答して次の動作を提供するよ
うに条件付ける。（これら動作は受信していないバスに
対するバス誤り信号では生じない。上記したように各装
置は本質的にそのような誤り信号を無視するからであ
る。）バス誤り信号がＸバスに現われるタイミング段階
の直前のタイミング段階中、サイクル定義信号を送信し
ていた装置は、そのサイクルが必要とされ続ける場合
に、バスに対する調停を含むそのサイクルを再び開始す
る。これは誤り信号がサイクル定義信号を受信する任意
の装置にそのサイクルをアボートさせるからである。
バス誤り信号がバスに現われたタイミング段階の直前
のタイミング段階中、データ信号を送信していた装置は
データの送信を、前に送られたときから２タイミング段
階後で、すなわち誤り信号がバスに現われたタイミング
段階に続くタイミング段階に、繰返す。
のタイミング段階中、データ信号を送信していた装置は
データの送信を、前に送られたときから２タイミング段
階後で、すなわち誤り信号がバスに現われたタイミング
段階に続くタイミング段階に、繰返す。
サイクルに対する定義信号を受信し、かつかかる信号
によつて識別された（アドレスされた）装置は次のタイ
ミング段階中バス誤り信号に応答してそのサイクルをア
ボートする。
によつて識別された（アドレスされた）装置は次のタイ
ミング段階中バス誤り信号に応答してそのサイクルをア
ボートする。
バス誤り信号がバスに現われたタイミング段階の直前
のタイミング段階中、データ信号を受信した装置はその
データを無視し、この無視したタイミング段階から２タ
イミング段階後にそのデータの再送信を受信する。代り
の方法は装置が両バスからのデータを受信し、ラツチ
し、そして良いバスからのデータのみを使用することで
ある。
のタイミング段階中、データ信号を受信した装置はその
データを無視し、この無視したタイミング段階から２タ
イミング段階後にそのデータの再送信を受信する。代り
の方法は装置が両バスからのデータを受信し、ラツチ
し、そして良いバスからのデータのみを使用することで
ある。
装置がＡおよびＢバスの両方に対するメモリECC誤り
を示すバス誤り信号を同時に受信すると、この装置は、
上記したように、受信している単一のバスに対するバス
誤り信号に応答するのと全く同様に応答する。ただし、
装置はそれが応答しているバスにいかなる変化も生じさ
せない。かくして、ECC誤りは前の時間期間にバスにサ
イクル定義信号を与えていた任意のサイクルをアボート
させ、上記前のタイミング段階における任意のデータ転
送をECC誤りに続く次のタイミング段階において繰返さ
せる。
を示すバス誤り信号を同時に受信すると、この装置は、
上記したように、受信している単一のバスに対するバス
誤り信号に応答するのと全く同様に応答する。ただし、
装置はそれが応答しているバスにいかなる変化も生じさ
せない。かくして、ECC誤りは前の時間期間にバスにサ
イクル定義信号を与えていた任意のサイクルをアボート
させ、上記前のタイミング段階における任意のデータ転
送をECC誤りに続く次のタイミング段階において繰返さ
せる。
第２図に例示するように、ウエイト信号はこのウエイ
ト信号が生じたときのタイミング段階にバスに定義信号
を与える任意のサイクルをアボートさせ、そしてウエイ
ト信号の開始前のタイミング段階においてバスに定義信
号を与えたサイクルに対するデータ転送をウエイト信号
が終了した後第２番目のタイミング段階まで遅延させ
る。ビジイ信号の発生は上記前のタイミング段階にバス
に定義信号を与えたサイクルをアボートさせる。
ト信号が生じたときのタイミング段階にバスに定義信号
を与える任意のサイクルをアボートさせ、そしてウエイ
ト信号の開始前のタイミング段階においてバスに定義信
号を与えたサイクルに対するデータ転送をウエイト信号
が終了した後第２番目のタイミング段階まで遅延させ
る。ビジイ信号の発生は上記前のタイミング段階にバス
に定義信号を与えたサイクルをアボートさせる。
本発明を実施するためにプロセツサ・モジユールの複
数の装置における上述のバスプロトコールおよび関連す
る動作を実行するための制御論理は通常の技術を使用し
て行なうことができるので、上記した以外には記載しな
い。
数の装置における上述のバスプロトコールおよび関連す
る動作を実行するための制御論理は通常の技術を使用し
て行なうことができるので、上記した以外には記載しな
い。
調停ネツトワーク 第３図を参照すると、第１図のプロセツサ・モジユー
ル10は２つの調停ネツトワークを有する。一方の調停ネ
ツトワーク252はＡバス42の一組の調停導体254に接続さ
れており、他方の調停ネツトワーク（図示せず）はＢバ
ス44の調停導体に接続されている。これら２つのネツト
ワークは同一である。各調停ネツトワークはバス構造体
でサイクルを開始しようと争う各装置に調停回路を有す
る。従つて、各装置は一方がＡバス42に接続され、他方
がＢバス44に接続された２つの調停回路を有する。一方
のバス42または44と調停回路を含む各調停ネツトワーク
はバス構造体へのアクセスを要求するどの装置、または
パートナー同志のどの対の装置が動作サイクルを開始す
る優先度を有するかの自動的決定を行なうハードウエア
である。すなわち、調停ネツトワークはある装置の動作
がシステムの他の装置とともにデータ転送を要求すると
きにその装置からサイクル・リクエスト信号を受信し、
そして各タイミング段階においてどの要求する装置が最
高の優先度を有するかを決定する。
ル10は２つの調停ネツトワークを有する。一方の調停ネ
ツトワーク252はＡバス42の一組の調停導体254に接続さ
れており、他方の調停ネツトワーク（図示せず）はＢバ
ス44の調停導体に接続されている。これら２つのネツト
ワークは同一である。各調停ネツトワークはバス構造体
でサイクルを開始しようと争う各装置に調停回路を有す
る。従つて、各装置は一方がＡバス42に接続され、他方
がＢバス44に接続された２つの調停回路を有する。一方
のバス42または44と調停回路を含む各調停ネツトワーク
はバス構造体へのアクセスを要求するどの装置、または
パートナー同志のどの対の装置が動作サイクルを開始す
る優先度を有するかの自動的決定を行なうハードウエア
である。すなわち、調停ネツトワークはある装置の動作
がシステムの他の装置とともにデータ転送を要求すると
きにその装置からサイクル・リクエスト信号を受信し、
そして各タイミング段階においてどの要求する装置が最
高の優先度を有するかを決定する。
バス構造体へのアクセスを調停する各装置は、その装
置がバス構造体に接続されるスロツト番号（数）に従つ
て相対優先度を割当てられる。例示のシステムにおいて
は、スロツト番号０は最低の優先度を有し、パートナー
同志の装置は連続するスロツト番号、すなわち偶数番号
およびその次の奇数番号を割当てられる。
置がバス構造体に接続されるスロツト番号（数）に従つ
て相対優先度を割当てられる。例示のシステムにおいて
は、スロツト番号０は最低の優先度を有し、パートナー
同志の装置は連続するスロツト番号、すなわち偶数番号
およびその次の奇数番号を割当てられる。
第３図はＡバスの調停ネツトワーク252ならびにこの
バスの４つ１組の調停導体254a、254b、254cおよび254d
のシステム背面上の16の電気レセプタクル256a、256b、
・・・256pに対する接続を例示している。各レセプタク
ル256は１つのスロツト番号を割当てられ、例示のレセ
プタクルは、従つて、０から15までの番号が付けられて
いる。各レセプタクル256は単に、４つの調停導体254お
よび１つのサイクル・リクエスト導体258に対する垂直
方向列の接続部として例示されている。従つて、このネ
ツトワークは４つの調停導体を有し、そしてそれぞれが
別個のレセプタクル256に接続された24すなわち16まで
の装置を処理することができる。例えば５本の調停導体
を有するネツトワークは32のアクセスを要求する装置ま
で処理することができる。
バスの４つ１組の調停導体254a、254b、254cおよび254d
のシステム背面上の16の電気レセプタクル256a、256b、
・・・256pに対する接続を例示している。各レセプタク
ル256は１つのスロツト番号を割当てられ、例示のレセ
プタクルは、従つて、０から15までの番号が付けられて
いる。各レセプタクル256は単に、４つの調停導体254お
よび１つのサイクル・リクエスト導体258に対する垂直
方向列の接続部として例示されている。従つて、このネ
ツトワークは４つの調停導体を有し、そしてそれぞれが
別個のレセプタクル256に接続された24すなわち16まで
の装置を処理することができる。例えば５本の調停導体
を有するネツトワークは32のアクセスを要求する装置ま
で処理することができる。
サイクル・リクエスト導体258はＡバス42に沿つて第
３図に示すようにすべてのレセプタクルに連続して延び
ている。一方、調停導体254は２進論理に従つてセグメ
ント化されており、その結果２進値23を割当てられた１
本だけ、すなわち導体254dだけが16個のすべてのレセプ
タクルに連続して延びている。この導体は禁止８（INH
8）と表示された信号を搬送する。残りの導体254c、254
b、および254aはそれぞれ禁止４（INH4）信号、禁止２
（INH2）信号および禁止１（INH1）信号を搬送するよう
に表示されている。調停導体254cは各導体片が８つの連
続する優先度順位のレセプタクル256に接続されるよう
にセグメント化されている。従つて、この導体254cはス
ロツト番号０ないし７を割当てられたレセプタクルを一
緒に接続する第１の導体片と、スロツト番号８ないし15
のレセプタクルを一緒に接続する第２の導体片とを有す
る。同様に、禁止２導体254bは４つずつの連続する優先
度順位のレセプタクルを一緒に接続するようにセグメン
ト化されており、また導体254aは２つずつの連続する優
先度順位のレセプタクルを一緒に接続するようにセグメ
ント化されている。各場合において、各調停導体の異な
る導体片間には接続がなく、また異なる調停導体間には
接続がない。
３図に示すようにすべてのレセプタクルに連続して延び
ている。一方、調停導体254は２進論理に従つてセグメ
ント化されており、その結果２進値23を割当てられた１
本だけ、すなわち導体254dだけが16個のすべてのレセプ
タクルに連続して延びている。この導体は禁止８（INH
8）と表示された信号を搬送する。残りの導体254c、254
b、および254aはそれぞれ禁止４（INH4）信号、禁止２
（INH2）信号および禁止１（INH1）信号を搬送するよう
に表示されている。調停導体254cは各導体片が８つの連
続する優先度順位のレセプタクル256に接続されるよう
にセグメント化されている。従つて、この導体254cはス
ロツト番号０ないし７を割当てられたレセプタクルを一
緒に接続する第１の導体片と、スロツト番号８ないし15
のレセプタクルを一緒に接続する第２の導体片とを有す
る。同様に、禁止２導体254bは４つずつの連続する優先
度順位のレセプタクルを一緒に接続するようにセグメン
ト化されており、また導体254aは２つずつの連続する優
先度順位のレセプタクルを一緒に接続するようにセグメ
ント化されている。各場合において、各調停導体の異な
る導体片間には接続がなく、また異なる調停導体間には
接続がない。
背面のバス終端装置260はINH8調停導体254dおよびサ
イクル・リクエスト導体258をそれぞれ別個の抵抗262、
262を介して正の電源電圧に接続する。別の抵抗262が調
停導体254a、254bおよび254cの各導体片を電源電圧に接
続している。従つて、これら接続は各導体254片および
導体258を選択された正の電圧に、すなわちプルアツプ
状態に維持するように作用する。任意の与えられた導体
または導体片の電圧をその正常な正電圧状態から引き下
げるには接地または他の抵電圧の外部信号が必要であ
る。
イクル・リクエスト導体258をそれぞれ別個の抵抗262、
262を介して正の電源電圧に接続する。別の抵抗262が調
停導体254a、254bおよび254cの各導体片を電源電圧に接
続している。従つて、これら接続は各導体254片および
導体258を選択された正の電圧に、すなわちプルアツプ
状態に維持するように作用する。任意の与えられた導体
または導体片の電圧をその正常な正電圧状態から引き下
げるには接地または他の抵電圧の外部信号が必要であ
る。
第３図はさらに、本発明によるプロセツサ・モジユー
ルにおける１つの代表的な装置に対する調停回路264gを
示す。例示の調停回路はスロツト番号６のバスレセプタ
クル256gに接続された装置に対するものである。同一の
回路264がモジユールにおける調停装置の数まで各地の
レセプタクル256a、256b、・・・に接続できる。CPUお
よび記憶装置は調停ネツトワークと接続されないが、し
かし例示のCPUはスロツト番号０および１に応答する。
それ故、第１図のプロセツサでは、一例として、リンク
制御装置32および34が次に低い調停優先度を有し、その
中の回路264がレセプタクル256cおよび256dに接続され
る。どの装置もレセプタクル256eには接続されず、テー
プ制御装置28がレセプタクル256fに接続される。通信制
御装置24および26の回路264ならびにデイスク制御装置2
0および22の回路264はレセプタクル256g、256h、256iお
よび256jにそれぞれ接続される。
ルにおける１つの代表的な装置に対する調停回路264gを
示す。例示の調停回路はスロツト番号６のバスレセプタ
クル256gに接続された装置に対するものである。同一の
回路264がモジユールにおける調停装置の数まで各地の
レセプタクル256a、256b、・・・に接続できる。CPUお
よび記憶装置は調停ネツトワークと接続されないが、し
かし例示のCPUはスロツト番号０および１に応答する。
それ故、第１図のプロセツサでは、一例として、リンク
制御装置32および34が次に低い調停優先度を有し、その
中の回路264がレセプタクル256cおよび256dに接続され
る。どの装置もレセプタクル256eには接続されず、テー
プ制御装置28がレセプタクル256fに接続される。通信制
御装置24および26の回路264ならびにデイスク制御装置2
0および22の回路264はレセプタクル256g、256h、256iお
よび256jにそれぞれ接続される。
例示の調停回路264gは回路の接続部と電源電圧間に接
続された別個の抵抗262を含む。また、この調停回路264
gは装置内で発生されるリクエスト信号に応答してセツ
ト状態に切換わるフリツプフロツプ266を有する。フリ
ツプフロツプ266からのセツト出力は４つのNANDゲート2
68a、268b、268cおよび268dのそれぞれの一方の入力
に、および別のNANDゲート269の両入力にそれぞれ供給
される。例示の調停回路はまた、４つ一組の選択接続部
270a、270b、270cおよび270dを有する。各選択接続部は
接地レベルまたは断定の正電圧をNANDゲート268a、268
b、268cおよび268dの一方の入力にそれぞれ供給する。
この一組の接続部270は特定の１つの背面スロツトと関
連しており、そのスロツト番号に従つてセツトされ、そ
れ故そのスロツトにブラグイン挿入された、あるいは他
の方法で接続された装置の調停優先度を特定する。従つ
て、スロツト番号６に対する例示の回路264gの接続部は
例示のようにこのスロツト番号の２進等価値、すなわち
0110を４つのNANDゲートに供給するように設定される。
各スロツト番号を識別する多デイジツト並列信号を発生
する好ましい１つの手段は背面に対する各接続部におい
て２進化組の接続部270を背面に設けることである。
続された別個の抵抗262を含む。また、この調停回路264
gは装置内で発生されるリクエスト信号に応答してセツ
ト状態に切換わるフリツプフロツプ266を有する。フリ
ツプフロツプ266からのセツト出力は４つのNANDゲート2
68a、268b、268cおよび268dのそれぞれの一方の入力
に、および別のNANDゲート269の両入力にそれぞれ供給
される。例示の調停回路はまた、４つ一組の選択接続部
270a、270b、270cおよび270dを有する。各選択接続部は
接地レベルまたは断定の正電圧をNANDゲート268a、268
b、268cおよび268dの一方の入力にそれぞれ供給する。
この一組の接続部270は特定の１つの背面スロツトと関
連しており、そのスロツト番号に従つてセツトされ、そ
れ故そのスロツトにブラグイン挿入された、あるいは他
の方法で接続された装置の調停優先度を特定する。従つ
て、スロツト番号６に対する例示の回路264gの接続部は
例示のようにこのスロツト番号の２進等価値、すなわち
0110を４つのNANDゲートに供給するように設定される。
各スロツト番号を識別する多デイジツト並列信号を発生
する好ましい１つの手段は背面に対する各接続部におい
て２進化組の接続部270を背面に設けることである。
NANDゲート268からの出力信号は調停導体におよびOR
ゲート272に供給され、これらORゲート272の出力はAND
ゲート274に供給される。詳しくいうと、２進値20と関
連したかつ接続部270aに接続されたNANDゲート268aから
の出力は禁止１バス導体254aおよびORゲート272aの入力
に供給される。同様に、次の３つのより高い２進値のNA
NDゲート268b、268cおよび268dからの出力はそれぞれ禁
止２、禁止４、および禁止８バス導体に、ならびにORゲ
ート272b、272cおよび272dの一方の入力に、図示するよ
うにそれぞれ接続されている。リクエストNANDゲート26
9からの出力はサイクル・リクエスト導体258に接続され
ている。
ゲート272に供給され、これらORゲート272の出力はAND
ゲート274に供給される。詳しくいうと、２進値20と関
連したかつ接続部270aに接続されたNANDゲート268aから
の出力は禁止１バス導体254aおよびORゲート272aの入力
に供給される。同様に、次の３つのより高い２進値のNA
NDゲート268b、268cおよび268dからの出力はそれぞれ禁
止２、禁止４、および禁止８バス導体に、ならびにORゲ
ート272b、272cおよび272dの一方の入力に、図示するよ
うにそれぞれ接続されている。リクエストNANDゲート26
9からの出力はサイクル・リクエスト導体258に接続され
ている。
第３図の調停回路264gはより高い優先度の背面レセプ
タクル256に接続された調停回路がリクエスト信号を受
信しない時間段階においてフリツプフロツプ266に同様
のリクエスト信号を受信したときに、出力ANDゲート274
から許可Ａと呼ばれる断定の出力信号を発生する。詳し
くいうと、例示の調停回路264gが接続されている装置が
リクエスト信号をフリツプフロツプ266に供給すると、
そのセツト出力端子からの結果としての断定信号は４つ
のNANDゲート268a、268b、268cおよび268dを作動させて
調停導体254a、254b、254cおよび254dに、接続部270に
よつて発生される背面のスロツト番号に対応する一組の
信号を供給する。フリツプフロツプ266はまた、NANDゲ
ート269を作動させ、断定信号をサイクル・リクエスト
導体258に供給する。すなわち、フリツプフロツプ266の
出力が高い断定値にあると、このフリツプフロツプは高
入力信号をNANDゲート268aに供給する。NANDゲート268a
はまた、スロツト番号接続部270aからの低入力信号を受
信する。指つて、ゲート268aは禁止１導体254aの正常な
＋Ｖレベルを降下させない高レベル出力信号を発生す
る。一方、各NANDゲート268bおよび268cはフリツプフロ
ツプ266からの高レベル入力信号およびそれらが接続さ
れている接続部270b、270cからの高レベル入力信号を受
信し、従つて低レベル信号を禁止２および禁示４導体に
それぞれ供給する。NANDゲート268dは高レベル出力を禁
止８導体に発生し、この導体は正常な高い値にとどま
る。サイクル・リクエスト導体258はそのレベルからNAN
Dゲート269からの低レベル出力により降下される。
タクル256に接続された調停回路がリクエスト信号を受
信しない時間段階においてフリツプフロツプ266に同様
のリクエスト信号を受信したときに、出力ANDゲート274
から許可Ａと呼ばれる断定の出力信号を発生する。詳し
くいうと、例示の調停回路264gが接続されている装置が
リクエスト信号をフリツプフロツプ266に供給すると、
そのセツト出力端子からの結果としての断定信号は４つ
のNANDゲート268a、268b、268cおよび268dを作動させて
調停導体254a、254b、254cおよび254dに、接続部270に
よつて発生される背面のスロツト番号に対応する一組の
信号を供給する。フリツプフロツプ266はまた、NANDゲ
ート269を作動させ、断定信号をサイクル・リクエスト
導体258に供給する。すなわち、フリツプフロツプ266の
出力が高い断定値にあると、このフリツプフロツプは高
入力信号をNANDゲート268aに供給する。NANDゲート268a
はまた、スロツト番号接続部270aからの低入力信号を受
信する。指つて、ゲート268aは禁止１導体254aの正常な
＋Ｖレベルを降下させない高レベル出力信号を発生す
る。一方、各NANDゲート268bおよび268cはフリツプフロ
ツプ266からの高レベル入力信号およびそれらが接続さ
れている接続部270b、270cからの高レベル入力信号を受
信し、従つて低レベル信号を禁止２および禁示４導体に
それぞれ供給する。NANDゲート268dは高レベル出力を禁
止８導体に発生し、この導体は正常な高い値にとどま
る。サイクル・リクエスト導体258はそのレベルからNAN
Dゲート269からの低レベル出力により降下される。
各ORゲート272は１デイジツトのスロツト番号信号お
よびそのスロツトにおける対応する調停導体の電位を入
力信号として受信する。NANDゲート268の出力のセグメ
ント化された調停導体254に対する接続部によつて、よ
り高い優先度の調停回路264に供給されるリスエスト信
号は、さもなくば回路264gのORゲート272がその回路264
g内から受信する信号を変更する。一方、より低い優先
度の調停回路264に供給されるリクエスト信号は調停回
路264gのORゲート272に供給される信号の状態を変更し
ない。
よびそのスロツトにおける対応する調停導体の電位を入
力信号として受信する。NANDゲート268の出力のセグメ
ント化された調停導体254に対する接続部によつて、よ
り高い優先度の調停回路264に供給されるリスエスト信
号は、さもなくば回路264gのORゲート272がその回路264
g内から受信する信号を変更する。一方、より低い優先
度の調停回路264に供給されるリクエスト信号は調停回
路264gのORゲート272に供給される信号の状態を変更し
ない。
特に、断定リクエスト信号を受信する他の調停回路が
存在しない場合には、調停回路264gのORゲート272aがNA
NDゲート268aから高レベル信号を受信し、かつ接続部27
0aから低レベル信号を受信する。従つて、このORゲート
は高レベル出力信号を発生する。同じ入力信号がORゲー
ト272dに供給され、このORゲート272dは高レベル出力信
号を発生する。一方、ORゲート272bはNANDゲート268bか
ら低レベル信号を受信し、かつ接続部270bから高レベル
信号を受信する。それ故、ORゲート272bは２つの異なる
値の入力信号を受信し、高レベル出力信号を発生する。
ORゲート272cに対する入力状態はこの同じ態様で同じく
相違する。従つて、この動作条件のもとでは、４つすべ
てのORゲート272が同一の高レベル出力信号を発生す
る。これに応答して、ANDゲート274は断定の許可Ａ出力
信号をライン278に発生する。この信号はプロセツサ・
モジユールの関連する装置に、第２図を参照して上記し
たように、サイクルの動作を開始させる。
存在しない場合には、調停回路264gのORゲート272aがNA
NDゲート268aから高レベル信号を受信し、かつ接続部27
0aから低レベル信号を受信する。従つて、このORゲート
は高レベル出力信号を発生する。同じ入力信号がORゲー
ト272dに供給され、このORゲート272dは高レベル出力信
号を発生する。一方、ORゲート272bはNANDゲート268bか
ら低レベル信号を受信し、かつ接続部270bから高レベル
信号を受信する。それ故、ORゲート272bは２つの異なる
値の入力信号を受信し、高レベル出力信号を発生する。
ORゲート272cに対する入力状態はこの同じ態様で同じく
相違する。従つて、この動作条件のもとでは、４つすべ
てのORゲート272が同一の高レベル出力信号を発生す
る。これに応答して、ANDゲート274は断定の許可Ａ出力
信号をライン278に発生する。この信号はプロセツサ・
モジユールの関連する装置に、第２図を参照して上記し
たように、サイクルの動作を開始させる。
より低い優先度の装置の調停回路264がリクエスト信
号によつて作動された場合には、例示の調停回路264gの
ORゲート272に対する入力信号は今記載した例から変更
されない。しかしながら、より高い優先度の装置がリク
エスト信号を発生する場合には、例示の調停回路264gの
ORゲートに対する入力は相違し、出力ANDゲート274は断
定信号を発生しない。例えば、次に高い優先度のレセプ
タクル276hに接続されたシステムの装置がリクエスト信
号を発生すると、その調停回路は低レベル信号を禁止４
および禁止２導体のみならず、禁止１導体にも供給す
る。後者の導体のその結果の低レベル信号は番号６のス
ロツトに接続された回路264gのORゲート272に供給され
る。従つて、このORゲートは低レベル出力信号を発生
し、それによつてスロツト６におけるANDゲート274が断
定出力信号を発生することを禁止する。
号によつて作動された場合には、例示の調停回路264gの
ORゲート272に対する入力信号は今記載した例から変更
されない。しかしながら、より高い優先度の装置がリク
エスト信号を発生する場合には、例示の調停回路264gの
ORゲートに対する入力は相違し、出力ANDゲート274は断
定信号を発生しない。例えば、次に高い優先度のレセプ
タクル276hに接続されたシステムの装置がリクエスト信
号を発生すると、その調停回路は低レベル信号を禁止４
および禁止２導体のみならず、禁止１導体にも供給す
る。後者の導体のその結果の低レベル信号は番号６のス
ロツトに接続された回路264gのORゲート272に供給され
る。従つて、このORゲートは低レベル出力信号を発生
し、それによつてスロツト６におけるANDゲート274が断
定出力信号を発生することを禁止する。
上述の動作は比較的高インピーダンスを有する高レベ
ル出力信号を発生するNANDゲート268を使用するという
ことを注記しておく。例えば開放コレクタ回路を有する
NANDゲートはこの動作を提供し、これは調停導体片の電
圧を低レベルに降下させるのを容易にする。
ル出力信号を発生するNANDゲート268を使用するという
ことを注記しておく。例えば開放コレクタ回路を有する
NANDゲートはこの動作を提供し、これは調停導体片の電
圧を低レベルに降下させるのを容易にする。
第３図の調停回路264gはさらに接続部（スイツチ）27
0aとORゲート272aに対する入力との間に接続されたORゲ
ート280を有する。ORゲート280に対する他方の入力は、
パートナー同志として動作する２つの装置が接続されて
いる偶数−奇数対の背面スロツトが単一の装置として調
停することを可能にするようにセツトされたハードウエ
ア状態フラツグから到来する断定レベルである。かくし
て、ORゲート280は随意のものであり、モジユール10の
装置がパートナー装置とロツク−ステツプ同期状態で動
作する場合にのみ使用される。
0aとORゲート272aに対する入力との間に接続されたORゲ
ート280を有する。ORゲート280に対する他方の入力は、
パートナー同志として動作する２つの装置が接続されて
いる偶数−奇数対の背面スロツトが単一の装置として調
停することを可能にするようにセツトされたハードウエ
ア状態フラツグから到来する断定レベルである。かくし
て、ORゲート280は随意のものであり、モジユール10の
装置がパートナー装置とロツク−ステツプ同期状態で動
作する場合にのみ使用される。
かくして、バスサイクルを定義するために調停ネツト
ワークを通じて争うプロセツサ・モジユールの各装置は
２つの調停回路264を有することが分るであろう。一方
の回路は第３図に示すようにＡバスに接続され、他方の
回路は同一の態様でＢバスに接続され、そして後者の調
停回路は調停段階において勝利を得たときに許可Ｂ信号
を発生する。断定許可信号に対する装置内の応答は第12
図を参照して後述する。
ワークを通じて争うプロセツサ・モジユールの各装置は
２つの調停回路264を有することが分るであろう。一方
の回路は第３図に示すようにＡバスに接続され、他方の
回路は同一の態様でＢバスに接続され、そして後者の調
停回路は調停段階において勝利を得たときに許可Ｂ信号
を発生する。断定許可信号に対する装置内の応答は第12
図を参照して後述する。
中央処理装置（CPU） 第４図は第１図の例示のCPUが各処理部分12aおよび12
bにデユアルプロセツサ60および62をそれぞれ有するこ
とを示している。制御ライン68、データライン70および
アドレスライン72がデユアルプロセツサ60とマルチプレ
クサ61を接続しており、マルチプレクサ61はバス42およ
び44と接続されたトランシーバ12eに接続されている。
同様に、制御ライン74、データライン76およびアドレス
ライン78が他方のデユアルプロセツサ62をマルチプレク
サ63を通じてトランシーバ12eに接続している。例示の
装置12における各マルチプレクサはＡバスまたはＢバス
から受信した入力信号を選択的にデユアルプロセツサ60
および62に供給する。プロセツサ60からの出力信号は、
例示の実施例では、Ａバスにのみ供給され、プロセツサ
62からの出力信号はＢバスにのみ供給される。局部制御
段64、66が各デユアルプロセツサ60、62にそれぞれ関連
している。各処理部分はまた、その処理部分がバス42お
よび44に送出するデータおよびアドレス信号に選択され
たパリテイを与えるためのパリテイ発生器92、94を有す
る。
bにデユアルプロセツサ60および62をそれぞれ有するこ
とを示している。制御ライン68、データライン70および
アドレスライン72がデユアルプロセツサ60とマルチプレ
クサ61を接続しており、マルチプレクサ61はバス42およ
び44と接続されたトランシーバ12eに接続されている。
同様に、制御ライン74、データライン76およびアドレス
ライン78が他方のデユアルプロセツサ62をマルチプレク
サ63を通じてトランシーバ12eに接続している。例示の
装置12における各マルチプレクサはＡバスまたはＢバス
から受信した入力信号を選択的にデユアルプロセツサ60
および62に供給する。プロセツサ60からの出力信号は、
例示の実施例では、Ａバスにのみ供給され、プロセツサ
62からの出力信号はＢバスにのみ供給される。局部制御
段64、66が各デユアルプロセツサ60、62にそれぞれ関連
している。各処理部分はまた、その処理部分がバス42お
よび44に送出するデータおよびアドレス信号に選択され
たパリテイを与えるためのパリテイ発生器92、94を有す
る。
コンパレータ125は２つの処理部分がアドレスライン7
2および78で受信したアドレス信号を比較することによ
つて誤りを生じる障害をチエツクする。コンパレータは
また、２つの処理部分からバス構造体への出力信号をチ
エツクする、すなわち、デユアルプロセツサ60からの制
御、データおよびアドレスラインの信号とプロセツサ62
からの対応するラインの信号とを比較する。
2および78で受信したアドレス信号を比較することによ
つて誤りを生じる障害をチエツクする。コンパレータは
また、２つの処理部分からバス構造体への出力信号をチ
エツクする、すなわち、デユアルプロセツサ60からの制
御、データおよびアドレスラインの信号とプロセツサ62
からの対応するラインの信号とを比較する。
２つの処理部分12aおよび12bは単一のバーチユアル・
メモリ（仮想記憶装置）MAP80を使用してアドレスライ
ン72および78のバーチユアル・メモリアドレスを物理的
メモリアドレスに変換する。MAP80はまた、両組のデー
タライン70および76と接続されている。パリテイチエツ
ク回路82および84は装置12内で複式化されていないMAP8
0の妥当性を確認する。
メモリ（仮想記憶装置）MAP80を使用してアドレスライ
ン72および78のバーチユアル・メモリアドレスを物理的
メモリアドレスに変換する。MAP80はまた、両組のデー
タライン70および76と接続されている。パリテイチエツ
ク回路82および84は装置12内で複式化されていないMAP8
0の妥当性を確認する。
コンパレータ12fに供給される対応する信号の不一致
は比較誤り信号を生じさせ、この信号は共通の複式化さ
れていない制御段86に供給される。これに応答して、制
御段は誤り信号をＸバス46に送出する。また、制御段は
トランシーバ12e内のドライバを不能化してCPU12をオフ
ライン状態にし、その結果CPUは第１図のシステムの他
の装置に他の信号を送出できない。制御段86はまた、パ
リテイチエツク回路82および84からの２つのパリテイ誤
り信号をモニタする。制御段86はクランプ回路88および
90を含むCPU制御部分12d（第１図）の一部である。これ
らクランプ回路はCPU12における電力の故障に応答してC
PU12からバス構造体30へのすべての出力ラインをトラン
シーバ12eのドライバにおいて接地にクランプする。
は比較誤り信号を生じさせ、この信号は共通の複式化さ
れていない制御段86に供給される。これに応答して、制
御段は誤り信号をＸバス46に送出する。また、制御段は
トランシーバ12e内のドライバを不能化してCPU12をオフ
ライン状態にし、その結果CPUは第１図のシステムの他
の装置に他の信号を送出できない。制御段86はまた、パ
リテイチエツク回路82および84からの２つのパリテイ誤
り信号をモニタする。制御段86はクランプ回路88および
90を含むCPU制御部分12d（第１図）の一部である。これ
らクランプ回路はCPU12における電力の故障に応答してC
PU12からバス構造体30へのすべての出力ラインをトラン
シーバ12eのドライバにおいて接地にクランプする。
第5Aおよび5B図は例示のCPU12をさらに詳細に示すも
ので、第４図のデユアルプロセツサ60が２つのプログラ
マブル・マイクロプロセツサ、すなわち実行（エグゼキ
ユーテイブ）マイクロプロセツサ100および使用者（ユ
ーザ）マイクロプロセツサ102を有することを示してい
る。デユアルプロセツサ60はまた、マルチプレクサ10
4、データセレクタ106、デコーダ108、110および112、
内部データバス117のドライバ114および116、ラツチ11
8、120および122、ならびに制御ゲート134を有する。第
４図の局部制御段64はプログラマブル・リード・オンリ
ー・メモリ（PROM）124、ランダム・アクセス・メモリ
（RAM）126、タイマー128、割込み制御段130、ならびに
局部状態制御段132を含む。第４図に示す共通制御段86
は状態および制御回路133、制御およびタイミング回路1
35、Ｘバス46から内部電力を受信する電力段140を含
む。
ので、第４図のデユアルプロセツサ60が２つのプログラ
マブル・マイクロプロセツサ、すなわち実行（エグゼキ
ユーテイブ）マイクロプロセツサ100および使用者（ユ
ーザ）マイクロプロセツサ102を有することを示してい
る。デユアルプロセツサ60はまた、マルチプレクサ10
4、データセレクタ106、デコーダ108、110および112、
内部データバス117のドライバ114および116、ラツチ11
8、120および122、ならびに制御ゲート134を有する。第
４図の局部制御段64はプログラマブル・リード・オンリ
ー・メモリ（PROM）124、ランダム・アクセス・メモリ
（RAM）126、タイマー128、割込み制御段130、ならびに
局部状態制御段132を含む。第４図に示す共通制御段86
は状態および制御回路133、制御およびタイミング回路1
35、Ｘバス46から内部電力を受信する電力段140を含
む。
第5A図はさらに、第１図および第４図のトランシーバ
12eがＡバス42と処理部分12a間に信号を転送するため、
Ａバス割込み信号に対する受信機136、Ａバスデータ信
号に対するトランシーバ138、Ａバス機能（サイクル定
義）信号に対するトランシーバ142、ならびにＡバスア
ドレス信号に対するトランシーバ144および146を使用す
ることを示している。同一の一組の割込み受信機137、
データトランシーバ139、機能トランシーバ141、ならび
にアドレストランシーバ143および145が２つのマルチプ
レクサ61および63とＢバス44間を接続している。CPU12
はさらにＸバス46に接続されたトランシーバ148（第5B
図）を有する。
12eがＡバス42と処理部分12a間に信号を転送するため、
Ａバス割込み信号に対する受信機136、Ａバスデータ信
号に対するトランシーバ138、Ａバス機能（サイクル定
義）信号に対するトランシーバ142、ならびにＡバスア
ドレス信号に対するトランシーバ144および146を使用す
ることを示している。同一の一組の割込み受信機137、
データトランシーバ139、機能トランシーバ141、ならび
にアドレストランシーバ143および145が２つのマルチプ
レクサ61および63とＢバス44間を接続している。CPU12
はさらにＸバス46に接続されたトランシーバ148（第5B
図）を有する。
第１図の処理部分12bは処理部分12aと全く同じに構成
されており、処理部分12aに対して第5A図および第5B図
が示すのと同じ態様でCPU12のMAP12c、コンパレータ12
f、電力段140、トランシーバ12e、ならびに段136および
138とそれぞれ接続されている。マルチプレクサ61は一
方のバス42または44から受信した信号を処理部分12aに
供給し、またマルチプレクサ63は同じバスで受信した信
号を処理部分12bに供給する。
されており、処理部分12aに対して第5A図および第5B図
が示すのと同じ態様でCPU12のMAP12c、コンパレータ12
f、電力段140、トランシーバ12e、ならびに段136および
138とそれぞれ接続されている。マルチプレクサ61は一
方のバス42または44から受信した信号を処理部分12aに
供給し、またマルチプレクサ63は同じバスで受信した信
号を処理部分12bに供給する。
かくして、CPU12は互いにロツク−ステツプ同期状態
で動作する２つの本質的に同一のサブシステム、すなわ
ち処理部分12aおよび12bを有する。コンパレータ12fは
２つの処理部分の動作を各クロツク段階の終了時に比較
する。CPU12全体は同一のパートナー装置14とロツク−
ステツプ同期状態で動作し、その結果いずれかのCPU12
または14が誤りを検出すると、そのCPU内の制御回路が
自動的にこのCPUをバス構造体からオフライン状態にす
る。処理は本質的にパートナー装置によつて中断されな
いで継続する。障害のあるCPUは低優先度の割込み信号
を発生し、パートナー装置に誤りが検出されたことを報
知する。動作するCPU12、14はモジユール内の各装置に
呼掛けて誤りの源または性質を決定することができる。
ランダムな過渡状態誤りのようなある場合には、動作す
るCPUは障害のある装置をロツク−ステツプ動作状態に
戻すことができる。
で動作する２つの本質的に同一のサブシステム、すなわ
ち処理部分12aおよび12bを有する。コンパレータ12fは
２つの処理部分の動作を各クロツク段階の終了時に比較
する。CPU12全体は同一のパートナー装置14とロツク−
ステツプ同期状態で動作し、その結果いずれかのCPU12
または14が誤りを検出すると、そのCPU内の制御回路が
自動的にこのCPUをバス構造体からオフライン状態にす
る。処理は本質的にパートナー装置によつて中断されな
いで継続する。障害のあるCPUは低優先度の割込み信号
を発生し、パートナー装置に誤りが検出されたことを報
知する。動作するCPU12、14はモジユール内の各装置に
呼掛けて誤りの源または性質を決定することができる。
ランダムな過渡状態誤りのようなある場合には、動作す
るCPUは障害のある装置をロツク−ステツプ動作状態に
戻すことができる。
各CPU12、14は制御、タイミングおよび誤りチエツク
機能を行なう複写されていない（複式化されていない）
部分を有する。複式化されてない論理は、大抵の場合に
障害が処理されているデータに誤りを生じさせないよう
に、設計されている。
機能を行なう複写されていない（複式化されていない）
部分を有する。複式化されてない論理は、大抵の場合に
障害が処理されているデータに誤りを生じさせないよう
に、設計されている。
第４図および第５図の例示のCPUは第5B図の各マイク
ロプロセツサ100および102に商業上入手できるタイプ68
000マイクロプロセツサを採用している。例示の実施例
は２つの上記マイクロプロセツサを使用しており、一方
は使用者の定めたコードを実行するためであり、他方は
オペレーテイング・システムを実行するためである。い
ずれのマイクロプロセツサも使用者モードであるいは実
行モードで動作し得る。実行マイクロプロセツサ100は
ページ障害にそうぐうしないで常に物理的メモリに現に
存在するコード、すなわちCPU内または記憶装置16、18
に現存するコードを実行しているような動作をするよう
になつている。すなわち、このマイクロプロセツサは利
用不可能なデータをアドレスしない。また、プロセツサ
・モジユールにおけるすべての割込みリクエストを処理
する。これに対し、使用者マイクロプロセツサ102は使
用者コードを処理し、ページ障害に出会つたときにはい
つでも本質的に操作を停止するようになつている。使用
者ページ障害を解決する動作は実行マイクロプロセツサ
100に割込みをさせる。使用者マイクロプロセツサ102は
実行プロセツサ100がページ障害を解決するために必要
なメモリの再整理を行なうや否や操作を再開する。２つ
のマイクロプロセツサ100および102は通常は、MAP12cを
通じてパイプライン処理されたバス構造体30へのメモリ
アクセスで最大速度で動作する。
ロプロセツサ100および102に商業上入手できるタイプ68
000マイクロプロセツサを採用している。例示の実施例
は２つの上記マイクロプロセツサを使用しており、一方
は使用者の定めたコードを実行するためであり、他方は
オペレーテイング・システムを実行するためである。い
ずれのマイクロプロセツサも使用者モードであるいは実
行モードで動作し得る。実行マイクロプロセツサ100は
ページ障害にそうぐうしないで常に物理的メモリに現に
存在するコード、すなわちCPU内または記憶装置16、18
に現存するコードを実行しているような動作をするよう
になつている。すなわち、このマイクロプロセツサは利
用不可能なデータをアドレスしない。また、プロセツサ
・モジユールにおけるすべての割込みリクエストを処理
する。これに対し、使用者マイクロプロセツサ102は使
用者コードを処理し、ページ障害に出会つたときにはい
つでも本質的に操作を停止するようになつている。使用
者ページ障害を解決する動作は実行マイクロプロセツサ
100に割込みをさせる。使用者マイクロプロセツサ102は
実行プロセツサ100がページ障害を解決するために必要
なメモリの再整理を行なうや否や操作を再開する。２つ
のマイクロプロセツサ100および102は通常は、MAP12cを
通じてパイプライン処理されたバス構造体30へのメモリ
アクセスで最大速度で動作する。
各マイクロプロセツサ100、102からの出力信号はライ
ン100a、102aの多デイジツト並列アドレス、ならびにラ
イン100b、102bの機能コードを含む。機能コードは、例
えば、ライン100a、102aのアトレスが読取り動作のため
のものかあるいは書込み動作のためのものかを識別し、
さらにそのメモリアクセス動作が命令、データ、割込み
ベクトルあるいは他の情報を含むものであるか否かを識
別する。ライン100a、100b、102a、102bはマルチプレク
サ104に接続されている。
ン100a、102aの多デイジツト並列アドレス、ならびにラ
イン100b、102bの機能コードを含む。機能コードは、例
えば、ライン100a、102aのアトレスが読取り動作のため
のものかあるいは書込み動作のためのものかを識別し、
さらにそのメモリアクセス動作が命令、データ、割込み
ベクトルあるいは他の情報を含むものであるか否かを識
別する。ライン100a、100b、102a、102bはマルチプレク
サ104に接続されている。
制御ゲート134からのマルチプレクサ104に対する選択
制御ライン入力は実行プロセツサ100をプロセツサの最
初の電力投入時に選択し、その他の場合には実行される
べき特定の動作に適当な一方のマイクロプロセツサ10
0、102を選択する。
制御ライン入力は実行プロセツサ100をプロセツサの最
初の電力投入時に選択し、その他の場合には実行される
べき特定の動作に適当な一方のマイクロプロセツサ10
0、102を選択する。
各動作サイクルの開始時に、各処理部分12aおよび12b
において、制御ゲート134からの選択信号がマルチプレ
クサ104を作動させ、２つのプロセツサ100、102の一方
を選択する。各マイクロプロセツサはマルチプレクサ10
4に２つの入力、すなわち、機能コードおよびメモリア
ドレスを供給する。機能コードは４ビツトの長さとして
例示されており、メモリアドレスは24ビツトの長さを有
する。選択されたマイクロプロセツサからのアドレスの
上位12ビツトはマルチプレクサ104からライン147で別の
マルチプレクサ149に供給される。この別のマルチプレ
クサ149はバーチユアル・メモリMAP80をフイードする。
マチルプレクサ149は12の入力アドレスビツトからバー
チユアル・ページ番号を表わす、それ故MAP12cにおいて
１ページロケーシヨンをアドレスする、ビツトを選択す
る。マルチプレクサ149は局部サイクル信号に応答して
この解明を行なう。マルチプレクサ104からの選択され
たアドレスの下位12ビツトはアドレスされたページにお
けるバイトアドレスを表わし、トランシーバ144（第5A
図）のドライバを介してライン140でＡバス42のアドレ
ス導体に供給される。
において、制御ゲート134からの選択信号がマルチプレ
クサ104を作動させ、２つのプロセツサ100、102の一方
を選択する。各マイクロプロセツサはマルチプレクサ10
4に２つの入力、すなわち、機能コードおよびメモリア
ドレスを供給する。機能コードは４ビツトの長さとして
例示されており、メモリアドレスは24ビツトの長さを有
する。選択されたマイクロプロセツサからのアドレスの
上位12ビツトはマルチプレクサ104からライン147で別の
マルチプレクサ149に供給される。この別のマルチプレ
クサ149はバーチユアル・メモリMAP80をフイードする。
マチルプレクサ149は12の入力アドレスビツトからバー
チユアル・ページ番号を表わす、それ故MAP12cにおいて
１ページロケーシヨンをアドレスする、ビツトを選択す
る。マルチプレクサ149は局部サイクル信号に応答して
この解明を行なう。マルチプレクサ104からの選択され
たアドレスの下位12ビツトはアドレスされたページにお
けるバイトアドレスを表わし、トランシーバ144（第5A
図）のドライバを介してライン140でＡバス42のアドレ
ス導体に供給される。
マルチプレクサ出力ライン104aのアドレスの上位12ビ
ツトはまた、次の状態、すなわち局部アドレス、ページ
障害Ｉ、および割込み認知をデコードするためのデコー
ダ108にも送られる。割込み認知はマイクロプロセツサ1
00、102から到来する特定の機能である。局部アドレス
はバーチユアル・メモリ・スペースの選択された部分で
あり、選択されたマイクロプロセツサ100または102が実
行モードで動作しているときにのみ有効である。デコー
ダ108は使用者が割当てられたメモリ・スペース外のロ
ケーシヨンをアドレスしたときにページ障害Ｉ信号を発
生する。ページ障害は実行マイクロプロセツサ100に対
して割込みを生じさせる。実行マイクロプロセツサにお
けるページ障害は通常起らず、もし起つた場合には、処
理部分がバス誤り信号を発生する。任意のページ障害信
号に応答して、制御およびタイミング論理135と協働し
て制御ゲート134は制御ゲート134からの１つの出力によ
つて指示されているように、次のクロツク段階でビジイ
信号を発生することによつて処理状態にあるメモリアク
セスをアボートする。
ツトはまた、次の状態、すなわち局部アドレス、ページ
障害Ｉ、および割込み認知をデコードするためのデコー
ダ108にも送られる。割込み認知はマイクロプロセツサ1
00、102から到来する特定の機能である。局部アドレス
はバーチユアル・メモリ・スペースの選択された部分で
あり、選択されたマイクロプロセツサ100または102が実
行モードで動作しているときにのみ有効である。デコー
ダ108は使用者が割当てられたメモリ・スペース外のロ
ケーシヨンをアドレスしたときにページ障害Ｉ信号を発
生する。ページ障害は実行マイクロプロセツサ100に対
して割込みを生じさせる。実行マイクロプロセツサにお
けるページ障害は通常起らず、もし起つた場合には、処
理部分がバス誤り信号を発生する。任意のページ障害信
号に応答して、制御およびタイミング論理135と協働し
て制御ゲート134は制御ゲート134からの１つの出力によ
つて指示されているように、次のクロツク段階でビジイ
信号を発生することによつて処理状態にあるメモリアク
セスをアボートする。
第５図のCPUをさらに参照すると、局部サイクルは局
部アドレス・スペースの所望のロケーシヨンを識別する
アドレス信号を発生することにより選択されたマイクロ
プロセツサによつて開始される。デコーダ108は任意の
かかる局部アドレスに応答して局部アドレス状態を識別
する信号を発生する。これに応答して制御ゲート134は
局部サイクル信号を発生し、この信号は局部状態および
制御段132を作動させて局部サイクルを実行させる。ト
ランシーバ144（第5A図）のアドレス・ドライバは不能
化される。ドライバ114（第5B図）は可能化されて局部
データバス152を期間データバス117に接続し、そして局
部ドライバ116は可能化される。また、マルチプレクサ1
49は局部サイクルに設定される。
部アドレス・スペースの所望のロケーシヨンを識別する
アドレス信号を発生することにより選択されたマイクロ
プロセツサによつて開始される。デコーダ108は任意の
かかる局部アドレスに応答して局部アドレス状態を識別
する信号を発生する。これに応答して制御ゲート134は
局部サイクル信号を発生し、この信号は局部状態および
制御段132を作動させて局部サイクルを実行させる。ト
ランシーバ144（第5A図）のアドレス・ドライバは不能
化される。ドライバ114（第5B図）は可能化されて局部
データバス152を期間データバス117に接続し、そして局
部ドライバ116は可能化される。また、マルチプレクサ1
49は局部サイクルに設定される。
PROM124はこの性質の局部サイクルで動作し、第１図
のプロセツサ・モジユール10の電力上昇診断および初期
設定を処理する。局部サイクルを生じさせる他のアドレ
スがCPU12それ自体のI/O制御のために使用される。この
アドレス・スペースには、MAPに対する使用されたピツ
トおよび書込まれたピツト、タイマー128の初期設定、
使用者マイクロプロセツサ102の作動時の制御、ならび
に割込み制御段130についての種々のページ障害および
他の形式の割込みの処理のような情報項目がある。局部
サイクルはまた、プロセツサの状態、プロセツサの通し
番号および修正番号および保守経歴、ならびにタイミン
グおよびデータ情報のような情報を読取るために、逆に
書込むために使用できる。
のプロセツサ・モジユール10の電力上昇診断および初期
設定を処理する。局部サイクルを生じさせる他のアドレ
スがCPU12それ自体のI/O制御のために使用される。この
アドレス・スペースには、MAPに対する使用されたピツ
トおよび書込まれたピツト、タイマー128の初期設定、
使用者マイクロプロセツサ102の作動時の制御、ならび
に割込み制御段130についての種々のページ障害および
他の形式の割込みの処理のような情報項目がある。局部
サイクルはまた、プロセツサの状態、プロセツサの通し
番号および修正番号および保守経歴、ならびにタイミン
グおよびデータ情報のような情報を読取るために、逆に
書込むために使用できる。
割込み制御段130はプログラム制御のもとで発生され
る割込み信号を受信し、またページ障害、タイム−アウ
ト信号、および保守割込み信号を含む、プロセツサのハ
ードウエアが発生するすべての割込み信号を受信する。
割込み制御段130はまた、プロセツサの外部で生じ、バ
ス構造体30および受信機136を通じてプロセツサに送ら
れてくる障害信号を受信する。割込み制御段130はこれ
ら割込み状態を実行マイクロプロセツサ100と協働して
処理する。
る割込み信号を受信し、またページ障害、タイム−アウ
ト信号、および保守割込み信号を含む、プロセツサのハ
ードウエアが発生するすべての割込み信号を受信する。
割込み制御段130はまた、プロセツサの外部で生じ、バ
ス構造体30および受信機136を通じてプロセツサに送ら
れてくる障害信号を受信する。割込み制御段130はこれ
ら割込み状態を実行マイクロプロセツサ100と協働して
処理する。
第5B図をさらに参照すると、例示のMAP12cはそれぞれ
が16ビツトの長さの4096ワードの高速RAMを採用してい
る。両処理部分12aおよび12bにおけるマルチプレクサ10
4からの組合わされた24ビツトアドレスに応答して、バ
ーチユアル・メモリMAP80はライン151および153の12ビ
ツトの物理的ページ番号と、どのアドレスがそのページ
に合つているかを示すライン155の４ビツトコードとか
らなる16ビツトワードを読出す。この４ビツトコードは
また、どのページがCPU12内のI/Oスペースをアドレスす
るかを識別する。ライン155のコードおよびマルチプレ
クサ104からの信号に応答して、デコーダ110は２つの状
態、すなわち、ページ障害IIおよびI/Oアドレスを識別
する。
が16ビツトの長さの4096ワードの高速RAMを採用してい
る。両処理部分12aおよび12bにおけるマルチプレクサ10
4からの組合わされた24ビツトアドレスに応答して、バ
ーチユアル・メモリMAP80はライン151および153の12ビ
ツトの物理的ページ番号と、どのアドレスがそのページ
に合つているかを示すライン155の４ビツトコードとか
らなる16ビツトワードを読出す。この４ビツトコードは
また、どのページがCPU12内のI/Oスペースをアドレスす
るかを識別する。ライン155のコードおよびマルチプレ
クサ104からの信号に応答して、デコーダ110は２つの状
態、すなわち、ページ障害IIおよびI/Oアドレスを識別
する。
このようにして、デコーダ108は選択されたマイクロ
プロセツサ100、102からのアドレス信号に応答してペー
ジ障害Ｉ信号を発生する。これに対し、デコーダ110
は、MAP12cが選択されたマイクロプロセツサからのアド
レス信号に応答して発生する機能信号に一部分応答し
て、ページ障害II信号を発生する。
プロセツサ100、102からのアドレス信号に応答してペー
ジ障害Ｉ信号を発生する。これに対し、デコーダ110
は、MAP12cが選択されたマイクロプロセツサからのアド
レス信号に応答して発生する機能信号に一部分応答し
て、ページ障害II信号を発生する。
詳しくいうと、第5Aおよび5B図のCPU12においては、M
AP12cの２つの部分の一方が処理部分12aにおけるマルチ
プレクサ104からの12ビツトアドレスに応答してライン1
55に４ビツト機能コードを発生する。この機能コードは
処理部分12aにおけるデコーダ110におよび処理部分12b
における対応するデコーダに送られる。MAPのこの部分
はまた、ライン151に12ビツトページ番号のうちの４ビ
ツトを発生する。12ビツトページ番号の残りの８ビツト
は処理部分12bから受信した12アドレスビツトに応答し
てMAPの他方の部分によつてライン153に発生される。MA
P出力ライン151および153の組合された12ビツトは第5A
図に示すように、Ａバスアドレスラインに対するアドレ
ス・トランシーバ146のドライバに供給され、また他方
の処理部分12bのＢバスの対応するドライバに供給され
る。
AP12cの２つの部分の一方が処理部分12aにおけるマルチ
プレクサ104からの12ビツトアドレスに応答してライン1
55に４ビツト機能コードを発生する。この機能コードは
処理部分12aにおけるデコーダ110におよび処理部分12b
における対応するデコーダに送られる。MAPのこの部分
はまた、ライン151に12ビツトページ番号のうちの４ビ
ツトを発生する。12ビツトページ番号の残りの８ビツト
は処理部分12bから受信した12アドレスビツトに応答し
てMAPの他方の部分によつてライン153に発生される。MA
P出力ライン151および153の組合された12ビツトは第5A
図に示すように、Ａバスアドレスラインに対するアドレ
ス・トランシーバ146のドライバに供給され、また他方
の処理部分12bのＢバスの対応するドライバに供給され
る。
かくして、処理部分12aはMAP80からの物理的ページア
ドレスおよびセレクタ104からのバイトアドレスをトラ
ンシーバ144および146のドライバを通じてＡバス42のア
ドレスラインにドライブする。処理部分がこれらドライ
バに供給する信号はコンパレータ12fの出力コンパレー
タ150に供給される。出力コンパレータ150はこれら信号
を処理部分12bで発生される同一の信号と比較する。こ
の比較における任意の障害はプロセツサ12をオフ−ライ
ン状態にする。
ドレスおよびセレクタ104からのバイトアドレスをトラ
ンシーバ144および146のドライバを通じてＡバス42のア
ドレスラインにドライブする。処理部分がこれらドライ
バに供給する信号はコンパレータ12fの出力コンパレー
タ150に供給される。出力コンパレータ150はこれら信号
を処理部分12bで発生される同一の信号と比較する。こ
の比較における任意の障害はプロセツサ12をオフ−ライ
ン状態にする。
MAP12cはまた、オペレーテイング・システムによつて
アドレスできるように、局部アドレス・スペースにおけ
る16ビツトワードにアドレスすることができる。これは
内部データバス117を通じて行なわれる。
アドレスできるように、局部アドレス・スペースにおけ
る16ビツトワードにアドレスすることができる。これは
内部データバス117を通じて行なわれる。
実例として16ビツト並列容量を持つ内部データバス11
7はデータ・セレクタ106を介してマイクロプロセツサ10
0、102のいずれかからデータを受信する。内部バスは選
択されたデータをラツチ120を介してＡバス42のデータ
ラインへドライブするためにトランシーバ138のドライ
バに供給する。ラツチ120の出力は処理部分12bからの対
応する出力データと比較するために出力コンパレータ15
0にも供給される。ラツチ120は出力データの一時記憶を
行ない、従つて任意の誤りがバスで報知された場合に、
誤りが報知された動作シーケンスは複写でき、データ
は、たとえマイクロプロセツサ100および102が引続く動
作段階に移つたとしても、ラツチ120からＡバス42で再
伝送することができる。
7はデータ・セレクタ106を介してマイクロプロセツサ10
0、102のいずれかからデータを受信する。内部バスは選
択されたデータをラツチ120を介してＡバス42のデータ
ラインへドライブするためにトランシーバ138のドライ
バに供給する。ラツチ120の出力は処理部分12bからの対
応する出力データと比較するために出力コンパレータ15
0にも供給される。ラツチ120は出力データの一時記憶を
行ない、従つて任意の誤りがバスで報知された場合に、
誤りが報知された動作シーケンスは複写でき、データ
は、たとえマイクロプロセツサ100および102が引続く動
作段階に移つたとしても、ラツチ120からＡバス42で再
伝送することができる。
第5Aおよび5B図を続けて参照すると、トランシーバ13
8はＡバス42から受信したデータをマルチプレクサ61を
通じてラツチ118に供給する。処理部分12aはＢバス44か
らのデータを受信してそれを処理部分12aのラツチ122に
供給する。各ラツチ118および122は選択Ａ信号および選
択Ｂ信号に応答して受信したデータを処理部分12aの内
部データバス117に転送する。制御論理134は一度に１つ
の選択信号を発生する。双方向性データ・セレクタ106
はバス117からの受信データをいずれかのマイクロプロ
セツサ100および102に供給する。内部データバス117は
また、双方向性ドライバ114および116を介して信号を局
部データバス152におよび別のデータバス154にドライブ
することができる。データバス154は第5B図に示すよう
に両処理部分12aおよび12bに共通であり、状態および制
御回路136に接続されている。
8はＡバス42から受信したデータをマルチプレクサ61を
通じてラツチ118に供給する。処理部分12aはＢバス44か
らのデータを受信してそれを処理部分12aのラツチ122に
供給する。各ラツチ118および122は選択Ａ信号および選
択Ｂ信号に応答して受信したデータを処理部分12aの内
部データバス117に転送する。制御論理134は一度に１つ
の選択信号を発生する。双方向性データ・セレクタ106
はバス117からの受信データをいずれかのマイクロプロ
セツサ100および102に供給する。内部データバス117は
また、双方向性ドライバ114および116を介して信号を局
部データバス152におよび別のデータバス154にドライブ
することができる。データバス154は第5B図に示すよう
に両処理部分12aおよび12bに共通であり、状態および制
御回路136に接続されている。
第１図、第5A図および第5B図を参照して、各CPU12お
よび14はＡバス42およびＢバス44をドライブすると同時
に誤りのチエツクを実行する。この同時動作は、バス構
造体をドライブする前に誤りのチエツクを行なうプロセ
ツサ・モジユール10における装置とは対照的である。CP
Uはこの態様で動作する。何故ならば、そのタイミング
は動作のいかなる遅延もシステムのスループツトにとつ
て望ましくないほど十分に重要であるからである。CPU
がバス構造体をドライブしている時間中、チエツク論理
によつて検知される誤りはCPUにドライバ48を通じてＡ
バス誤り信号およびＢバス誤り信号の両方をシステムク
ロツクの次の段階中Ｘバスにドライブさせるように作用
する。同じ時間段階中、障害のあるCPUはＸバス46に、
パートナーのCPUが受信するレベル１保守割込み信号を
ドライブする。その時間段階の終了時に、障害のあるCP
Uはオフ−ライン状態となり、パートナーのCPUからの呼
掛けに応答する以外には、バス構造体にその上の信号を
ドライブすることができなくなる。この自動的オフ−ラ
イン動作は、任意の読取りまたは書込みサイクルが、第
１図の記憶装置16、18に対してであろうと、あるいは制
御装置を介して周辺装置に対してであろうと、そしてＡ
バスまたはＢバスのアドレスあるいはデータに誤りが検
出された時間中、アボートされることを確実にする。さ
らに、その同じ動作サイクル中の任意のデータ転送はパ
ートナーのCPUのみを使用して繰返される。
よび14はＡバス42およびＢバス44をドライブすると同時
に誤りのチエツクを実行する。この同時動作は、バス構
造体をドライブする前に誤りのチエツクを行なうプロセ
ツサ・モジユール10における装置とは対照的である。CP
Uはこの態様で動作する。何故ならば、そのタイミング
は動作のいかなる遅延もシステムのスループツトにとつ
て望ましくないほど十分に重要であるからである。CPU
がバス構造体をドライブしている時間中、チエツク論理
によつて検知される誤りはCPUにドライバ48を通じてＡ
バス誤り信号およびＢバス誤り信号の両方をシステムク
ロツクの次の段階中Ｘバスにドライブさせるように作用
する。同じ時間段階中、障害のあるCPUはＸバス46に、
パートナーのCPUが受信するレベル１保守割込み信号を
ドライブする。その時間段階の終了時に、障害のあるCP
Uはオフ−ライン状態となり、パートナーのCPUからの呼
掛けに応答する以外には、バス構造体にその上の信号を
ドライブすることができなくなる。この自動的オフ−ラ
イン動作は、任意の読取りまたは書込みサイクルが、第
１図の記憶装置16、18に対してであろうと、あるいは制
御装置を介して周辺装置に対してであろうと、そしてＡ
バスまたはＢバスのアドレスあるいはデータに誤りが検
出された時間中、アボートされることを確実にする。さ
らに、その同じ動作サイクル中の任意のデータ転送はパ
ートナーのCPUのみを使用して繰返される。
パリテイチエツクを含むMAP80は別として、本質的にC
PU12における複式化されていない部分はコンパレータ12
f、電力段140、状態および制御段133、ならびに制御お
よびタイミング段135だけである。これら回路の障害は
恐らくシステムの故障をあるいはシステム内に無効デー
タを生じさせないであろう。さらに、システムはこれら
CPU素子を検査するソフトウエアを備えている。
PU12における複式化されていない部分はコンパレータ12
f、電力段140、状態および制御段133、ならびに制御お
よびタイミング段135だけである。これら回路の障害は
恐らくシステムの故障をあるいはシステム内に無効デー
タを生じさせないであろう。さらに、システムはこれら
CPU素子を検査するソフトウエアを備えている。
第5Aおよび5B図にも示すように、第１図のモジユール
の他の装置はパートナー同志のCPU12、14にアクセスで
きる。処理部分12aにおいて、マルチプレクサ61および6
3を介してＡバス・アドレストランシーバ144および146
と、またはＢバス・アドレストランシーバ143および145
とそれぞれ接続された、例えばデコーダ112は到来する
アドレス信号に応答してCPU12を識別し、プロセツサ選
択信号を発生し、この選択信号は制御ゲート134に供給
される。CPU12はこのようにして報知を受け、読取りサ
イクルを実行し、状態情報をバス構造体30に供給するこ
とができる。逆に、このようにして選択されたときに、
CPU12は書込みサイクルを実行して制御の変更を行なう
ように制御され得る。
の他の装置はパートナー同志のCPU12、14にアクセスで
きる。処理部分12aにおいて、マルチプレクサ61および6
3を介してＡバス・アドレストランシーバ144および146
と、またはＢバス・アドレストランシーバ143および145
とそれぞれ接続された、例えばデコーダ112は到来する
アドレス信号に応答してCPU12を識別し、プロセツサ選
択信号を発生し、この選択信号は制御ゲート134に供給
される。CPU12はこのようにして報知を受け、読取りサ
イクルを実行し、状態情報をバス構造体30に供給するこ
とができる。逆に、このようにして選択されたときに、
CPU12は書込みサイクルを実行して制御の変更を行なう
ように制御され得る。
CPU障害検出 第5Aおよび5B図をさらに参照すると、コンパレータ12
fは、処理部分12aがＡバス42から受信した入力データ
を、処理部分12bがＢバス44から受信した入力データと
比較する入力コンパレータ156を有する。出力コンパレ
ータ150は、処理部分12aがトランシーバ142、144および
146、ならびに138にそれぞれ供給する機能、アドレスな
らびにデータ信号（パリテイを含む）を処理部分12bが
発生する対応する信号と比較する。例示のCPUはまた、
部分12aの制御ゲート134からの選択されたタイミングお
よび制御信号を部分12bからの対応する信号と比較す
る。内部制御信号のこの比較はCPUの内部動作をチエツ
クし、障害の迅速な検出を容易にし、CPUの診断および
保守に有益である。
fは、処理部分12aがＡバス42から受信した入力データ
を、処理部分12bがＢバス44から受信した入力データと
比較する入力コンパレータ156を有する。出力コンパレ
ータ150は、処理部分12aがトランシーバ142、144および
146、ならびに138にそれぞれ供給する機能、アドレスな
らびにデータ信号（パリテイを含む）を処理部分12bが
発生する対応する信号と比較する。例示のCPUはまた、
部分12aの制御ゲート134からの選択されたタイミングお
よび制御信号を部分12bからの対応する信号と比較す
る。内部制御信号のこの比較はCPUの内部動作をチエツ
クし、障害の迅速な検出を容易にし、CPUの診断および
保守に有益である。
コンパレータ12fに対する１つまたはそれ以上の対応
する入力信号が相違するときには、コンパレータは比較
誤り信号を発生し、この比較誤り信号は制御段133に供
給される。誤りはデータ入力誤り、データ出力誤り、機
能誤り、あるいはアドレス誤りの結果であり得る。ま
た、異なるタイミングまたは制御信号によるサイクル誤
りまたは制御誤りである可能性もある。
する入力信号が相違するときには、コンパレータは比較
誤り信号を発生し、この比較誤り信号は制御段133に供
給される。誤りはデータ入力誤り、データ出力誤り、機
能誤り、あるいはアドレス誤りの結果であり得る。ま
た、異なるタイミングまたは制御信号によるサイクル誤
りまたは制御誤りである可能性もある。
バーチユアル・メモリMAP80に接続されたパリテイチ
エツク回路82および84による誤りの検出は、同じく制御
段133に供給されるパリテイ・エラー信号を発生させ
る。
エツク回路82および84による誤りの検出は、同じく制御
段133に供給されるパリテイ・エラー信号を発生させ
る。
制御段133はコンパレータ12fの比較無効信号に、およ
びパリテイチエツク回路82および84からのパリテイ無効
信号に応答して、次のクロツク段階で、プロセツサ誤り
信号をライン158に発生する。この動作に対する１つの
例外は、読取り動作中に起り得るように、比較無効信号
が入力データ信号の入力コンパレータ156での無効比較
による場合に、生じる。その場合には、制御段133は、
バス誤り信号が次のタイミング段階で発生されない場合
にのみ、プロセツサ誤り信号を発生する。バス誤り信号
はバス構造体30における障害状態を指示し、それ故入力
データの無効比較がバス構造体30のＡバスまたはＢバス
部分における障害の結果であり、処理部分12aまたは12b
の障害の結果ではなかつたことを識別する。バス誤り信
号はプロセツサ状態および制御段133が発生する多くの
信号のうちの１つである。段133は処理部分12aのデコー
ダ112から受信したプロセツサ選択信号の処理部分12bか
らの対応する信号との無効比較に応答してバス誤り信号
を発生する。
びパリテイチエツク回路82および84からのパリテイ無効
信号に応答して、次のクロツク段階で、プロセツサ誤り
信号をライン158に発生する。この動作に対する１つの
例外は、読取り動作中に起り得るように、比較無効信号
が入力データ信号の入力コンパレータ156での無効比較
による場合に、生じる。その場合には、制御段133は、
バス誤り信号が次のタイミング段階で発生されない場合
にのみ、プロセツサ誤り信号を発生する。バス誤り信号
はバス構造体30における障害状態を指示し、それ故入力
データの無効比較がバス構造体30のＡバスまたはＢバス
部分における障害の結果であり、処理部分12aまたは12b
の障害の結果ではなかつたことを識別する。バス誤り信
号はプロセツサ状態および制御段133が発生する多くの
信号のうちの１つである。段133は処理部分12aのデコー
ダ112から受信したプロセツサ選択信号の処理部分12bか
らの対応する信号との無効比較に応答してバス誤り信号
を発生する。
第６図は例示の各CPU12、14のこれら障害検出動作を
例示するタイミング波形を示す。図面は段階Ｎ、段階Ｎ
＋１、および段階Ｎ＋２と指示された３つの連続するタ
イミング段階を示す。波形162は比較無効信号またはパ
リテイ無効信号を発生する障害の段階Ｎ中の発生を示
す。波形162の障害信号は制御段133を作動させて次のタ
イミング段階中、すなわち段階Ｎ＋１中、波形166で示
すプロセツサ誤り信号を発生する。プロセツサ誤り信号
166の１つの機能は論理回路を不能化し、それによつて
本質的にCPU12におけるすべての動作を停止させること
である。
例示するタイミング波形を示す。図面は段階Ｎ、段階Ｎ
＋１、および段階Ｎ＋２と指示された３つの連続するタ
イミング段階を示す。波形162は比較無効信号またはパ
リテイ無効信号を発生する障害の段階Ｎ中の発生を示
す。波形162の障害信号は制御段133を作動させて次のタ
イミング段階中、すなわち段階Ｎ＋１中、波形166で示
すプロセツサ誤り信号を発生する。プロセツサ誤り信号
166の１つの機能は論理回路を不能化し、それによつて
本質的にCPU12におけるすべての動作を停止させること
である。
プロセツサ状態および制御段133は次に、段階Ｎ＋１
中、それぞれが波形168を有するＡバス誤り信号および
Ｂバス誤り信号を発生する。段133はまた、２つの処理
部分12aおよび12bにおけるプロセツサ選択信号間に差が
検出された場合に、これら信号を発生する。例示の処理
部分12aはまた、段階Ｎ＋１中、波形174のレベル１割込
み信号を発生する。
中、それぞれが波形168を有するＡバス誤り信号および
Ｂバス誤り信号を発生する。段133はまた、２つの処理
部分12aおよび12bにおけるプロセツサ選択信号間に差が
検出された場合に、これら信号を発生する。例示の処理
部分12aはまた、段階Ｎ＋１中、波形174のレベル１割込
み信号を発生する。
段階Ｎ＋２の開始時に、なお波形162の障害信号に応
答して段133は波形176で示すように断定バスマスター状
態を終了させる。この作用は波形168のバス誤り信号の
終了をともなう。Ａバス誤り信号およびＢバス誤り信号
はＸバス46に供給され、第１図のモジユール10のすべて
の装置にすぐ前の段階中バスに与えられた情報を無視す
るように、例えば波形164で示すCPUバス転送を無視する
ように報知する。レベル１割込み信号174もまた、Ｘバ
ス46に供給され、モジユールのある装置が障害を生じる
誤りを検出したことをパートナーのCPU14に報知する。
処理部分12aが波形176をもつマスター状態から切換わる
と、トランシーバ136、138、142、144、146および148の
みならず、処理部分12bに接続されたトランシーバ12eの
バスドライバをすべて不能化する。
答して段133は波形176で示すように断定バスマスター状
態を終了させる。この作用は波形168のバス誤り信号の
終了をともなう。Ａバス誤り信号およびＢバス誤り信号
はＸバス46に供給され、第１図のモジユール10のすべて
の装置にすぐ前の段階中バスに与えられた情報を無視す
るように、例えば波形164で示すCPUバス転送を無視する
ように報知する。レベル１割込み信号174もまた、Ｘバ
ス46に供給され、モジユールのある装置が障害を生じる
誤りを検出したことをパートナーのCPU14に報知する。
処理部分12aが波形176をもつマスター状態から切換わる
と、トランシーバ136、138、142、144、146および148の
みならず、処理部分12bに接続されたトランシーバ12eの
バスドライバをすべて不能化する。
第５図および第６図をさらに参照して、データ波形16
4で示すメモリ読取り動作のデータ転送中に障害信号162
が生じる場合には、制御段133は両バス誤り信号を発生
する。第１図の主記憶装置16、18はＡおよびＢバス誤り
信号の発生に応答して波形164のデータ転送を繰返す。
第６図は繰返されたデータ転送を破線の波形164aで示し
ている。
4で示すメモリ読取り動作のデータ転送中に障害信号162
が生じる場合には、制御段133は両バス誤り信号を発生
する。第１図の主記憶装置16、18はＡおよびＢバス誤り
信号の発生に応答して波形164のデータ転送を繰返す。
第６図は繰返されたデータ転送を破線の波形164aで示し
ている。
同様に、書込み動作中障害信号162が生じると、パー
トナーのCPU14は波形164aで同じく指示されているよう
に、段階Ｎ＋２中波形164のCPUバス転送を繰返す。
トナーのCPU14は波形164aで同じく指示されているよう
に、段階Ｎ＋２中波形164のCPUバス転送を繰返す。
かくして、CPU12、14はマスター状態にあるときに、
ドライバに供給されるバス可能化信号を発生するように
要求されると、バス構造体をドライブすることだけが可
能である。プロセツサ誤り信号は迅速に、すなわち次の
タイミング段階の終了時にマスター状態をオフにする。
CPU12が第６図に示すプロセツサ誤り信号を発生する場
合には、パートナー装置14が本質的に中断なしに動作を
継続する。プロセツサ誤り信号166が書込み動作中生じ
ると、パートナー装置14は波形164aで示すようにデータ
の転送を繰返す。プロセツサ誤り信号が読取り動作中生
じると、パートナー装置14は引続くタイミング段階にお
いてメモリがバス構造体に供給する繰返されたデータを
読取る。さらに、パートナー装置14は低レベルの割込み
である波形174のレベル１割込み信号に応答して診断ル
ーチンを開始させる。プロセツサ誤り信号の発生が過渡
現象であると考えられる場合には、すなわち診断ルーチ
ンが何等障害あるいは誤り状態を識別または位置指定し
ない場合には、CPU12は保守なしに動作に復帰できる。
好ましい実施例においては、過渡現象障害の発生は記録
され、繰返される場合にはCPUは別の診断なしにサービ
スするようには復帰しない。
ドライバに供給されるバス可能化信号を発生するように
要求されると、バス構造体をドライブすることだけが可
能である。プロセツサ誤り信号は迅速に、すなわち次の
タイミング段階の終了時にマスター状態をオフにする。
CPU12が第６図に示すプロセツサ誤り信号を発生する場
合には、パートナー装置14が本質的に中断なしに動作を
継続する。プロセツサ誤り信号166が書込み動作中生じ
ると、パートナー装置14は波形164aで示すようにデータ
の転送を繰返す。プロセツサ誤り信号が読取り動作中生
じると、パートナー装置14は引続くタイミング段階にお
いてメモリがバス構造体に供給する繰返されたデータを
読取る。さらに、パートナー装置14は低レベルの割込み
である波形174のレベル１割込み信号に応答して診断ル
ーチンを開始させる。プロセツサ誤り信号の発生が過渡
現象であると考えられる場合には、すなわち診断ルーチ
ンが何等障害あるいは誤り状態を識別または位置指定し
ない場合には、CPU12は保守なしに動作に復帰できる。
好ましい実施例においては、過渡現象障害の発生は記録
され、繰返される場合にはCPUは別の診断なしにサービ
スするようには復帰しない。
第5B図を続けて参照して、CPU12が初期設定される
と、CPU12は内部誤りチエツク信号を取消し、それによ
つてパリテイ無効信号または比較無効信号がプロセツサ
・ホールド信号を発生することを防止する。その代り
に、CPUは代表的にはPROM124に記憶されたテスト・ルー
チンを実行する。これはプロセツサ誤り信号を発生し得
るすべての状態を遂行させるものである。各潜在的に障
害のある状態が生じると、処理部分は対応する障害報知
信号が実際に発生されているか否かを検知するためにテ
ストする。誤りチエツク信号が存在しないと、CPUがマ
スター状態を得ることを禁止され、その結果この論理遂
行ルーチン中に発生された障害はCPUを停止させず、か
つバス構造体30に報知されない。PROM124中のテスト・
ルーチンは誤りチエツク信号を発生し、このチエツクル
ーチンが上首尾に完了したときにのみCPUがマスター状
態を取ることを可能にする。
と、CPU12は内部誤りチエツク信号を取消し、それによ
つてパリテイ無効信号または比較無効信号がプロセツサ
・ホールド信号を発生することを防止する。その代り
に、CPUは代表的にはPROM124に記憶されたテスト・ルー
チンを実行する。これはプロセツサ誤り信号を発生し得
るすべての状態を遂行させるものである。各潜在的に障
害のある状態が生じると、処理部分は対応する障害報知
信号が実際に発生されているか否かを検知するためにテ
ストする。誤りチエツク信号が存在しないと、CPUがマ
スター状態を得ることを禁止され、その結果この論理遂
行ルーチン中に発生された障害はCPUを停止させず、か
つバス構造体30に報知されない。PROM124中のテスト・
ルーチンは誤りチエツク信号を発生し、このチエツクル
ーチンが上首尾に完了したときにのみCPUがマスター状
態を取ることを可能にする。
第5Aおよび5B図の各CPU12、14は代表的にはプロセツ
サ状態および制御段136に論理回路を含み、２つのパー
トナー同志の装置をロツク−ステツプ同期状態にする。
例示のCPU12および14はマスター状態への転移とともに
ロツク−ステツプ同期状態となる。各例示のCPU12およ
び14は信号をバス構造体にドライブするためにはマスタ
ー状態になければならない。各PROM124に記憶された初
期設定シーケンスは代表的にはパートナー同志の装置を
同期状態にするための命令を含み、いずれのCPUも最初
に、すなわちターンオンされたときに、マスター状態に
ないことを確実にしている。CPU12、14は初期設定シー
ケンスにおいて最初は同期状態になく、そして一方のCP
Uが多段階サイクル中他方より先にマスター状態を得
る。マスター状態を得た一方のCPUは他方のCPUのさらに
その上の初期設定動作を制御してこのCPUを次の多段階
初期設定サイクル中の選択された時間にマスター状態に
する。
サ状態および制御段136に論理回路を含み、２つのパー
トナー同志の装置をロツク−ステツプ同期状態にする。
例示のCPU12および14はマスター状態への転移とともに
ロツク−ステツプ同期状態となる。各例示のCPU12およ
び14は信号をバス構造体にドライブするためにはマスタ
ー状態になければならない。各PROM124に記憶された初
期設定シーケンスは代表的にはパートナー同志の装置を
同期状態にするための命令を含み、いずれのCPUも最初
に、すなわちターンオンされたときに、マスター状態に
ないことを確実にしている。CPU12、14は初期設定シー
ケンスにおいて最初は同期状態になく、そして一方のCP
Uが多段階サイクル中他方より先にマスター状態を得
る。マスター状態を得た一方のCPUは他方のCPUのさらに
その上の初期設定動作を制御してこのCPUを次の多段階
初期設定サイクル中の選択された時間にマスター状態に
する。
CPU動作シーケンス 第７図および第８図は第２図の背面バス信号のフオー
マツトに従うプロセツサ・モジユール10におけるデータ
転送サイクルに対する第５図のCPU12の動作シーケンス
を示す構成図である。両構成図とも、コンピユータ・シ
ステムの他方の装置がバス構造体へのアクセスを要求し
ていないときのサイクルを例示している。第７図は書込
みサイクルを示し、第８図は読取りサイクルを示す。第
７図に例示された書込みサイクルは第５図の制御および
タイミング段135が、動作ボツクス180で指示されている
ように、主クロツク信号（第２図の波形56a）に応答し
て段階１状態に設定されたときに始まる。サイクルのこ
の定義段階において、第５図の選択されたマイクロプロ
セツサ100または102は書込み動作のための機能およびア
ドレス信号を発生する。機能信号は、動作ボツクス182
で指示されているように、ドライバ140からバス構造体
に供給される。同時に、コンパレータ150は判断ボツク
ス184で指示されているように、各処理部分12aおよび12
bがバス構造体に供給する機能信号を比較する。有効比
較は動作ボツクス186で示すようにサイクルを継続させ
る。また、段階１中、判断ボツクス188で指示されるよ
うに、例えば第5B図のデコーダ110によつて決定され
る、あるいは第７図に例示されたサイクルの前に開始さ
れた他の動作サイクルと関連して、ページ障害が生じ得
る。段階１にページ障害がないと、例示のサイクルは動
作ボツクス186で示すように継続する。
マツトに従うプロセツサ・モジユール10におけるデータ
転送サイクルに対する第５図のCPU12の動作シーケンス
を示す構成図である。両構成図とも、コンピユータ・シ
ステムの他方の装置がバス構造体へのアクセスを要求し
ていないときのサイクルを例示している。第７図は書込
みサイクルを示し、第８図は読取りサイクルを示す。第
７図に例示された書込みサイクルは第５図の制御および
タイミング段135が、動作ボツクス180で指示されている
ように、主クロツク信号（第２図の波形56a）に応答し
て段階１状態に設定されたときに始まる。サイクルのこ
の定義段階において、第５図の選択されたマイクロプロ
セツサ100または102は書込み動作のための機能およびア
ドレス信号を発生する。機能信号は、動作ボツクス182
で指示されているように、ドライバ140からバス構造体
に供給される。同時に、コンパレータ150は判断ボツク
ス184で指示されているように、各処理部分12aおよび12
bがバス構造体に供給する機能信号を比較する。有効比
較は動作ボツクス186で示すようにサイクルを継続させ
る。また、段階１中、判断ボツクス188で指示されるよ
うに、例えば第5B図のデコーダ110によつて決定され
る、あるいは第７図に例示されたサイクルの前に開始さ
れた他の動作サイクルと関連して、ページ障害が生じ得
る。段階１にページ障害がないと、例示のサイクルは動
作ボツクス186で示すように継続する。
判断ボツクス190で示すように、前に開始された動作
サイクルによるバス・ウエイト信号の発生は例示のサイ
クルをアボートさせる。動作ボツクス192参照。バス・
ウエイト信号が存在しない場合には、書込みサイクルは
次のクロツク信号で、動作ボツクス194に示すように、
応答段階、すなわち段階２へ進む。前の段階において判
断ボツクス184で決定される無効比較は応答段階中、プ
ロセツサ段134および136によるプロセツサ誤り、Ａバス
誤りおよびＢバス誤りと指示された信号の発生をもたら
し、さらにサイクルを動作ボツクス196で指示されてい
るようにアボートさせる。同様に、前の段階１中に、判
断ボツクス188で決定されるページ障害をデコードする
ことにより、段階２中、システムは、動作ボツクス196
で示すように、ページ障害信号およびバス・ビジイ信号
を発生し、書込みサイクルをアボートさせる。
サイクルによるバス・ウエイト信号の発生は例示のサイ
クルをアボートさせる。動作ボツクス192参照。バス・
ウエイト信号が存在しない場合には、書込みサイクルは
次のクロツク信号で、動作ボツクス194に示すように、
応答段階、すなわち段階２へ進む。前の段階において判
断ボツクス184で決定される無効比較は応答段階中、プ
ロセツサ段134および136によるプロセツサ誤り、Ａバス
誤りおよびＢバス誤りと指示された信号の発生をもたら
し、さらにサイクルを動作ボツクス196で指示されてい
るようにアボートさせる。同様に、前の段階１中に、判
断ボツクス188で決定されるページ障害をデコードする
ことにより、段階２中、システムは、動作ボツクス196
で示すように、ページ障害信号およびバス・ビジイ信号
を発生し、書込みサイクルをアボートさせる。
また、例示の段階２中、選択されたマイクロプロセツ
サ100または102は、動作ボツクス198で示すように、デ
ータセレクタ106を介して書込みデータをラツチ120に供
給する。
サ100または102は、動作ボツクス198で示すように、デ
ータセレクタ106を介して書込みデータをラツチ120に供
給する。
段階２中、判断ボツクス200で示すようにシステムの
任意の装置によるバス誤り信号の発生は、動作ボツクス
196で示すように、サイクルをアボートさせる。このサ
イクルはまた、判断ボツクス202で示すように装置がバ
ス・ビジイ信号を発生する場合に、この段階でアボート
される。さらに、判断ボツクス204で示すように、装置
がバス・ウエイト信号を発生する場合には、プロセツサ
制御およびタイミング段階135は他のタイミング段階の
間段階２にとどまる。
任意の装置によるバス誤り信号の発生は、動作ボツクス
196で示すように、サイクルをアボートさせる。このサ
イクルはまた、判断ボツクス202で示すように装置がバ
ス・ビジイ信号を発生する場合に、この段階でアボート
される。さらに、判断ボツクス204で示すように、装置
がバス・ウエイト信号を発生する場合には、プロセツサ
制御およびタイミング段階135は他のタイミング段階の
間段階２にとどまる。
サイクルが段階２においてアボートされないまたは遅
延されないときには、動作ボツクス206で示すように、
動作は段階３、すなわちデータ転送段階へ進む。この段
階において、ラツチ120のデータは、動作ボツクス208で
示すように、トランシーバ138のドライバを介してバス
構造体に供給される。CPU12は判断ボツクス210で示すよ
うに出データを比較し、障害が検出されない場合には動
作ボツクス212で示すようにサイクルが継続する。ま
た、この段階中、判断ボツクス184で示すように前の段
階１中に決定された無効比較は動作ボツクス214で示さ
れるようにマスター状態を取消させる。
延されないときには、動作ボツクス206で示すように、
動作は段階３、すなわちデータ転送段階へ進む。この段
階において、ラツチ120のデータは、動作ボツクス208で
示すように、トランシーバ138のドライバを介してバス
構造体に供給される。CPU12は判断ボツクス210で示すよ
うに出データを比較し、障害が検出されない場合には動
作ボツクス212で示すようにサイクルが継続する。ま
た、この段階中、判断ボツクス184で示すように前の段
階１中に決定された無効比較は動作ボツクス214で示さ
れるようにマスター状態を取消させる。
第７図は書込み動作が、動作ボツクス216で示すよう
に段階３から段階４へ無条件に進むことを示している。
この段階中、判断ボツクス210で示すように、前の段階
における無効比較の結果により、CPUは動作ボツクス218
で示すようにプロセツサ誤り信号、Ａバス誤り信号およ
びＢバス誤り信号を発生する。これら信号は動作ボツク
ス224で示すように、次の段階５においてパートナーのC
PUにデータの転送を繰返させる。判断ボツクス220で示
すように、パートナーのCPUによつてあるいはバス構造
体に接続された任意の他の装置によつて生じ得る段階４
中のバス誤り信号の発生は、動作ボツクス222で示すよ
うに、サイクルを段階５へ進ませる。バス誤りが存在し
ない場合には、サイクルは段階５に入ることなしに終了
する。しかしながら、段階５に入つたときに、誤りを生
じたCPUは動作ボツクス226で示すようにマスター状態を
取消される。また、障害のないCPU12、14は、動作ボツ
クス224で示されるように、再びそのラツチ120に記憶さ
れたデータをバス構造体に供給する。この時点で、例示
の書込みサイクルは完了し、終了する。
に段階３から段階４へ無条件に進むことを示している。
この段階中、判断ボツクス210で示すように、前の段階
における無効比較の結果により、CPUは動作ボツクス218
で示すようにプロセツサ誤り信号、Ａバス誤り信号およ
びＢバス誤り信号を発生する。これら信号は動作ボツク
ス224で示すように、次の段階５においてパートナーのC
PUにデータの転送を繰返させる。判断ボツクス220で示
すように、パートナーのCPUによつてあるいはバス構造
体に接続された任意の他の装置によつて生じ得る段階４
中のバス誤り信号の発生は、動作ボツクス222で示すよ
うに、サイクルを段階５へ進ませる。バス誤りが存在し
ない場合には、サイクルは段階５に入ることなしに終了
する。しかしながら、段階５に入つたときに、誤りを生
じたCPUは動作ボツクス226で示すようにマスター状態を
取消される。また、障害のないCPU12、14は、動作ボツ
クス224で示されるように、再びそのラツチ120に記憶さ
れたデータをバス構造体に供給する。この時点で、例示
の書込みサイクルは完了し、終了する。
第８図に示すCPU12、14に対する読取りサイクルは第
７図の書込みサイクルと同じ態様で始まり、例示するよ
うに、段階１、すなわち定義段階中、同じ動作を有す
る。CPUは段階２、すなわち応答段階に進み、第７図に
動作ボツクス198で示されたラツチに対するデータの転
送が読取りサイクルにおいては生じない点を除き、第７
図の書込みサイクルと同じ動作を実行する。
７図の書込みサイクルと同じ態様で始まり、例示するよ
うに、段階１、すなわち定義段階中、同じ動作を有す
る。CPUは段階２、すなわち応答段階に進み、第７図に
動作ボツクス198で示されたラツチに対するデータの転
送が読取りサイクルにおいては生じない点を除き、第７
図の書込みサイクルと同じ動作を実行する。
さらに第８図を参照して、段階３、すなわちデータ段
階中、CPU12、14はバス構造体からドライバ138およびラ
ツチ118または122（第５図）を通じて読取りデータを受
信し、そしてそれを、動作ボツクス230で示すように、
各処理部分のマイクロプロセツサ100、102に転送する。
コンパレータ156は、判断ボツクス232で示すように、２
つのバス42および44のそれぞれからの到来データが同一
であるか否かを検査する。有効比較は動作ボツクス234
で示すようにサイクルを続けさせ、また無効比較は動作
ボツクス236で示すようにプロセツサ・クロツクを抑止
する。また、データ転送段階中、第８図に判断ボツクス
238で示すように、後で記載する記憶装置から発生され
る高速ECC誤り信号の発生により、プロセツサ・クロツ
クは同様に、動作ボツクス236で示すように抑止され
る。
階中、CPU12、14はバス構造体からドライバ138およびラ
ツチ118または122（第５図）を通じて読取りデータを受
信し、そしてそれを、動作ボツクス230で示すように、
各処理部分のマイクロプロセツサ100、102に転送する。
コンパレータ156は、判断ボツクス232で示すように、２
つのバス42および44のそれぞれからの到来データが同一
であるか否かを検査する。有効比較は動作ボツクス234
で示すようにサイクルを続けさせ、また無効比較は動作
ボツクス236で示すようにプロセツサ・クロツクを抑止
する。また、データ転送段階中、第８図に判断ボツクス
238で示すように、後で記載する記憶装置から発生され
る高速ECC誤り信号の発生により、プロセツサ・クロツ
クは同様に、動作ボツクス236で示すように抑止され
る。
CPUは動作ボツクス240で示すタイミング段階４に進
み、プロセツサ・クロツクが抑止されている場合には、
動作ボツクス242で示すようにレジスタをホールド状態
に設定する。その他の場合は、判断ボツクス244で決定
されるバス誤り信号が段階４中に発生される場合を除
き、サイクルは終了する。バス誤り信号が段階４中で発
生される場合には、動作ボツクス246で示すように、読
取りサイクルは随意の段階５に進む。この段階中、CPU
は動作ボツクス248で示すように、バス構造体からマイ
クロプロセツサへのデータの転送を繰返す。また、動作
ボツクス250で示すように、プロセツサ・ホールド状態
は取消される。
み、プロセツサ・クロツクが抑止されている場合には、
動作ボツクス242で示すようにレジスタをホールド状態
に設定する。その他の場合は、判断ボツクス244で決定
されるバス誤り信号が段階４中に発生される場合を除
き、サイクルは終了する。バス誤り信号が段階４中で発
生される場合には、動作ボツクス246で示すように、読
取りサイクルは随意の段階５に進む。この段階中、CPU
は動作ボツクス248で示すように、バス構造体からマイ
クロプロセツサへのデータの転送を繰返す。また、動作
ボツクス250で示すように、プロセツサ・ホールド状態
は取消される。
記憶装置 第９図は第１図のプロセツサ・モジユール10の主記憶
装置16を示す。パートナーの記憶装置18は装置16と同一
であり、ロツク−ステツプ同期状態で動作する。例示の
記憶装置の記憶部分16aおよび16b（第１図）は同一のRA
M290および292をそれぞれ使用している。それぞれは、
実例として、５タイミング段階ごとに１回（第２図）同
じリーフに繰返し書込むことができるかつ３タイミング
段階ごとに１回同じリーフから繰返し読取ることができ
る４方インタリーブド・ダイナミツク・RAMアレイであ
る。RAM290はデータワードの上部バイトを記憶し、RAM2
92はデータワードの下部バイトを記憶する。各RAMはイ
ンタリーブ・マルチブレクサ294、296をそれぞれ介して
１バイトの読取りデータを供給し、組合された出力バイ
トの読取りワードは出力マルチプレクサ298に供給され
る。このマルチプレクサからの出力はＡバストランシー
バ300を介してＡバス42に供給され、またＢバストラン
シーバ302を介してＢバス44に供給される。マルチプレ
クサ294、296および298は第９図の下部に示されたアド
レスおよび制御回路16fを含む記憶装置フオーマツト部
分16e（第１図）の一部である。
装置16を示す。パートナーの記憶装置18は装置16と同一
であり、ロツク−ステツプ同期状態で動作する。例示の
記憶装置の記憶部分16aおよび16b（第１図）は同一のRA
M290および292をそれぞれ使用している。それぞれは、
実例として、５タイミング段階ごとに１回（第２図）同
じリーフに繰返し書込むことができるかつ３タイミング
段階ごとに１回同じリーフから繰返し読取ることができ
る４方インタリーブド・ダイナミツク・RAMアレイであ
る。RAM290はデータワードの上部バイトを記憶し、RAM2
92はデータワードの下部バイトを記憶する。各RAMはイ
ンタリーブ・マルチブレクサ294、296をそれぞれ介して
１バイトの読取りデータを供給し、組合された出力バイ
トの読取りワードは出力マルチプレクサ298に供給され
る。このマルチプレクサからの出力はＡバストランシー
バ300を介してＡバス42に供給され、またＢバストラン
シーバ302を介してＢバス44に供給される。マルチプレ
クサ294、296および298は第９図の下部に示されたアド
レスおよび制御回路16fを含む記憶装置フオーマツト部
分16e（第１図）の一部である。
各トランシーバ300、302は関連するバスから受信した
異なるバイトの書込みデータを２つの書込みマルチプレ
クサ304、306のそれぞれに供給し、別のマルチプレクサ
308、書込みレジスタ310および書込みバツフア312を有
するデータチヤネルを介してRAM290にデータワードの上
部バイトを書込み、かつ別のマルチプレクサ314、書込
みレジスタ316および書込みバツフア318を有する同様の
データチヤネルを介してRAM292に同じデータワードの下
部バイトを書込むことができる。例示の実施例では、２
つの書込みマルチプレクサ304、306は１つのトランシー
バ300または302からのデータを、従つてＡバスまたはＢ
バスからのデータを選択する。
異なるバイトの書込みデータを２つの書込みマルチプレ
クサ304、306のそれぞれに供給し、別のマルチプレクサ
308、書込みレジスタ310および書込みバツフア312を有
するデータチヤネルを介してRAM290にデータワードの上
部バイトを書込み、かつ別のマルチプレクサ314、書込
みレジスタ316および書込みバツフア318を有する同様の
データチヤネルを介してRAM292に同じデータワードの下
部バイトを書込むことができる。例示の実施例では、２
つの書込みマルチプレクサ304、306は１つのトランシー
バ300または302からのデータを、従つてＡバスまたはＢ
バスからのデータを選択する。
第９図にさらに示すように、RAM290、292からの読取
りデータは誤りチエツクおよび補正（ECC）段320に供給
される。ECC段320は読取りワードの上部バイトをチヤネ
ル・マルチプレクサ308および旧データレジスタ322の両
方に供給する。また、読取りワードの下部バイトをチヤ
ネル・マルチプレクサ314および第２の旧データレジス
タ324の両方に供給する。２つの旧データレジスタはそ
れぞれに記憶されたデータバイトを完全な２バイトのワ
ードとしてトランシーバ300、302を介してＡバスおよび
Ｂバスの両方に供給するためにマルチプレクサ298に供
給するように接続されている。
りデータは誤りチエツクおよび補正（ECC）段320に供給
される。ECC段320は読取りワードの上部バイトをチヤネ
ル・マルチプレクサ308および旧データレジスタ322の両
方に供給する。また、読取りワードの下部バイトをチヤ
ネル・マルチプレクサ314および第２の旧データレジス
タ324の両方に供給する。２つの旧データレジスタはそ
れぞれに記憶されたデータバイトを完全な２バイトのワ
ードとしてトランシーバ300、302を介してＡバスおよび
Ｂバスの両方に供給するためにマルチプレクサ298に供
給するように接続されている。
パリテイチエツク回路328はトランシーバ300からの書
込みデータ出力のパリテイをチエツクするように接続さ
れており、同様のパリテイチエツク回路330はトランシ
ーバ302からの書込みデータ出力のパリテイをチエツク
するように接続されている。パリテイ発生器332はマル
チプレクサ304がトランシーバ300から受信した上部デー
タバイトにパリテイビツトを加えるように接続されてお
り、同様のパリテイ発生器334はマルチプレクサ306がト
ランシーバ302から受信した下部データバイトにパリテ
イビツトを加えるように接続されている。同様に、パリ
テイ発生器336および338はトランシーバ302からマルチ
プレクサ304および306にそれぞれ伝送する書込みデータ
ラインに接続されている。
込みデータ出力のパリテイをチエツクするように接続さ
れており、同様のパリテイチエツク回路330はトランシ
ーバ302からの書込みデータ出力のパリテイをチエツク
するように接続されている。パリテイ発生器332はマル
チプレクサ304がトランシーバ300から受信した上部デー
タバイトにパリテイビツトを加えるように接続されてお
り、同様のパリテイ発生器334はマルチプレクサ306がト
ランシーバ302から受信した下部データバイトにパリテ
イビツトを加えるように接続されている。同様に、パリ
テイ発生器336および338はトランシーバ302からマルチ
プレクサ304および306にそれぞれ伝送する書込みデータ
ラインに接続されている。
その上、チエツクビツト発生器340が書込みバツフア3
12および318に供給される書込みデータバイトに対し別
のチエツクビツトを挿入するように接続されている。ま
た、パリテイ発生器342がマルチプレクサ298からトラン
シーバ300、302への各読取りデータワード出力に対して
パリテイビツトを導入するように接続されている。
12および318に供給される書込みデータバイトに対し別
のチエツクビツトを挿入するように接続されている。ま
た、パリテイ発生器342がマルチプレクサ298からトラン
シーバ300、302への各読取りデータワード出力に対して
パリテイビツトを導入するように接続されている。
例示の記憶装置のフオーマツト部分16eはさらに、ト
ランシーバ300、302からのデータワード出力をバイトマ
ルチプレクサ304、306と比較するように接続されたコン
パレータ326を含む。無効比較は所望のように処理でき
る障害状態を提起する。第４図に示す各CPUのクランプ
回路88および90と設計および動作において同一であるこ
とが好ましいクランプ回路344がトランシーバ300、302
に送給する読取りデータラインを選択的に接地するよう
に接続されている。
ランシーバ300、302からのデータワード出力をバイトマ
ルチプレクサ304、306と比較するように接続されたコン
パレータ326を含む。無効比較は所望のように処理でき
る障害状態を提起する。第４図に示す各CPUのクランプ
回路88および90と設計および動作において同一であるこ
とが好ましいクランプ回路344がトランシーバ300、302
に送給する読取りデータラインを選択的に接地するよう
に接続されている。
かくして、例示の記憶装置は事実上、それぞれが１バ
イトの与えられたデータワードを処理する２つの同一の
読取り・書込み部分を具備するように構成されているこ
とが分るであろう。上記各部分は１つのトランシーバ30
0、302、１つのバス選択マルチプレクサ304、306、１つ
のチヤネルマルチプレクサ308、314、ならびに１つの書
込みレジスタ、書込みバツフア、およびRAMを含む。
イトの与えられたデータワードを処理する２つの同一の
読取り・書込み部分を具備するように構成されているこ
とが分るであろう。上記各部分は１つのトランシーバ30
0、302、１つのバス選択マルチプレクサ304、306、１つ
のチヤネルマルチプレクサ308、314、ならびに１つの書
込みレジスタ、書込みバツフア、およびRAMを含む。
第９図をさらに参照すると、記憶装置のアドレスおよ
び制御回路16fは同様に、それぞれが１つのRAM290、292
とともに動作する２つの部分に構成されている。受信機
346および348はＡバス42およびＢバス44のアドレスおよ
び機能導体に接続されており、またチヤネルマルチプレ
クサ350、352に接続され、一方の受信機からの、従つて
一方のバスからの信号を選択する。アドレスおよび制御
手段354はマルチプレクサ350からの信号を受信し、それ
をアドレスおよび制御バツフア356に供給する。このバ
ツフア356はRAM290を動作させる。同様に、アドレスお
よび制御段358はマルチプレクサ352からの信号を受信
し、アドレスおよび制御バツフア360を介して他方のRAM
292を動作させるように供給される信号を発生する。段3
54および358はそれぞれ、チヤネルマルチプレクサ308お
よび314を制御する選択Ｄ信号および選択Ｃ信号を発生
する。各マルチプレクサはメモリ部分に書込まれている
各バイトのソースに依存して、バス構造体からのまたは
ECC段320からの入力信号を選択するように設定される。
び制御回路16fは同様に、それぞれが１つのRAM290、292
とともに動作する２つの部分に構成されている。受信機
346および348はＡバス42およびＢバス44のアドレスおよ
び機能導体に接続されており、またチヤネルマルチプレ
クサ350、352に接続され、一方の受信機からの、従つて
一方のバスからの信号を選択する。アドレスおよび制御
手段354はマルチプレクサ350からの信号を受信し、それ
をアドレスおよび制御バツフア356に供給する。このバ
ツフア356はRAM290を動作させる。同様に、アドレスお
よび制御段358はマルチプレクサ352からの信号を受信
し、アドレスおよび制御バツフア360を介して他方のRAM
292を動作させるように供給される信号を発生する。段3
54および358はそれぞれ、チヤネルマルチプレクサ308お
よび314を制御する選択Ｄ信号および選択Ｃ信号を発生
する。各マルチプレクサはメモリ部分に書込まれている
各バイトのソースに依存して、バス構造体からのまたは
ECC段320からの入力信号を選択するように設定される。
コンパレータ362が２つの受信機346および348から
の、すなわち２つのバス42および44のアドレスおよび制
御信号出力を比較するように接続されている。不一致に
応答して、このコンパレータは、データコンパレータ32
6と同様に、障害信号を発生する。
の、すなわち２つのバス42および44のアドレスおよび制
御信号出力を比較するように接続されている。不一致に
応答して、このコンパレータは、データコンパレータ32
6と同様に、障害信号を発生する。
パリテイチエツク回路364および366は受信機346およ
び348からの出力ラインにそれぞれ接続されている。デ
ータ・パリテイチエツク回路328およびアドレス・パリ
テイチエツク回路362はプロセツサ・モジユール10のす
べてのデータ転送動作に対してＡバス42の信号のパリテ
イを検査する。パリテイチエツク回路320および366はＢ
バス44の信号に関して同じ機能を行なう。アドレスパリ
テイは、機能またはサイクル定義を含むアドレス信号と
データ信号とがサイクルの異なる段階で生じる限り、デ
ータパリテイとは別であるということを注記しておく。
各段階において各組のバス導体は検査されるそれ自身の
パリテイを有する。
び348からの出力ラインにそれぞれ接続されている。デ
ータ・パリテイチエツク回路328およびアドレス・パリ
テイチエツク回路362はプロセツサ・モジユール10のす
べてのデータ転送動作に対してＡバス42の信号のパリテ
イを検査する。パリテイチエツク回路320および366はＢ
バス44の信号に関して同じ機能を行なう。アドレスパリ
テイは、機能またはサイクル定義を含むアドレス信号と
データ信号とがサイクルの異なる段階で生じる限り、デ
ータパリテイとは別であるということを注記しておく。
各段階において各組のバス導体は検査されるそれ自身の
パリテイを有する。
例示の記憶装置16はまた、複式化されていない状態お
よび制御手段368を有する。この段368はパリテイ・エラ
ー信号、コンパレータ障害信号、およびECC段320からの
ECC徴候（シンドローム）信号を受信する。段368は記憶
装置における多数の他の素子と接続されているが、これ
ら結線は説明を簡単にするために大部分が省略されてい
る。バス誤り段370は段368と接続されており、またトラ
ンシーバを介してＸバス46の導体に接続されている。こ
れについては第10図を参照して後述する。
よび制御手段368を有する。この段368はパリテイ・エラ
ー信号、コンパレータ障害信号、およびECC段320からの
ECC徴候（シンドローム）信号を受信する。段368は記憶
装置における多数の他の素子と接続されているが、これ
ら結線は説明を簡単にするために大部分が省略されてい
る。バス誤り段370は段368と接続されており、またトラ
ンシーバを介してＸバス46の導体に接続されている。こ
れについては第10図を参照して後述する。
第９図に示すこの構成によれば、記憶装置16はパート
ナー装置18（第１図）なしに動作可能であり、そしてな
お、集積回路チツプのRAM290、292における単一の障害
を検出し、補正することができる。その上、装置16は、
パートナー装置18とともに、高率の単一素子障害を検出
することができ、かつ障害のある記憶装置16、18を不能
化することによつて機能を続行することができる。さら
に、バス構造体30の誤りをチエツクし、そしてそのよう
な誤りが検出された場合にシステムの他の装置に報知す
るのは第１図のシステムの記憶装置16、18である。この
構成は好ましいものと思われるが、他の装置が記憶装置
でのバス誤りのチエツクの代りに、またはそれに加える
に、この動作を行なうように構成してもよい。パリテイ
チエツク回路328、330、364、および366、ならびにコン
パレータ326および362はバスの障害を検査する。以下の
記載からも明らかとなるように、記憶装置16は、プロセ
ツサ・モジユール10の他の装置が、例えば記憶装置16、
18の動作において検出された障害を診断するために、ア
ドレスすることができるI/0装置として、機能すること
ができる。
ナー装置18（第１図）なしに動作可能であり、そしてな
お、集積回路チツプのRAM290、292における単一の障害
を検出し、補正することができる。その上、装置16は、
パートナー装置18とともに、高率の単一素子障害を検出
することができ、かつ障害のある記憶装置16、18を不能
化することによつて機能を続行することができる。さら
に、バス構造体30の誤りをチエツクし、そしてそのよう
な誤りが検出された場合にシステムの他の装置に報知す
るのは第１図のシステムの記憶装置16、18である。この
構成は好ましいものと思われるが、他の装置が記憶装置
でのバス誤りのチエツクの代りに、またはそれに加える
に、この動作を行なうように構成してもよい。パリテイ
チエツク回路328、330、364、および366、ならびにコン
パレータ326および362はバスの障害を検査する。以下の
記載からも明らかとなるように、記憶装置16は、プロセ
ツサ・モジユール10の他の装置が、例えば記憶装置16、
18の動作において検出された障害を診断するために、ア
ドレスすることができるI/0装置として、機能すること
ができる。
第10図は例示の記憶装置16のECC徴候信号およびパリ
テイ・エラー信号に応答する第９図のバス誤り段370を
示す。ORゲート372はパリテイチエツク回路328がその出
力ライン328aに発生するＡバスに対するデータパリテイ
・エラー信号を受信し、かつライン364aのパリテイチエ
ツク回路364からのＡバス出力に対するアドレスパリテ
イ・エラー信号を受信する。同様に、ライン330aに発生
されるＢバスに対するデータパリテイ・エラー信号およ
びライン366aに発生されるＢバスに対するアドレスパリ
テイ・エラー信号が別のORゲート374に供給される。Ａ
バスに対する誤り信号およびORゲート372に対する入力
のいずれかがトランシーバ376を作動させてＡバス誤り
信号を発生させる。この信号はモジユール10のすべての
装置に通信するためにＸバス46に供給される。同様に、
Ｂバスに対する誤り信号およびORゲート374に対する入
力が別のトランシーバ378を作動させ、Ｂバス誤り信号
を発生させる。この信号はＸバス46に供給される。第２
図はいずれかのバス誤り信号が発生されたときのプロセ
ツサ・モジユール10の動作を例示している。
テイ・エラー信号に応答する第９図のバス誤り段370を
示す。ORゲート372はパリテイチエツク回路328がその出
力ライン328aに発生するＡバスに対するデータパリテイ
・エラー信号を受信し、かつライン364aのパリテイチエ
ツク回路364からのＡバス出力に対するアドレスパリテ
イ・エラー信号を受信する。同様に、ライン330aに発生
されるＢバスに対するデータパリテイ・エラー信号およ
びライン366aに発生されるＢバスに対するアドレスパリ
テイ・エラー信号が別のORゲート374に供給される。Ａ
バスに対する誤り信号およびORゲート372に対する入力
のいずれかがトランシーバ376を作動させてＡバス誤り
信号を発生させる。この信号はモジユール10のすべての
装置に通信するためにＸバス46に供給される。同様に、
Ｂバスに対する誤り信号およびORゲート374に対する入
力が別のトランシーバ378を作動させ、Ｂバス誤り信号
を発生させる。この信号はＸバス46に供給される。第２
図はいずれかのバス誤り信号が発生されたときのプロセ
ツサ・モジユール10の動作を例示している。
各トランシーバ376および378はまた、マルチプレクス
制御論理段380に接続されている。この段380はマルチプ
レクサ304および306に対する追従Ａおよび追従Ｂ選択信
号を発生する。トランシーバ376は、記憶装置16によつ
てドライブされたときでも、バス構造体から受信したＡ
バス誤り信号を論理段380に供給し、同様にトランシー
バ378はＢバス誤り信号を供給する。論理段380は通常、
両追従信号を発生する。論理段380が単一の追従信号を
発生し、追従されていないバスに対するバス誤り信号を
受信すると、この論理段は同じ単一追従信号を保持す
る。しかしながら、単一の追従信号を発生し、追従され
ているバスに対するバス誤り信号を受信したときには、
他方の追従信号のみを発生する。
制御論理段380に接続されている。この段380はマルチプ
レクサ304および306に対する追従Ａおよび追従Ｂ選択信
号を発生する。トランシーバ376は、記憶装置16によつ
てドライブされたときでも、バス構造体から受信したＡ
バス誤り信号を論理段380に供給し、同様にトランシー
バ378はＢバス誤り信号を供給する。論理段380は通常、
両追従信号を発生する。論理段380が単一の追従信号を
発生し、追従されていないバスに対するバス誤り信号を
受信すると、この論理段は同じ単一追従信号を保持す
る。しかしながら、単一の追従信号を発生し、追従され
ているバスに対するバス誤り信号を受信したときには、
他方の追従信号のみを発生する。
第９図のパリテイ発生器332、334、336および338、チ
エツクビツト発生器340、ならびにECC段320の動作につ
いて２つの８ビツトバイトよりなる16ビツトメモリワー
ドを一例にとつて説明する。記憶装置16がバス構造体か
ら受信する各データワードは16ビツトの長さに、第５図
において上記したCPU部分のパリテイ発生器92によつて
例えば導入された１パリテイビツトを加えたものであ
る。パリテイチエツク回路328および320は記憶装置16に
供給されるデータのこのパリテイを検査し、各入力ワー
ドの８データビツトのみを各バスマルチプレクサ304お
よび306に供給する。パリテイ発生器332、334、336およ
び338はＡバスから受信したデータワードに対するおよ
びＢバスから受信したワードに対するバイトパリテイを
発生する。従つて、各マルチプレクサ304および306は２
つの９ビツト入力を受信し、その出力に選択された一方
を供給し、各バスマルチプレクサ、チヤネルマルチプレ
クサおよび９ビツトの書込みレジスタに合計１バイト長
の間その信号を供給する。
エツクビツト発生器340、ならびにECC段320の動作につ
いて２つの８ビツトバイトよりなる16ビツトメモリワー
ドを一例にとつて説明する。記憶装置16がバス構造体か
ら受信する各データワードは16ビツトの長さに、第５図
において上記したCPU部分のパリテイ発生器92によつて
例えば導入された１パリテイビツトを加えたものであ
る。パリテイチエツク回路328および320は記憶装置16に
供給されるデータのこのパリテイを検査し、各入力ワー
ドの８データビツトのみを各バスマルチプレクサ304お
よび306に供給する。パリテイ発生器332、334、336およ
び338はＡバスから受信したデータワードに対するおよ
びＢバスから受信したワードに対するバイトパリテイを
発生する。従つて、各マルチプレクサ304および306は２
つの９ビツト入力を受信し、その出力に選択された一方
を供給し、各バスマルチプレクサ、チヤネルマルチプレ
クサおよび９ビツトの書込みレジスタに合計１バイト長
の間その信号を供給する。
チエツクビツト発生器340は各９ビツトバイトに２つ
の別のパリテイビツトを加え、各バイト長を11ビツトに
する。これら11ビツトはすべて各RAM290、292に書込ま
れる。かくして、例示の記憶装置16は各16ビツトデータ
ワードに対する22ビツトメモリワードを記憶する。これ
ら誤りチエツクおよび補正ビツトが各16ビツトのデータ
に付加されるコードは次の表に記載されている。この表
において、データワードビツトは15ないし00と番号が付
けられており、またパリテイ発生器によつておよびチエ
ツクビツト発生器によつて導入されるメモリチエツクビ
ツトは5Cないし0Cと番号が付けられている。このECCコ
ードの有効さは、大部分において、この記憶装置が２つ
のバイト処理部分、２つのバイト記憶RAMを使用し、そ
して各RAMを２つの同一のアドレスおよび制御回路部分
の一方で制御するという事実に由来する。１つのRAM29
0、292は次表のコードの15ないし08と指示されたデータ
ビツトおよびチエツクビツト4C、3Cおよび2Cを記憶す
る。他方のRAMは07ないし00のデータビツトおよびチエ
ツクビツト5C、1Cおよび0Cを記憶する。メモリワードの
各データバイトが他方のバイトから発生されたパリテイ
ビツトを含むことが好ましい。
の別のパリテイビツトを加え、各バイト長を11ビツトに
する。これら11ビツトはすべて各RAM290、292に書込ま
れる。かくして、例示の記憶装置16は各16ビツトデータ
ワードに対する22ビツトメモリワードを記憶する。これ
ら誤りチエツクおよび補正ビツトが各16ビツトのデータ
に付加されるコードは次の表に記載されている。この表
において、データワードビツトは15ないし00と番号が付
けられており、またパリテイ発生器によつておよびチエ
ツクビツト発生器によつて導入されるメモリチエツクビ
ツトは5Cないし0Cと番号が付けられている。このECCコ
ードの有効さは、大部分において、この記憶装置が２つ
のバイト処理部分、２つのバイト記憶RAMを使用し、そ
して各RAMを２つの同一のアドレスおよび制御回路部分
の一方で制御するという事実に由来する。１つのRAM29
0、292は次表のコードの15ないし08と指示されたデータ
ビツトおよびチエツクビツト4C、3Cおよび2Cを記憶す
る。他方のRAMは07ないし00のデータビツトおよびチエ
ツクビツト5C、1Cおよび0Cを記憶する。メモリワードの
各データバイトが他方のバイトから発生されたパリテイ
ビツトを含むことが好ましい。
上表によれば、チエツクビツト5Cはデータビツト08な
いし15に偶数パリテイを提供するように発生される。チ
エツクビツト4Cも同様であるが、ただしデータビツト00
ないし07に関してである。これに対し、チエツクビツト
3Cはデータビツト00、03、05、06、08、11、13および14
に奇数パリテイを提供するように発生される。残りの各
チエツクビツトもまた、指示されたデータビツトに奇数
パリテイを提供するように発生される。
いし15に偶数パリテイを提供するように発生される。チ
エツクビツト4Cも同様であるが、ただしデータビツト00
ないし07に関してである。これに対し、チエツクビツト
3Cはデータビツト00、03、05、06、08、11、13および14
に奇数パリテイを提供するように発生される。残りの各
チエツクビツトもまた、指示されたデータビツトに奇数
パリテイを提供するように発生される。
記憶装置16がパートナー装置18なしに使用されると、
上表のこの６ビツト誤り補正コードは単一のRAMの障害
の補正を可能にする。その上、記憶装置16がパートナー
装置18とともに動作すると、これらパートナー同志の装
置は各装置の誤りを検出することができ、かついずれか
の装置を、他方の装置が正常な動作を続ける間、その上
の信号をバスにドライブしないように隔絶することがで
きる。上表の６ビツト誤りコードは単一ビツト誤りのソ
ースが位置決定されることを可能にする。状態および制
御段368は引続くアクセスに対する誤りのアドレスを記
憶する。および徴候を記憶するための障害レジスタを含
む。
上表のこの６ビツト誤り補正コードは単一のRAMの障害
の補正を可能にする。その上、記憶装置16がパートナー
装置18とともに動作すると、これらパートナー同志の装
置は各装置の誤りを検出することができ、かついずれか
の装置を、他方の装置が正常な動作を続ける間、その上
の信号をバスにドライブしないように隔絶することがで
きる。上表の６ビツト誤りコードは単一ビツト誤りのソ
ースが位置決定されることを可能にする。状態および制
御段368は引続くアクセスに対する誤りのアドレスを記
憶する。および徴候を記憶するための障害レジスタを含
む。
上表のコードが記載した特徴を有する記憶装置に提供
する信頼性は次のように説明することができる。記憶装
置16が２つのRAM290および292に記憶する22ビツトメモ
リワードは222の可能状態を有する。これらのうちで216
のみが有効である、すなわちECC段320に０徴候を発生す
る。有効メモリワード状態の無効メモリワード状態に対
する比率は216を222で割つたもの、すなわち1/64であ
る。
する信頼性は次のように説明することができる。記憶装
置16が２つのRAM290および292に記憶する22ビツトメモ
リワードは222の可能状態を有する。これらのうちで216
のみが有効である、すなわちECC段320に０徴候を発生す
る。有効メモリワード状態の無効メモリワード状態に対
する比率は216を222で割つたもの、すなわち1/64であ
る。
それ故、ランダムメモリワードのサンプルは63メモリ
ワードの、64メモリワードごとのECC段320からの０でな
い徴候に対する比を生じる。その結果、アドレスおよび
制御回路16fのいずれかの部分に、すなわちメモリワー
ドの半分を不適正にアドレスまたは可能化する１つのア
ドレスおよび制御段354、358または１つのバツフア35
6、360に、障害がある場合には、その結果のメモリワー
ド（その半分が適正にアドレスおよび可能化され、残り
の半分が不適正にアドレスおよび可能化された）はラン
ダム状態を有するとみなし得る。64回のうちの63回、こ
の記憶装置は読取り動作中、ECC段320からの０でない徴
候を通じてこのような障害を検出する。その結果の０で
ない徴候はそれが生じる記憶装置16、18をオフライン状
態に切換えさせるが、しかしパートナー装置を正常な動
作状態のまゝにする。オフライン状態の記憶装置は、制
御段368において実行されるように、診断呼掛け信号を
受信し、処理するが、しかしそのような呼掛けに応答す
る以外にはバス構造体へ信号をドライブしない。
ワードの、64メモリワードごとのECC段320からの０でな
い徴候に対する比を生じる。その結果、アドレスおよび
制御回路16fのいずれかの部分に、すなわちメモリワー
ドの半分を不適正にアドレスまたは可能化する１つのア
ドレスおよび制御段354、358または１つのバツフア35
6、360に、障害がある場合には、その結果のメモリワー
ド（その半分が適正にアドレスおよび可能化され、残り
の半分が不適正にアドレスおよび可能化された）はラン
ダム状態を有するとみなし得る。64回のうちの63回、こ
の記憶装置は読取り動作中、ECC段320からの０でない徴
候を通じてこのような障害を検出する。その結果の０で
ない徴候はそれが生じる記憶装置16、18をオフライン状
態に切換えさせるが、しかしパートナー装置を正常な動
作状態のまゝにする。オフライン状態の記憶装置は、制
御段368において実行されるように、診断呼掛け信号を
受信し、処理するが、しかしそのような呼掛けに応答す
る以外にはバス構造体へ信号をドライブしない。
記憶装置のアドレスおよび制御部分16fの障害はさて
おいて、フオーマツト部分16eの素子の障害はパリテイ
によつて検出される。パリテイ発生器332、334、336お
よび338はトランシーバ300、302の出力に直接バイトパ
リテイを発生する。記憶装置16はこのバイトパリテイを
部分16fを介して伝送し、チエツクビツト発生器340がメ
モリワードに導入する２つのチエツクビツトを発生する
ためにそれを使用する。ECC段320は読取り動作中０でな
い徴候を発生することによつて記憶装置16の書込みデー
タ路における障害を検出する。このECC段はまた、デー
タ読取り路、すなわちバスドライブ用マルチプレクサ30
0、302に対する入力に至るまでのRAMからマルチプレク
サ298までのデータ路、の任意の素子の誤りを生じる障
害を検出する。
おいて、フオーマツト部分16eの素子の障害はパリテイ
によつて検出される。パリテイ発生器332、334、336お
よび338はトランシーバ300、302の出力に直接バイトパ
リテイを発生する。記憶装置16はこのバイトパリテイを
部分16fを介して伝送し、チエツクビツト発生器340がメ
モリワードに導入する２つのチエツクビツトを発生する
ためにそれを使用する。ECC段320は読取り動作中０でな
い徴候を発生することによつて記憶装置16の書込みデー
タ路における障害を検出する。このECC段はまた、デー
タ読取り路、すなわちバスドライブ用マルチプレクサ30
0、302に対する入力に至るまでのRAMからマルチプレク
サ298までのデータ路、の任意の素子の誤りを生じる障
害を検出する。
例示の記憶装置は複式化されていない部分の、例えば
ECC段320、状態および制御段368あるいはパリテイ発生
器の、障害を保守ソフトウエアによつて検出する。しか
しながら、記憶装置のこの部分における誤りはそれだけ
では恐らく誤りデータをＡバスまたはＢバスに発生しな
い。
ECC段320、状態および制御段368あるいはパリテイ発生
器の、障害を保守ソフトウエアによつて検出する。しか
しながら、記憶装置のこの部分における誤りはそれだけ
では恐らく誤りデータをＡバスまたはＢバスに発生しな
い。
第９図および第10図をさらに参照すると、ECC段320か
らの徴候信号は状態および制御段368に供給される。０
でない徴候信号はドライバ384（第10図）を作動させ、
高速ECC誤り信号を発生させてそれをＸバス46に供給さ
せる。０でない徴候信号はまた、ANDゲート382を可能化
して選択されたクロツク信号に応答させることにより、
トランシーバ376および378からＡバス誤り信号およびＢ
バス誤り信号の両方を発生させる。
らの徴候信号は状態および制御段368に供給される。０
でない徴候信号はドライバ384（第10図）を作動させ、
高速ECC誤り信号を発生させてそれをＸバス46に供給さ
せる。０でない徴候信号はまた、ANDゲート382を可能化
して選択されたクロツク信号に応答させることにより、
トランシーバ376および378からＡバス誤り信号およびＢ
バス誤り信号の両方を発生させる。
上記したように、記憶装置16はメモリ読取りおよび書
込み動作と同時に上述の障害検出動作を遂行する。記憶
装置が読取りデータをバスにドライブしている時間段階
中に障害が検出された場合には、ECC段320からの０でな
い徴候信号が第10図のドライバ384に同じ時間段階中、
高速ECC信号を発生させる。この信号は、メモリECC誤り
が現時間段階に生じているということをCPU12、14に報
知する。トランシーバ376および378は次の時間段階中、
Ａバス誤りおよびＢバス誤り信号を、あるいはそれらの
一方を適当としてドライブする。誤りが検出された後第
２番目の時間段階において、記憶装置は正しいデータを
バス構造体にドライブすることができる。正しいデータ
はECC段320において発生された補正データを記憶する旧
データレジスタ322および324から到来する。すなわち、
各旧データレジスタ322および324はECC段320から受信し
た補正された読取りデータを記憶することができる。代
りの方法として、２つの記憶装置を有するモジユールに
おいては、正しいデータは障害のないパートナー装置の
旧データレジスタ322および324から到来する。
込み動作と同時に上述の障害検出動作を遂行する。記憶
装置が読取りデータをバスにドライブしている時間段階
中に障害が検出された場合には、ECC段320からの０でな
い徴候信号が第10図のドライバ384に同じ時間段階中、
高速ECC信号を発生させる。この信号は、メモリECC誤り
が現時間段階に生じているということをCPU12、14に報
知する。トランシーバ376および378は次の時間段階中、
Ａバス誤りおよびＢバス誤り信号を、あるいはそれらの
一方を適当としてドライブする。誤りが検出された後第
２番目の時間段階において、記憶装置は正しいデータを
バス構造体にドライブすることができる。正しいデータ
はECC段320において発生された補正データを記憶する旧
データレジスタ322および324から到来する。すなわち、
各旧データレジスタ322および324はECC段320から受信し
た補正された読取りデータを記憶することができる。代
りの方法として、２つの記憶装置を有するモジユールに
おいては、正しいデータは障害のないパートナー装置の
旧データレジスタ322および324から到来する。
第９図をさらに参照して、各アドレスおよび制御段35
4および358はチヤネル・ビジイ信号およびチヤネル・ド
ライブ・バスと指示された別の信号を発生することがで
きる。メモリ状態および制御段368のANDゲート386（第1
0図）は２つのビジイ信号によつて作動され、トランシ
ーバ388をドライブして第２図を参照して上記した高速
ビジイ信号およびビジイ信号を発生させる。別のANDゲ
ート390（第９図）が、両ドライブ・バス信号が存在す
るときにのみデータトランシーバ300および302を可能化
する出力可能化信号を発生する。この構成によれば、ア
ドレスおよび制御回路168の２つのチヤネルがドライブ
・バス信号を同時に発生しないときには、記憶装置は、
所望のように、バス構造体へデータを転送することを不
能にされ、潜在的に障害のあるデータがコンピユータシ
ステムの他の装置に伝送されることを防止する。記憶装
置のクランプ段344は電源故障の場合に潜在的に障害の
あるデータがトランシーバ300、302に供給されることを
防止する。第９図および第10図の上述の特徴を有する記
憶装置は多数のメモリサイクルを実行することができ
る。メモリ読取りサイクルにおいて、メモリから読取つ
たデータはそれがECC段320に供給されるのと同じ時間段
階においてトランシーバ300、302を通じてバス構造体30
に供給される。この段が０でない徴候を発生する場合に
は、記憶装置は同じ時間段階中、高速ECC信号を発生
し、それをＸバス46を介してCPU12、14（第１図）に送
信する。ECC段は補正されたデータワードを発生し、引
続く時間段階中、マルチプレクサ298およびトランシー
バ300、302を介してバス構造体に送給するために、この
データワードを旧データレジスタ322、324に記憶する。
4および358はチヤネル・ビジイ信号およびチヤネル・ド
ライブ・バスと指示された別の信号を発生することがで
きる。メモリ状態および制御段368のANDゲート386（第1
0図）は２つのビジイ信号によつて作動され、トランシ
ーバ388をドライブして第２図を参照して上記した高速
ビジイ信号およびビジイ信号を発生させる。別のANDゲ
ート390（第９図）が、両ドライブ・バス信号が存在す
るときにのみデータトランシーバ300および302を可能化
する出力可能化信号を発生する。この構成によれば、ア
ドレスおよび制御回路168の２つのチヤネルがドライブ
・バス信号を同時に発生しないときには、記憶装置は、
所望のように、バス構造体へデータを転送することを不
能にされ、潜在的に障害のあるデータがコンピユータシ
ステムの他の装置に伝送されることを防止する。記憶装
置のクランプ段344は電源故障の場合に潜在的に障害の
あるデータがトランシーバ300、302に供給されることを
防止する。第９図および第10図の上述の特徴を有する記
憶装置は多数のメモリサイクルを実行することができ
る。メモリ読取りサイクルにおいて、メモリから読取つ
たデータはそれがECC段320に供給されるのと同じ時間段
階においてトランシーバ300、302を通じてバス構造体30
に供給される。この段が０でない徴候を発生する場合に
は、記憶装置は同じ時間段階中、高速ECC信号を発生
し、それをＸバス46を介してCPU12、14（第１図）に送
信する。ECC段は補正されたデータワードを発生し、引
続く時間段階中、マルチプレクサ298およびトランシー
バ300、302を介してバス構造体に送給するために、この
データワードを旧データレジスタ322、324に記憶する。
完全なデータワードの通常の書込み動作を実行するに
加えて、記憶装置はバス構造体からの単一データバイト
のみについて書込み動作を実行し得る。この動作のため
に、記憶装置のアドレス制御部分は、完全なデータワー
ドが書込まれるべきであるときに生じるような、上部デ
ータ有効および下部データ有効の両信号を受信せず、こ
れら制御信号の一方のみを受信する。単一のデータ有効
信号のみの受信に応答して、記憶装置は初めにRAM290、
292からアドレスされたロケーシヨンに記憶されたワー
ドを読取り、バス構造体から受信した新しいデータバイ
トとともにそのワードの１バイトを使用して完全なデー
タワードをアセンブルする。新しいバイトは１つのパリ
テイ発生器332、334、336または338からの１パリテイビ
ツトを受信する。旧バイトはすでに１パリテイビツトを
有している。新しくアセンブルされた８ビツトワードは
メモリに書込まれる前にチエツクビツト発生器340から
の４つの追加のチエツクビツトを受信する。かくして、
記憶装置は完全な補数のパリテイおよびチエツクビツク
を有する旧データバイトに加えるに新しいデータバイト
を含む完全な22ビツトワードを記憶する。
加えて、記憶装置はバス構造体からの単一データバイト
のみについて書込み動作を実行し得る。この動作のため
に、記憶装置のアドレス制御部分は、完全なデータワー
ドが書込まれるべきであるときに生じるような、上部デ
ータ有効および下部データ有効の両信号を受信せず、こ
れら制御信号の一方のみを受信する。単一のデータ有効
信号のみの受信に応答して、記憶装置は初めにRAM290、
292からアドレスされたロケーシヨンに記憶されたワー
ドを読取り、バス構造体から受信した新しいデータバイ
トとともにそのワードの１バイトを使用して完全なデー
タワードをアセンブルする。新しいバイトは１つのパリ
テイ発生器332、334、336または338からの１パリテイビ
ツトを受信する。旧バイトはすでに１パリテイビツトを
有している。新しくアセンブルされた８ビツトワードは
メモリに書込まれる前にチエツクビツト発生器340から
の４つの追加のチエツクビツトを受信する。かくして、
記憶装置は完全な補数のパリテイおよびチエツクビツク
を有する旧データバイトに加えるに新しいデータバイト
を含む完全な22ビツトワードを記憶する。
記憶装置16、18が実行し得る他のメモリサイクルはRA
M290、292から完全なワードを読取り、それをトランシ
ーバ300、302を介してバス構造体へドライブし、同じデ
ータをバス構造体から受信し、すべてのECCビツトの再
計算とともにそれを再び同じアドレスに書込むことであ
る。このメモリ動作は、例えば、パートナー装置の１つ
の記憶装置の内容を複写するのに有用である。すなわ
ち、一方の記憶装置をパートナーの記憶装置で最新のも
のにするために、システムはパートナーの記憶装置から
読取つてその結果のデータをバス構造体に与え、そのデ
ータをバス構造体から前記一方の記憶装置の同じロケー
シヨンに書込むことができる。一方の記憶装置から読取
つた任意のデータは、この記憶装置のトランシーバ30
0、302の出力可能化信号を禁止することによつて、バス
構造体へドライブされない。例示の記憶装置は、かくし
て、オンライン状態の記憶装置からオフライン状態の記
憶装置に１つの多段階メモリサイクルにおいて書込むこ
とができる。
M290、292から完全なワードを読取り、それをトランシ
ーバ300、302を介してバス構造体へドライブし、同じデ
ータをバス構造体から受信し、すべてのECCビツトの再
計算とともにそれを再び同じアドレスに書込むことであ
る。このメモリ動作は、例えば、パートナー装置の１つ
の記憶装置の内容を複写するのに有用である。すなわ
ち、一方の記憶装置をパートナーの記憶装置で最新のも
のにするために、システムはパートナーの記憶装置から
読取つてその結果のデータをバス構造体に与え、そのデ
ータをバス構造体から前記一方の記憶装置の同じロケー
シヨンに書込むことができる。一方の記憶装置から読取
つた任意のデータは、この記憶装置のトランシーバ30
0、302の出力可能化信号を禁止することによつて、バス
構造体へドライブされない。例示の記憶装置は、かくし
て、オンライン状態の記憶装置からオフライン状態の記
憶装置に１つの多段階メモリサイクルにおいて書込むこ
とができる。
周辺制御装置 第１図のプロセツサ・モジユール10の通信制御装置24
は、パートナーの装置26、ならびに同様の他の制御装置
20、22、28、32および34を代表し、バス構造体30に接続
されたバス・インターフエース部分24aを有し、かつ通
信パネル50に接続された通信装置に対して論理およびデ
ータ転送動作を提供する２つの並列制御段24bおよび24c
を有し、かつ通信パネル50に接続された通信インターフ
エース部分24dを有する。第11図は通信制御装置24、特
にバス・インターフエース部分24aの素子の簡単化した
構成図である。２つのチヤンネル選択マルチプレクサ40
0および402はそれぞれ別個の一組の受信機を介してＡバ
ス42からおよびＢバス44から入力信号を受信するように
接続されている。これらマルチプレクサはいずれかのバ
スから各制御部分24b、24cに信号を供給するためのクロ
スオーバー回路を形成する。かくして、両制御部分24
b、24cはＡバス42からまたはＢバス44から入力信号を受
信することができる、または一方の制御部分が一方のバ
スから信号を受信し、その間他方の制御部分が他方のバ
スから信号を受信することができる。
は、パートナーの装置26、ならびに同様の他の制御装置
20、22、28、32および34を代表し、バス構造体30に接続
されたバス・インターフエース部分24aを有し、かつ通
信パネル50に接続された通信装置に対して論理およびデ
ータ転送動作を提供する２つの並列制御段24bおよび24c
を有し、かつ通信パネル50に接続された通信インターフ
エース部分24dを有する。第11図は通信制御装置24、特
にバス・インターフエース部分24aの素子の簡単化した
構成図である。２つのチヤンネル選択マルチプレクサ40
0および402はそれぞれ別個の一組の受信機を介してＡバ
ス42からおよびＢバス44から入力信号を受信するように
接続されている。これらマルチプレクサはいずれかのバ
スから各制御部分24b、24cに信号を供給するためのクロ
スオーバー回路を形成する。かくして、両制御部分24
b、24cはＡバス42からまたはＢバス44から入力信号を受
信することができる、または一方の制御部分が一方のバ
スから信号を受信し、その間他方の制御部分が他方のバ
スから信号を受信することができる。
マルチプレクサ400、402は各マルチプレクサが受信す
る、追従Ａ信号および追従Ｂ信号と呼ばれる選択制御信
号に応答してこの動作を行なう。すべての素子が適正に
機能している第１図のモジユール10において、両追従信
号は存在し、従つてマルチプレクサ400は制御部分24bに
Ａバスから受信した信号を供給し、マルチプレクサ402
はＢバスからの信号を制御部分24cに供給する。
る、追従Ａ信号および追従Ｂ信号と呼ばれる選択制御信
号に応答してこの動作を行なう。すべての素子が適正に
機能している第１図のモジユール10において、両追従信
号は存在し、従つてマルチプレクサ400は制御部分24bに
Ａバスから受信した信号を供給し、マルチプレクサ402
はＢバスからの信号を制御部分24cに供給する。
マルチプレクサ400は、一例として、断定追従Ａ選択
信号に応答して出力端子に、Ａバス42から受信した信号
を供給する。断定追従Ａ選択入力はマルチプレクサを切
換えてそれがバス44から受信した信号をその出力端子に
供給させる。マルチプレクサ402は全く同じに動作し、
追従Ｂ信号に応答してその出力端子にＢバスから受信し
た信号を供給し、他方、追従Ｂ選択入力はＡバス信号を
マルチプレクサ出力に発生する。第４図および第5A図の
CPUマルチプレクサは、記憶装置のマルチプレクサ（第
９図）が動作するように、各指定された選択信号に応答
してこの態様で動作する。しかしながら、好ましい実施
例においては、各CPU12および14、ならびに各記憶装置1
6および18は両方のバスからではなくてＡバスまたはＢ
バスから受信した入力信号を処理し、これに対し各周辺
制御装置20、22、24、26、28、32、および34は追従Ａお
よび追従Ｂ信号に応答してＡバスおよびＢバスの両方か
ら受信した入力信号を処理する。
信号に応答して出力端子に、Ａバス42から受信した信号
を供給する。断定追従Ａ選択入力はマルチプレクサを切
換えてそれがバス44から受信した信号をその出力端子に
供給させる。マルチプレクサ402は全く同じに動作し、
追従Ｂ信号に応答してその出力端子にＢバスから受信し
た信号を供給し、他方、追従Ｂ選択入力はＡバス信号を
マルチプレクサ出力に発生する。第４図および第5A図の
CPUマルチプレクサは、記憶装置のマルチプレクサ（第
９図）が動作するように、各指定された選択信号に応答
してこの態様で動作する。しかしながら、好ましい実施
例においては、各CPU12および14、ならびに各記憶装置1
6および18は両方のバスからではなくてＡバスまたはＢ
バスから受信した入力信号を処理し、これに対し各周辺
制御装置20、22、24、26、28、32、および34は追従Ａお
よび追従Ｂ信号に応答してＡバスおよびＢバスの両方か
ら受信した入力信号を処理する。
制御部分24bは通信制御装置に対しては１つまたはそ
れ以上の通信パネル50（第１図）である出力装置をドラ
イブし、そして制御装置からの信号をバス構造体30へド
ライブする。他方の制御部分24cはこれら動作をチエツ
クするための信号を発生する。従つて、ドライバ404は
ドライブ制御部分24bからのバス出力信号をＡバスおよ
びＢバスの両方に供給する。コンパレータ406はこれら
出力信号をチエツク制御部分24cからの対応する出力信
号と比較する。無効比較に応答して、コンパレータはい
わゆるブロークン・フリツプフロツプ408を切換えてド
ライバ404を不能化する。このように不能化されると、
ドライバはどの入力信号を受信したかには関係なく信号
をバス構造体へドライブしない。
れ以上の通信パネル50（第１図）である出力装置をドラ
イブし、そして制御装置からの信号をバス構造体30へド
ライブする。他方の制御部分24cはこれら動作をチエツ
クするための信号を発生する。従つて、ドライバ404は
ドライブ制御部分24bからのバス出力信号をＡバスおよ
びＢバスの両方に供給する。コンパレータ406はこれら
出力信号をチエツク制御部分24cからの対応する出力信
号と比較する。無効比較に応答して、コンパレータはい
わゆるブロークン・フリツプフロツプ408を切換えてド
ライバ404を不能化する。このように不能化されると、
ドライバはどの入力信号を受信したかには関係なく信号
をバス構造体へドライブしない。
第11図をさらに参照すると、マルチプレクサ400、40
2、ドライバ404、コンパレータ406、ならびにフリツプ
フロツプ408は制御装置24のバス・インターフエース部
分の一部である。この部分はまた、クランプ回路410を
含み、このクランプ回路410は電力故障検出器412によつ
て決定される制御装置24における電力故障の検出に応答
してドライバ404に対するドライブ制御部分24bからの出
力ラインを接地にクランプする。これは制御装置24が潜
在的に障害のある信号をバス構造体に供給することを防
止する。検出器412は一般に電力故障の発生に十分に早
く応答して正常な動作から電力故障による不作動状態へ
の転移中、ドライバ入力ラインを不動作状態にクランプ
する。
2、ドライバ404、コンパレータ406、ならびにフリツプ
フロツプ408は制御装置24のバス・インターフエース部
分の一部である。この部分はまた、クランプ回路410を
含み、このクランプ回路410は電力故障検出器412によつ
て決定される制御装置24における電力故障の検出に応答
してドライバ404に対するドライブ制御部分24bからの出
力ラインを接地にクランプする。これは制御装置24が潜
在的に障害のある信号をバス構造体に供給することを防
止する。検出器412は一般に電力故障の発生に十分に早
く応答して正常な動作から電力故障による不作動状態へ
の転移中、ドライバ入力ラインを不動作状態にクランプ
する。
第11図はまた、障害検出器414がドライブ制御部分24b
と通信パネル50を相互接続する信号ラインに接続され、
チエツク部分24cが発生する信号に対してこれらライン
の信号を検査することを概略的に示している。それによ
つて障害検出器は制御装置24の動作における別の障害状
態を検査する。障害検出器414からの結果としての障害
信号は指示されているように、各制御部分24bおよび24c
に供給される。
と通信パネル50を相互接続する信号ラインに接続され、
チエツク部分24cが発生する信号に対してこれらライン
の信号を検査することを概略的に示している。それによ
つて障害検出器は制御装置24の動作における別の障害状
態を検査する。障害検出器414からの結果としての障害
信号は指示されているように、各制御部分24bおよび24c
に供給される。
バス・インターフエース部分 第12Aおよび12B図は通信制御装置24のインターフエー
ス部分24aの好ましい一実施例をさらに詳細に示す。各
図はまた、バス誤り信号に対するインターフエース部分
のＡバス42およびＢバス44の導体に対する、およびＸバ
ス46の導体に対する接続を示している。このインターフ
エース部分は第１図のモジユール10の各制御装置におい
て使用されることが好ましい。
ス部分24aの好ましい一実施例をさらに詳細に示す。各
図はまた、バス誤り信号に対するインターフエース部分
のＡバス42およびＢバス44の導体に対する、およびＸバ
ス46の導体に対する接続を示している。このインターフ
エース部分は第１図のモジユール10の各制御装置におい
て使用されることが好ましい。
例示の制御装置インターフエース部分24eはＡバス42
のサイクル・リクエスト導体および調停導体に、調停回
路264に対する第３図を参照して記載した態様で、接続
された調停回路416を有する。同様の調停回路418が同じ
態様でＢバスのサイクル・リクエストおよび調停導体に
接続されている。制御論理420は、制御装置24が第２図
を参照して記載したように調停段階にあるときに、２つ
の調停回路416および418を図示する調停可能化（Arb E
n）信号で作動させる。制御装置24がバス構造体30への
アクセスを要求する最高優先度の装置であるときに発生
する各調停回路416および418からの許可信号出力は２つ
のマルチプレクサ422および424のそれぞれに供給され
る。これらマルチプレクサは追従Ａ信号および追従Ｂ信
号に応答して記憶装置の動作のために要求される許可Ｄ
（ドライブ）および許可Ｃ（チエツク）の両信号を発生
する。２つのマルチプレクサ422、424からの結果として
の許可Ｄおよび許可Ｃ出力信号は制御装置24を可能化し
てデータ転送サイクルの間バス構造体へ信号をドライブ
させる。
のサイクル・リクエスト導体および調停導体に、調停回
路264に対する第３図を参照して記載した態様で、接続
された調停回路416を有する。同様の調停回路418が同じ
態様でＢバスのサイクル・リクエストおよび調停導体に
接続されている。制御論理420は、制御装置24が第２図
を参照して記載したように調停段階にあるときに、２つ
の調停回路416および418を図示する調停可能化（Arb E
n）信号で作動させる。制御装置24がバス構造体30への
アクセスを要求する最高優先度の装置であるときに発生
する各調停回路416および418からの許可信号出力は２つ
のマルチプレクサ422および424のそれぞれに供給され
る。これらマルチプレクサは追従Ａ信号および追従Ｂ信
号に応答して記憶装置の動作のために要求される許可Ｄ
（ドライブ）および許可Ｃ（チエツク）の両信号を発生
する。２つのマルチプレクサ422、424からの結果として
の許可Ｄおよび許可Ｃ出力信号は制御装置24を可能化し
てデータ転送サイクルの間バス構造体へ信号をドライブ
させる。
アドレス信号をバス構造体へドライブするために、バ
ス・インターフエース部分24aはＡバス42のサイクル定
義、物理的アドレス、およびアドレスパリテイ導体に接
続された出力ラインを有するＡバス・アドレスドライバ
426（第12B図）を有する。同様のＢバス・アドレスドラ
イバ428が同じ態様でＢバス44の導体に接続されてい
る。制御論理420からのアドレス可能化（Addr En）信号
は動作サイクルの定義段階中、アドレスドライバ426お
よび428を可能化する。両ドライバ426および428に対す
る入力信号は第11図のドライブ制御部分24bからのアド
レス信号および制御論理420（第12A図）からのサイクル
定義信号である。その上、各データバスドライバは共通
にアドレスおよびサイクル定義パリテイ発生器434から
のアドレス・パリテイデイジツトを受信する。このパリ
テイ発生器に対する入力信号は２つのドライバに供給さ
れる出力アドレスおよびサイクル定義信号である。コン
パレータ436はドライブ制御部分24bからのライン430お
よび432の出力アドレスおよびサイクル定義信号を、チ
エツク制御段24cがライン438および440に発生する対応
する信号と比較する。コンパレータ436からのアドレス
比較信号はライン442に発生される。ダイオードクラン
プ段444はクランプ信号に応答してドライバ426および42
8に対するすべての入力ラインを接地にクランプする。
ス・インターフエース部分24aはＡバス42のサイクル定
義、物理的アドレス、およびアドレスパリテイ導体に接
続された出力ラインを有するＡバス・アドレスドライバ
426（第12B図）を有する。同様のＢバス・アドレスドラ
イバ428が同じ態様でＢバス44の導体に接続されてい
る。制御論理420からのアドレス可能化（Addr En）信号
は動作サイクルの定義段階中、アドレスドライバ426お
よび428を可能化する。両ドライバ426および428に対す
る入力信号は第11図のドライブ制御部分24bからのアド
レス信号および制御論理420（第12A図）からのサイクル
定義信号である。その上、各データバスドライバは共通
にアドレスおよびサイクル定義パリテイ発生器434から
のアドレス・パリテイデイジツトを受信する。このパリ
テイ発生器に対する入力信号は２つのドライバに供給さ
れる出力アドレスおよびサイクル定義信号である。コン
パレータ436はドライブ制御部分24bからのライン430お
よび432の出力アドレスおよびサイクル定義信号を、チ
エツク制御段24cがライン438および440に発生する対応
する信号と比較する。コンパレータ436からのアドレス
比較信号はライン442に発生される。ダイオードクラン
プ段444はクランプ信号に応答してドライバ426および42
8に対するすべての入力ラインを接地にクランプする。
第12B図のインターフエース段はＡバス・データドラ
イバ446でバス構造体へデータを供給し、このデータド
ライバ446の出力はＡバス42のデータ信号、データパリ
テイ、ならびに上部データ有効および下部データ有効信
号の導体に接続されている。制御論理420はこのドライ
バ、ならびにＢバス44の対応する導体に接続された同一
のドライバ428を、動作サイクルのデータ転送段階中デ
ータ可能化信号で可能化する。２つのドライバ446、448
に対する入力信号は制御装置のドライブ制御部分24bか
らの出力データ、上部データ有効、および下部データ有
効信号である。これら信号はライン450、452、および45
4のインターフエース部分に供給される。データパリテ
イ発生器456がまた、これらラインに接続されており、
データパリテイビツトを発生する。このデータパリテイ
ビツトは２つのデータドライバ446および448に供給され
る。
イバ446でバス構造体へデータを供給し、このデータド
ライバ446の出力はＡバス42のデータ信号、データパリ
テイ、ならびに上部データ有効および下部データ有効信
号の導体に接続されている。制御論理420はこのドライ
バ、ならびにＢバス44の対応する導体に接続された同一
のドライバ428を、動作サイクルのデータ転送段階中デ
ータ可能化信号で可能化する。２つのドライバ446、448
に対する入力信号は制御装置のドライブ制御部分24bか
らの出力データ、上部データ有効、および下部データ有
効信号である。これら信号はライン450、452、および45
4のインターフエース部分に供給される。データパリテ
イ発生器456がまた、これらラインに接続されており、
データパリテイビツトを発生する。このデータパリテイ
ビツトは２つのデータドライバ446および448に供給され
る。
アドレスコンパレータ436とともに第11図のコンパレ
ータ406の一部であるデータコンパレータ458はライン45
0、452および454でドライバ446および448に供給される
信号を、チエツク制御部分24cが導体460、462および464
に発生する対応する信号と比較する。その結果のデータ
比較信号はライン468に発生される。ダイオードクラン
プ470はデータドライバ446および448に対するすべての
入力ラインに接続されており、そしてクランプ信号に応
答してこれらラインを接地電位に固定する。
ータ406の一部であるデータコンパレータ458はライン45
0、452および454でドライバ446および448に供給される
信号を、チエツク制御部分24cが導体460、462および464
に発生する対応する信号と比較する。その結果のデータ
比較信号はライン468に発生される。ダイオードクラン
プ470はデータドライバ446および448に対するすべての
入力ラインに接続されており、そしてクランプ信号に応
答してこれらラインを接地電位に固定する。
各データライン450および460がドライバ446および448
にそれぞれ供給するデータは状態情報を含み得る。この
状態情報は、例えば、タイプおよび修正状態のような制
御装置識別情報、ならびにアイドル、ビジイ、ブローク
ン、および割込状態のような動作状態を含む。制御装置
はそのような状態情報を、通常の技術で行なうことがで
きるように、状態レジスタに記憶し、そして代表的には
CPUからの呼掛けに応答してそれをＡバスおよびＢバス
にドライブする。
にそれぞれ供給するデータは状態情報を含み得る。この
状態情報は、例えば、タイプおよび修正状態のような制
御装置識別情報、ならびにアイドル、ビジイ、ブローク
ン、および割込状態のような動作状態を含む。制御装置
はそのような状態情報を、通常の技術で行なうことがで
きるように、状態レジスタに記憶し、そして代表的には
CPUからの呼掛けに応答してそれをＡバスおよびＢバス
にドライブする。
第12A図をさらに参照して、通信制御装置24はＡバス4
2からサイクル定義およびアドレス受信機472でアドレス
およびサイクル定義信号を受信する。同様の受信機474
がＢバス44から対応する信号を受信する。各受信機47
2、474はサイクル定義信号および選択されたアドレス信
号をサイクル定義およびアドレスデコーダ476および478
にそれぞれ供給する。デコーダ476は制御装置24をアド
レスするＡバス42の信号に応答してMEAと指示された断
定出力信号を発生する。この信号および受信機472から
の他のアドレス信号は２チヤンネルマルチプレクサ48
0、482の入力に供給される。マルチプレクサ480、482は
調停マルチプレクサ422および424と同じ態様で追従Ａお
よび追従Ｂ信号で作動される。マルチプレクサ480から
の導体484および486をそれぞれ介してのME D（ドライ
ブ）信号およびアドレス信号はラツチ490に供給され
る。このラツチは、タイミング信号に応答して、ドライ
ブ制御部分24bが不作動状態にある。すなわちデータ転
送サイクルに関与していないときに発生するアイドル信
号によつてこれら信号を記憶するように可能化される。
2からサイクル定義およびアドレス受信機472でアドレス
およびサイクル定義信号を受信する。同様の受信機474
がＢバス44から対応する信号を受信する。各受信機47
2、474はサイクル定義信号および選択されたアドレス信
号をサイクル定義およびアドレスデコーダ476および478
にそれぞれ供給する。デコーダ476は制御装置24をアド
レスするＡバス42の信号に応答してMEAと指示された断
定出力信号を発生する。この信号および受信機472から
の他のアドレス信号は２チヤンネルマルチプレクサ48
0、482の入力に供給される。マルチプレクサ480、482は
調停マルチプレクサ422および424と同じ態様で追従Ａお
よび追従Ｂ信号で作動される。マルチプレクサ480から
の導体484および486をそれぞれ介してのME D（ドライ
ブ）信号およびアドレス信号はラツチ490に供給され
る。このラツチは、タイミング信号に応答して、ドライ
ブ制御部分24bが不作動状態にある。すなわちデータ転
送サイクルに関与していないときに発生するアイドル信
号によつてこれら信号を記憶するように可能化される。
マルチプレクサ480がライン484に、ドライブ制御部分
24bがアイドル信号を発生していないときに、すなわち
アイドル状態にないときに、ME D信号を発生する場合に
は、制御部分は制御論理420を作動させてＸバス46に供
給されるバスビジイ信号を発生する。第２図を参照し
て、この信号はME D信号を発生したデータ転送サイクル
をアボートさせる。
24bがアイドル信号を発生していないときに、すなわち
アイドル状態にないときに、ME D信号を発生する場合に
は、制御部分は制御論理420を作動させてＸバス46に供
給されるバスビジイ信号を発生する。第２図を参照し
て、この信号はME D信号を発生したデータ転送サイクル
をアボートさせる。
ラツチ490に挿入されると、サイクル定義およびアド
レス信号は制御信号24のドライブ制御部分に供給するた
めにライン492、494から利用できる。同様のラツチ496
がマルチプレクサ482からのME C（チエツク）およびア
ドレス信号出力を、チエツク制御部分24cがアイドル状
態にあるときに、記憶する。
レス信号は制御信号24のドライブ制御部分に供給するた
めにライン492、494から利用できる。同様のラツチ496
がマルチプレクサ482からのME C（チエツク）およびア
ドレス信号出力を、チエツク制御部分24cがアイドル状
態にあるときに、記憶する。
第12A図に示すデータ受信機498および500はＡバスお
よびＢバスのデータならびに上部データ有効および下部
データ有効信号をそれぞれ受信し、そして対応するデー
タならびにデータ有効信号を別の２つのチヤネルマルチ
プレクサ502および504のそれぞれに供給する。追従Ａお
よび追従Ｂ信号が各マルチプレクサ502および504を作動
させ、レジスタ506および508がこれらマルチプレクサか
らのドライブチヤネルおよびチエツクチヤネルに対する
データおよびデータ有効信号をそれぞれ受信する。各ラ
ツチ506および508にクロツク挿入されるデータおよびデ
ータ有効信号はドライブ制御部分24bに供給するために
ライン510および512で利用でき、そして同様に制御装置
のチエツクチヤネルに対するラツチ508からのライン514
および516で利用できる。
よびＢバスのデータならびに上部データ有効および下部
データ有効信号をそれぞれ受信し、そして対応するデー
タならびにデータ有効信号を別の２つのチヤネルマルチ
プレクサ502および504のそれぞれに供給する。追従Ａお
よび追従Ｂ信号が各マルチプレクサ502および504を作動
させ、レジスタ506および508がこれらマルチプレクサか
らのドライブチヤネルおよびチエツクチヤネルに対する
データおよびデータ有効信号をそれぞれ受信する。各ラ
ツチ506および508にクロツク挿入されるデータおよびデ
ータ有効信号はドライブ制御部分24bに供給するために
ライン510および512で利用でき、そして同様に制御装置
のチエツクチヤネルに対するラツチ508からのライン514
および516で利用できる。
データ受信機498および500はまた、プロセツサ・モジ
ユールの別の装置、一般的にはCPUからの命令および指
令情報を受信することができる。この情報はこれら受信
機からラツチ506および508へ転送される。第12A図にさ
らに示すように、ラツチ506は、ME A信号の制御のもと
で、情報を指令レジスタ518におよび状態制御段520に転
送するように接続されている。指令および命令情報は制
御装置の動作を制御するために指令レジスタ518を作動
させて異なる指令ライン518aにそれぞれ指令を発生さ
せ、かつ状態制御段を作動させて追従Ａ設定、追従Ｂ設
定、追従Ａおよび追従Ｂの両方を設定、ならびにリセツ
ト設定のような制御信号を発生させる。ラツチ508は同
一組の指令レジスタおよび状態制御段に接続されてい
る。
ユールの別の装置、一般的にはCPUからの命令および指
令情報を受信することができる。この情報はこれら受信
機からラツチ506および508へ転送される。第12A図にさ
らに示すように、ラツチ506は、ME A信号の制御のもと
で、情報を指令レジスタ518におよび状態制御段520に転
送するように接続されている。指令および命令情報は制
御装置の動作を制御するために指令レジスタ518を作動
させて異なる指令ライン518aにそれぞれ指令を発生さ
せ、かつ状態制御段を作動させて追従Ａ設定、追従Ｂ設
定、追従Ａおよび追従Ｂの両方を設定、ならびにリセツ
ト設定のような制御信号を発生させる。ラツチ508は同
一組の指令レジスタおよび状態制御段に接続されてい
る。
例示のバス・インターフエース部分24aはさらにＡバ
ス42のバス誤り導体に接続されたトランシーバ522（第1
2B図）を有し、かつＢバス44の対応する誤り導体に接続
された同様のトランシーバ524を有する。各トランシー
バ522、524からの入力誤り信号は追従Ａ論理526および
追従Ｂ論理528に供給される。前者は追従Ａ信号および
論理的補数を発生し、後者は追従Ｂ信号および論理的補
数を発生する。これらは許可ルート割当てマルチプレク
サ422および424、アドレスルート割当てマルチプレクサ
480および482、およびデータルート割当てマルチプレク
サ502および504を動作させる信号である。誤りを生じる
障害が検出されないときの動作の好ましい一態様におい
ては、マルチプレクサ422、480および502はマルチプレ
クサ424、482および504のＢバスで受信した信号に対す
る応答と同時にＡバスで受信した信号に応答する。Ａバ
スに関して検出された誤りは追従論理526に追従Ａ信号
を不能にさせ、それによつてマルチプレクサ422、480お
よび502を切換えてＢバスからの入力信号をそれぞれの
出力端子に供給させる。対応的に、Ｂバスに関する誤り
の検出は各対の他方のマルチプレクサ、すなわちマルチ
プレクサ424、482および504を切換える。
ス42のバス誤り導体に接続されたトランシーバ522（第1
2B図）を有し、かつＢバス44の対応する誤り導体に接続
された同様のトランシーバ524を有する。各トランシー
バ522、524からの入力誤り信号は追従Ａ論理526および
追従Ｂ論理528に供給される。前者は追従Ａ信号および
論理的補数を発生し、後者は追従Ｂ信号および論理的補
数を発生する。これらは許可ルート割当てマルチプレク
サ422および424、アドレスルート割当てマルチプレクサ
480および482、およびデータルート割当てマルチプレク
サ502および504を動作させる信号である。誤りを生じる
障害が検出されないときの動作の好ましい一態様におい
ては、マルチプレクサ422、480および502はマルチプレ
クサ424、482および504のＢバスで受信した信号に対す
る応答と同時にＡバスで受信した信号に応答する。Ａバ
スに関して検出された誤りは追従論理526に追従Ａ信号
を不能にさせ、それによつてマルチプレクサ422、480お
よび502を切換えてＢバスからの入力信号をそれぞれの
出力端子に供給させる。対応的に、Ｂバスに関する誤り
の検出は各対の他方のマルチプレクサ、すなわちマルチ
プレクサ424、482および504を切換える。
誤りトランシーバ522および524はまた、動作の調停段
階にありかつ両バスを追従しているときにはいつでも、
インターフエース部分内で検出された論理誤りに対応し
て論理誤り回路530により誤り信号をＡバスおよびＢバ
スにドライブする。この回路530は、調停回路416および
418が矛盾する許可Ａバスおよび許可Ｂバス信号を発生
する場合に、誤りＡ設定信号および誤りＢ設定信号を発
生する。これら誤り設定信号はトランシーバ522および5
24に供給するためにレジスタ532および534に記憶され
る。電力故障がクランプ信号を発生する場合には、クラ
ンプ回路536はトランシーバ522および524に対する入力
ラインを接地にクランプする。
階にありかつ両バスを追従しているときにはいつでも、
インターフエース部分内で検出された論理誤りに対応し
て論理誤り回路530により誤り信号をＡバスおよびＢバ
スにドライブする。この回路530は、調停回路416および
418が矛盾する許可Ａバスおよび許可Ｂバス信号を発生
する場合に、誤りＡ設定信号および誤りＢ設定信号を発
生する。これら誤り設定信号はトランシーバ522および5
24に供給するためにレジスタ532および534に記憶され
る。電力故障がクランプ信号を発生する場合には、クラ
ンプ回路536はトランシーバ522および524に対する入力
ラインを接地にクランプする。
第12図に示すように、制御装置のバス・インターフエ
ース部分24aはバス信号を受信するために絶えずオン
の、ＡバスおよびＢバスからの信号の受信機の全部とと
もに動作する。誤りトランシーバ522および524の受信機
部分は、従つて、Ａバス誤りおよびＢバス誤り導体の信
号に応答し、システムの他の装置がこれらバス導体のい
ずれかに適当な誤り信号を供給するときにはいつでも、
ライン523にＡバス誤り信号をおよび、またはライン525
にＢバス誤り信号を発生する。追従論理526および528
は、代表的にはCPU12、14からの信号に応答して、これ
らバス誤り信号に、およびバス構造体から受信した追従
命令に応答する。特に、追従論理526、528が命令を受信
して両バスに応答すると、追従論理は追従Ａ信号および
追従Ｂ信号の両方を発生する。他の受信した命令に応答
して追従論理は一方の信号または他方の信号を発生する
が、両方の信号は発生しない。追従論理が追従Ａ信号の
みを発生しており、かつ誤りＡトランシーバ522がＡバ
ス誤り信号をこの論理に供給すると、回路は切換わつて
追従Ｂ信号のみを発生する。逆に、論理526、528が追従
Ｂ信号のみを発生しており、かつトランシーバ524から
Ｂバス誤り信号を受信すると、論理は追従Ａ誤り信号の
みを発生するように切換わる。論理526、528が一方のバ
スに対する追従信号のみを発生しておりかつ他方のバス
に対するバス誤り信号を受信すると、論理は同じ一方の
追従信号を発生し続ける。追従論理526、528が同じクロ
ツク段階において両トランシーバ522および524からバス
誤り信号を受信した場合には、論理は追従Ａおよび追従
Ｂ信号の現状態を変化させない。この状態はCPU12、14
が第６図を参照して記載したように無効比較または無効
バリテイを検出したときに生じる。その他の場合は、プ
ロセツサ・モジユール10に対する障害状態であり、記憶
装置16、18はそのような誤り状態を殆んど検出してECC
誤りを発生する。
ース部分24aはバス信号を受信するために絶えずオン
の、ＡバスおよびＢバスからの信号の受信機の全部とと
もに動作する。誤りトランシーバ522および524の受信機
部分は、従つて、Ａバス誤りおよびＢバス誤り導体の信
号に応答し、システムの他の装置がこれらバス導体のい
ずれかに適当な誤り信号を供給するときにはいつでも、
ライン523にＡバス誤り信号をおよび、またはライン525
にＢバス誤り信号を発生する。追従論理526および528
は、代表的にはCPU12、14からの信号に応答して、これ
らバス誤り信号に、およびバス構造体から受信した追従
命令に応答する。特に、追従論理526、528が命令を受信
して両バスに応答すると、追従論理は追従Ａ信号および
追従Ｂ信号の両方を発生する。他の受信した命令に応答
して追従論理は一方の信号または他方の信号を発生する
が、両方の信号は発生しない。追従論理が追従Ａ信号の
みを発生しており、かつ誤りＡトランシーバ522がＡバ
ス誤り信号をこの論理に供給すると、回路は切換わつて
追従Ｂ信号のみを発生する。逆に、論理526、528が追従
Ｂ信号のみを発生しており、かつトランシーバ524から
Ｂバス誤り信号を受信すると、論理は追従Ａ誤り信号の
みを発生するように切換わる。論理526、528が一方のバ
スに対する追従信号のみを発生しておりかつ他方のバス
に対するバス誤り信号を受信すると、論理は同じ一方の
追従信号を発生し続ける。追従論理526、528が同じクロ
ツク段階において両トランシーバ522および524からバス
誤り信号を受信した場合には、論理は追従Ａおよび追従
Ｂ信号の現状態を変化させない。この状態はCPU12、14
が第６図を参照して記載したように無効比較または無効
バリテイを検出したときに生じる。その他の場合は、プ
ロセツサ・モジユール10に対する障害状態であり、記憶
装置16、18はそのような誤り状態を殆んど検出してECC
誤りを発生する。
サイクル定義およびアドレス受信機472および474（第
12A図）はバス構造体から受信したサイクル定義および
アドレス信号に応答し、そしてアドレスマルチプレクサ
480および482に供給される追従Ａおよび追従Ｂ信号の状
態に従つてＡバスおよび、またはＢバスから受信した信
号をラツチ490および496に記憶する。同様に、データ受
信機498および500はＡバスおよびＢバスのデータならび
にデータ有効およびデータパリテイ信号に応答し、そし
てマルチプレクサ502および504に供給される追従信号に
従つて対応する入力データを両ラツチ506および508に記
憶する。
12A図）はバス構造体から受信したサイクル定義および
アドレス信号に応答し、そしてアドレスマルチプレクサ
480および482に供給される追従Ａおよび追従Ｂ信号の状
態に従つてＡバスおよび、またはＢバスから受信した信
号をラツチ490および496に記憶する。同様に、データ受
信機498および500はＡバスおよびＢバスのデータならび
にデータ有効およびデータパリテイ信号に応答し、そし
てマルチプレクサ502および504に供給される追従信号に
従つて対応する入力データを両ラツチ506および508に記
憶する。
第12図の制御装置24の例示のバス・インターフエース
部分はドライブ制御部分24b（第11図）からのアドレス
信号出力をパイテイビツトとともにアドレスドライバ42
6および428を通じてＡバスおよびＢバスの両方へドライ
ブする。同様に、データドライバ446および448はドライ
ブ制御部分24bからのデータ出力をパリテイ発生器456か
らのパリテイビツトとともにＡバスおよびＢバスの両方
に供給する。
部分はドライブ制御部分24b（第11図）からのアドレス
信号出力をパイテイビツトとともにアドレスドライバ42
6および428を通じてＡバスおよびＢバスの両方へドライ
ブする。同様に、データドライバ446および448はドライ
ブ制御部分24bからのデータ出力をパリテイ発生器456か
らのパリテイビツトとともにＡバスおよびＢバスの両方
に供給する。
アドレスコンパレータ436（第12B図）はドライバ426
および428に供給される出力アドレスおよびサイクル定
義信号を制御装置のチエツク制御段24cからの対応する
信号と比較する。第13図を参照して後で記載するよう
に、アドレスドライバに供給されるアドレス可能化信号
は、信号がコンパレータ436に供給された後の次のクロ
ツク段階において信号をバス構造体へドライブさせるた
めに発生される。コンパレータに供給される一組のドラ
イブ信号が一組のチエツク信号と全く同じに比較しない
場合には、アドレスドライバは可能化されない。この作
用は制御装置24が潜在的に障害のある情報をバス構造体
に供給することを防止する。
および428に供給される出力アドレスおよびサイクル定
義信号を制御装置のチエツク制御段24cからの対応する
信号と比較する。第13図を参照して後で記載するよう
に、アドレスドライバに供給されるアドレス可能化信号
は、信号がコンパレータ436に供給された後の次のクロ
ツク段階において信号をバス構造体へドライブさせるた
めに発生される。コンパレータに供給される一組のドラ
イブ信号が一組のチエツク信号と全く同じに比較しない
場合には、アドレスドライバは可能化されない。この作
用は制御装置24が潜在的に障害のある情報をバス構造体
に供給することを防止する。
同じ態様で、データコンパレータ458はドライブ制御
部分がデータドライバ446および448に供給する出力デー
タおよび有効信号をチエツク制御部分が発生する対応す
る信号と比較する。無効データ比較はデータ可能化信号
を禁止し、それによつて潜在的に障害のあるデータがバ
ス構造体に供給されることを防止する。
部分がデータドライバ446および448に供給する出力デー
タおよび有効信号をチエツク制御部分が発生する対応す
る信号と比較する。無効データ比較はデータ可能化信号
を禁止し、それによつて潜在的に障害のあるデータがバ
ス構造体に供給されることを防止する。
第12A図をさらに参照して、調停回路416および418は
マルチプレクサ422および424によつて形成されるクロス
オーバーと一緒に、正常な動作中、許可Ｃ信号と同時に
許可Ｄ信号を発生する。マルチプレクサ422および424は
３つの異なる状態で許可Ｄ信号および許可Ｃ信号の両方
を発生する。１つの状態において、両バスは適正に機能
しており、従つて追従Ａおよび追従Ｂの両信号が存在す
る。この状態において、許可Ａおよび許可Ｂの両信号は
マルチプレクサが許可Ｄおよび許可Ｃ信号を発生するた
めに必要である。追従Ａ信号だけが存在し、追従Ｂ信号
が存在しない第２の状態において、マルチプレクサは許
可Ｂ信号の状態に関係なく、許可Ａ信号に応答して許可
Ｄおよび許可Ｃの両信号を発生する。第２の状態は第２
の状態の逆である。すなわち、追従Ｂ信号だけが発生さ
れ、許可Ｂ信号が単独で許可ＤおよびＣ信号を発生させ
る。
マルチプレクサ422および424によつて形成されるクロス
オーバーと一緒に、正常な動作中、許可Ｃ信号と同時に
許可Ｄ信号を発生する。マルチプレクサ422および424は
３つの異なる状態で許可Ｄ信号および許可Ｃ信号の両方
を発生する。１つの状態において、両バスは適正に機能
しており、従つて追従Ａおよび追従Ｂの両信号が存在す
る。この状態において、許可Ａおよび許可Ｂの両信号は
マルチプレクサが許可Ｄおよび許可Ｃ信号を発生するた
めに必要である。追従Ａ信号だけが存在し、追従Ｂ信号
が存在しない第２の状態において、マルチプレクサは許
可Ｂ信号の状態に関係なく、許可Ａ信号に応答して許可
Ｄおよび許可Ｃの両信号を発生する。第２の状態は第２
の状態の逆である。すなわち、追従Ｂ信号だけが発生さ
れ、許可Ｂ信号が単独で許可ＤおよびＣ信号を発生させ
る。
両追従信号が発生されるときに許可Ｄまたは許可Ｃ信
号の一方だけが発生される場合には、誤り論理530（第1
2B図）は誤りＡ設定または誤りＢ設定信号のいずれかを
発生する。詳しくいうと、例示のプロセツサ・モジユー
ル10における各制御装置はバス構造体の調停ラインをチ
エツクする。この動作のために、誤り論理530は追従Ａ
および追従Ｂの両信号が発生されたときに許可Ｃおよび
許可Ｄの２つの信号の一方のみの発生に次の態様で応答
する。次のクロツク段階においてモジユールの他の装置
が動作サイクルを開始すると、誤り論理530は許可信号
を発生したバスに対して誤り設定信号を発生する。例え
ば、通信制御装置の調停回路416、418が許可Ｂ信号のみ
を発生して許可Ａ信号を発生せず、かつ次のクロツク段
階で通信制御装置24またはパートナーの装置26以外のシ
ステムの装置がサイクル定義およびアドレス信号をバス
構造体に供給するときには、誤り論理530は許可Ｂ信号
の発生がＢバス44から受信した信号の誤りの結果であつ
たことを報知する。従つて、誤り論理530は誤りＢ設定
信号を発生せる。誤りＢトランシーバ524はこの信号に
応答してＢバス誤り信号をＢバス44に供給する。逆に、
調停回路416、418が許可Ｂ信号のみを発生して許可Ａ信
号を発生せず、かつ次のクロツク段階でシステムのどの
装置もサイクル定義およびアドレス信号をバス構造体に
供給しないときには、誤り論理530は許可Ａ信号を発生
しないのはＡバス42から受信した信号に誤りがあつた結
果であつたことを報知する。それ故、誤り論理530は誤
りＡトランシーバ522がＡバス誤り導体にドライブする
誤りＡ設定信号を発生する。
号の一方だけが発生される場合には、誤り論理530（第1
2B図）は誤りＡ設定または誤りＢ設定信号のいずれかを
発生する。詳しくいうと、例示のプロセツサ・モジユー
ル10における各制御装置はバス構造体の調停ラインをチ
エツクする。この動作のために、誤り論理530は追従Ａ
および追従Ｂの両信号が発生されたときに許可Ｃおよび
許可Ｄの２つの信号の一方のみの発生に次の態様で応答
する。次のクロツク段階においてモジユールの他の装置
が動作サイクルを開始すると、誤り論理530は許可信号
を発生したバスに対して誤り設定信号を発生する。例え
ば、通信制御装置の調停回路416、418が許可Ｂ信号のみ
を発生して許可Ａ信号を発生せず、かつ次のクロツク段
階で通信制御装置24またはパートナーの装置26以外のシ
ステムの装置がサイクル定義およびアドレス信号をバス
構造体に供給するときには、誤り論理530は許可Ｂ信号
の発生がＢバス44から受信した信号の誤りの結果であつ
たことを報知する。従つて、誤り論理530は誤りＢ設定
信号を発生せる。誤りＢトランシーバ524はこの信号に
応答してＢバス誤り信号をＢバス44に供給する。逆に、
調停回路416、418が許可Ｂ信号のみを発生して許可Ａ信
号を発生せず、かつ次のクロツク段階でシステムのどの
装置もサイクル定義およびアドレス信号をバス構造体に
供給しないときには、誤り論理530は許可Ａ信号を発生
しないのはＡバス42から受信した信号に誤りがあつた結
果であつたことを報知する。それ故、誤り論理530は誤
りＡトランシーバ522がＡバス誤り導体にドライブする
誤りＡ設定信号を発生する。
第13図は第12A図のタイミングおよび制御論理420が調
停可能化、アドレス可能化、およびデータ可能化信号を
発生することを防止するためのバス・インターフエース
部分の別の回路を示す。バスドライバへの可能化信号の
供給を阻止するこの作用はインターフエース部分におけ
る誤りの検出に応答して生じる。第13図は制御論理420
におけるドライバ可能化回路540が制御およびタイミン
グ信号に応答して、調停可能化、アドレス可能化および
データ可能化信号を発生することを示すものである。た
だし、障害状態に応答してフリツプフロツプ542がセツ
トされ、ブロークン信号を発生する場合を除く。フリツ
プフロツプ542からのブロークン信号はまた、ライン543
を通じて第12B図の各誤りトランシーバ522および524の
送信部分にも供給され、それらを不能化する。フリツプ
フロツプ542は第11図を参照して記載したブロークンフ
リツプフロツプ408と同じであることが好ましい。
停可能化、アドレス可能化、およびデータ可能化信号を
発生することを防止するためのバス・インターフエース
部分の別の回路を示す。バスドライバへの可能化信号の
供給を阻止するこの作用はインターフエース部分におけ
る誤りの検出に応答して生じる。第13図は制御論理420
におけるドライバ可能化回路540が制御およびタイミン
グ信号に応答して、調停可能化、アドレス可能化および
データ可能化信号を発生することを示すものである。た
だし、障害状態に応答してフリツプフロツプ542がセツ
トされ、ブロークン信号を発生する場合を除く。フリツ
プフロツプ542からのブロークン信号はまた、ライン543
を通じて第12B図の各誤りトランシーバ522および524の
送信部分にも供給され、それらを不能化する。フリツプ
フロツプ542は第11図を参照して記載したブロークンフ
リツプフロツプ408と同じであることが好ましい。
フリツプフロツプ542をセツトしてブロークン信号を
発生させる１つの状態は通信制御装置のバス・インター
フエース受信機472および474がバス構造体30から受信し
た信号から発生するサイクル定義およびアドレス信号の
正当でない相違より生じる。詳しくいうと、第13図を参
照して、コンパレータ544はＡバスからサイクル定義お
よびアドレス信号の選択されたものを受信し、それらを
Ｂバスから受信した対応するサイクル定義およびアドレ
ス信号と比較する。無効比較状態に応答してコンパレー
タが発生するアドレス・イン無効信号はORゲート548を
介してANDゲート550に供給するためにラツチ546に記憶
される。
発生させる１つの状態は通信制御装置のバス・インター
フエース受信機472および474がバス構造体30から受信し
た信号から発生するサイクル定義およびアドレス信号の
正当でない相違より生じる。詳しくいうと、第13図を参
照して、コンパレータ544はＡバスからサイクル定義お
よびアドレス信号の選択されたものを受信し、それらを
Ｂバスから受信した対応するサイクル定義およびアドレ
ス信号と比較する。無効比較状態に応答してコンパレー
タが発生するアドレス・イン無効信号はORゲート548を
介してANDゲート550に供給するためにラツチ546に記憶
される。
第12A図のサイクル定義アドレスデコーダ476および47
8が発生するMEA信号またはMEB信号の両方ではなくてい
ずれか一方が存在するときに、NANDゲート552がまた、O
Rゲート548を作動させる。ラツチ554および556はMEAお
よびMEB信号をNANDゲートに供給するために貯える。こ
の構成によれば、ORゲート548は、コンパレータ544に供
給される２組の信号が相違するときに、または一方のME
信号のみが発生されて他方のME信号が発生されないとき
に、ANDゲート550に断定信号を供給する。制御装置が両
バスに応答するように設定されたときに、すなわち追従
Ａおよび追従Ｂの両信号が存在するときに、かつ誤りＡ
および誤りＢのいずれの信号も発生されないときに、こ
れら状態のいずれかが生じる場合には、障害が存在す
る。従つて、ANDゲート550に対する他の入力は、図示す
るように、追従Ａ、追従Ｂ、誤りＡ、および誤りＢ信号
である。これら４つの入力が発生されると、ANDゲート5
50はORゲート548からの断定出力に応答し、ORゲート558
を介してブロークンフリツプフロツプ542をセツトす
る。
8が発生するMEA信号またはMEB信号の両方ではなくてい
ずれか一方が存在するときに、NANDゲート552がまた、O
Rゲート548を作動させる。ラツチ554および556はMEAお
よびMEB信号をNANDゲートに供給するために貯える。こ
の構成によれば、ORゲート548は、コンパレータ544に供
給される２組の信号が相違するときに、または一方のME
信号のみが発生されて他方のME信号が発生されないとき
に、ANDゲート550に断定信号を供給する。制御装置が両
バスに応答するように設定されたときに、すなわち追従
Ａおよび追従Ｂの両信号が存在するときに、かつ誤りＡ
および誤りＢのいずれの信号も発生されないときに、こ
れら状態のいずれかが生じる場合には、障害が存在す
る。従つて、ANDゲート550に対する他の入力は、図示す
るように、追従Ａ、追従Ｂ、誤りＡ、および誤りＢ信号
である。これら４つの入力が発生されると、ANDゲート5
50はORゲート548からの断定出力に応答し、ORゲート558
を介してブロークンフリツプフロツプ542をセツトす
る。
かくして、第13図の回路は、バス・インターフエース
部分24aが両バスに追従するように設定され、かついず
れのバス誤り信号も存在せず、それにも拘わらず２つの
バスから受信したサイクル定義およびアドレス信号がコ
ンパレータ544およびNANDゲート522によつて決定される
ように相違するときに、ブロークン信号を発生する。ラ
ツチ546、554および556はブロークン信号を発生する前
に１クロツク段階の遅延を提供して誤りＡまたは誤りＢ
のいずれかの信号が発生されることを可能にする。これ
らラツチが提供する１タイミング段階の遅延中にいずれ
かの誤り信号が発生される場合には、コンパレータ544
および、またはNANDゲート552が検出する不均等は制御
装置24に障害を起させるのではなく、発生された誤りＡ
または誤りＢ信号を起させる障害のあるバスの結果であ
ると考えられる。それ故、いずれかの誤り信号が１タイ
ミング段階の遅延中発生される場合には、制御装置24は
動作を継続し、ブロークン信号を発生しない。
部分24aが両バスに追従するように設定され、かついず
れのバス誤り信号も存在せず、それにも拘わらず２つの
バスから受信したサイクル定義およびアドレス信号がコ
ンパレータ544およびNANDゲート522によつて決定される
ように相違するときに、ブロークン信号を発生する。ラ
ツチ546、554および556はブロークン信号を発生する前
に１クロツク段階の遅延を提供して誤りＡまたは誤りＢ
のいずれかの信号が発生されることを可能にする。これ
らラツチが提供する１タイミング段階の遅延中にいずれ
かの誤り信号が発生される場合には、コンパレータ544
および、またはNANDゲート552が検出する不均等は制御
装置24に障害を起させるのではなく、発生された誤りＡ
または誤りＢ信号を起させる障害のあるバスの結果であ
ると考えられる。それ故、いずれかの誤り信号が１タイ
ミング段階の遅延中発生される場合には、制御装置24は
動作を継続し、ブロークン信号を発生しない。
第13図のORゲート558はまた、アドレスコンパレータ4
36およびデータコンパレータ458（第12B図）からの出力
ライン442および468を受入れる。いずれかのコンパレー
タからの無効比較は再びORゲート558にブロークンフリ
ツプフロツプ542をセツトさせる。
36およびデータコンパレータ458（第12B図）からの出力
ライン442および468を受入れる。いずれかのコンパレー
タからの無効比較は再びORゲート558にブロークンフリ
ツプフロツプ542をセツトさせる。
第13図はORゲート558が制御比較信号の補数を受信す
ることをさらに示している。バス・インターフエース部
分24aは代表的には選択された制御機能をチエツクする
ために、選択された制御信号を比較し、そのような制御
信号の比較の不首尾に応答してブロークン・フラツグを
発生する。ブロークンフリツプフロツプ542はORゲート5
60に供給されるリセツト信号またはプログラム・クリア
信号に応答してクリアまたはリセツトされる。
ることをさらに示している。バス・インターフエース部
分24aは代表的には選択された制御機能をチエツクする
ために、選択された制御信号を比較し、そのような制御
信号の比較の不首尾に応答してブロークン・フラツグを
発生する。ブロークンフリツプフロツプ542はORゲート5
60に供給されるリセツト信号またはプログラム・クリア
信号に応答してクリアまたはリセツトされる。
フリツプフロツプ542からのブロークン信号はORゲー
ト562にも供給され、ORゲート562はフリツプフロツプ56
4をセツトして保守リクエスト割込み信号を発生させか
つブロークン状態の指示器をオンにさせる。ORゲート56
2に対する他の入力はフアン故障信号および電力故障信
号である。前者の信号は温度制御用フアンが障害を有す
ることを指示し、後記する電力回路によつて発生される
後者の信号は制御装置に対する電源が故障していること
を指示する。
ト562にも供給され、ORゲート562はフリツプフロツプ56
4をセツトして保守リクエスト割込み信号を発生させか
つブロークン状態の指示器をオンにさせる。ORゲート56
2に対する他の入力はフアン故障信号および電力故障信
号である。前者の信号は温度制御用フアンが障害を有す
ることを指示し、後記する電力回路によつて発生される
後者の信号は制御装置に対する電源が故障していること
を指示する。
通信制御装置 第14図は例示の通信制御装置24のドライブ制御部分24
b、チエツク制御部分24cおよび通信インターフエース部
分24dを示す。２つの制御部分24bおよび24cは本質的に
同一である。それぞれはデータバス574、576におよびア
ドレスバス578、580にそれぞれ接続されたマイクロプロ
セツサ570、572を有する。クロツク582、584は各マイク
ロプロセツサ570、572に接続されており、RAM586、588
は各データバス574、576にそれぞれ接続されている。ま
た、各データバス574、576にはデータ出力レジスタ59
0、592、データ入力レジスタ594、596、および制御入力
レジスタ598、600が接続されている。アドレス出力レジ
スタ602、604が各データバス574、576に、および各アド
レスバス578、580にそれぞれ接続されている。
b、チエツク制御部分24cおよび通信インターフエース部
分24dを示す。２つの制御部分24bおよび24cは本質的に
同一である。それぞれはデータバス574、576におよびア
ドレスバス578、580にそれぞれ接続されたマイクロプロ
セツサ570、572を有する。クロツク582、584は各マイク
ロプロセツサ570、572に接続されており、RAM586、588
は各データバス574、576にそれぞれ接続されている。ま
た、各データバス574、576にはデータ出力レジスタ59
0、592、データ入力レジスタ594、596、および制御入力
レジスタ598、600が接続されている。アドレス出力レジ
スタ602、604が各データバス574、576に、および各アド
レスバス578、580にそれぞれ接続されている。
ドライブおよびチエツク制御部分24bおよび24cの制御
レジスタ598および600は第12A図のインターフエース部
分のラツチ490および496にそれぞれ記憶された制御およ
びアドレス信号を受信する。制御レジスタ598および600
はまた、バス・インターフエース部分内からの他の制御
およびタイミング信号を受信し、制御信号をバス・イン
ターフエース部分の他の素子に供給する。データ・イン
・レジスタ594および596は第12A図のデータラツチ506お
よび508に記憶された情報をそれぞれ受信する。アドレ
ス出力レジスタ602および604は第12B図のバスアドレス
・ドライバ426および428にそれぞれ接続され、データ・
アウト・レジスタ590および592はデータドライバ446お
よび448に接続されている。
レジスタ598および600は第12A図のインターフエース部
分のラツチ490および496にそれぞれ記憶された制御およ
びアドレス信号を受信する。制御レジスタ598および600
はまた、バス・インターフエース部分内からの他の制御
およびタイミング信号を受信し、制御信号をバス・イン
ターフエース部分の他の素子に供給する。データ・イン
・レジスタ594および596は第12A図のデータラツチ506お
よび508に記憶された情報をそれぞれ受信する。アドレ
ス出力レジスタ602および604は第12B図のバスアドレス
・ドライバ426および428にそれぞれ接続され、データ・
アウト・レジスタ590および592はデータドライバ446お
よび448に接続されている。
第14図の簡単化した機能表示を参照して、例示のドラ
イブ制御部分24bはアドレスバス578に接続されたアドレ
ス出力レジスタ606を有し、かつデータバス574に接続さ
れた通信制御レジスタ608、通信データ出力レジスタ610
および通信データ入力レジスタ612を有する。同様に、
チエツク制御部分24cはアドレスバス580に接続されたア
ドレス出力レジスタ614を有し、かつデータバス576に接
続されたバス制御レジスタ616、通信データ出力レジス
タ618および通信データ入力レジスタ620を有する。
イブ制御部分24bはアドレスバス578に接続されたアドレ
ス出力レジスタ606を有し、かつデータバス574に接続さ
れた通信制御レジスタ608、通信データ出力レジスタ610
および通信データ入力レジスタ612を有する。同様に、
チエツク制御部分24cはアドレスバス580に接続されたア
ドレス出力レジスタ614を有し、かつデータバス576に接
続されたバス制御レジスタ616、通信データ出力レジス
タ618および通信データ入力レジスタ620を有する。
第14図はさらに、通信バス48を介して通信パネル50
（第１図）に接続された通信制御装置インターフエース
部分24dの機能上の表示を示している。例示の通信バス4
8は奇数導体622および偶数導体624と指示された２つの
同一組の導体を具備するように構成されている。周辺通
信装置が一般に通信パネル50において一方の導体組のみ
に接続されている。このインターフエース部分24dはド
ライブ部分24bのアドレス出力レジスタ606からの信号を
２つの通信バスドライバ626および628に供給する。一方
のドライバは偶数アドレス導体622に接続され、また他
方のドライバは奇数アドレス導体624に接続されてい
る。アドレスレジスタ606からの信号はまた、偶数アド
レス・ループバツク比較機能を行なうコンパレータ630
に、およびコンパレータ632に供給される。後者のコン
パレータはまた、チエツク制御部分のレジスタ614から
のアドレス出力信号を受信する。かくして、コンパレー
タ632はドライブ制御部分からのアドレス出力信号をチ
エツク制御部分で発生された信号と比較する。
（第１図）に接続された通信制御装置インターフエース
部分24dの機能上の表示を示している。例示の通信バス4
8は奇数導体622および偶数導体624と指示された２つの
同一組の導体を具備するように構成されている。周辺通
信装置が一般に通信パネル50において一方の導体組のみ
に接続されている。このインターフエース部分24dはド
ライブ部分24bのアドレス出力レジスタ606からの信号を
２つの通信バスドライバ626および628に供給する。一方
のドライバは偶数アドレス導体622に接続され、また他
方のドライバは奇数アドレス導体624に接続されてい
る。アドレスレジスタ606からの信号はまた、偶数アド
レス・ループバツク比較機能を行なうコンパレータ630
に、およびコンパレータ632に供給される。後者のコン
パレータはまた、チエツク制御部分のレジスタ614から
のアドレス出力信号を受信する。かくして、コンパレー
タ632はドライブ制御部分からのアドレス出力信号をチ
エツク制御部分で発生された信号と比較する。
チエツクチヤネル・アドレス出力レジスタ614からの
アドレス信号はまた、奇数アドレス・ループバツク比較
機能を行なうコンパレータ634に供給される。別のドラ
イバ636が偶数アドレスドライバ626からの出力アドレス
信号をループバツクコンパレータ632の別の入力に供給
し、同様のドライバ638が奇数バスドライバ628からの出
力信号を奇数アドレス・ループバツクコンパレータ634
の他方の入力に供給する。
アドレス信号はまた、奇数アドレス・ループバツク比較
機能を行なうコンパレータ634に供給される。別のドラ
イバ636が偶数アドレスドライバ626からの出力アドレス
信号をループバツクコンパレータ632の別の入力に供給
し、同様のドライバ638が奇数バスドライバ628からの出
力信号を奇数アドレス・ループバツクコンパレータ634
の他方の入力に供給する。
通信バス・インターフエース部分24dは同様にドライ
ブチヤネルレジスタ610からのデータ信号出力を、通信
バス48の偶数導体組624に送給するドライバ640に、およ
び奇数導体組622に送給するドライバ642に供給する。偶
数データ・ループバツクコンパレータ644はまた、レジ
スタ610からのデータ信号を、およびドライバ646を介し
て偶数データドライバ640からの信号出力を受信する。
奇数データ・ループバツクコンパレータ648はチエツク
チヤネルレジスタ618からのデータ信号出力を、ドライ
バ642がドライバ650を介してフイードバツクするときに
奇数導体622に供給するデータと比較する。
ブチヤネルレジスタ610からのデータ信号出力を、通信
バス48の偶数導体組624に送給するドライバ640に、およ
び奇数導体組622に送給するドライバ642に供給する。偶
数データ・ループバツクコンパレータ644はまた、レジ
スタ610からのデータ信号を、およびドライバ646を介し
て偶数データドライバ640からの信号出力を受信する。
奇数データ・ループバツクコンパレータ648はチエツク
チヤネルレジスタ618からのデータ信号出力を、ドライ
バ642がドライバ650を介してフイードバツクするときに
奇数導体622に供給するデータと比較する。
さらに、通信バス48からの制御装置24に対するデータ
入力はデータ・イン・ドライバ646および650を介して通
信データ入力レジスタ612および620に供給される。別の
コンパレータ652は、ドライブチヤネルデータレジスタ6
10が通信バス48に供給するデータをチエツクチヤネルレ
ジスタ618からのデータ出力と比較する。
入力はデータ・イン・ドライバ646および650を介して通
信データ入力レジスタ612および620に供給される。別の
コンパレータ652は、ドライブチヤネルデータレジスタ6
10が通信バス48に供給するデータをチエツクチヤネルレ
ジスタ618からのデータ出力と比較する。
通信制御装置24は次の態様で第14図の制御部分24bお
よび24c、ならびに通信インターフエース部分24dと動作
する。ドライブ制御部分24bは通信バス48および通信パ
ネル50を通じてアドレス出力レジスタ606からのアドレ
スおよび制御信号で通信装置をアドレスする。これら信
号はバス48の奇数および偶数の両アドレス導体へドライ
バ626および628を通じてドライブされる。ループバツク
コンパレータ630および634は各組のアドレスおよび制御
導体に与えられるアドレスおよび制御信号をチエツクチ
ヤネルのレジスタ614が発生する対応する信号と比較す
る。その上、コンパレータ632は２つのレジスタ606およ
び614の出力を比較する。
よび24c、ならびに通信インターフエース部分24dと動作
する。ドライブ制御部分24bは通信バス48および通信パ
ネル50を通じてアドレス出力レジスタ606からのアドレ
スおよび制御信号で通信装置をアドレスする。これら信
号はバス48の奇数および偶数の両アドレス導体へドライ
バ626および628を通じてドライブされる。ループバツク
コンパレータ630および634は各組のアドレスおよび制御
導体に与えられるアドレスおよび制御信号をチエツクチ
ヤネルのレジスタ614が発生する対応する信号と比較す
る。その上、コンパレータ632は２つのレジスタ606およ
び614の出力を比較する。
２つの制御部分24bおよび24cから通信装置に供給する
ために出力される、かつコンパレータ632および652によ
つて検出されるアドレス信号のまたはデータ信号の無効
比較は第13図のブロークンフリツプフロツプ542をセツ
トすなわちブロークン状態に切換える誤り信号を発生す
る。コンパレータ532および652からのそれぞれ通信アド
レス誤りおよび通信データ誤り信号は、従つて、第13図
のORゲート558にも供給される。
ために出力される、かつコンパレータ632および652によ
つて検出されるアドレス信号のまたはデータ信号の無効
比較は第13図のブロークンフリツプフロツプ542をセツ
トすなわちブロークン状態に切換える誤り信号を発生す
る。コンパレータ532および652からのそれぞれ通信アド
レス誤りおよび通信データ誤り信号は、従つて、第13図
のORゲート558にも供給される。
アドレス信号のループバツクコンパレータ630および6
34で検出される、およびデータ信号のループバツクコン
パレータ644および648で検出される任意の無効ループバ
ツク比較は障害信号を発生する。障害信号は代表的には
各データバス574および576にそれぞれ接続された状態レ
ジスタ654および646を介してドライブおよびチエツクの
両制御部分24bおよび24cに供給される。各制御部分は代
表的には複数の選択方法の１つで処理するためにそのよ
うな任意の障害信号を状態ロケーシヨンに記憶する。例
えば、制御装置は障害信号の場合に読取り動作または書
込み動作を繰返すように命令され得る。代りの動作モー
ドは単に障害を記録するだけで動作を継続することであ
り、別の動作モードは比較障害の場合に動作を停止させ
ることである。
34で検出される、およびデータ信号のループバツクコン
パレータ644および648で検出される任意の無効ループバ
ツク比較は障害信号を発生する。障害信号は代表的には
各データバス574および576にそれぞれ接続された状態レ
ジスタ654および646を介してドライブおよびチエツクの
両制御部分24bおよび24cに供給される。各制御部分は代
表的には複数の選択方法の１つで処理するためにそのよ
うな任意の障害信号を状態ロケーシヨンに記憶する。例
えば、制御装置は障害信号の場合に読取り動作または書
込み動作を繰返すように命令され得る。代りの動作モー
ドは単に障害を記録するだけで動作を継続することであ
り、別の動作モードは比較障害の場合に動作を停止させ
ることである。
読取り動作において、指定された通信装置はアドレ
ス、データ、および制御信号に応答して代表的には状態
情報またはデータである情報を送出する。制御装置24は
この情報をアドレスされた装置に接続されている偶数デ
ータ導体または奇数データ導体で周辺装置から受信す
る。従つて１つのデータ入力ドライバ646および650は受
信した情報をドライブチヤネルのデータ入力レジスタ61
2およびチエツクチヤネルのデータ入力レジスタ620の両
方に供給する。これらデータ入力レジスタは奇数組の導
体または偶数組の導体からの入力データをデータバス57
4および576にそれぞれ結合するセレクタとして働く。
ス、データ、および制御信号に応答して代表的には状態
情報またはデータである情報を送出する。制御装置24は
この情報をアドレスされた装置に接続されている偶数デ
ータ導体または奇数データ導体で周辺装置から受信す
る。従つて１つのデータ入力ドライバ646および650は受
信した情報をドライブチヤネルのデータ入力レジスタ61
2およびチエツクチヤネルのデータ入力レジスタ620の両
方に供給する。これらデータ入力レジスタは奇数組の導
体または偶数組の導体からの入力データをデータバス57
4および576にそれぞれ結合するセレクタとして働く。
書込み動作において、アドレスおよび制御信号をバス
48に供給する他に、ドライブ制御部分24dはデータ出力
レジスタ610を介してデータを両導体組のデータ導体に
送出する。コンパレータ652はバス48で通信パネルに送
出されているデータをチエツクチヤネルが発生する対応
する信号と比較する。その上、データ・ループバツクコ
ンパレータ644および648はバス48に供給されるデータを
比較する。コンパレータ644はドライブチヤネルレジス
タ610から出力されるデータとの比較を行ない、またコ
ンパレータ648はチエツクチヤネルレジスタ618から出力
されるデータとの比較を行なう。
48に供給する他に、ドライブ制御部分24dはデータ出力
レジスタ610を介してデータを両導体組のデータ導体に
送出する。コンパレータ652はバス48で通信パネルに送
出されているデータをチエツクチヤネルが発生する対応
する信号と比較する。その上、データ・ループバツクコ
ンパレータ644および648はバス48に供給されるデータを
比較する。コンパレータ644はドライブチヤネルレジス
タ610から出力されるデータとの比較を行ない、またコ
ンパレータ648はチエツクチヤネルレジスタ618から出力
されるデータとの比較を行なう。
かくして、通信制御装置インターフエース部分24dは
制御部分24bおよび24cの動作をチエツクし、通信バス48
に対する出力ドライバをチエツクし、そしてループバツ
クコンパレータにより通信バスの機能をチエツクする。
制御部分24bおよび24cの動作をチエツクし、通信バス48
に対する出力ドライバをチエツクし、そしてループバツ
クコンパレータにより通信バスの機能をチエツクする。
通信制御装置のドライブおよびチエツクチヤネルは互
いにロツク−ステツプ同期状態で動作する。さらに、通
信制御装置は周辺通信装置と同期して動作し、それ故パ
ートナーの通信制御装置26とロツク−ステツプ同期状態
で動作し得る。例示の通信制御装置24はパートナー装置
とのこの同期を、第14図および第15図を参照して次に記
載するように、一方の装置24のクロツク582および584を
パートナー装置26の対応するクロツクと同期させること
によつて、達成する。各制御部分24b、24cのクロツク58
2および584はバス構造体のＸバスから受信したシステム
タイミング信号を計数する段を含む。第15図は通信制御
装置の動作のためにタイミング信号を発生する。第14図
の２つのクロツク582および584ならびに計数動作のため
のそれぞれに対するシステムタイミング入力ライン658
を示す。第15図はまた、パートナーの通信制御装置26の
対応するクロツク582′および584′を示している。一方
の装置のドライブおよびチエツククロツク582および584
は各計数期間の再開を同期させることによつて同期され
る。さらに、各通信制御装置24、26における対のクロツ
ク582、584はパートナー装置の対のクロツクと同期さ
れ、ロツク−ステツプ同期動作を行なう。
いにロツク−ステツプ同期状態で動作する。さらに、通
信制御装置は周辺通信装置と同期して動作し、それ故パ
ートナーの通信制御装置26とロツク−ステツプ同期状態
で動作し得る。例示の通信制御装置24はパートナー装置
とのこの同期を、第14図および第15図を参照して次に記
載するように、一方の装置24のクロツク582および584を
パートナー装置26の対応するクロツクと同期させること
によつて、達成する。各制御部分24b、24cのクロツク58
2および584はバス構造体のＸバスから受信したシステム
タイミング信号を計数する段を含む。第15図は通信制御
装置の動作のためにタイミング信号を発生する。第14図
の２つのクロツク582および584ならびに計数動作のため
のそれぞれに対するシステムタイミング入力ライン658
を示す。第15図はまた、パートナーの通信制御装置26の
対応するクロツク582′および584′を示している。一方
の装置のドライブおよびチエツククロツク582および584
は各計数期間の再開を同期させることによつて同期され
る。さらに、各通信制御装置24、26における対のクロツ
ク582、584はパートナー装置の対のクロツクと同期さ
れ、ロツク−ステツプ同期動作を行なう。
例示の制御装置24は第15図に示すように、ドライブク
ロツク582が各計数期間のまさに終了時に発生するクロ
ツクおよび同期信号、ならびにチエツククロツク584か
らの対応するクロツクおよび同期信号をANDゲート660に
供給することによつて、この動作を提供する。ANDゲー
ト660に対するすべての入力信号が発生されると、ANDゲ
ートはANDゲート664およびORゲート662に供給する同期
状態（In Synch）信号を発生する。ANDゲート664からの
出力信号は図示するように、２つのクロツク582および5
84の再スタート入力に供給される。ORゲート662はま
た、第13図のブロークンフリツプフロツプ542で発生さ
れるブロークン信号ならびに電力故障の場合にプロセツ
サ・モジユール全体のバスドライバに対する入力をクラ
ンプするのと同じクランプ信号を受信する。
ロツク582が各計数期間のまさに終了時に発生するクロ
ツクおよび同期信号、ならびにチエツククロツク584か
らの対応するクロツクおよび同期信号をANDゲート660に
供給することによつて、この動作を提供する。ANDゲー
ト660に対するすべての入力信号が発生されると、ANDゲ
ートはANDゲート664およびORゲート662に供給する同期
状態（In Synch）信号を発生する。ANDゲート664からの
出力信号は図示するように、２つのクロツク582および5
84の再スタート入力に供給される。ORゲート662はま
た、第13図のブロークンフリツプフロツプ542で発生さ
れるブロークン信号ならびに電力故障の場合にプロセツ
サ・モジユール全体のバスドライバに対する入力をクラ
ンプするのと同じクランプ信号を受信する。
かくして、ORゲート662は断定出力信号を発生する。
この信号は装置24に対しては停止状態であるが、装置26
に対してはそうではないクランプ信号に応答して計数す
ることをパートナー装置に報知する信号であり、それ故
パートナー計数OKと呼ばれる。ORゲート662はまた、AND
ゲート660からの同期状態信号あるいはブロークン信号
に応答してパートナー計数OK信号を発生する。かくして
ORゲート662からのこの信号は２つのクロツク582および
584が新しい計数期間を開始する用意ができたときに、
あるいは通信制御装置24がこわれているときに、あるい
はクランプ信号が発生されたときに、存在する。パート
ナー計数OK信号は第15図に示すように、パートナーの通
信装置26のANDゲート664′の１つの入力に供給される。
このANDゲート664′は制御装置24のANDゲート664と同じ
態様でANDゲート660′およびORゲート662′と接続され
ている。
この信号は装置24に対しては停止状態であるが、装置26
に対してはそうではないクランプ信号に応答して計数す
ることをパートナー装置に報知する信号であり、それ故
パートナー計数OKと呼ばれる。ORゲート662はまた、AND
ゲート660からの同期状態信号あるいはブロークン信号
に応答してパートナー計数OK信号を発生する。かくして
ORゲート662からのこの信号は２つのクロツク582および
584が新しい計数期間を開始する用意ができたときに、
あるいは通信制御装置24がこわれているときに、あるい
はクランプ信号が発生されたときに、存在する。パート
ナー計数OK信号は第15図に示すように、パートナーの通
信装置26のANDゲート664′の１つの入力に供給される。
このANDゲート664′は制御装置24のANDゲート664と同じ
態様でANDゲート660′およびORゲート662′と接続され
ている。
かくして、装置24においては、クロツク582および584
がANDゲート660で決定される全計数を達成したときごと
に、ANDゲート664はパートナー計数OK信号を受信したと
きに断定クロツク再スタート信号を発生する。
がANDゲート660で決定される全計数を達成したときごと
に、ANDゲート664はパートナー計数OK信号を受信したと
きに断定クロツク再スタート信号を発生する。
いずれかの装置24、26がこわれた、またはクランプを
発生する電力故障を受けた場合には、パートナー装置の
ANDゲート664、664′は、それにも拘わらず、こわれて
いる装置のORゲート662、662′に供給されているブロー
クン信号およびクランプ信号によつてパートナー計数OK
信号を受信する。
発生する電力故障を受けた場合には、パートナー装置の
ANDゲート664、664′は、それにも拘わらず、こわれて
いる装置のORゲート662、662′に供給されているブロー
クン信号およびクランプ信号によつてパートナー計数OK
信号を受信する。
かくして、２つのパートナー同志の通信制御装置がこ
われてなく、かつ停止されていないときには、各装置の
クロツクはパートナー装置が２つのANDゲート660および
660′から出力される同期状態信号によつて決定される
ように同期されているときにのみ新しい計数期間を開始
する。一方の装置のクランプ信号あるいはこわれた状態
はクランプされたまたはこわれた装置とは無関係に、他
方の装置を解放して新しい計数期間を開始させる。
われてなく、かつ停止されていないときには、各装置の
クロツクはパートナー装置が２つのANDゲート660および
660′から出力される同期状態信号によつて決定される
ように同期されているときにのみ新しい計数期間を開始
する。一方の装置のクランプ信号あるいはこわれた状態
はクランプされたまたはこわれた装置とは無関係に、他
方の装置を解放して新しい計数期間を開始させる。
テープ制御装置 第16図は第１図のテープ制御装置28のドライブ制御部
分28b、チエツク制御部分28c、およびテープインターフ
エース部分28dを示す。この制御装置は非同期の周辺装
置、すなわちテープ駆動機構とともに動作し、それ故、
第１図のモジユール10のデイスク制御装置20、22におい
て使用される特徴を例示している。第16図の制御装置部
分は第12図および第13図を参照して上記したインターフ
エース部分24cと実質的に同じに構成されることが好ま
しいバスインターフエース部分28a（第１図）とともに
動作する。
分28b、チエツク制御部分28c、およびテープインターフ
エース部分28dを示す。この制御装置は非同期の周辺装
置、すなわちテープ駆動機構とともに動作し、それ故、
第１図のモジユール10のデイスク制御装置20、22におい
て使用される特徴を例示している。第16図の制御装置部
分は第12図および第13図を参照して上記したインターフ
エース部分24cと実質的に同じに構成されることが好ま
しいバスインターフエース部分28a（第１図）とともに
動作する。
例示のドライブ制御部分28dはアドレスおよび制御段7
02におよびデータ段704に接続されたマイクロプロセツ
サ700を有する。チエツク制御部分28cは同様にアドレス
および制御段708におよびデータ段710に接続されたマイ
クロプロセツサ706を有する。アドレスおよび制御手段7
02および708ならびにデータ段704および710は第14図に
通信制御装置部分24bおよび24cに対して例示したよう
に、データおよびアドレスバスを介してマイクロプロセ
ツサ700、706に接続された、かつ関連する制御およびタ
イミング論理に接続された、アドレス、制御、およびデ
ータ信号に対する多数のレジスタを使用する。本発明を
実行するためのテープ制御装置部分28bおよび28cの他の
構成はこの分野の技術者に知られた通常の慣例に従うも
のでよく、従つてこれ以上は記載しない。
02におよびデータ段704に接続されたマイクロプロセツ
サ700を有する。チエツク制御部分28cは同様にアドレス
および制御段708におよびデータ段710に接続されたマイ
クロプロセツサ706を有する。アドレスおよび制御手段7
02および708ならびにデータ段704および710は第14図に
通信制御装置部分24bおよび24cに対して例示したよう
に、データおよびアドレスバスを介してマイクロプロセ
ツサ700、706に接続された、かつ関連する制御およびタ
イミング論理に接続された、アドレス、制御、およびデ
ータ信号に対する多数のレジスタを使用する。本発明を
実行するためのテープ制御装置部分28bおよび28cの他の
構成はこの分野の技術者に知られた通常の慣例に従うも
のでよく、従つてこれ以上は記載しない。
テープインターフエース部分28dはアドレスおよび制
御信号をドライバ682を介してテープ駆動機構に供給
し、また、ドライバ684を介してデータ信号をパリテイ
発生器686からのパリテイとともに供給する。コンパレ
ータ694はドライブ部分28bからの出力データをチエツク
部分28cからの対応するデータ信号と比較する。無効デ
ータ比較は第13図のフリツプフロツプ542をセツトすな
わちブロークン状態に切換えさせる誤り信号をもたら
す。
御信号をドライバ682を介してテープ駆動機構に供給
し、また、ドライバ684を介してデータ信号をパリテイ
発生器686からのパリテイとともに供給する。コンパレ
ータ694はドライブ部分28bからの出力データをチエツク
部分28cからの対応するデータ信号と比較する。無効デ
ータ比較は第13図のフリツプフロツプ542をセツトすな
わちブロークン状態に切換えさせる誤り信号をもたら
す。
インターフエース部分28dはバツフア688を介してテー
プ駆動機構から状態信号を受信し、また、バツフア690
を介してデータ信号をパリテイとともに受信する。デー
タ信号はドライブおよびチエツク部分28bおよび28aのデ
ータ段に供給される。パリテイチエツク回路692はバツ
フア690から受信したデータのパリテイを検査し、障害
のあるパリテイの場合には、障害信号を発生する。この
障害信号はアドレスおよび制御段702および708に供給さ
れる。
プ駆動機構から状態信号を受信し、また、バツフア690
を介してデータ信号をパリテイとともに受信する。デー
タ信号はドライブおよびチエツク部分28bおよび28aのデ
ータ段に供給される。パリテイチエツク回路692はバツ
フア690から受信したデータのパリテイを検査し、障害
のあるパリテイの場合には、障害信号を発生する。この
障害信号はアドレスおよび制御段702および708に供給さ
れる。
バツフア688からの状態信号はドライブおよびチエツ
クチヤネルのアドレスおよび制御段702および708に供給
される。さらに、ドライバ682からのアドレスおよび制
御信号は、チエツクチヤネルのアドレスおよび制御段70
8が発生する対応する信号と比較するためにコンパレー
タ696に供給される。無効比較はテープ制御装置をブロ
ークン状態に切換える別の誤り信号を発生する。
クチヤネルのアドレスおよび制御段702および708に供給
される。さらに、ドライバ682からのアドレスおよび制
御信号は、チエツクチヤネルのアドレスおよび制御段70
8が発生する対応する信号と比較するためにコンパレー
タ696に供給される。無効比較はテープ制御装置をブロ
ークン状態に切換える別の誤り信号を発生する。
別のコンパレータ698はチエツクチヤネルデータレジ
スタ710から出力されたデータ信号をテープ駆動機構か
ら入力されたデータと比較して書込み比較の後の読取り
を行なう。この動作のために、テープ制御装置は周辺テ
ープ駆動機構に、通常の書込み動作に対してのようにド
ライブチヤネルデータ段704から出力されたデータを記
録するように、また、新たに記録されたデータを読取る
ように、命令する。読取つたデータはデータ入力バツフ
ア690およびデータパリテイチエツク回路692を介して送
信された後、コンパレータ698の一方の入力に供給され
る。コンパレータ698の他方の入力は選択された時間遅
延を提供するFIFO（フアースト・イン・フアースト・ア
ウト）レジスタ699を介してチエツクチヤネルデータ段7
10からのデータ信号を受信する。適正な動作中、コンパ
レータ698がFIFOレジスタ699から受信するチエツクチヤ
ネル信号はテープ駆動機構から読取つた信号と同一であ
る。誤りの検出はアドレスおよび制御の両段702および7
08に供給される別の状態障害を発生する。
スタ710から出力されたデータ信号をテープ駆動機構か
ら入力されたデータと比較して書込み比較の後の読取り
を行なう。この動作のために、テープ制御装置は周辺テ
ープ駆動機構に、通常の書込み動作に対してのようにド
ライブチヤネルデータ段704から出力されたデータを記
録するように、また、新たに記録されたデータを読取る
ように、命令する。読取つたデータはデータ入力バツフ
ア690およびデータパリテイチエツク回路692を介して送
信された後、コンパレータ698の一方の入力に供給され
る。コンパレータ698の他方の入力は選択された時間遅
延を提供するFIFO（フアースト・イン・フアースト・ア
ウト）レジスタ699を介してチエツクチヤネルデータ段7
10からのデータ信号を受信する。適正な動作中、コンパ
レータ698がFIFOレジスタ699から受信するチエツクチヤ
ネル信号はテープ駆動機構から読取つた信号と同一であ
る。誤りの検出はアドレスおよび制御の両段702および7
08に供給される別の状態障害を発生する。
かくして、テープ制御装置28はバス構造体30と周辺の
テープ駆動機構間に転送される信号に対して、複式化さ
れたマイクロプロセツサ700および706とともに複式化さ
れた回路、すなわちドライブおよびチエツク段702、70
4、708および710を提供する。テープ制御装置バスイン
ターフエース部分28aにおける障害検出に加えるに、こ
の装置はテープ駆動機構から受信したデータのパリテイ
を検査し、テープ駆動機構に供給する制御信号およびア
ドレス信号およびデータ信号を比較し、そして出力デー
タを周辺テープ駆動機構からの書込み後の読取り応答と
比較する。
テープ駆動機構間に転送される信号に対して、複式化さ
れたマイクロプロセツサ700および706とともに複式化さ
れた回路、すなわちドライブおよびチエツク段702、70
4、708および710を提供する。テープ制御装置バスイン
ターフエース部分28aにおける障害検出に加えるに、こ
の装置はテープ駆動機構から受信したデータのパリテイ
を検査し、テープ駆動機構に供給する制御信号およびア
ドレス信号およびデータ信号を比較し、そして出力デー
タを周辺テープ駆動機構からの書込み後の読取り応答と
比較する。
パリテイからのおよび書込み後の読取り比較検査から
の障害信号はドライブおよびチエツクの両チヤネルの回
路に供給される。制御装置は、例えば動作を停止するこ
とおよび、または保守割込み信号を発生すること、ある
いは障害信号を記録するが動作は続けることを含むどの
ような態様が指示されていようとも障害信号に応答する
ことができる。
の障害信号はドライブおよびチエツクの両チヤネルの回
路に供給される。制御装置は、例えば動作を停止するこ
とおよび、または保守割込み信号を発生すること、ある
いは障害信号を記録するが動作は続けることを含むどの
ような態様が指示されていようとも障害信号に応答する
ことができる。
第１図のモジユール10のデイスク制御装置20および同
一のパートナーの装置22は第11、12A、12Bおよび13図を
参照して記載したバス・インターフエース部分20aによ
り構成できる。チエツク制御部分20bおよびドライブ制
御部分20cは第14図および第16図を参照して記載した通
信制御装置24およびテープ制御装置28の対応する制御部
分と同じでよく、通常のデイスク制御装置の構成を使用
することができる。同様に、デイスクインターフエース
部分20dは通信制御装置およびテープ制御装置に対して
記載した構成を採用することができ、比較および、また
は周期的冗長チエツク（CRC）により障害を検査するこ
とができる。
一のパートナーの装置22は第11、12A、12Bおよび13図を
参照して記載したバス・インターフエース部分20aによ
り構成できる。チエツク制御部分20bおよびドライブ制
御部分20cは第14図および第16図を参照して記載した通
信制御装置24およびテープ制御装置28の対応する制御部
分と同じでよく、通常のデイスク制御装置の構成を使用
することができる。同様に、デイスクインターフエース
部分20dは通信制御装置およびテープ制御装置に対して
記載した構成を採用することができ、比較および、また
は周期的冗長チエツク（CRC）により障害を検査するこ
とができる。
モジユールは異なるデイスク・メモリに接続された２
つのデイスク制御装置20および22を動作させて各装置に
接続されたデイスク・メモリ・サブシステムに同一情報
を記憶させる。しかしながら、一方の制御装置のみが情
報を読取るために使用され、この選択は代表的には、ど
のデイスク制御装置がビジイでなくかつ最短のアクセス
時間を有するかに基ずいて行なわれる。
つのデイスク制御装置20および22を動作させて各装置に
接続されたデイスク・メモリ・サブシステムに同一情報
を記憶させる。しかしながら、一方の制御装置のみが情
報を読取るために使用され、この選択は代表的には、ど
のデイスク制御装置がビジイでなくかつ最短のアクセス
時間を有するかに基ずいて行なわれる。
第１図の例示のモジユール10はリンク制御装置32およ
び34の一方または両方を使用して他のモジユールまたは
同様のコンピユータ・プロセツサと一組または両組のリ
ンク導体40aおよび40bを通じて交換することができる。
各例示のリンク制御装置はバス・インターフエース部分
32aおよび冗長制御部分32bおよび32cをリンク・インタ
ーフエース部分32dとともに使用する。各部分はコンピ
ユータ・プロセツサをマルチプロセツサ・ネツトワーク
にリンク結合するための既知の実施例に鑑みて、通信制
御装置およびテープ制御装置の対応する部分に対してこ
の中で記載したように構成できる。
び34の一方または両方を使用して他のモジユールまたは
同様のコンピユータ・プロセツサと一組または両組のリ
ンク導体40aおよび40bを通じて交換することができる。
各例示のリンク制御装置はバス・インターフエース部分
32aおよび冗長制御部分32bおよび32cをリンク・インタ
ーフエース部分32dとともに使用する。各部分はコンピ
ユータ・プロセツサをマルチプロセツサ・ネツトワーク
にリンク結合するための既知の実施例に鑑みて、通信制
御装置およびテープ制御装置の対応する部分に対してこ
の中で記載したように構成できる。
主電源 第１図のプロセツサ・モジユール10に対する電源サブ
システムについて、モジユールの複数の装置のバス構造
体30の異なる電源導体に対する結線を示す第17図をまず
参照して記載する。これら導体は、簡単にするために図
示しない接地帰路導体は別にして、第３図を参照して記
載した背面の例えば偶数番号の付いたレセプタクルに接
続されたすべての装置に内部電源36aからの動作電力を
提供する電源導体716を含む。同様の電源導体718が内部
電源38bからの動作電力を背面の奇数番号の付いたレセ
プタクルに接続された装置に提供する。別の２つの電源
36cおよび36dのそれぞれから図示するように両プロセツ
サ装置12および14に接続された電力故障導体720、722も
ある。
システムについて、モジユールの複数の装置のバス構造
体30の異なる電源導体に対する結線を示す第17図をまず
参照して記載する。これら導体は、簡単にするために図
示しない接地帰路導体は別にして、第３図を参照して記
載した背面の例えば偶数番号の付いたレセプタクルに接
続されたすべての装置に内部電源36aからの動作電力を
提供する電源導体716を含む。同様の電源導体718が内部
電源38bからの動作電力を背面の奇数番号の付いたレセ
プタクルに接続された装置に提供する。別の２つの電源
36cおよび36dのそれぞれから図示するように両プロセツ
サ装置12および14に接続された電力故障導体720、722も
ある。
第17図の右側に示すように、電源36cはＡバス42の各
導体を通常は、すなわち断定信号が存在しない場合に
は、第３図を参照して記載したように、各導体ごとに別
個の抵抗を介して正の電源電圧に保持する。電源36cは
この電圧を、内部電源36aまたは内部電源36bから電力処
理用ORゲート726を介して付勢されるコンバータ724によ
り発生する。電源36c内の基準および比較回路728はコン
バータ724の出力が選択されたスレシホールドレベル以
下に降下したときに導体720にＡバス電力故障信号を発
生する。Ｂバス44の各導体に対して上昇電圧を発生する
電源36dは同様であり、コンバータ730が電力処理用ORゲ
ート732によつて付勢電力を供給され、また、基準およ
び比較回路734が導体722にＢバス電力故障信号を発生す
る。
導体を通常は、すなわち断定信号が存在しない場合に
は、第３図を参照して記載したように、各導体ごとに別
個の抵抗を介して正の電源電圧に保持する。電源36cは
この電圧を、内部電源36aまたは内部電源36bから電力処
理用ORゲート726を介して付勢されるコンバータ724によ
り発生する。電源36c内の基準および比較回路728はコン
バータ724の出力が選択されたスレシホールドレベル以
下に降下したときに導体720にＡバス電力故障信号を発
生する。Ｂバス44の各導体に対して上昇電圧を発生する
電源36dは同様であり、コンバータ730が電力処理用ORゲ
ート732によつて付勢電力を供給され、また、基準およ
び比較回路734が導体722にＢバス電力故障信号を発生す
る。
第5B図はCPU12のプロセツサ状態および制御段133が導
体720および722のバス電力故障信号を受信することを示
している。CPUの各信号に対する応答は対応するバスに
対するバス誤り信号を発生することである。この状態の
もとで発生された信号は１時間段階の継続時間をもつパ
ルスではなくて水平である。各バス電力故障信号はま
た、CPUが呼掛けることができる状態レジスタまたはフ
ラツグを設定する。
体720および722のバス電力故障信号を受信することを示
している。CPUの各信号に対する応答は対応するバスに
対するバス誤り信号を発生することである。この状態の
もとで発生された信号は１時間段階の継続時間をもつパ
ルスではなくて水平である。各バス電力故障信号はま
た、CPUが呼掛けることができる状態レジスタまたはフ
ラツグを設定する。
この電源の構成によれば、内部電源36aまたは36bの故
障は、プロセツサ・モジユールの装置が奇数番号の付い
た背面レセプタクルと偶数番号の付いた背面レセプタク
ル間に均等に接続されていると仮定すると、本質的にこ
れら装置の半分だけを不能化することになる。従つて、
残りの装置は完全に動作状態にある。同様に、バス電源
36cまたは36dの故障はＡバス42またはＢバス44のみを不
能化し、両バスを不能化しない。それ故、モジユールの
性能の質を低下させない。
障は、プロセツサ・モジユールの装置が奇数番号の付い
た背面レセプタクルと偶数番号の付いた背面レセプタク
ル間に均等に接続されていると仮定すると、本質的にこ
れら装置の半分だけを不能化することになる。従つて、
残りの装置は完全に動作状態にある。同様に、バス電源
36cまたは36dの故障はＡバス42またはＢバス44のみを不
能化し、両バスを不能化しない。それ故、モジユールの
性能の質を低下させない。
第18図はCPU12に設けられた電力回路740を示す。パー
トナーのCPU14も同一の回路を有する。この回路はバス
導体716、718（第17図）のいずれかからの内部電力を電
力入力ライン742で受信する。内部モニタ744が接続され
ている内部電源36a、36bが故障の場合には、この内部モ
ニタ744は内部故障警報信号をライン746に発生する。こ
の警報信号は最高優先度の割込み信号である。CPUの応
答は警告信号がその上のすべての動作を停止する前にき
わめて重大な情報を救済する特別のルーチンを実行する
ことである。
トナーのCPU14も同一の回路を有する。この回路はバス
導体716、718（第17図）のいずれかからの内部電力を電
力入力ライン742で受信する。内部モニタ744が接続され
ている内部電源36a、36bが故障の場合には、この内部モ
ニタ744は内部故障警報信号をライン746に発生する。こ
の警報信号は最高優先度の割込み信号である。CPUの応
答は警告信号がその上のすべての動作を停止する前にき
わめて重大な情報を救済する特別のルーチンを実行する
ことである。
電力ライン742により付勢される電力インバータ748
は、CPUが導体750a、750bおよび750cに必要とする異な
る電源電圧、例えば＋5V、−5V、＋12Vを発生する。同
じく電力ライン742により付勢される１次基準回路752は
別々のコンパレータ754a、754b、754cが各ライン750a、
750bおよび750cの電圧と比較する第１の基準電圧を発生
する。ORゲート756が任意のコンパレータ754から供給さ
れる無効比較信号に応答して電力故障信号を発生する。
例示の電力回路740は２次基準電圧を発生する２次基準
回路758を含む。この２次基準電圧は１次基準回路752か
らの出力に対してコンパレータ760が検査する基準電圧
である。コンパレータ760からの無効比較出力はまた、O
Rゲート756にも供給され、発生したときに電力故障信号
を発生する。
は、CPUが導体750a、750bおよび750cに必要とする異な
る電源電圧、例えば＋5V、−5V、＋12Vを発生する。同
じく電力ライン742により付勢される１次基準回路752は
別々のコンパレータ754a、754b、754cが各ライン750a、
750bおよび750cの電圧と比較する第１の基準電圧を発生
する。ORゲート756が任意のコンパレータ754から供給さ
れる無効比較信号に応答して電力故障信号を発生する。
例示の電力回路740は２次基準電圧を発生する２次基準
回路758を含む。この２次基準電圧は１次基準回路752か
らの出力に対してコンパレータ760が検査する基準電圧
である。コンパレータ760からの無効比較出力はまた、O
Rゲート756にも供給され、発生したときに電力故障信号
を発生する。
機械的スイツチ762がCPU12の回路板または他のフレー
ムに取付けられており、CPUが設置されたときにのみ、
すなわちCPUが第２図および第３図の背面の構造体に完
全にプラグ挿入されたときに、閉成されて２次基準回路
758に対する別の入力ラインを接地する。スイツチ762は
CPU12が完全にプラグ挿入されていないときに開放し、
またCPUが一部分プラグから抜けると、ただちに開放す
る。開放すると、スイツチ762は２次基準回路758に対す
る接地接続を断つ。これはコンパレータ760に電力故障
信号を発生する無効比較信号を発生させる。CPU12がコ
ンピユータ・システムから取外すために、例えばサービ
スを施こすために、プラグが抜かれると、スイツチ762
はCPUとバス構造体30間の電気接続が断たれる前に開放
する。すなわち、スイツチ762はCPUのプラグを抜くため
の最初の動きで開放する。
ムに取付けられており、CPUが設置されたときにのみ、
すなわちCPUが第２図および第３図の背面の構造体に完
全にプラグ挿入されたときに、閉成されて２次基準回路
758に対する別の入力ラインを接地する。スイツチ762は
CPU12が完全にプラグ挿入されていないときに開放し、
またCPUが一部分プラグから抜けると、ただちに開放す
る。開放すると、スイツチ762は２次基準回路758に対す
る接地接続を断つ。これはコンパレータ760に電力故障
信号を発生する無効比較信号を発生させる。CPU12がコ
ンピユータ・システムから取外すために、例えばサービ
スを施こすために、プラグが抜かれると、スイツチ762
はCPUとバス構造体30間の電気接続が断たれる前に開放
する。すなわち、スイツチ762はCPUのプラグを抜くため
の最初の動きで開放する。
電力故障信号を発生することに加えて、ORゲート756
は別のORゲート764を作動させて警告信号を発生させ、
またANDゲート766の一方の入力に電力故障信号を供給す
る。ORゲート764およびANDゲート766に対する他方の入
力は電力故障信号を受信する遅延回路768からの出力で
ある。この構成によれば、ORゲート764は電力故障信号
が発生されるや否や警告信号を発生し、そして電力故障
信号が取り除かれた後遅延回路768によつて決定される
時間まで警告信号を発生し続ける。さらに、ANDゲート7
66は電力故障信号の開始後遅延回路768の遅延期間だけ
クランプ信号を発生するように作動され、このクランプ
信号は故障信号とともに終了する。
は別のORゲート764を作動させて警告信号を発生させ、
またANDゲート766の一方の入力に電力故障信号を供給す
る。ORゲート764およびANDゲート766に対する他方の入
力は電力故障信号を受信する遅延回路768からの出力で
ある。この構成によれば、ORゲート764は電力故障信号
が発生されるや否や警告信号を発生し、そして電力故障
信号が取り除かれた後遅延回路768によつて決定される
時間まで警告信号を発生し続ける。さらに、ANDゲート7
66は電力故障信号の開始後遅延回路768の遅延期間だけ
クランプ信号を発生するように作動され、このクランプ
信号は故障信号とともに終了する。
第19図は電力故障、警告、およびクランプ信号のこれ
ら相対的時間関係を波形770a、770bおよび770cでそれぞ
れ示す。かくして、電力故障の場合には、電力回路740
は電力故障信号および警告信号を本質的に同時に発生す
る。選択された遅延の後、この回路はクランプ信号を発
生する。
ら相対的時間関係を波形770a、770bおよび770cでそれぞ
れ示す。かくして、電力故障の場合には、電力回路740
は電力故障信号および警告信号を本質的に同時に発生す
る。選択された遅延の後、この回路はクランプ信号を発
生する。
第18図の回路は電力故障を検出し、そしてプロセツサ
・モジユールの装置の多くの回路が電力故障および警告
信号に応答して遅延期間中にかつ電力の不能による損失
が生じる前に保護処置を講じることができるように十分
に早く電力故障および警告信号を発生する。クランプ信
号は、動作がもはや完全に信頼できない点にまでシステ
ムの電力が降下したときに、その上の動作を阻止する。
・モジユールの装置の多くの回路が電力故障および警告
信号に応答して遅延期間中にかつ電力の不能による損失
が生じる前に保護処置を講じることができるように十分
に早く電力故障および警告信号を発生する。クランプ信
号は、動作がもはや完全に信頼できない点にまでシステ
ムの電力が降下したときに、その上の動作を阻止する。
同様に、電力が復旧したときには、電力故障およびク
ランプ信号はただちに終了するが、しかし警告信号は回
路768の短かい遅延の間継続し、システムの装置が処理
動作を再開する前に完全な電力に安定化することを可能
にしている。
ランプ信号はただちに終了するが、しかし警告信号は回
路768の短かい遅延の間継続し、システムの装置が処理
動作を再開する前に完全な電力に安定化することを可能
にしている。
例示のプロセツサ・モジユールの電力故障信号に対す
る応答はルーチンを開始させるための割込み信号を発生
させ、電力故障時の損失から情報を救済することであ
る。引続く警告信号はモジユールの装置をリセツトして
モジユールを初期設定するために使用される同じ既知の
状態に論理回路を置く。特定例として、正常は5Vの動作
電圧が4.8Vに降下すると、第18図の電力回路は電力故障
信号を発生し、そして警告信号を発生する。10マイクロ
秒の遅れの後、電力回路はクランプ信号を発生する。そ
のときの故障の電圧は代表的には約4.5Vである。
る応答はルーチンを開始させるための割込み信号を発生
させ、電力故障時の損失から情報を救済することであ
る。引続く警告信号はモジユールの装置をリセツトして
モジユールを初期設定するために使用される同じ既知の
状態に論理回路を置く。特定例として、正常は5Vの動作
電圧が4.8Vに降下すると、第18図の電力回路は電力故障
信号を発生し、そして警告信号を発生する。10マイクロ
秒の遅れの後、電力回路はクランプ信号を発生する。そ
のときの故障の電圧は代表的には約4.5Vである。
上記したように、パートナーのCPU14は第18図に示す
のと同一の電力回路740を有する。その上、第１図のモ
ジユール10の各他方の装置は、内部モニタ744がCPU12お
よび14以外のすべての装置から代表的には除去されるこ
とを除き、第18図に示すのと同一の電力回路を有するこ
とが好ましい。
のと同一の電力回路740を有する。その上、第１図のモ
ジユール10の各他方の装置は、内部モニタ744がCPU12お
よび14以外のすべての装置から代表的には除去されるこ
とを除き、第18図に示すのと同一の電力回路を有するこ
とが好ましい。
第18図は第13図を参照して前記したORゲート562およ
びフリツプフロツプ564をさらに示す。これら論理素子
はブロークン信号およびフアン故障信号に応答するばか
りでなく、第18図の電力故障信号にも応答する。
びフリツプフロツプ564をさらに示す。これら論理素子
はブロークン信号およびフアン故障信号に応答するばか
りでなく、第18図の電力故障信号にも応答する。
クランプ回路 例示のプロセツサ・モジユール10の各装置は信号をＡ
バス42およびＢバス44に供給する各ドライバ、または送
信機に接続されたクランプ回路を有するように上記し
た。このようにモジユール全体に位置付けされたクラン
プ回路は通常は作用しないが、しかし第18図の電源回路
で発生されたクランプ信号によつてすべて作動される。
バス導体に接続された各ドライバ、または送信機の出力
素子はトランジスタである。第20図はモジユール10の任
意の装置における２つの上記バスドライブ用トランジス
タ780および782を示し、各トランジスタはコレクタがＡ
バス42またはＢバス44の異なる導体784、786へ情報をド
ライブするように接続されている。別々の抵抗788、790
が第17図の一方のバス電源36cまたは36dの電源導体と各
バス導体784および786との間に接続されている。第４図
のクランプ回路88または90に、あるいは例示したシステ
ムの任意の他の装置のクランプ回路に設けられている別
々のクランプ用ダイオード790、792は各ドライバトラン
ジスタ780、782と回路接続されており、トランジスタの
ベースをクランプ信号のドライブできない接地レベルに
クランプし、トランジスタが導通することを不能にす
る。ドライバトランジスタのベースに入力信号が存在し
ない場合には、バス導体は抵抗を介して電源から供給さ
れる通常の高電圧にある。各クランプ回路のダイオード
に供給されるクランプ信号はドライバトランジスタが受
信し得る任意の入力信号に応答することを不能にする。
かくして、クランプ信号はドライバが第１図のプロセツ
サ・モジユール10のバス構造体に情報を与えることを防
止する。
バス42およびＢバス44に供給する各ドライバ、または送
信機に接続されたクランプ回路を有するように上記し
た。このようにモジユール全体に位置付けされたクラン
プ回路は通常は作用しないが、しかし第18図の電源回路
で発生されたクランプ信号によつてすべて作動される。
バス導体に接続された各ドライバ、または送信機の出力
素子はトランジスタである。第20図はモジユール10の任
意の装置における２つの上記バスドライブ用トランジス
タ780および782を示し、各トランジスタはコレクタがＡ
バス42またはＢバス44の異なる導体784、786へ情報をド
ライブするように接続されている。別々の抵抗788、790
が第17図の一方のバス電源36cまたは36dの電源導体と各
バス導体784および786との間に接続されている。第４図
のクランプ回路88または90に、あるいは例示したシステ
ムの任意の他の装置のクランプ回路に設けられている別
々のクランプ用ダイオード790、792は各ドライバトラン
ジスタ780、782と回路接続されており、トランジスタの
ベースをクランプ信号のドライブできない接地レベルに
クランプし、トランジスタが導通することを不能にす
る。ドライバトランジスタのベースに入力信号が存在し
ない場合には、バス導体は抵抗を介して電源から供給さ
れる通常の高電圧にある。各クランプ回路のダイオード
に供給されるクランプ信号はドライバトランジスタが受
信し得る任意の入力信号に応答することを不能にする。
かくして、クランプ信号はドライバが第１図のプロセツ
サ・モジユール10のバス構造体に情報を与えることを防
止する。
かくして、上述の記載から明らかなように、前記した
目的は効率よく達成されることが理解できよう。本発明
の範囲から逸脱することなしに上記構成および上述の動
作シーケンスに種々の変形、変更がなし得ることは理解
されよう。従つて、上記記載または添付図面に示された
すべての事柄は制限する意味ではなくて例示として解釈
されるべきである。
目的は効率よく達成されることが理解できよう。本発明
の範囲から逸脱することなしに上記構成および上述の動
作シーケンスに種々の変形、変更がなし得ることは理解
されよう。従つて、上記記載または添付図面に示された
すべての事柄は制限する意味ではなくて例示として解釈
されるべきである。
また、特許請求の範囲はこの中に記載した発明の拘括
的および特定の特徴のすべてを、および発明の範囲につ
いてのすべての記述をカバーすることを意図しているこ
とも理解されよう。
的および特定の特徴のすべてを、および発明の範囲につ
いてのすべての記述をカバーすることを意図しているこ
とも理解されよう。
第１図は本発明によるコンピユータ・システムの一例を
示すブロツク図、第２図は第１図のコンピユータ・シス
テムのバス構造体の動作を説明する一組のタイミング波
形図、第３図は第１図のシステムに使用するための調停
回路の一例を示す構成図、第４図は第１図のシステムの
CPUの一例を示す機能的ブロツク図、第5Aおよび5B図は
本発明による１つのCPUのブロツク回路図、第６図は第5
Aおよび5B図のCPUの動作を説明するタイミング波形図、
第７図および第８図は第5Aおよび5B図のCPUの動作シー
ケンスを説明する流れ図、第９図は本発明による記憶装
置の一例を示すブロツク回路図、第10図は本発明による
記憶装置制御論理の一例を示すブロツク回路図、第11図
は本発明による制御装置の一例の標準のインターフエー
ス部分を示すブロツク回路図、第12Aおよび12B図は第11
図によるインターフエース部分の一例を示すブロツク回
路図、第13図は第12Aおよび12B図のインターフエース部
分に対する制御回路の一例を示すブロツク回路図、第14
図は本発明による通信制御装置の制御部分およびインタ
ーフエース部分の一例を示すブロツク回路図、第15図は
本発明による一対の通信制御装置の制御回路の一例を示
すブロツク回路図、第16図は本発明によるテープ制御装
置の一例を示すブロツク回路図、第17図は本発明による
電源の一構成を示すブロツク回路図、第18図は本発明に
よる電源段の一例を示すブロツク回路図、第19図は第18
図の回路の動作を説明するタイミング波形図、第20図は
本発明を実施する際に使用するためのクランプ回路の一
例を示す回路図である。 10:プロセツサ・モジユール 12、14:CPU（中央処理装置） 16、18:記憶装置 20、22:デイスク制御装置 24、26:通信制御装置 28:テープ制御装置 30:共通バス構造体 32、34:リンク制御装置 36:主電源 38:主クロツク 40:リンキングバス構造体 42:Aバス 44:Bバス 46:Xバス 48:通信バス 50:通信パネル 52:デイスク・メモリ 54:テープ駆動機構
示すブロツク図、第２図は第１図のコンピユータ・シス
テムのバス構造体の動作を説明する一組のタイミング波
形図、第３図は第１図のシステムに使用するための調停
回路の一例を示す構成図、第４図は第１図のシステムの
CPUの一例を示す機能的ブロツク図、第5Aおよび5B図は
本発明による１つのCPUのブロツク回路図、第６図は第5
Aおよび5B図のCPUの動作を説明するタイミング波形図、
第７図および第８図は第5Aおよび5B図のCPUの動作シー
ケンスを説明する流れ図、第９図は本発明による記憶装
置の一例を示すブロツク回路図、第10図は本発明による
記憶装置制御論理の一例を示すブロツク回路図、第11図
は本発明による制御装置の一例の標準のインターフエー
ス部分を示すブロツク回路図、第12Aおよび12B図は第11
図によるインターフエース部分の一例を示すブロツク回
路図、第13図は第12Aおよび12B図のインターフエース部
分に対する制御回路の一例を示すブロツク回路図、第14
図は本発明による通信制御装置の制御部分およびインタ
ーフエース部分の一例を示すブロツク回路図、第15図は
本発明による一対の通信制御装置の制御回路の一例を示
すブロツク回路図、第16図は本発明によるテープ制御装
置の一例を示すブロツク回路図、第17図は本発明による
電源の一構成を示すブロツク回路図、第18図は本発明に
よる電源段の一例を示すブロツク回路図、第19図は第18
図の回路の動作を説明するタイミング波形図、第20図は
本発明を実施する際に使用するためのクランプ回路の一
例を示す回路図である。 10:プロセツサ・モジユール 12、14:CPU（中央処理装置） 16、18:記憶装置 20、22:デイスク制御装置 24、26:通信制御装置 28:テープ制御装置 30:共通バス構造体 32、34:リンク制御装置 36:主電源 38:主クロツク 40:リンキングバス構造体 42:Aバス 44:Bバス 46:Xバス 48:通信バス 50:通信パネル 52:デイスク・メモリ 54:テープ駆動機構
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ロナルド・イ−・デイネソン 米国マサチユ−セツツ州ブライトン・ケム ブリジ・ストリ−ト624 (72)発明者 ダニエル・エム・フオ−コフ 米国マサチユ−セツツ州ナテイツク・トラ ビス・ロウド26 (72)発明者 ロバ−ト・リ−ド 米国マサチユ−セツツ州ダンスタブル・ス ク−ル・ストリ−ト（番地なし) (72)発明者 ジヨゼフ・イ−・サムソン 米国マサチユ−セツツ州ド−バ−・グレ ン・ストリ−ト76 (72)発明者 ケネス・テイ−・ウルフ 米国マサチユ−セツツ州メドウエイ・ヒ ル・ストリ−ト32 (56)参考文献 特開 昭52−80753（ＪＰ，Ａ) 特開 昭55−9226（ＪＰ，Ａ) 特開 昭55−33213（ＪＰ，Ａ) 特開 昭53−86537（ＪＰ，Ａ) 特開 昭51−86335（ＪＰ，Ａ) 特開 昭53−95544（ＪＰ，Ａ) インターフェース（７−11）（昭和56− 11）ＣＱ出版Ｐ．208 日経エレクトロニクス（258）（昭和56 −２−16）日経マグロウヒル社 Ｐ．206 −218
Claims (14)
- 【請求項１】処理ユニット（12）及び周辺制御ユニット
（20）を含む機能ユニットと、該機能ユニットに接続さ
れそれらに引続くタイミング間隔を定める信号を供給す
るためのクロック手段（38）とを含むディジタルデータ
プロセッサ装置中で、複数のタイミング段階中に生じ且
つアドレッシングを含み得る定義動作及びデータ転送動
作を含む複数の動作を有する転送サイクルであって、１
つの転送サイクルの前記動作がオーバラップせず且つ異
なるそれぞれのタイミング段階で生じる転送サイクル
で、情報を前記機能ユニット間で共通のバス構造体（3
0）を通じて転送する方法において、 前記バス構造体の、定義動作を表わす定義信号及びデー
タ転送動作を表わすデータ信号を搬送するように構成さ
れた少なくとも第１のバス（42）で通常、前記情報を転
送する段階であって、少なくとも第１及び第２の転送サ
イクルを含む複数の転送サイクル（例えば、第２図のサ
イクル15及びサイクル17）の異なる動作（例えば、第２
図のサイクル15のデータ転送動作及びサイクル17の定義
動作）を、該複数のサイクルに共通の単一のタイミング
段階（例えば、第２図のタイミング段階18）中実行する
ようになっている、前記情報を転送する段階と、 前記定義動作及び前記データ転送動作の少なくとも一方
において前記バス構造体上でウエイド、ビジー及び情報
転送誤りの少なくとも一方を検出する段階と、 前記複数のサイクルに共通のタイミング段階における前
記ビジーの検出に応答して、前記複数のサイクルの少な
くとも一つの後続動作を阻止し、 前記複数のサイクルに共通の第１のタイミング段階にお
ける前記ウエイト、又は誤りの検出に応答して、前記ウ
エイト又は誤りの検出に引続くタイミング段階におい
て、前記第１の転送サイクルの選択された動作を前記ウ
エイトの場合には実行し又は前記誤りの場合には繰返す
とともに、同じ引続くタイミング段階中、ウエイト又は
誤りが検出されない場合に前記引続く間隔において生ず
るであろう動作である前記第２の転送サイクルの選択さ
れた動作を阻止することを含む、前記第１及び第２の転
送サイクルを含む複数の転送サイクルを異なった態様で
実行する応答段階と、 からなることを特徴とする情報転送方法。 - 【請求項２】前記応答段階が、第１の転送サイクルの１
つの動作を繰返し実行させるように選択する段階を含
み、前記第１の転送サイクルの動作は、実行されること
を阻止されるように選択された第２の転送サイクルの動
作と同様の動作である特許請求の範囲第１項記載の方
法。 - 【請求項３】繰返し実行される前記第１の転送サイクル
の動作はデータ転送動作であり、実行されることを阻止
される前記第２の転送サイクルの動作はデータ転送動作
である特許請求の範囲第２項記載の方法。 - 【請求項４】前記第１のタイミング段階において発生さ
れる、第１の転送サイクルのアドレッシング情報が向け
られている機能ユニットのレディ状態を示すウエイト信
号に応答して、前記第１の転送サイクルのデータ転送動
作を前記引続くタイミング段階に再スケジューリング
し、かつデータ転送動作がこの引続くタイミング段階に
おいて生ずるであろう第２の転送サイクルを取消す段階
を含む特許請求の範囲第１項記載の方法。 - 【請求項５】前記バス構造体中に、データ定義動作を表
すデータ定義信号とデータ転送動作を表すデータ信号を
伝送するように第２のバスを設け、 前記定義動作及び前記データ転送動作の少なくとも一方
において前記各バスでウエイト及び情報転送誤りの少な
くとも一方を検出する段階と、 前記第１及び第２のバスで前記動作を表わす信号の転送
を選択的に行なう段階と、 前記バスの一方のみの誤りの検出に応答して、前記バス
の他方で前記第１のサイクルの前記動作の前記繰返しを
行なう段階と、をさらに含む特許請求の範囲第１項記載
の方法。 - 【請求項６】処理ユニット（12）及び周辺制御ユニット
（20）を含む機能ユニットと、該機能ユニットに接続さ
れそれらに引続くタイミング段階を定める信号を供給す
るためのクロック手段（38）とを含み、情報を前記機能
ユニット間で共通のバス構造体（30）を通じて転送する
ディジタルデータプロセッサ装置であって、複数のタイ
ミング段階中に生じ且つアドレッシングを含み得る定義
動作及びデータ転送動作を含む複数の動作を有する転送
サイクルであって、１つの転送サイクルの前記動作がオ
ーバラップせず且つ異なるそれぞれのタイミング段階で
生じる転送サイクルで情報の転送を行うディジタルデー
タプロセッサ装置において、 前記バス構造体の、定義動作を表わす定義信号及びデー
タ転送動作を表わすデータ信号を搬送するようにそれぞ
れ構成された少なくとも第１及び第２の複製バス（42、
44）と、 前記定義動作及び前記転送動作の少なくとも一方におい
て前記各バスの誤り（16c）を個々に検出する手段と、 少なくとも第１及び第２の転送サイクルを含む複数の転
送サイクルの異なる動作（12、16、20）を該複数のサイ
クルに共通の単一のタイミング段階中実行する手段であ
って、第１のタイミング段階における前記バス上でのウ
エイト又は誤りの検出に応答して、引続くタイミング段
階において、前記第１の転送サイクルの選択された動作
を繰返し、かつ該引続くタイミング段階中ウエイト又は
誤りが検出されない場合に生ずるであろう動作である第
２の転送サイクルの動作を阻止し、更に前記バス上での
ビジーに応答して該複数のサイクルの少なくとも一つの
後続動作を阻止する応答手段（130、16e、24c）を含む
実行手段と、 を具備することを特徴とするディジタルデータプロセッ
サ装置。 - 【請求項７】ウエイトに応答してサイクルウエイト制御
信号を発生する手段（420）を含み、前記応答手段（13
0、16e）が該サイクルウエイト制御信号に応答して、前
記引続くタイミング段階において前記第１の転送サイク
ルの選択された動作を繰返し、かつ前記引続くタイミン
グ段階中前記転送サイクルの選択された動作を阻止する
特許請求の範囲第６項記載の装置。 - 【請求項８】前記応答手段（130、16e）が繰返し実行さ
れる前記動作を、転送されることを阻止されるように選
択された動作と同様の動作であるように選択する特許請
求の範囲第７項記載の装置。 - 【請求項９】動作が転送されることを阻止された転送サ
イクルを再開する手段（12、16、20）を含む特許請求の
範囲第８項に記載の装置。 - 【請求項１０】すべての前記機能ユニットに任意のバス
の誤りの検出についての信号を送る手段（133、370）を
含む特許請求の範囲第６項記載の装置。 - 【請求項１１】前記応答手段（130、16e、24c）が、前
記検出手段が誤りとして検出した信号を前記バスの任意
のものが搬送した間隔中生じたデータ転送動作を繰返す
特許請求の範囲第６項記載の装置。 - 【請求項１２】前記応答手段（130、16e、24c）が、前
記検出手段が誤りとして検出した信号を前記バスの任意
のものが搬送した間隔中、定義動作が生じた任意のサイ
クルを取消す特許請求の範囲第６項記載の装置。 - 【請求項１３】前記応答手段（130、16e）が、第１のタ
イミング段階において発生され、かつ第１の転送サイク
ルのアドレッシング動作がこの第１のサイクルのデータ
転送動作を実行するように向けられている機能ユニット
のレディ状態を示すウエイト信号に応答して、前記第１
のサイクルのデータ転送動作を前記第１の間隔に引続く
タイミング段階に再スケジューリングし、かつデータ転
送動作がこの引続く間隔において生ずるであろう第２の
サイクルを取消す特許請求の範囲第７項記載の装置。 - 【請求項１４】前記応答手段（130、16e）が、転送サイ
クルのアドレッシング動作に応答してアドレスされたユ
ニットによって発生されるビジイ信号に応答して、この
アドレッシング動作を含むサイクルを取消す特許請求の
範囲第７項記載の装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US30743681A | 1981-10-01 | 1981-10-01 | |
| US307436 | 1981-10-01 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58137056A JPS58137056A (ja) | 1983-08-15 |
| JPH0812621B2 true JPH0812621B2 (ja) | 1996-02-07 |
Family
ID=23189765
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57169959A Expired - Lifetime JPH0812621B2 (ja) | 1981-10-01 | 1982-09-30 | 情報転送方法及び装置 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4750177A (ja) |
| EP (1) | EP0077153B1 (ja) |
| JP (1) | JPH0812621B2 (ja) |
| AT (1) | ATE25779T1 (ja) |
| CA (1) | CA1180453A (ja) |
| DE (1) | DE3275595D1 (ja) |
Families Citing this family (73)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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