JPH08125626A - 伝送装置のシリアルインタフェース方式 - Google Patents
伝送装置のシリアルインタフェース方式Info
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- JPH08125626A JPH08125626A JP25580394A JP25580394A JPH08125626A JP H08125626 A JPH08125626 A JP H08125626A JP 25580394 A JP25580394 A JP 25580394A JP 25580394 A JP25580394 A JP 25580394A JP H08125626 A JPH08125626 A JP H08125626A
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Landscapes
- Time-Division Multiplex Systems (AREA)
Abstract
(57)【要約】
【目的】 伝送装置のシリアルインタフェース方式に関
し、低次群処理部と高次群処理部のインタフェースライ
ンの数を減らし、予備切替え制御を簡単に実現できる伝
送装置のシリアルインタフェース方式の提供を目的とす
る。 【構成】 新同期ディジタルハイアラーキ（ＳＤＨ）に
おける低次群のパラレル信号を出力する複数の低次群処
理部と、複数の低次群処理部からの信号を多重化して高
次群信号を出力する高次群処理部とを備えた伝送装置に
おいて、複数の低次群処理部の出力段にそれぞれ、複数
の低次群処理部から出力するパラレル信号をシリアル信
号に変換して出力するパラレル／シリアル変換手段を設
け、高次群処理部の入力段に、複数のパラレル／シリア
ル変換手段から入力したシリアル信号をそれぞれパラレ
ル信号に変換して出力するシリアル／パラレル変換手段
を設ける。
し、低次群処理部と高次群処理部のインタフェースライ
ンの数を減らし、予備切替え制御を簡単に実現できる伝
送装置のシリアルインタフェース方式の提供を目的とす
る。 【構成】 新同期ディジタルハイアラーキ（ＳＤＨ）に
おける低次群のパラレル信号を出力する複数の低次群処
理部と、複数の低次群処理部からの信号を多重化して高
次群信号を出力する高次群処理部とを備えた伝送装置に
おいて、複数の低次群処理部の出力段にそれぞれ、複数
の低次群処理部から出力するパラレル信号をシリアル信
号に変換して出力するパラレル／シリアル変換手段を設
け、高次群処理部の入力段に、複数のパラレル／シリア
ル変換手段から入力したシリアル信号をそれぞれパラレ
ル信号に変換して出力するシリアル／パラレル変換手段
を設ける。
Description
【０００１】
【産業上の利用分野】本発明は、ＣＣＩＴＴ技術勧告
（Ｇ７０３など）による新同期ディジタルハイアラーキ
（ＳＤＨ）及び北米ＢＯＣ技術勧告であるＳＯＮＥＴに
準拠した伝送装置のシリアルインタフェース方式に関す
るものである。
（Ｇ７０３など）による新同期ディジタルハイアラーキ
（ＳＤＨ）及び北米ＢＯＣ技術勧告であるＳＯＮＥＴに
準拠した伝送装置のシリアルインタフェース方式に関す
るものである。
【０００２】伝送装置は小型化、多機能化が進んでお
り、ＬＳＩ等の使用により課題を解決している。したが
って、顧客の要求機能（要求仕様）を満足させるために
使用するＬＳＩは多品種になる。このため機能ごとに分
割して回路等のＬＳＩ化を図っている。
り、ＬＳＩ等の使用により課題を解決している。したが
って、顧客の要求機能（要求仕様）を満足させるために
使用するＬＳＩは多品種になる。このため機能ごとに分
割して回路等のＬＳＩ化を図っている。
【０００３】例えば、ＳＤＨ（Synchronous Digital Hi
erachy）伝送装置の主信号処理系は、低次群データの多
重変換、あるいはその逆変換を行うことが主な機能であ
り、主信号処理系では、勧告されているディジタルハイ
アラーキ（ＳＤＨ）を目安として機能分割するのが一般
的である。このことは、回路構成の簡素化や主信号処理
に付随して発生する監視処理のし易さ等の観点からも、
最も効果的であるといえる。つまり、ＬＳＩ化について
も、ディジタルハイアラーキを目安とした機能分割が効
果的といえる。
erachy）伝送装置の主信号処理系は、低次群データの多
重変換、あるいはその逆変換を行うことが主な機能であ
り、主信号処理系では、勧告されているディジタルハイ
アラーキ（ＳＤＨ）を目安として機能分割するのが一般
的である。このことは、回路構成の簡素化や主信号処理
に付随して発生する監視処理のし易さ等の観点からも、
最も効果的であるといえる。つまり、ＬＳＩ化について
も、ディジタルハイアラーキを目安とした機能分割が効
果的といえる。
【０００４】しかし実際には、集積度や動作速度、消費
電力、外部端子数などＬＳＩのテクノロジに起因する制
限がある。多重変換機能に着目すると、低次群データは
高次群多重変換部に集中することになり、当然配線が輻
輳してくる。高次群多重変換部をＬＳＩで実現した場
合、配線の輻輳は外部端子の増大を意味する。このた
め、ＬＳＩのテクノロジに起因する制限から外部端子の
数が制限されると、機能分割の自由度が制限されたり、
部品数の増大や消費電力の増大等の問題につながる。
電力、外部端子数などＬＳＩのテクノロジに起因する制
限がある。多重変換機能に着目すると、低次群データは
高次群多重変換部に集中することになり、当然配線が輻
輳してくる。高次群多重変換部をＬＳＩで実現した場
合、配線の輻輳は外部端子の増大を意味する。このた
め、ＬＳＩのテクノロジに起因する制限から外部端子の
数が制限されると、機能分割の自由度が制限されたり、
部品数の増大や消費電力の増大等の問題につながる。
【０００５】一般的にバイト・インタリーブ多重方式を
とるＳＤＨ伝送装置では、装置内の主信号処理はバイト
単位で処理し易いように機能分割される。これは前述し
た回路構成の簡素化や監視処理のし易さにつながる。し
かし、反面、低次群と高次群のインタフェースラインが
複雑になってしまう。
とるＳＤＨ伝送装置では、装置内の主信号処理はバイト
単位で処理し易いように機能分割される。これは前述し
た回路構成の簡素化や監視処理のし易さにつながる。し
かし、反面、低次群と高次群のインタフェースラインが
複雑になってしまう。
【０００６】図12に一例のＳＤＨ多重化構造を示すが、
図において、ＴＵ（Tributary Unit）−１２信号をＴＵ
Ｇ（Tributary Unit Group）−２信号に多重変換（３多
重）する場合に、ＴＵ−１２信号を８ビットパラレルで
インタフェースする時にはＴＵＧ−２信号変換部には、
８ビット（８本）パラレルの信号線が３組分集中するこ
とになる。同様にＴＵＧ−２信号をＴＵＧ−３信号に多
重変換（７多重）する場合には、８ビット（８本）パラ
レルのＴＵＧ−２信号線が７組分集中することになる。
図において、ＴＵ（Tributary Unit）−１２信号をＴＵ
Ｇ（Tributary Unit Group）−２信号に多重変換（３多
重）する場合に、ＴＵ−１２信号を８ビットパラレルで
インタフェースする時にはＴＵＧ−２信号変換部には、
８ビット（８本）パラレルの信号線が３組分集中するこ
とになる。同様にＴＵＧ−２信号をＴＵＧ−３信号に多
重変換（７多重）する場合には、８ビット（８本）パラ
レルのＴＵＧ−２信号線が７組分集中することになる。
【０００７】他方、伝送装置は顧客の要求機能（要求仕
様）を満足するために最適な機能分割して、装置を構成
する。つまり装置は機能分割に基づいて複数の基盤（パ
ッケージ）に分割されている。例えば、高次群処理基盤
と低次群処理基盤に分割した場合、同様に基盤間のイン
タフェースラインの輻輳の問題が発生する。更に、伝送
装置はサービス品質を向上させる目的で、現用と予備の
２重化構成をとるのが一般的である。
様）を満足するために最適な機能分割して、装置を構成
する。つまり装置は機能分割に基づいて複数の基盤（パ
ッケージ）に分割されている。例えば、高次群処理基盤
と低次群処理基盤に分割した場合、同様に基盤間のイン
タフェースラインの輻輳の問題が発生する。更に、伝送
装置はサービス品質を向上させる目的で、現用と予備の
２重化構成をとるのが一般的である。
【０００８】２重化とは、現在サービス中の基盤（現用
パッケージ）が故障した場合に、予備基盤（予備パッケ
ージ）に手動あるいは自動で切替えをし、サービスを継
続することであり、伝送装置の場合、コストや保守性を
考慮して基盤（パッケージ）単位で２重化するのが一般
的である。また、２重化には予備率という要素もある。
これは一般的に故障の与える影響の大きさで判断され、
例えば、主信号処理系の場合、高次群処理基盤の故障は
サービスに与える影響が大きいので、高い予備率（現用
１：予備１）になる。
パッケージ）が故障した場合に、予備基盤（予備パッケ
ージ）に手動あるいは自動で切替えをし、サービスを継
続することであり、伝送装置の場合、コストや保守性を
考慮して基盤（パッケージ）単位で２重化するのが一般
的である。また、２重化には予備率という要素もある。
これは一般的に故障の与える影響の大きさで判断され、
例えば、主信号処理系の場合、高次群処理基盤の故障は
サービスに与える影響が大きいので、高い予備率（現用
１：予備１）になる。
【０００９】ＳＤＨ伝送端局装置における主信号処理系
を最も適切に機能分割した場合の具体例を図13に示す。
図は新同期ディジタルハイアラーキを目安にして、ＬＳ
Ｉ化を前提にして機能分割している。高次群ＳＤＨ信号
はＳＴＭ（Synchronous Transport Module）−１信号
（１５５．５２Ｍｂ／ｓ）とし、低次群インタフェース
信号は既存（ＰＤＨ）のＤ１信号（２．０４８Ｍｂ／
ｓ）とする。
を最も適切に機能分割した場合の具体例を図13に示す。
図は新同期ディジタルハイアラーキを目安にして、ＬＳ
Ｉ化を前提にして機能分割している。高次群ＳＤＨ信号
はＳＴＭ（Synchronous Transport Module）−１信号
（１５５．５２Ｍｂ／ｓ）とし、低次群インタフェース
信号は既存（ＰＤＨ）のＤ１信号（２．０４８Ｍｂ／
ｓ）とする。
【００１０】ＬＳＩ１〜ＬＳＩ８は低次群インタフェー
ス信号のＤ１信号をＴＵＧ−２信号に変換と逆変換機能
を有する。ＬＳＩ９は、ＴＵＧ−２信号をＶＣ（Virtua
l Container)−４信号に変換と逆変換の機能を有する。
ＬＳＩ１０は、ＶＣ−４信号のＳＴＭ−１信号への変換
とその逆変換機能で低速処理を担当する。ＬＳＩ１１
は、高次群ＳＴＭ−１信号とのインタフェースの高次群
処理を担当する。
ス信号のＤ１信号をＴＵＧ−２信号に変換と逆変換機能
を有する。ＬＳＩ９は、ＴＵＧ−２信号をＶＣ（Virtua
l Container)−４信号に変換と逆変換の機能を有する。
ＬＳＩ１０は、ＶＣ−４信号のＳＴＭ−１信号への変換
とその逆変換機能で低速処理を担当する。ＬＳＩ１１
は、高次群ＳＴＭ−１信号とのインタフェースの高次群
処理を担当する。
【００１１】基盤の分割は、図に示すようにＰＴ１〜Ｐ
Ｔ８が低次群基盤、ＰＴ９、ＰＴ１０が高次群基盤に設
けられる。ＰＴ１１は、低次群基盤の（７：１）予備切
替え機能を実現するもので、現用のＰＴ１〜ＰＴ７の動
作を常時監視し、故障を検出した時には予備のＰＴ８に
手動あるいは自動的に切り替える低次群切替え制御部で
ある。ＰＴ１２は、高次群基盤の予備切替え制御を行う
高次群予備切替え制御部である。ＳＤＨでは高次群予備
切替えは、ＭＳＰと呼ばれる切替え手順にしたがって行
われる。
Ｔ８が低次群基盤、ＰＴ９、ＰＴ１０が高次群基盤に設
けられる。ＰＴ１１は、低次群基盤の（７：１）予備切
替え機能を実現するもので、現用のＰＴ１〜ＰＴ７の動
作を常時監視し、故障を検出した時には予備のＰＴ８に
手動あるいは自動的に切り替える低次群切替え制御部で
ある。ＰＴ１２は、高次群基盤の予備切替え制御を行う
高次群予備切替え制御部である。ＳＤＨでは高次群予備
切替えは、ＭＳＰと呼ばれる切替え手順にしたがって行
われる。
【００１２】ここで全体的な課題となってくるのが、高
次群基盤と低次群基盤の間でのインタフェースラインの
輻輳問題と、予備率と、コストの問題である。例えば、
基盤間の配線が輻輳して高次群処理部と低次群処理部を
分割できなかったとしたら、１枚の基盤上に多くの部品
が必要となり、コストの増大につながるだけでなく、常
に高い予備率しか実現できないことになる。当然、広い
部品面積が必要になるので、物理的に大きなものになっ
てしまう等の問題がある。
次群基盤と低次群基盤の間でのインタフェースラインの
輻輳問題と、予備率と、コストの問題である。例えば、
基盤間の配線が輻輳して高次群処理部と低次群処理部を
分割できなかったとしたら、１枚の基盤上に多くの部品
が必要となり、コストの増大につながるだけでなく、常
に高い予備率しか実現できないことになる。当然、広い
部品面積が必要になるので、物理的に大きなものになっ
てしまう等の問題がある。
【００１３】
【従来の技術】図14は第１の従来例の装置の構成図であ
る。図において、８個のブロックは、勧告されているデ
ィジタルハイアラーキ（ＳＤＨ）を目安として機能分割
しＬＳＩにより実現している。ＴＵＧ−２ＭＵＸ部1-1
(Ａ）〜ＴＵＧ−２ＭＵＸ部1-7(Ｇ）は、ＣＣＩＴＴ技
術勧告にしたがって低次群入力データ（Ｄ１データ：2.
048Ｍｂ／ｓ）をＴＵ−１２信号に変換した後、バイト
３多重変換しＴＵＧ−２信号に変換する機能を有する。
る。図において、８個のブロックは、勧告されているデ
ィジタルハイアラーキ（ＳＤＨ）を目安として機能分割
しＬＳＩにより実現している。ＴＵＧ−２ＭＵＸ部1-1
(Ａ）〜ＴＵＧ−２ＭＵＸ部1-7(Ｇ）は、ＣＣＩＴＴ技
術勧告にしたがって低次群入力データ（Ｄ１データ：2.
048Ｍｂ／ｓ）をＴＵ−１２信号に変換した後、バイト
３多重変換しＴＵＧ−２信号に変換する機能を有する。
【００１４】ここで、バイト多重とは、各入力に対して
１バイト単位で時分割多重化する方法であリ、図15 Ｕ
３種類のシリアルデータ＃１〜＃３を入力してバイト多
重した場合について示している。
１バイト単位で時分割多重化する方法であリ、図15 Ｕ
３種類のシリアルデータ＃１〜＃３を入力してバイト多
重した場合について示している。
【００１５】図14のＶＣ−４ＭＵＸ部２は、ＴＵＧ−２
ＭＵＸ部1-1 〜1-7 から入力される７組の８ビットパラ
レルのＴＵＧ−２信号をバイト７多重し、更に３多重し
てＶＣ−４信号に変換する機能を有する。（ここで、Ｔ
ＵＧ−２ＭＵＸ部1-1 〜1-7は、ＶＣ−４ＭＵＸ部２か
ら入力されるクロック信号とタイミングパルスに従属し
て動作するのが一般的である。） したがって、ＶＣ−４ＭＵＸ部２には、ＴＵＧ−２信号
が７組入力されることになる。インタフェースを８ビッ
トパラレル信号で行った場合には、８×７＝５６本の物
理的な配線が必要になり、配線の輻輳やＬＳＩの実現が
困難になる可能性がある。図13の機能分割による構成を
実現するためには、ＰＴ９、ＰＴ１０への配線が集中す
るため、基盤のコネクタ端子数や実装面積など物理的な
制限により、実現が困難である。
ＭＵＸ部1-1 〜1-7 から入力される７組の８ビットパラ
レルのＴＵＧ−２信号をバイト７多重し、更に３多重し
てＶＣ−４信号に変換する機能を有する。（ここで、Ｔ
ＵＧ−２ＭＵＸ部1-1 〜1-7は、ＶＣ−４ＭＵＸ部２か
ら入力されるクロック信号とタイミングパルスに従属し
て動作するのが一般的である。） したがって、ＶＣ−４ＭＵＸ部２には、ＴＵＧ−２信号
が７組入力されることになる。インタフェースを８ビッ
トパラレル信号で行った場合には、８×７＝５６本の物
理的な配線が必要になり、配線の輻輳やＬＳＩの実現が
困難になる可能性がある。図13の機能分割による構成を
実現するためには、ＰＴ９、ＰＴ１０への配線が集中す
るため、基盤のコネクタ端子数や実装面積など物理的な
制限により、実現が困難である。
【００１６】そこで、図16に示すように、ＴＵＧ−２Ｍ
ＵＸ部1-1 〜1-7とＶＣ−４ＭＵＸ部２のインタフェー
スラインを減らす目的で、ワイヤードロジックを用いた
構成をとる場合もある。この場合、ＴＵＧ−２ＭＵＸ部
1-1 〜1-7の出力側インタフェースにそれぞれＨＩ−Ｚ
制御部3-1 〜3-7を設け、このＨＩ−Ｚ制御部3-1 〜3-7
による制御により時分割でインタフェースラインにＴ
ＵＧ−２信号を出力するようにする。
ＵＸ部1-1 〜1-7とＶＣ−４ＭＵＸ部２のインタフェー
スラインを減らす目的で、ワイヤードロジックを用いた
構成をとる場合もある。この場合、ＴＵＧ−２ＭＵＸ部
1-1 〜1-7の出力側インタフェースにそれぞれＨＩ−Ｚ
制御部3-1 〜3-7を設け、このＨＩ−Ｚ制御部3-1 〜3-7
による制御により時分割でインタフェースラインにＴ
ＵＧ−２信号を出力するようにする。
【００１７】このワイヤードロジック構成を前述した図
13の機能分割による方法で実現する時には、次の問題が
発生する。 （１）低次群基盤の予備切替え制御が複雑になる。
13の機能分割による方法で実現する時には、次の問題が
発生する。 （１）低次群基盤の予備切替え制御が複雑になる。
【００１８】（２）ワイヤードロジック接続されている
ので、ＰＴ１〜ＰＴ７のいずれか１枚の故障が他のＰＴ
に影響してしまう可能性がある。（例えば、ＰＴ１の出
力インタフェースラインがＧＮＤ（アース）とショート
してしまった場合に、そのライン全体がショートしてし
まう。）
ので、ＰＴ１〜ＰＴ７のいずれか１枚の故障が他のＰＴ
に影響してしまう可能性がある。（例えば、ＰＴ１の出
力インタフェースラインがＧＮＤ（アース）とショート
してしまった場合に、そのライン全体がショートしてし
まう。）
【００１９】
【発明が解決しようとする課題】上述したように従来の
装置の構成においては、図14の場合、インタフェースに
おいて物理的な配線が増加して、配線の輻輳やＬＳＩの
実現が困難になる可能性がある。図13の機能分割による
構成を実現するためには、ＰＴ９、ＰＴ１０への配線が
集中するため、基盤のコネクタ端子数や実装面積など物
理的な制限により、実現が困難であるという問題があ
る。
装置の構成においては、図14の場合、インタフェースに
おいて物理的な配線が増加して、配線の輻輳やＬＳＩの
実現が困難になる可能性がある。図13の機能分割による
構成を実現するためには、ＰＴ９、ＰＴ１０への配線が
集中するため、基盤のコネクタ端子数や実装面積など物
理的な制限により、実現が困難であるという問題があ
る。
【００２０】また、図16の場合、（１）低次群基盤の予
備切替え制御が複雑になる。（２）ワイヤードロジック
接続されているので、ＰＴ１〜ＰＴ７のいずれか１枚の
故障が他のＰＴに影響してしまう可能性があるという問
題があった。
備切替え制御が複雑になる。（２）ワイヤードロジック
接続されているので、ＰＴ１〜ＰＴ７のいずれか１枚の
故障が他のＰＴに影響してしまう可能性があるという問
題があった。
【００２１】本発明は上記問題を解決するためになされ
たもので、低次群処理部と高次群処理部のインタフェー
スラインの数を減らし、予備切替え制御を簡単に実現で
きる伝送装置のシリアルインタフェース方式を提供する
ことを目的とする。
たもので、低次群処理部と高次群処理部のインタフェー
スラインの数を減らし、予備切替え制御を簡単に実現で
きる伝送装置のシリアルインタフェース方式を提供する
ことを目的とする。
【００２２】
【課題を解決するための手段】上記問題点は以下に示す
装置の構成によって解決される。 （請求項１） ＣＣＩＴＴ技術勧告に基づく新同期ディ
ジタルハイアラーキ（ＳＤＨ）における低次群のパラレ
ル信号を出力する複数の低次群処理部と、該複数の低次
群処理部からの信号を多重化して高次群信号を出力する
高次群処理部とを備えた伝送装置において、前記複数の
低次群処理部の出力段にそれぞれ、前記複数の低次群処
理部から出力するパラレル信号をシリアル信号に変換し
て出力するパラレル／シリアル変換手段を設け、前記高
次群処理部の入力段に、該複数のパラレル／シリアル変
換手段から入力したシリアル信号をそれぞれパラレル信
号に変換して出力するシリアル／パラレル変換手段を設
ける。
装置の構成によって解決される。 （請求項１） ＣＣＩＴＴ技術勧告に基づく新同期ディ
ジタルハイアラーキ（ＳＤＨ）における低次群のパラレ
ル信号を出力する複数の低次群処理部と、該複数の低次
群処理部からの信号を多重化して高次群信号を出力する
高次群処理部とを備えた伝送装置において、前記複数の
低次群処理部の出力段にそれぞれ、前記複数の低次群処
理部から出力するパラレル信号をシリアル信号に変換し
て出力するパラレル／シリアル変換手段を設け、前記高
次群処理部の入力段に、該複数のパラレル／シリアル変
換手段から入力したシリアル信号をそれぞれパラレル信
号に変換して出力するシリアル／パラレル変換手段を設
ける。
【００２３】そして、該シリアル／パラレル変換手段の
出力の複数のパラレル信号を多重化して高次群信号を出
力するように構成する。 （請求項２） ＣＣＩＴＴ技術勧告に基づく新同期ディ
ジタルハイアラーキ（ＳＤＨ）における多重化した高次
群信号を分離して複数の低次群のパラレル信号を出力す
る高次群処理部と、該高次群処理部からのパラレル信号
をそれぞれ入力する複数の低次群処理部とを備えた伝送
装置において、前記高次群処理部の出力段に、前記高次
群処理部から出力するパラレル信号をシリアル信号に変
換して出力するパラレル／シリアル変換手段を設け、前
記複数の低次群処理部の入力段にそれぞれ、該パラレル
／シリアル変換手段から入力したシリアル信号をパラレ
ル信号に変換するシリアル／パラレル変換手段を設け
る。
出力の複数のパラレル信号を多重化して高次群信号を出
力するように構成する。 （請求項２） ＣＣＩＴＴ技術勧告に基づく新同期ディ
ジタルハイアラーキ（ＳＤＨ）における多重化した高次
群信号を分離して複数の低次群のパラレル信号を出力す
る高次群処理部と、該高次群処理部からのパラレル信号
をそれぞれ入力する複数の低次群処理部とを備えた伝送
装置において、前記高次群処理部の出力段に、前記高次
群処理部から出力するパラレル信号をシリアル信号に変
換して出力するパラレル／シリアル変換手段を設け、前
記複数の低次群処理部の入力段にそれぞれ、該パラレル
／シリアル変換手段から入力したシリアル信号をパラレ
ル信号に変換するシリアル／パラレル変換手段を設け
る。
【００２４】（請求項３） 前記請求項１に記載のＣＣ
ＩＴＴ技術勧告に基づく新同期ディジタルハイアラーキ
（ＳＤＨ）を、北米ＢＯＣ技術勧告であるＳＯＮＥＴに
置き換えた構成とする。
ＩＴＴ技術勧告に基づく新同期ディジタルハイアラーキ
（ＳＤＨ）を、北米ＢＯＣ技術勧告であるＳＯＮＥＴに
置き換えた構成とする。
【００２５】（請求項４） 前記請求項２に記載の新同
期ディジタルハイアラーキ（ＳＤＨ）を、ＳＯＮＥＴに
置き換えた構成とする。
期ディジタルハイアラーキ（ＳＤＨ）を、ＳＯＮＥＴに
置き換えた構成とする。
【００２６】
（請求項１） 複数の低次群処理部の出力段にパラレル
／シリアル変換手段を設けると共に、高次群処理部の入
力段にシリアル／パラレル変換手段を設けて、低次群処
理部から高次群処理部へ送信する信号を一旦シリアル信
号に変換してから送信するようにしたため、低次群処理
部と高次群処理部の間のインタフェースラインの数を削
減することができる。
／シリアル変換手段を設けると共に、高次群処理部の入
力段にシリアル／パラレル変換手段を設けて、低次群処
理部から高次群処理部へ送信する信号を一旦シリアル信
号に変換してから送信するようにしたため、低次群処理
部と高次群処理部の間のインタフェースラインの数を削
減することができる。
【００２７】（請求項２） 請求項１が複数の低次群処
理部から高次群処理部へパラレル信号を送信する場合
に、一旦シリアル信号に変換してから送信する発明であ
るのに対し、請求項２は高次群処理部から複数の低次群
処理部へパラレル信号を送信する場合に、一旦シリアル
信号に変換してから送信する発明であり、請求項１の場
合と同様の効果が得られる。
理部から高次群処理部へパラレル信号を送信する場合
に、一旦シリアル信号に変換してから送信する発明であ
るのに対し、請求項２は高次群処理部から複数の低次群
処理部へパラレル信号を送信する場合に、一旦シリアル
信号に変換してから送信する発明であり、請求項１の場
合と同様の効果が得られる。
【００２８】（請求項３） 請求項１に記載のＣＣＩＴ
Ｔ技術勧告に基づく新同期ディジタルハイアラーキ（Ｓ
ＤＨ）を北米ＢＯＣ技術勧告であるＳＯＮＥＴに適用し
た構成であり、新同期ディジタルハイアラーキ（ＳＤ
Ｈ）とＳＯＮＥＴとでは、各信号名称を読み替えるだけ
で請求項１の場合と同様の効果が得られる。
Ｔ技術勧告に基づく新同期ディジタルハイアラーキ（Ｓ
ＤＨ）を北米ＢＯＣ技術勧告であるＳＯＮＥＴに適用し
た構成であり、新同期ディジタルハイアラーキ（ＳＤ
Ｈ）とＳＯＮＥＴとでは、各信号名称を読み替えるだけ
で請求項１の場合と同様の効果が得られる。
【００２９】（請求項４） 請求項３の場合と同じく、
請求項２に記載の新同期ディジタルハイアラーキ（ＳＤ
Ｈ）をＳＯＮＥＴに適用した構成であり、請求項２の場
合と同様の効果が得られる。
請求項２に記載の新同期ディジタルハイアラーキ（ＳＤ
Ｈ）をＳＯＮＥＴに適用した構成であり、請求項２の場
合と同様の効果が得られる。
【００３０】
【実施例】図１は本発明の実施例の送信側装置の構成ブ
ロック図である。図において、送信側装置は、低次群処
理部と高次群処理部とで構成される。低次群処理部は、
低次群のデータ入力Ａ〜データ入力Ｇに対してそれぞれ
個別のプリント板（本実施例の場合、７枚のプリント
板）に設けられ、各低次群処理部はＴＵＧ−２多重変換
部１とパラレル／シリアル変換部（Ｐ／Ｓ変換部）４と
で構成される。高次群処理部は行／列変換部５とＶＣ−
４多重変換部２とで構成される。
ロック図である。図において、送信側装置は、低次群処
理部と高次群処理部とで構成される。低次群処理部は、
低次群のデータ入力Ａ〜データ入力Ｇに対してそれぞれ
個別のプリント板（本実施例の場合、７枚のプリント
板）に設けられ、各低次群処理部はＴＵＧ−２多重変換
部１とパラレル／シリアル変換部（Ｐ／Ｓ変換部）４と
で構成される。高次群処理部は行／列変換部５とＶＣ−
４多重変換部２とで構成される。
【００３１】低次群処理部のＴＵＧ−２多重変換部１
で、低次群入力データとして例えば図12に示すＤ１（伝
送速度2.048 Ｍｂ／ｓ）を入力し、監視用のバイトを順
次付加してＣ−１２→ＶＣ−１２→ＴＵ−１２とし、こ
れを３多重して、例えば８ビット・パラレルのＴＵＧ−
２信号（伝送速度6.912 Ｍｂ／ｓ）を出力する。
で、低次群入力データとして例えば図12に示すＤ１（伝
送速度2.048 Ｍｂ／ｓ）を入力し、監視用のバイトを順
次付加してＣ−１２→ＶＣ−１２→ＴＵ−１２とし、こ
れを３多重して、例えば８ビット・パラレルのＴＵＧ−
２信号（伝送速度6.912 Ｍｂ／ｓ）を出力する。
【００３２】このＴＵＧ−２信号を、Ｐ／Ｓ変換部４で
シリアルのＴＵＧ−２信号に変換して出力する。図２に
Ｐ／Ｓ変換部４の構成を示すが、同図に示すように、ク
ロック信号として6.912 ＭＨｚ、タイミングパルスとし
て500 μｓを用いてＰ／Ｓタイミング発生部７でタイミ
ングの調整を行い、シリアルＴＵＧ−２変換部６でシリ
アルのＴＵＧ−２信号に変換して出力する。
シリアルのＴＵＧ−２信号に変換して出力する。図２に
Ｐ／Ｓ変換部４の構成を示すが、同図に示すように、ク
ロック信号として6.912 ＭＨｚ、タイミングパルスとし
て500 μｓを用いてＰ／Ｓタイミング発生部７でタイミ
ングの調整を行い、シリアルＴＵＧ−２変換部６でシリ
アルのＴＵＧ−２信号に変換して出力する。
【００３３】各プリント板に設けた低次群処理部のＰ／
Ｓ変換部４から出力するこれらシリアルのＴＵＧ−２信
号Ａ（ｃｈ１）〜Ｇ（ｃｈ７）を高次群処理部に設けた
行／列変換部５に入力する。図３は図１における行／列
変換部５の構成を示すが、図のパラレルＴＵＧ−２変換
部8-1 〜8-7で各低次群処理部からのシリアル信号を８
ビットのパラレル信号に変換して出力する。
Ｓ変換部４から出力するこれらシリアルのＴＵＧ−２信
号Ａ（ｃｈ１）〜Ｇ（ｃｈ７）を高次群処理部に設けた
行／列変換部５に入力する。図３は図１における行／列
変換部５の構成を示すが、図のパラレルＴＵＧ−２変換
部8-1 〜8-7で各低次群処理部からのシリアル信号を８
ビットのパラレル信号に変換して出力する。
【００３４】図４は行／列変換部５の入力側タイムチャ
ートを示すが、図に示すように低次群のＴＵＧ−２シリ
アル・データは、上述したと同じ共通のクロック信号
（6.912 ＭＨｚ）とタイミングパルス（500 μｓ）を用
いて、各ビット位置を合わせながら入力されるので、各
パラレルＴＵＧ−２変換部8-1 〜8-7で、シリアルのデ
ータを８ビット・パラレルのデータに変換して出力し、
これを図３に示す７：１選択部（７：１ＳＥＬ部）９に
入力する。
ートを示すが、図に示すように低次群のＴＵＧ−２シリ
アル・データは、上述したと同じ共通のクロック信号
（6.912 ＭＨｚ）とタイミングパルス（500 μｓ）を用
いて、各ビット位置を合わせながら入力されるので、各
パラレルＴＵＧ−２変換部8-1 〜8-7で、シリアルのデ
ータを８ビット・パラレルのデータに変換して出力し、
これを図３に示す７：１選択部（７：１ＳＥＬ部）９に
入力する。
【００３５】７：１ＳＥＬ部９では、図５のタイムチャ
ートで示すように、８ビット・パラレルに変換された７
組のＴＵＧ−２データを、７Φタイミング発生部11から
出力する７相の位相シフトしたパルス＃１〜＃７により
バイト単位で順次セレクトすることにより、８ビットパ
ラレルの７多重されたＴＵＧ−３信号に変換して出力す
る。この出力信号をフリップフロップ（図示しない）を
介して図１に示すＶＣ−４多重変換部２に入力してこれ
を更に３多重して、ＶＣ−４信号として出力する。
ートで示すように、８ビット・パラレルに変換された７
組のＴＵＧ−２データを、７Φタイミング発生部11から
出力する７相の位相シフトしたパルス＃１〜＃７により
バイト単位で順次セレクトすることにより、８ビットパ
ラレルの７多重されたＴＵＧ−３信号に変換して出力す
る。この出力信号をフリップフロップ（図示しない）を
介して図１に示すＶＣ−４多重変換部２に入力してこれ
を更に３多重して、ＶＣ−４信号として出力する。
【００３６】次に受信側の装置の動作について説明す
る。図６は本発明の実施例の受信側装置の構成ブロック
図であり、受信側の動作は前述した送信側とは逆の動作
を行う。図において、高次群処理部のプリント板に設け
たＶＣ−４分離変換部14で、高次群の多重化された入力
データが多重分離されて、３組の７多重された８ビット
パラレルのＴＵＧ−３信号が出力され、列／行変換部15
に入力される。
る。図６は本発明の実施例の受信側装置の構成ブロック
図であり、受信側の動作は前述した送信側とは逆の動作
を行う。図において、高次群処理部のプリント板に設け
たＶＣ−４分離変換部14で、高次群の多重化された入力
データが多重分離されて、３組の７多重された８ビット
パラレルのＴＵＧ−３信号が出力され、列／行変換部15
に入力される。
【００３７】図７に列／行変換部15の構成ブロック図
を、また図８にその詳細構成図をそれぞれ示す。（それ
ぞれＴＵＧ−３信号の１組分のみを示す）。図７のＴＵ
Ｇ−２信号抽出部18-1〜18-7は図８のＦＦ25-1〜25-7に
より構成され、図７のシリアルＴＵＧ−２信号変換部19
-1〜19-7は図８のＰ／Ｓ26-1〜26-7により構成される。
を、また図８にその詳細構成図をそれぞれ示す。（それ
ぞれＴＵＧ−３信号の１組分のみを示す）。図７のＴＵ
Ｇ−２信号抽出部18-1〜18-7は図８のＦＦ25-1〜25-7に
より構成され、図７のシリアルＴＵＧ−２信号変換部19
-1〜19-7は図８のＰ／Ｓ26-1〜26-7により構成される。
【００３８】前述したＶＣ−４分離変換部14から入力し
た８ビットパラレルのＴＵＧ−３信号は、図８のＦＦ24
を介してＦＦ25-1〜25-7に分岐して入力し、７Φタイミ
ング発生部20から出力する７相の位相シフトしたタイミ
ングパルス（500 μｓ）により、図９に示すように順次
ｃｈ１〜ｃｈ７の８ビットパラレルのＴＵＧ−２信号に
分離される。
た８ビットパラレルのＴＵＧ−３信号は、図８のＦＦ24
を介してＦＦ25-1〜25-7に分岐して入力し、７Φタイミ
ング発生部20から出力する７相の位相シフトしたタイミ
ングパルス（500 μｓ）により、図９に示すように順次
ｃｈ１〜ｃｈ７の８ビットパラレルのＴＵＧ−２信号に
分離される。
【００３９】各ｃｈに分離された８ビットパラレルのＴ
ＵＧ−２信号はそれぞれ、Ｐ／Ｓ26-1〜26-7において８
Φタイミング発生部23から出力するクロック信号（6.91
2 ＭＨｚ）とタイミングパルス（500 μｓ）により各ビ
ット位置を合わせながら、シリアルのＴＵＧ−２信号Ａ
〜Ｇに変換して出力される（図10参照）。
ＵＧ−２信号はそれぞれ、Ｐ／Ｓ26-1〜26-7において８
Φタイミング発生部23から出力するクロック信号（6.91
2 ＭＨｚ）とタイミングパルス（500 μｓ）により各ビ
ット位置を合わせながら、シリアルのＴＵＧ−２信号Ａ
〜Ｇに変換して出力される（図10参照）。
【００４０】上記７相のシリアルのＴＵＧ−２信号Ａ〜
Ｇは、図６に示すチャネルごとに低次群処理部のプリン
ト板に設けたシリアル／パラレル変換部16に入力され、
図11に示す回路により８ビットのパラレル信号に変換し
て出力される。そして、図６のＴＵＧ−２分離変換部17
で、この３多重されたＴＵＧ−２信号が多重分離されて
ＴＵ−１２→ＶＣ−１２→Ｃ−１２とされ、Ｄ１（伝送
速度2.04Ｍｂ／ｓ）の低次群データに変換されて出力さ
れる。
Ｇは、図６に示すチャネルごとに低次群処理部のプリン
ト板に設けたシリアル／パラレル変換部16に入力され、
図11に示す回路により８ビットのパラレル信号に変換し
て出力される。そして、図６のＴＵＧ−２分離変換部17
で、この３多重されたＴＵＧ−２信号が多重分離されて
ＴＵ−１２→ＶＣ−１２→Ｃ−１２とされ、Ｄ１（伝送
速度2.04Ｍｂ／ｓ）の低次群データに変換されて出力さ
れる。
【００４１】以上本発明の実施例として、ＣＣＩＴＴ技
術勧告による新同期ディジタルハイアラーキ（ＳＤＨ）
に準拠した伝送装置の低次群処理部と高次群処理部の間
のシリアルインタフェース方式について説明したが、こ
れに限られるものではなく、例えば北米ＢＯＣ技術勧告
（ＴＡ−２５３、ＴＲ−２５３）であるＳＯＮＥＴにつ
いても、信号名称を以下に示すように読み替えるだけ
で、本発明が適用可能である。
術勧告による新同期ディジタルハイアラーキ（ＳＤＨ）
に準拠した伝送装置の低次群処理部と高次群処理部の間
のシリアルインタフェース方式について説明したが、こ
れに限られるものではなく、例えば北米ＢＯＣ技術勧告
（ＴＡ−２５３、ＴＲ−２５３）であるＳＯＮＥＴにつ
いても、信号名称を以下に示すように読み替えるだけ
で、本発明が適用可能である。
【００４２】ＴＵＧ−２ → ＶＴ−Ｇ、 ＴＵ−１１ → ＶＴ１．５、 ＴＵ−１２ → ＶＴ２、 ＴＵ−２ → ＶＴ６、 ＴＵ−３ → ＳＴＳ−１ ＳＰＥ （ＰＯＨ，Ｆｉ
ｘｅｄ Ｓｔｕｆｆを除く） この結果、主信号の低次群処理部と高次群処理部のイン
タフェースラインについて、８ビットパラレルでインタ
フェースした場合には、従来では、送信データが８本×
７＋クロックパルス×１＋タイミングパルス×１、さら
に受信データについても同じだけ必要になるので、合計
１１６本必要になる。
ｘｅｄ Ｓｔｕｆｆを除く） この結果、主信号の低次群処理部と高次群処理部のイン
タフェースラインについて、８ビットパラレルでインタ
フェースした場合には、従来では、送信データが８本×
７＋クロックパルス×１＋タイミングパルス×１、さら
に受信データについても同じだけ必要になるので、合計
１１６本必要になる。
【００４３】本発明の実施例によれば、送信データが１
本×７＋クロックパルス×１＋タイミングパルス×１、
さらに受信データについても同じだけ必要になるので、
合計１８本でよいことになり、インタフェースラインの
数を大幅に削減することができる。さらに本実施例の構
成により、従来のワイヤードロジック接続の場合に考え
られる低次群処理部の故障の影響を防止することができ
る。
本×７＋クロックパルス×１＋タイミングパルス×１、
さらに受信データについても同じだけ必要になるので、
合計１８本でよいことになり、インタフェースラインの
数を大幅に削減することができる。さらに本実施例の構
成により、従来のワイヤードロジック接続の場合に考え
られる低次群処理部の故障の影響を防止することができ
る。
【００４４】
【発明の効果】以上説明したように本発明によれば、 （請求項１） 新同期ディジタルハイアラーキ（ＳＤ
Ｈ）における複数の低次群処理部から高次群処理部へ送
信する信号を、パラレル信号から一旦シリアル信号に変
換してから送信する構成としたため、低次群処理部と高
次群処理部の間のインタフェースラインの数を削減する
ことが可能となる。
Ｈ）における複数の低次群処理部から高次群処理部へ送
信する信号を、パラレル信号から一旦シリアル信号に変
換してから送信する構成としたため、低次群処理部と高
次群処理部の間のインタフェースラインの数を削減する
ことが可能となる。
【００４５】（請求項２） 高次群処理部から複数の低
次群処理部へパラレル信号を送信する場合に、一旦シリ
アル信号に変換してから送信する構成としたことによ
り、請求項１の場合と同様の効果が得られる。
次群処理部へパラレル信号を送信する場合に、一旦シリ
アル信号に変換してから送信する構成としたことによ
り、請求項１の場合と同様の効果が得られる。
【００４６】（請求項３） 請求項１に記載の新同期デ
ィジタルハイアラーキ（ＳＤＨ）をＳＯＮＥＴに適用す
ることにより、各信号名称を読み替えるだけで請求項１
の場合と同様の効果が得られる。
ィジタルハイアラーキ（ＳＤＨ）をＳＯＮＥＴに適用す
ることにより、各信号名称を読み替えるだけで請求項１
の場合と同様の効果が得られる。
【００４７】（請求項４） 請求項２に記載の新同期デ
ィジタルハイアラーキ（ＳＤＨ）をＳＯＮＥＴに適用す
ることにより、請求項２の場合と同様の効果が得られ
る。さらに本発明の構成により、従来のワイヤードロジ
ック接続の場合に考えられる低次群処理部の故障の影響
を防止することができる。
ィジタルハイアラーキ（ＳＤＨ）をＳＯＮＥＴに適用す
ることにより、請求項２の場合と同様の効果が得られ
る。さらに本発明の構成により、従来のワイヤードロジ
ック接続の場合に考えられる低次群処理部の故障の影響
を防止することができる。
【図１】は本発明の実施例の装置の構成ブロック図（送
信側）、
信側）、
【図２】は図１におけるパラレル／シリアル変換部の構
成図、
成図、
【図３】は図１における行／列変換部の構成図、
【図４】は図１における行／列変換部の動作タイムチャ
ート（入力側）、
ート（入力側）、
【図５】は図１における行／列変換部の動作タイムチャ
ート（出力側）、
ート（出力側）、
【図６】は本発明の実施例の装置の構成ブロック図（受
信側）、
信側）、
【図７】は図６における列／行変換部の構成ブロック
図、
図、
【図８】は図６における列／行変換部の詳細構成図、
【図９】は図６における列／行変換部の動作タイムチャ
ート（入力側）、
ート（入力側）、
【図１０】は図６における列／行変換部の動作タイムチ
ャート（出力側）、
ャート（出力側）、
【図１１】は図６におけるシリアル／パラレル変換部の
構成図、
構成図、
【図１２】は一例のＳＤＨ多重化構造を示す図、
【図１３】は一例の主信号処理系を機能分割した場合の
構成図、
構成図、
【図１４】は第１の従来例の装置の構成図、
【図１５】は一例のバイト多重の説明図、
【図１６】は第２の従来例の装置の構成図である。
【符号の説明】 １はＴＵＧ−２多重変換部、 1-1 〜1-7 はＴＵＧ−２ＭＵＸ部、 ２はＶＣ−４多重変換部（ＶＣ−４ＭＵＸ部）、 3-1 〜3-7 はＨＩ−Ｚ制御部、 ４はパラレル／シリアル変換部、 ５は行／列変換部、 ６はシリアルＴＵＧ−２変換部、 ７はＰ／Ｓタイミング発生部、 8-1 〜8-7 はパラレルＴＵＧ−２変換部、 ９は７：１選択部（ＳＥＬ部）、 10は８Φタイミング発生部、 11は７Φタイミング発生部、 12は共通クロック発生部、 13は共通タイミング発生部、 14はＶＣ−４分離変換部、 15は列／行変換部、 16はシリアル／パラレル変換部、 17はＴＵＧ−２分離変換部、 18-1〜18-7はＴＵＧ−２信号抽出部、 19-1〜19-7はシリアルＴＵＧ−２信号変換部、 20は７Φタイミング発生部、 21は共通クロック発生部、 22は共通タイミング発生部、 23は８Φタイミング発生部、 24はＦＦ、 25-1〜25-7はＦＦ、 26-1〜26-7はＰ／Ｓ、 27はパラレルＴＵＧ−２変換部、 28はＳ／Ｐタイミング発生部を示す。
Claims (4)
- 【請求項１】 ＣＣＩＴＴ技術勧告に基づく新同期ディ
ジタルハイアラーキ（ＳＤＨ）における低次群のパラレ
ル信号を出力する複数の低次群処理部と、該複数の低次
群処理部からの信号を多重化して高次群信号を出力する
高次群処理部とを備えた伝送装置において、 前記複数の低次群処理部の出力段にそれぞれ、前記複数
の低次群処理部から出力するパラレル信号をシリアル信
号に変換して出力するパラレル／シリアル変換手段を設
け、 前記高次群処理部の入力段に、該複数のパラレル／シリ
アル変換手段から入力したシリアル信号をそれぞれパラ
レル信号に変換して出力するシリアル／パラレル変換手
段を設け、 該シリアル／パラレル変換手段の出力の複数のパラレル
信号を多重化して高次群信号を出力する構成としたこと
を特徴とする伝送装置のシリアルインタフェース方式。 - 【請求項２】 ＣＣＩＴＴ技術勧告に基づく新同期ディ
ジタルハイアラーキ（ＳＤＨ）における多重化した高次
群信号を分離して複数の低次群のパラレル信号を出力す
る高次群処理部と、該高次群処理部からのパラレル信号
をそれぞれ入力する複数の低次群処理部とを備えた伝送
装置において、 前記高次群処理部の出力段に、前記高次群処理部から出
力するパラレル信号をシリアル信号に変換して出力する
パラレル／シリアル変換手段を設け、 前記複数の低次群処理部の入力段にそれぞれ、該パラレ
ル／シリアル変換手段から入力したシリアル信号をパラ
レル信号に変換するシリアル／パラレル変換手段を設け
たことを特徴とする伝送装置のシリアルインタフェース
方式。 - 【請求項３】 前記ＣＣＩＴＴ技術勧告に基づく新同期
ディジタルハイアラーキ（ＳＤＨ）を、北米ＢＯＣ技術
勧告であるＳＯＮＥＴに置き換えたことを特徴とする請
求項１に記載の伝送装置のシリアルインタフェース方
式。 - 【請求項４】 前記ＣＣＩＴＴ技術勧告に基づく新同期
ディジタルハイアラーキ（ＳＤＨ）を、北米ＢＯＣ技術
勧告であるＳＯＮＥＴに置き換えたことを特徴とする請
求項２に記載の伝送装置のシリアルインタフェース方
式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25580394A JPH08125626A (ja) | 1994-10-20 | 1994-10-20 | 伝送装置のシリアルインタフェース方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25580394A JPH08125626A (ja) | 1994-10-20 | 1994-10-20 | 伝送装置のシリアルインタフェース方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08125626A true JPH08125626A (ja) | 1996-05-17 |
Family
ID=17283856
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25580394A Withdrawn JPH08125626A (ja) | 1994-10-20 | 1994-10-20 | 伝送装置のシリアルインタフェース方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08125626A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0813319A2 (en) * | 1996-06-13 | 1997-12-17 | Fujitsu Limited | High-speed synchronous multiplexing apparatus |
| US7630414B2 (en) | 2001-04-26 | 2009-12-08 | International Business Machines Corporation | Multiple low-speed into single high-speed SDH/SONET channel mapper/framer device and method |
-
1994
- 1994-10-20 JP JP25580394A patent/JPH08125626A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0813319A2 (en) * | 1996-06-13 | 1997-12-17 | Fujitsu Limited | High-speed synchronous multiplexing apparatus |
| EP0813319A3 (en) * | 1996-06-13 | 2001-01-10 | Fujitsu Limited | High-speed synchronous multiplexing apparatus |
| US7630414B2 (en) | 2001-04-26 | 2009-12-08 | International Business Machines Corporation | Multiple low-speed into single high-speed SDH/SONET channel mapper/framer device and method |
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| A300 | Withdrawal of application because of no request for examination |
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