JPH0812541B2 - Image synthesis display circuit - Google Patents
Image synthesis display circuitInfo
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- JPH0812541B2 JPH0812541B2 JP1010787A JP1078789A JPH0812541B2 JP H0812541 B2 JPH0812541 B2 JP H0812541B2 JP 1010787 A JP1010787 A JP 1010787A JP 1078789 A JP1078789 A JP 1078789A JP H0812541 B2 JPH0812541 B2 JP H0812541B2
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- Controls And Circuits For Display Device (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、画像信号の合成表示を行なう画像合成表示
回路に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an image synthesizing display circuit for synthesizing and displaying image signals.
従来、複数の画像信号を表示装置に入力するには、複
数の画像信号からスイッチ等によりいずれかの一つを選
択して表示装置に表示していた。Conventionally, in order to input a plurality of image signals to a display device, one of the plurality of image signals is selected by a switch or the like and displayed on the display device.
しかしながら、上述した従来の複数の画像信号の表示
方法では、いずれか一つの画像信号を選択し、切り替え
て表示しているので、表示装置には選択された一つの画
像しか表示されなかった。However, in the above-described conventional method of displaying a plurality of image signals, any one of the image signals is selected, and the images are switched and displayed. Therefore, only one selected image is displayed on the display device.
また、別の画像を表示するには、スイッチを切り替え
る必要があるので、互いの画像の比較が困難であった。Also, it is difficult to compare the images because it is necessary to switch the switch to display another image.
さらに、画像の検索をする場合は、スイッチの切り替
えにより各々の画像を表示していかなければならないた
め、能率が悪いという欠点があった。Furthermore, when searching for images, each image must be displayed by switching the switch, which is a disadvantage of inefficiency.
本発明は上記の欠点を解消するためになされたもの
で、第１から第ｎまでの画像信号の表示期間を示す表示
期間信号を発生する表示期間信号発生回路と、この表示
期間信号発生回路からの表示期間信号を表示の優先順位
に従って並べ替える第１のマトリックススイッチと、こ
の第１のマトリックススイッチから出力された表示期間
信号の優先順位により、最優先の表示期間信号を出力す
る優先順位制御回路と、この優先順位制御回路から選択
された表示期間信号を第１から第ｎまでの各画像データ
に対応するように並べ替える第２のマトリックススイッ
チと、この第２のマトリックススイッチからの表示期間
信号により第１から第ｎまでの入力された画像信号を出
力するためのスイッチとを備えている。The present invention has been made to solve the above-mentioned drawbacks, and includes a display period signal generating circuit for generating a display period signal indicating the display periods of the first to nth image signals, and the display period signal generating circuit. Matrix switch for rearranging the display period signals according to the display priority order, and a priority control circuit for outputting the highest priority display period signal according to the priority order of the display period signals output from the first matrix switch. And a second matrix switch for rearranging the display period signals selected from the priority control circuit so as to correspond to the first to nth image data, and the display period signal from the second matrix switch. And a switch for outputting the first to nth input image signals.
第１から第ｎまでの画像信号のうち最優先の画像信号
を出力することにより、１つ画面に合成して表示する。By outputting the highest-priority image signal among the first to nth image signals, one image is combined and displayed.
次に、本発明について図面を参照して説明する。第１
図は本発明の一実施例を示すブロック図である。図にお
いて、１は第１から第ｎまでの画像信号を記憶する画像
メモリ、２は画像メモリ１の画像データの読み出し，書
込みアドレス及び表示期間を示す表示期間信号を発生す
る表示期間信号発生回路、３はこの表示期間信号を優先
順位に従って並べ替える第１のマトリックススイッチ、
４は第１のマトリックススイッチ３からの出力のうち最
も優先順位の高いものを選択する優先順位制御回路、５
は優先順位制御回路４から選択された表示期間信号を第
１から第ｎまでの各画像データに対応するように並べ替
える第２のマトリックススイッチ、６は第２のマトリッ
クススイッチ５から出力される表示期間信号によって第
１から第ｎまでの画像メモリ１から出力される画像デー
タを導通又は遮断するスイッチである。Next, the present invention will be described with reference to the drawings. First
FIG. 1 is a block diagram showing an embodiment of the present invention. In the figure, 1 is an image memory for storing first to nth image signals, 2 is a display period signal generating circuit for generating a display period signal indicating a read / write address and a display period of image data of the image memory 1, 3 is a first matrix switch for rearranging the display period signals according to the priority order,
Reference numeral 4 is a priority control circuit for selecting the output from the first matrix switch 3 which has the highest priority.
Is a second matrix switch for rearranging the display period signals selected by the priority control circuit 4 so as to correspond to the first to nth image data, and 6 is a display output from the second matrix switch 5. It is a switch for connecting or disconnecting the image data output from the first to nth image memories 1 by the period signal.
さて、入力端子71〜7nに入力された第１から第ｎまで
の複数の画像信号データは、表示期間信号発生回路２に
より各々の画像メモリ１に書き込まれる。そして、第１
から第ｎまでの画像メモリ１の画像データは、各表示期
間毎に表示期間信号発生回路２によって読み出され、同
時に表示期間信号発生回路２は、表示期間であることを
示す表示期間信号を出力する。この信号はｎ×ｎの第１
のマトリックススイッチ３によって表示の優先順位に従
って並べ替えられ、優先順位制御回路４に入力される。
優先順位制御回路４に入力された各信号は、表示期間の
重なったもののうち最も優先順位の高いもののみが許可
され、これよりも優先順位の低いものは表示禁止となる
ように制御される。そして、優先順位制御回路４から出
力される表示期間信号は、第２のマトリックススイッチ
５によって再び各画像に対応するように並び替えられ、
画像メモリ６から出力される画像データを「導通」或い
は「遮断」するようにスイッチ６を制御して出力端子８
に出力する。Now, the plurality of first to nth image signal data input to the input terminals 7 1 to 7 n are written in the respective image memories 1 by the display period signal generating circuit 2. And the first
The image data of the image memories 1 to n are read by the display period signal generating circuit 2 for each display period, and at the same time, the display period signal generating circuit 2 outputs the display period signal indicating the display period. To do. This signal is the n × n first
The matrix switch 3 rearranges the images according to the display priority order and inputs them to the priority order control circuit 4.
Of the signals input to the priority control circuit 4, only those with the highest priority among those having overlapping display periods are permitted, and those with a lower priority than this are prohibited from being displayed. Then, the display period signals output from the priority control circuit 4 are rearranged again by the second matrix switch 5 so as to correspond to each image,
The output terminal 8 is controlled by controlling the switch 6 so as to "conduct" or "block" the image data output from the image memory 6.
Output to.
第２図は画像合成表示回路の一表示例を示す説明図で
ある。図において、10は表示画面、11〜13は第１〜第３
の画像、11x〜13xは第１〜第３の水平表示期間信号、11
y〜13yは第１〜第３の垂直表示期間信号である。FIG. 2 is an explanatory diagram showing a display example of the image synthesis display circuit. In the figure, 10 is a display screen, 11 to 13 are first to third
Image, 11x to 13x are the first to third horizontal display period signals, 11
y to 13y are first to third vertical display period signals.
さて、表示装置の画面10に表示される第１〜第３の画
像11〜13は、第１〜第３の順位で優先順位付けされてい
る。そして、各画像は、各水平及び垂直方向の表示期間
信号11x,11y,12x,12y,13x,13yにより表示の位置を制御
されている。ここで、お互いの表示が重なる部分では、
優先順位制御回路４により表示の優先度の低い画像の表
示が禁止され、これにより複数の画像の合成表示を行な
うことができる。Now, the first to third images 11 to 13 displayed on the screen 10 of the display device are prioritized in the first to third order. The display position of each image is controlled by the display period signals 11x, 11y, 12x, 12y, 13x, 13y in the horizontal and vertical directions. Here, in the part where the display of each other overlaps,
The priority control circuit 4 prohibits the display of an image having a low display priority, which allows a composite display of a plurality of images.
このように本実施例における画像合成表示回路は、第
１から第ｎまでの画像信号の画像データを各画像メモリ
１に記憶し、表示が重なった表示期間信号の中から最も
優先順位の高いものを選択することができ、この該当す
る画像メモリのデータを出力することにより、複数の画
像を表示の優先順序に従って１つ画面に合成して表示す
ることができる。As described above, the image synthesis display circuit according to the present embodiment stores the image data of the first to nth image signals in each image memory 1 and has the highest priority among the display period signals in which the displays overlap. Can be selected, and by outputting the data of the corresponding image memory, a plurality of images can be combined and displayed on one screen in accordance with the display priority order.
以上説明したように本発明は、第１から第ｎまでの画
像信号のうち最優先の画像信号を出力することにより１
つ画面に合成して表示するため、複数の画像信号を同時
に表示することができ、互いの画像の比較を容易に行な
うことができる。As described above, according to the present invention, by outputting the highest priority image signal among the first to nth image signals,
Since they are combined and displayed on a single screen, a plurality of image signals can be displayed at the same time, and images can be easily compared with each other.
また、画像の検索をする場合、複数の画像信号を同時
に表示することができるため、作業効率を向上すること
ができるなど優れた効果を有する。Further, when an image is searched, a plurality of image signals can be displayed at the same time, which has an excellent effect that work efficiency can be improved.
第１図は本発明の一実施例を示すブロック図、第２図は
画像合成表示回路の一表示例を示す説明図である。 ２……表示期間信号発生回路、３……第１のマトリック
ススイッチ、４……優先順位制御回路、５……第２のマ
トリックススイッチ、６……スイッチ。FIG. 1 is a block diagram showing one embodiment of the present invention, and FIG. 2 is an explanatory diagram showing one display example of an image synthesis display circuit. 2 ... Display period signal generating circuit, 3 ... First matrix switch, 4 ... Priority control circuit, 5 ... Second matrix switch, 6 ... Switch.
Claims (1)
示す表示期間信号を発生する表示期間信号発生回路と、 この表示期間信号発生回路からの表示期間信号を表示の
優先順位に従って並べ替える第１のマトリックススイッ
チと、 この第１のマトリックススイッチから出力された表示期
間信号の優先順位により、最優先の表示期間信号を出力
する優先順位制御回路と、 この優先順位制御回路から選択された表示期間信号を前
記第１から第ｎまでの各画像データに対応するように並
べ替える第２のマトリックススイッチと、 この第２のマトリックススイッチからの表示期間信号に
より前記第１から第ｎまでの入力された画像信号を出力
するためのスイッチとを備えたことを特徴とする画像合
成表示回路。1. A display period signal generating circuit for generating a display period signal indicating a display period of the first to nth image signals, and a display period signal from the display period signal generating circuit are arranged in accordance with a display priority. The first matrix switch to be replaced, the priority control circuit that outputs the highest priority display period signal according to the priority of the display period signal output from the first matrix switch, and this priority control circuit are selected. A second matrix switch for rearranging the display period signal so as to correspond to each of the first to nth image data, and the first to nth input by the display period signal from the second matrix switch And a switch for outputting the generated image signal.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1010787A JPH0812541B2 (en) | 1989-01-19 | 1989-01-19 | Image synthesis display circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1010787A JPH0812541B2 (en) | 1989-01-19 | 1989-01-19 | Image synthesis display circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02189584A JPH02189584A (en) | 1990-07-25 |
| JPH0812541B2 true JPH0812541B2 (en) | 1996-02-07 |
Family
ID=11760047
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1010787A Expired - Lifetime JPH0812541B2 (en) | 1989-01-19 | 1989-01-19 | Image synthesis display circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0812541B2 (en) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5175731A (en) * | 1990-12-11 | 1992-12-29 | International Business Machines Corporation | Arbitration circuit for a multimedia system |
| JP2007017947A (en) * | 2005-06-06 | 2007-01-25 | Seiko Epson Corp | Electro-optical device, driving method, and electronic apparatus |
-
1989
- 1989-01-19 JP JP1010787A patent/JPH0812541B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02189584A (en) | 1990-07-25 |
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