JPH0810820B2 - Ｃｍｏｓ駆動回路 - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、一般にCMOS駆動回路に関し、より詳しく
は、駆動回路が伝送線網、特に総静電容量が広範囲で変
化するオフチップ伝送線網を駆動することができ、しか
も総静電容量が比較的大きな場合にもこのような負荷を
急速に駆動することができ、総静電容量が比較的小さい
とき「リンギング」や「反射」の起こらない、フィード
バック配置構成を含むCMOS集積駆動回路に関する。

［従来の技術］ 主として容量性負荷、特にオフチップ容量性デバイス
を駆動するように設計されている駆動回路は多数ある。
その場合、駆動回路は、どのデバイスを駆動回路と組み
合わせて利用するかに応じて、広い範囲の総静電容量を
もつ多数のそうしたデバイスを処理できなければならな
い。これらの特殊な駆動回路は通常、サブミクロンCMOS
技法で設計され、設計及び所望の最終結果に応じて、あ
る駆動回路を多数の異なる容量性デバイスあるいはそう
した容量性デバイスのアレイのいずれとも整合させるこ
とができる。たとえば、ある駆動回路が、総静電容量が
わずか10ピコファラドから100ピコファラドまでもの範
囲に及ぶこのようなデバイスを駆動し、かつオフチップ
・デバイスの総静電容量のこの全範囲を処理する必要が
ある場合がある。デバイスの100ピコファラドの許容容
量を処理するために非常に高速で動作するように設計し
たCMOS駆動回路を、総静電容量がわずか10ピコファラド
のデバイスに接続した場合、充電速度またはスルーレー
ト（通常１ナノ秒あたりのボルト数で測定される）が非
常に速いため、信号が検出し難いまたは検出できない
「反射」または「リンギング」と呼ばれる状態が生じる
可能性があり、あるいは信号が安定して読み取れるよう
になるまでに長い時間を要する。また一方、総静電容量
がわずか10ピコファラドのデバイスを駆動するとき「リ
ンギング」を避けるように設計した回路を、静電容量が
100ピコファラドの容量性デバイスに接続した場合、ス
ルーレートが遅くなって、デバイスを充分充電するのに
時間がかかり、そのため、駆動回路の効率が損なわれ
る。

［発明が解決しようとする課題］ したがって、総静電容量が高い容量性デバイスを充電
する際に充分高速で動作し、総静電容量が比較的低いデ
バイスを充電する際にも「リンギング」や「反射」なし
に動作する回路を提供することが望ましい。本発明の主
目的は、このように動作するCMOS駆動回路を提供するこ
とにある。

［課題を解決するための手段］ 容量性デバイスを駆動するためのCMOS駆動回路を提供
する。この回路は、入力ノードと出力ノードを含み、さ
らに入力ノードに動作可能に接続され、入力ノードによ
って「オン」「オフ」になって、「オン」のとき出力ノ
ードに出力信号を供給する第１のトランジスタと、「オ
ン」のときその出力端が出力ノードに接続されて、出力
ノードに出力信号を供給する第２のトランジスタとを含
む。第２トランジスタの前に第１トランジスタをオンに
する回路手段が設けられ、また所期の出力スルーレート
を達成するように第２トランジスタの「オン」の量を変
動させる制御バイアス・フィードバックが設けられてい
る。この実施態様では、駆動される容量性デバイスの総
静電容量が低い場合、第１トランジスタは充分速いスル
ーレートをもち、第２トランジスタをオンにせずにデバ
イスの全充電機能を実行する。しかし、充電されるデバ
イスの総静電容量がそれより充分に大きい場合は、第１
トランジスタのスルーレートが低いため、第２トランジ
スタがオンになり、これにより、容量性デバイスに追加
の充電電圧を与え、その結果、第１トランジスタだけで
全充電を行なう場合より時間が短縮される。

［実施例］ 図面、特に第２図には、CMOS回路におけるＰデータ線
及びＮデータ線の立上り／立下り曲線を示す。Ｐデータ
線は通常高レベル、Ｎデータ線は通常低レベルである。
ΔＴは、第３図に示した従来技術のCMOS回路の充電速度
を制御するのに用いられる線上の信号に立上りまたは立
下り時間である。この回路は、Ｎデータ信号またはＰデ
ータ信号によってオンになる１対のトランジスタ１及び
２から構成されている。第４図は、トランジスタ１また
は２が直ちにオンになり、ある時間後に遅延回路３また
は４がトランジスタ５または６をオンにするという、制
御された遅延が行なわれるCMOS回路を示している。第４
図のトランジスタ１及び２は小さなデバイスであり、ト
ランジスタ５及び６は大きく、一定時間後にはトランジ
スタ１及び２の動作にかかわらずオンになる。

第１図には、本発明による集積回路チップの一部とし
てサブミクロンCMOS技術で製作した改良された駆動回路
が示されている。この駆動回路は、Ｐデータ線10及びＮ
データ線12から信号を受け取るようになっている。Ｐデ
ータ線10はトランジスタ14のゲートに接続され、Ｎデー
タ線12はトランジスタ16のゲートに接続されている。ト
ランジスタ14及び16は、出力信号をノード18及びノード
20に供給するように結合されている。ノード20は出力信
号を出して１群の容量性デバイス22を充電させる。容量
性デバイス22の個数は変わり得るもので、通常は、駆動
回路が形成されているチップから離れたチップ上に形成
される。デバイス22の用途に応じて、総静電容量は通
常、約10ピコファラドから約100ピコファラドまで変動
し得る。本発明の駆動回路によってデバイス22の総静電
容量のこうした変動が補償される。

駆動回路はまた、やはりノード20に接続された１対の
トランジスタ24及び26を含む。本発明では、総静電容量
が低い場合はトランジスタ14か16のいずれかがデバイス
22を充電するが、総静電容量が高い場合は、トランジス
タ14と24、またはトランジスタ16と26がデバイス22を充
電する。３状態デバイスと呼ばれるこの特定のデバイス
では、通常、Ｐデータ線は高レベル状態、Ｎデータ線は
低レベル状態である。トランジスタ14と16の一方だけが
作動される。この３状態デバイスの駆動デバイスは完全
にオフにすることもできる。これは当技術分野で周知の
ことであり、本明細書で詳細に説明する必要はない。

駆動回路はまた、トランジスタ24に動作可能に接続さ
れた制御デバイス・フィードバック回路28と、トランジ
スタ26に動作可能に接続された制御バイアス・フィード
バック回路30を含む。トランジスタ14はトランジスタ24
よりもずっと力が弱く、同様にトランジスタ16はトラン
ジスタ26よりも力が弱い。動作に際しては、Ｐデータ線
またはＮデータ線がオンになると、トランジスタ14と16
の一方が作動される。本発明の説明としては、トランジ
スタ14及び制御バイアス・フィードバック回路28の作動
について説明する。トランジスタ16及び制御バイアス・
フィードバック回路30の作動も同様であり、詳細に記載
する必要はない。

Ｐデータ線がトランジスタ14を作動させると仮定する
と、これにより、トランジスタ14が容量性デバイス22を
能動的に充電する。デバイス22の総静電容量がたとえば
10ピコファラドと比較的低い場合、スルーレート、すな
わちトランジスタ14を通過するボルト／ナノ秒は比較的
高く、容量性デバイス22を急速に充電する。この場合、
これから説明する制御バイアス・フィードバック回路28
は、トランジスタ24がオンになるのを防止し（通常、ト
ランジスタ24はオフになっている）、従ってトランジス
タ24が容量性デバイス22の充電に寄与しないようにする
構造になっている。一方、デバイスの総静電容量がたと
えば100ピコファラドと比較的大きい場合には、デバイ
ス22を充電する際のトランジスタ14のスルーレートは比
較的低く、この場合、制御バイアス・フィードバック回
路28はトランジスタ24を充分にオンするように動作す
る。次いで、トランジスタ14よりも著しく強力または高
速なトランジスタ24が、デバイス22をずっと高速で充電
させる。したがって、デバイス22の総静電容量が比較的
低い場合には、比較的力が弱く低速のトランジスタ14
で、すべての充電を扱うことができる。これは、「リン
ギング」または「反射」を起こすのに充分な速さではな
い。一方、デバイス22の総静電容量が比較的大きい場合
には、より大きくより強力なトランジスタ24がオンにな
って、トランジスタ14だけを用いて実施できるよりも高
速で容量性デバイス22を充電させる。しかし、容量がは
るかに大きいので、高速の充電でも「リンギング」また
は「反射」は起こさない。トランジスタ24がオンになっ
てデバイス22の低い総静電容量を充電する場合には、信
号の読取りを妨げる「リンギング」または「反射」状態
が生じる可能性がある。

第5A図は、制御バイアス・フィードバック回路28を詳
細に示す。この回路は、ノード20とノード34の間に接続
されたコンデンサ32を含む。ノード34は、トランジスタ
36のゲートを動作させる。トランジスタ36の出力は、ノ
ード39を介してトランジスタ38のゲート及びトランジス
タ48の出力に接続されている。トランジスタ38の出力は
トランジスタ40に接続され、トランジスタ40はトランジ
スタ42に接続されている。トランジスタ40と42は、トラ
ンジスタ24のゲートを動作させるようにノード43で結合
されている。トランジスタ40と42のゲートはノード47で
結合され、ノード47はトランジスタ44と46の間に接続さ
れている。トランジスタ44、46、42、40はバッファとし
て働く二重インバータを構成し、トランジスタ44と46の
ゲートはＰデータ線10に接続される。この回路はまた、
バイアス回路網52に接続されたトランジスタ50を含む。
第5B図に示すように、バイアス回路網52は、デバイス7
0、72、74を含み、VddからGNDに直流電流の流れを供給
し、ノード71が接地電位よりもＮチャンネルしきい値電
圧だけ高い電圧となって、デバイス36のしきい値を追跡
する。デバイス72は僅かな電圧降下をもたらし、そのた
め、ノード73の電圧はデバイス36のしきい値より少し低
くなる。ノード73の電圧がデバイス50を介してノード34
に渡される。Ｐチャンネル・デバイス70のゲートは、直
接接地接続する代りに、休止サイクル中の電力損出を最
小にするため、接地とVddの間で切り換えることができ
る。第5A図に戻ると、破線55で示すように、この回路は
ノード10と39の間に第２のコンデンサ54を含むことがで
き、あるいはトランジスタ48のゲートを、アースではな
く、破線で示すようにＰデータ線10に接続することがで
きる。これらの変更により、所望のように、回路のフィ
ードバック動作の速度が変わる。

次に、制御デバイス・フィードバック回路28の動作に
ついて説明する。電圧レベルがちょうどトランジスタ36
をオンにすべきぎりぎりの値となって、トランジスタ36
をオンにすべき場合に速かに動作が行なえるように、バ
イアス回路52がノード34をバイアスする。コンデンサ32
は出力ノード20をノード34に接続する。トランジスタ50
はノード34とバイアス回路52の間の抵抗として使用され
る。Ｐデータ線10がオンになると、トランジスタ14をオ
ンにし、トランジスタ14はコンデンサ32のノード20に電
圧を与える。ノード20の電圧がゆっくりと（トランジス
タ50とコンデンサ32の時定数RCよりも遅く）上昇する場
合、ノード34の電圧はそのレベルを維持して、トランジ
スタ36を「オフ」状態に保つ。ノード39は通常高レベル
であり、したがって、トランジスタ36が「オフ」の場
合、ノード39は高レベルにとどまり、トランジスタ38を
「オン」のままにする。入力データ線10は高レベルから
低レベルになったので、トランジスタ44と46が接続され
て、通常負になっているノード47が正になり、その結
果、トランジスタ40及び42が切り換えられて、ノード43
を接地電圧にし、それによりトランジスタ24がオンにな
る。したがって、デバイス22の静電容量が大きいために
トランジスタ14のスルー時間が遅いので、トランジスタ
24が「オン」になる。トランジスタ24はトランジスタ14
よりも強力なので、容量性デバイス22を急速に充電す
る。

一方、出力デバイス22がトランジスタ14によって急速
に充電される場合には、トランジスタ14のスルー時間が
速いため、電圧が急速に上昇し、コンデンサ32がこの上
昇をノード34に伝える。この場合、ノード34が変化し、
その結果、トランジスタ36が「オン」になる。それによ
りノード39が引き下げられて、トランジスタ38を「オ
フ」にし、そのためトランジスタ40及び42が高レベルで
始まったノード43の状態を変化させるのを妨げ、その結
果、トランジスタ24はそのゲートがオンになるのを妨げ
られるためオフ状態に維持される。したがって、この場
合は、デバイス22の総静電容量が比較的低いためにデバ
イス22を充電する際のトランジスタ14のスルーレートが
速く、デバイス22を急速に充電するのに充分な能力をも
つトランジスタ14によって、全充電が行なわれる。すな
わち、デバイス22を充電する際のトランジスタ14のスル
ーレートの遅さによって決まる大きな静電容量がある場
合に限って、トランジスタ24が「オン」になる。

デバイス22の容量性負荷が小さな静電容量（約10ピコ
ファラド）と大きな静電容量（約100ピコファラド）の
間にある場合も、動作は類似している。すなわち、ノー
ド34の電圧レベルは、トランジスタ50とコンデンサ32の
RC時定数によって決まる。そのため、トランジスタ38に
かかる駆動の量を変動させるノード34の可変レベルがVd
dと接地電圧の間に設定され、トランジスタ24の駆動量
（電流能力）を変動させるノード43上の可変電圧レベル
がVddと接地電圧の間に設定されて、デバイス22への電
圧スルーレートを一定に保つ。

前に指示したように、静電容量54を加えるか、あるい
はトランジスタ48のゲートを接地からデータ線に変えて
トランジスタが「オン」になるのを遅くすることによ
り、この回路の調整を行なうことができる。また、この
回路の作動は、電圧レベルがちょうどトランジスタ36を
オンにするぎりぎりの値となって、トランジスタ36をオ
ンにすべき場合に速やかに動作が行なえるように、ノー
ド34を調節するのが好ましいようなものである。この電
圧は、バイアス回路網52によって設定される。このバイ
アス回路網は第5B図に示し、その動作は上述した。トラ
ンジスタ44、46、42、40が、トランジスタ24をオンにす
る信号の遅延経路を形成することに留意されたい。

デバイス22のそれぞれの負荷が小さく、トランジスタ
24が出力を駆動するために全く使用されずまたは一部し
か使用されないという条件の下では、デバイス50及びコ
ンデンサ32による制御された遅延の後に、ノード34は元
のバイアス・レベルを回復して、トランジスタ36を「オ
フ」にする。これにより、ノード39が上昇して、トラン
ジスタ38を「オン」にし、出力ノード20に立上り時間の
完了後に、ノード43が接地電圧になってトランジスタ24
を「オン」にする。こうして、出力をアップ・レベルに
維持する、低インピーダンスの電源がもたらされる。

制御バイアス・フィードバック回路30は、制御バイア
ス・フィードバック回路28と同様の構造になっており、
Ｎデータ線が作動されるとき同様に動作するので、これ
について詳細に説明する必要はない。

第６図はスルーレート（単位ボルト／ナノ秒）の関数
として出力容量性負荷（単位ピコファラド）を示す曲線
である。曲線60は本発明の回路の動作を示し、曲線62は
Ｐデータ線をフィードバックなしに直接トランジスタ24
に接続した回路の動作を示す。本発明の回路は、10〜10
0ピコファラドの全範囲にわたって１ナノ秒あたり１ボ
ルトと２ボルトの間に収まる非常に平坦なカーブであ
り、一方、フィードバックのない場合には、同じ範囲で
１ナノ秒あたりの出力ボルトが約8.5ボルトから約２ボ
ルトまで変化することが図からわかる。

第７図は、少し修正した制御バイアス・フィードバッ
ク回路28を示す。この実施例では、トランジスタ36と48
の出力がトランジスタ64のゲートに直接接続されて、ト
ランジスタ24をオンにする。この回路は、第5A図の回路
よりも少し鋭敏であり、より慎重な調整を必要とする
が、同じように動作する。

【図面の簡単な説明】

第１図は、本発明によるCMOS駆動回路の回路図である。 第２図は、CMOS駆動回路に対する“P"入力データ及び
“N"入力データの図である。 第３図は、従来のCMOS駆動回路の回路図である。 第４図は、従来のもう１つのCMOS駆動回路の回路図であ
る。 第5A図は、第１図の回路の１つの遅延回路部分の回路図
である。 第5B図は、第5A図に示したバイアス回路網の回路図であ
る。 第６図は、第１図による回路のスルーレートをフィード
バックのない回路のスルーレートと比較したグラフであ
る。 第７図は、第１図の回路の１つの遅延回路部分のもう１
つの回路図である。 10、12……データ線、14、16、24、26……トランジス
タ、18、20……ノード、22……容量性デバイス、28、30
……制御バイアス・フィードバック回路。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 スコツト・クラーレンス・ルイス アメリカ合衆国バーモント州エセツクス・ ジヤンクシヨン、エイコーン・サークル （番地なし) (56)参考文献 特開 昭64−36119（ＪＰ，Ａ) 特開 昭64−86549（ＪＰ，Ａ)

Claims (1)

【特許請求の範囲】
1. 【請求項１】容量性の負荷を駆動するためのCMOS駆動回
   路であって、 制御電極が入力ノードに結合し第１および第２の電極が
   第１電源および出力ノードにそれぞれ結合した第１のト
   ランジスタと、 上記入力ノードに結合したバッファ手段と、 制御電極が上記バッファ手段に結合し第１および第２の
   電極が上記第１電源および上記出力ノードにそれぞれ結
   合した第２のトランジスタと、 上記出力ノードの出力電圧のスルーレートに応答して上
   記第２のトランジスタを動作させるよう上記出力ノード
   と上記バッファ手段との間に結合したバイアス・フィー
   ドバック手段と、 を備え、上記バイアス・フィードバック手段は、 上記出力ノードに結合した第１のノードおよび第２のノ
   ードを有するキャパシタと、 上記第２のノードの電圧を制御するため該第２のノード
   に結合したバイアス手段と、 上記第２のノードと上記バッファ手段との間に結合さ
   れ、上記出力電圧のスルーレートが遅く上記キャパシタ
   が充電されないとき上記第２のトランジスタをオンさせ
   て、容量性の負荷を急速に充電せしめ、その結果として
   の出力電圧の上昇を上記キャパシタの上記第２のノード
   にフィードバックする制御手段と、 を含む、ことを特徴とするCMOS駆動回路。