JPH0810773B2

JPH0810773B2 - ホールｉｃおよびホール効果素子

Info

Publication number: JPH0810773B2
Application number: JP1156222A
Authority: JP
Inventors: 雅陽近藤
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 1989-06-19
Filing date: 1989-06-19
Publication date: 1996-01-31
Anticipated expiration: 2011-01-31
Also published as: JPH0321086A

Description

【発明の詳細な説明】（イ）産業上の利用分野本発明は、ホール素子と比較器との簡単な構成で温度
特性に優れた出力信号が得られるホールICに関する。

（ロ）従来の技術ホール素子は磁界の強さに応じて出力電圧を発生する
磁電変換素子であり、回転角検出用の磁気センサ等に多
用されている。その場合、ホール素子の出力波形は磁界
の変化に対応したリニア的な波形になるので、この信号
を基にデジタル制御を行うにはパルス的な波形に波形整
形する為の回路が必要になる。このような何らかの回路
とホール素子とを共存したのがホールICである。

第７図は従来のホールICの回路構成を示すブロック図
であり、図示するように半導体ホール素子（１）と、こ
のホール素子（１）からの出力波形が差動形式で入力さ
れる差動アンプ（２）と、差動アンプ（２）で増幅され
た出力信号のレベルと基準電圧とを比較してパルス波形
的な出力信号を出力するシュミットトリガー回路（３）
とを備え、これらを同一シリコン基板上に形成してい
た。ホール素子（１）素材もシリコンである。また、特
開昭63−234577号公報に記載されたようにGaAs基板を用
いた例もあるが、今だ技術的に確立されていない。

上記回路構成において、ホール素子（１）に磁界が加
わると、ホール素子（１）の出力端子（４）（５）間に
磁界の強さに対応した電位差が発生し、この電位差がホ
ール素子（１）の出力信号として差動アンプ（２）の入
力端子（６）（７）に入力され、差動増幅された信号が
差動アンプ（２）の出力端子（８）から出力される。

ホール素子（１）へ印加される磁界が第８図（イ）に
示すような片磁界である場合、ホール素子（１）の出力
信号及び差動増幅された信号の波形は第８図（ロ）のよ
うになる。そして、分圧抵抗等の手段により得られた基
準電圧と前記差動増幅された信号のレベルをシュミット
トリガー回路（３）が比較し、基準電圧との大小関係で
第８図（ハ）に示す如きパルス波形を出力端子（９）に
出力するよう構成されている。

（ハ）発明が解決しようとする課題しかしながら、シリコン等の半導体材料は負の温度係
数を持つので、ホール素子（１）の出力波形は第８図
（ロ）に示すように温度によって上下に変動し、その変
動幅は無磁界付近で小さく最大磁界付近で大となる。し
かも、（１）材料がシリコンである為温度係数が大き
い、（２）材料がシリコンである為出力電圧が10mV程度
と小さく、これを増幅するので変動分まで増幅してしま
う、の理由により変動幅が大きい。そして、従来のホー
ルICは基準電圧を作成する必然性から前記変動幅が大き
い部分で比較を行う為、第８図（ハ）に示すように温度
変化によるパルス波形のタイミングのずれが大きい欠点
があった。

（ニ）課題を解決するための手段本発明は上記従来の課題に鑑み、無磁界時で負の出力
電圧を発生するようにオフセットされたホール素子（1
1）と、負側出力を基準電圧、正側出力を比較電圧とし
てホール素子（11）出力が入力される比較器（12）とを
備えることにより、簡単な構成で温度特性に優れたホー
ルICを提供するものである。

（ホ）作用本発明によれば、ホール素子（11）出力端（25）（2
6）間の電位差が磁界印加によって上昇し、オフセット
した分を反転するだけ（電位差が零となる）の磁界が加
わると比較器（12）の出力TrがONとなり、再び磁界強度
が下降すると出力TrがOFFとなる。従って、磁界温度に
対応したパルス波形を得ることができる。

（ヘ）実施例以下に本発明の一実施例を図面を参照しながら詳細に
説明する。

第１図は、本発明にかかるホールICの回路構成を例示
するブロック図であり、GaAsホール素子（11）と、GaAs
ホール素子（11）の出力が入力される比較器（12）から
成り、GaAsホール素子（11）には安定化電源（13）によ
り安定化された＋V_CCが印加され、比較器（12）の出力
端（14）と＋V_CC端子（15）との間にはプルアップ抵抗
（16）が挿入される。

GaAsホール素子（11）は、第２図に示す如く半絶縁性
GaAs基板（20）の一主面の表面層に入力通路となるＮ型
動作層（21）と、出力通路となるＮ型動作層（22）とが
形成される。Ｎ型動作層（21）および（22）は直交し、
互に交わる部分を共有する十字形の平面形状をしてい
る。Ｎ形動作層（21）および（22）は、それぞれ一対の
N⁺コンタクト層（23）によりそれぞれの両端を挾まれ
る。N⁺コンタクト層（23）の上面には、これらとほぼ同
一形状で重合するAuGe合金から成るオーミック電極層が
設けられ、さらにその上にはAu等から成るボンディング
パッド（24）が設けられる。

入力端のボンディングパッド（24a）（24a）に外部か
らバイアス電流Ｉを流し、基板（20）と垂直方向に磁束
密度Ｂをかけたとき、ローレンツ力によりＩとＢの双方
に直角な方向即ち出力通路の方向にホール起電力が発生
し、出力端の一対のボンディングパッド（24b）（24b）
に表れる。

斯る構成において、本願のGaAsホール素子（11）は無
磁界時に負の出力信号を得るように設計する。設計例を
第３図に示す。ホール素子（11）の入力通路となるＮ型
動作層（21）の両端には＋V_CCの電源電位が印加される
ので、その電位分布は第３図右に示す傾きを持つ。無磁
界時で電位差が零となるのは出力通路となるＮ型動作層
（22）の＋側端子（25）と−側端子（26）が同じ電位を
持つ為である。従ってオフセット電位を得るには、−側
Ｎ型層（27）のパターンを、＋側Ｎ型層（28）のパター
ンに対して＋V_CC端子（29）側にずらせば良い。パター
ンをずらせば、電位分布の傾きに従って−側端子（26）
を高電位、＋側端子（25）を低電位にして出力端子間に
負の電位差を発生させることができる。

但し、上記手法ではオフセット電圧が数百mVにも達し
てしまう。そこで−側Ｎ型層（27）と＋側Ｎ型層（28）
のパターンに不純物をイオン注入しないスリット（30）
を設ける。各端子の電位は電位分布の傾きを積分した面
積（図示ａ＋ｂ）に比例するので、このようなスリット
（30）の位置や幅を＋側と−側とでずらすことにより、
例えば20mV程度のオフセット電位を得ることができる。

コンパレータ（12）の回路例を第４図に示す。TR₁〜T
R₈はトランジスタ、I₀は定電流源、（31）（32）はホー
ル素子（11）の出力信号が入力される入力端子、（14）
は出力端子で、シリコン半導体チップ上に周知の技術で
集積化される。

ホール素子（11）チップと、コンパレータ（12）チッ
プとは例えば第５図に示すように組立てる。（40）はリ
ード、（41）はホール素子チップ、（42）はコンパレー
タチップで、第１図の回路図に従ってワイヤボンドした
後主要部を樹脂（43）でモールドする。

上記第１図の構成において、GaAsホール素子（11）の
十字形パターンに垂直に第６図（イ）のような片磁界を
印加すると、ホール素子（11）の出力端子（25）（26）
間に第６図（ロ）のような出力電圧V_Hの波形が得られ
る。即ち、無磁界時においてはGaAsホール素子（11）の
設計に従って逆方向の出力電圧V_Hが生じ、磁界の強さが
増加するに従って出力電圧V_Hも増大する。オフセットさ
れた電圧分の電位差を発生させるだけの強さの磁界が加
わった時にホール素子（11）の出力電圧V_Hは「０」とな
り、それ以上の強い磁界が加われば出力電圧V_Hは正方向
の電圧に反転する。その後は磁界の強さに対応して増
大、ピークを抑え、減少して無磁界になると再びオフセ
ットされた出力電圧V_Hの値にもどる。GaAsホール素子
（11）はシリコンに比べて大出力を得易いので、ピーク
時の出力を大きくできる。例えば500ガウス印加時にお
いて、シリコンでは高々10mV位であるのに対しGaAsはそ
の20倍程度の出力を得られる。ピーク時の出力が大きい
ことは、出力電圧V_Hの波形の傾きを大きくできることを
意味し、後述する点でこの傾きは急である方が良い。

第６図（ロ）の如きホール素子（11）の出力電圧V
_Hは、−側を基準電圧、＋側を比較電圧として比較器（1
2）の入力端子（31）（32）に入力される。比較器（1
2）は基準電圧に対して比較電圧が大のときに出力TrがO
Nするよう構成されているので、比較器（12）の出力は
第６図（ハ）に示す如く、ホール素子（11）の出力電圧
V_Hが「負」から「０」を超えた時に出力TrがONに反転
し、「正」から「０」に減少した時に再び出力TrがOFF
に反転する。これで、回転角制御に有利なパルス波形が
得られる。

GaAsも半導体の一種なので、出力は負の温度係数によ
り左右される。つまり第６図（ロ）に示す通り、温度が
高くなると出力波形は全体的に低く、温度が低くなると
反対に出力波形は全体的に高くなる。その変化は磁界の
強さが大きい程大きな変化として表れ、無磁界では変化
が小さい。

この出力波形の変化は当然比較器（12）出力の磁界に
対するタイミングのずれとして表れるが、本願発明の構
成によれば、前記タンミングのずれは従来例に比べ約1/
3と極めて小さな値で済む。即ち、本願構成によれば設
計したオフセット電圧が反転する点で比較器（12）の出
力が反転する構成としたので、温度特性による出力波形
の変化がまだ小さい範囲で、しかも出力波形が急峻な傾
きを有する部分で比較を行うことができる。従って、第
６図（ハ）と第８図（ハ）の比較で明らかな様に、本願
発明はタイミングのずれを小さなものにできる。

また、本願発明はシリコンチップによる回路構成が従
来例よりシンプルにできるので、その分だけ温度変化に
よる影響を小さくできる他、第５図のように１パッケー
ジ化したことにより、耐ノイズ性を向上できる。

さらに、ホール素子のオフセット電圧を選別すること
により、特性の揃った素子が歩留まり良く得られる。

（ト）発明の効果以上に説明したように、本願発明の構成によれば、オ
フセット電圧が反転する点で判定を行う構成としたの
で、温度変化によるタイミングのずれを極めて小さくで
き、従って正確な回転制御を実施できるホールICを提供
できる。

さらに、ホール素子のオフセット電圧を選別するだけ
で特性を決定できるので、生産性を向上できる。

【図面の簡単な説明】

第１図と第２図は夫々本発明を説明する為の回路図と平
面図、第３図は本発明のホール素子（11）の平面パター
ンと電位分布を示す図、第４図は比較器（12）の回路例
を示す回路図、第５図はホールICの組立状態を示す平面
図、第６図（イ）（ロ）（ハ）は本発明を説明する為の
特性図、第７図と第８図（イ）（ロ）（ハ）は夫々従来
例を説明する為の回路図と特性図である。

Claims

【特許請求の範囲】

【請求項１】正側と負側からなる一対の出力端子および
一対の電源端子を具備し、無磁界印加時に前記出力端子
の負側の端子の電位に対して正側の端子の電位がマイナ
スとなり、印加する磁界が大きくなるに従って前記正側
の端子の電位がゼロおよびプラスに反転するように出力
電圧がオフセットされたホール素子と、前記ホール素子の正側の出力端子が非反転入力端子（＋
側）に接続され、前記ホール素子の負側の出力端子が反
転入力端子（−側）に接続され、前記負側の端子の電位
に対して前記正側の端子の電位がプラスに反転した時に
出力信号を出力する比較器とを具備することを特徴とす
るホールIC。
【請求項２】前記ホール素子はGaAsホール素子であるこ
とを特徴とする請求項第１項に記載のホールIC。
【請求項３】前記ホール素子がGaAsチップで、前記比較
器がSiチップで夫々構成され、前記GaAsとSiチップを同
一本体内に収納したことを特徴とする請求項第１項に記
載のホールIC。
【請求項４】半導体基板の表面に、入力通路となる半導
体層と、出力通路となる半導体層とが十字形状に形成さ
れ、前記入力通路となる半導体層の両端にバイアスを印
加する為の端子が設けられ、前記出力通路となる半導体
層の両端には出力を取り出す為の端子がそれぞれ設けら
れたホール効果素子において、前記出力通路となる半導体層に、前記半導体層を除去し
たスリットを左右非対象となるように配置し、無磁界時
において前記出力端子の負側の端子の電位より前記出力
端子の正側の電位がマイナスとなるように、出力電圧を
オフセットしたことを特徴とするホール効果素子。