JPH08102534A - Manufacture of semiconductor device - Google Patents
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、半導体装置の製造方法
に係わり、特に金属又は金属化合物の酸化を抑えつつ酸
化雰囲気における処理を行う工程を改良した半導体装置
の製造方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly to a method for manufacturing a semiconductor device in which a step of performing a treatment in an oxidizing atmosphere while suppressing oxidation of a metal or a metal compound is improved.
【０００２】[0002]
【従来の技術】現在、半導体装置の電極や配線としては
多結晶シリコンが広く用いられている。しかしながら、
半導体装置の高集積化、高速化に伴い電極や配線の抵抗
による信号伝達遅延が重大な問題となってきている。特
に、大容量、高集積化が進展しているＭＯＳＬＳＩの分
野では、ゲート電極に使用されている多結晶シリコンは
第１層配線と共用になるので、ここでの抵抗値が半導体
装置の高速動作の障害となっている。2. Description of the Related Art At present, polycrystalline silicon is widely used for electrodes and wiring of semiconductor devices. However,
With the high integration and high speed of semiconductor devices, signal transmission delay due to resistance of electrodes and wiring has become a serious problem. In particular, in the field of MOSLSI, where large-capacity and high-integration are progressing, the polycrystalline silicon used for the gate electrode is shared with the first layer wiring, so the resistance value here is high-speed operation of the semiconductor device. Has become an obstacle.
【０００３】このようなことから、多結晶シリコンに代
わる電極配線材料として、熱的な安定性と電気的低抵抗
性を有する高融点金属のシリサイドが使用されつつあ
る。また、最近ではＷ、Ｍｏ等の高融点金属そのものを
ゲート電極として使用する試みもなされている。Ｗ、Ｍ
ｏ等の高融点金属は、その電気抵抗率が多結晶シリコン
よりも２桁低く、またシリサイドの抵抗率の１／４〜１
／３であり、低抵抗の電極配線材料として有望視されて
いる。For this reason, a refractory metal silicide having thermal stability and electrical low resistance is being used as an electrode wiring material replacing polycrystal silicon. Further, recently, attempts have been made to use a refractory metal itself such as W or Mo as a gate electrode. W, M
The refractory metal such as o has an electric resistivity two orders of magnitude lower than that of polycrystalline silicon, and is 1/4 to 1 of the resistivity of silicide.
/ 3, which is regarded as a promising material for low resistance electrode wiring.
【０００４】上述した高融点金属（例えばＷ）をゲート
電極の一構成材料として用いた半導体装置としては、従
来より図７（ａ）に示す構造のものが知られている。即
ち、図中の７１はｐ型シリコン基板であり、この基板７
１には素子領域を電気的に分離するためのフィールド絶
縁膜７２が形成されている。このフィールド絶縁膜７２
で分離された基板７１表面には、互いに電気的に分離さ
れたソース、ドレインとなるｎ+ 型拡散層７３ａ、７３
ｂが形成されている。これら拡散層７３ａ、７３ｂ間の
チャネル領域を含む前記基板７１表面上には、ゲート酸
化膜７４を介して多結晶シリコン層７５、窒化金属層
（例えばＴｉＮ層）７６及びＷ層７７からなるゲート電
極７８が設けられている。なお、前記ゲート電極７８を
構成する窒化金属層７６はＷ層７７の多結晶シリコン層
７５に対する密着性を向上すると共に、Ｗ層７７と多結
晶シリコン層７５とが反応して抵抗率が１桁上昇するの
を防止する反応障壁層として作用する。As a semiconductor device using the above-mentioned refractory metal (for example, W) as a constituent material of a gate electrode, a structure shown in FIG. 7 (a) is conventionally known. That is, 71 in the figure is a p-type silicon substrate.
A field insulating film 72 for electrically separating the element regions is formed on the first electrode 1. This field insulating film 72
The n + -type diffusion layers 73a, 73 serving as a source and a drain, which are electrically isolated from each other, are formed on the surface of the substrate 71 separated by
b is formed. On the surface of the substrate 71 including the channel region between the diffusion layers 73a and 73b, a gate electrode composed of a polycrystalline silicon layer 75, a metal nitride layer (eg TiN layer) 76 and a W layer 77 with a gate oxide film 74 interposed therebetween. 78 is provided. The metal nitride layer 76 forming the gate electrode 78 improves the adhesion of the W layer 77 to the polycrystalline silicon layer 75, and the W layer 77 reacts with the polycrystalline silicon layer 75 to have a resistivity of one digit. It acts as a reaction barrier layer that prevents it from rising.
【０００５】ところで、従来より採用されている多結晶
シリコンゲート電極の形成工程では、５〜５０ｎｍとい
った薄いゲート酸化膜に対する欠陥やゲート電極のエッ
ジ形状に起因するゲート耐圧劣化を回復するために、酸
化雰囲気（例えば乾燥酸素）中で熱処理を行い、多結晶
シリコン層の露出面やソース、ドレイン領域となる基板
表面上にシリコン酸化層を新たに成長させる工程を行っ
ている。この工程は、ゲート後酸化工程と呼ばれてい
る。By the way, in the step of forming a polycrystalline silicon gate electrode which has been conventionally used, oxidation is performed in order to recover a gate breakdown voltage deterioration due to a defect in a thin gate oxide film of 5 to 50 nm and an edge shape of the gate electrode. A step of performing a heat treatment in an atmosphere (for example, dry oxygen) to newly grow a silicon oxide layer on the exposed surface of the polycrystalline silicon layer and the surface of the substrate to be the source and drain regions is performed. This process is called a post-gate oxidation process.
【０００６】しかしながら、一般にＷ、Ｍｏ等の高融点
金属等は酸化雰囲気中での熱処理において耐性がないた
め、前述した図７（ａ）に示すゲート電極構造に対して
従来のような後酸化工程を適用することができないとい
う問題があった。However, since refractory metals such as W and Mo generally have no resistance to heat treatment in an oxidizing atmosphere, the conventional post-oxidation process for the gate electrode structure shown in FIG. There was a problem that could not be applied.
【０００７】上記問題を解決する方法として、還元性気
体（例えば水素）及び酸化性気体（例えば水蒸気）を含
み、さらに窒素を含む気体を希釈用気体とした雰囲気中
で熱処理することで、ゲート電極を構成する金属層及び
窒化金属層の酸化を招くことなくシリコン酸化膜を形成
でき、ゲート耐圧を向上させることが可能なシリコン選
択酸化技術がよく知られている（特開平３−１１９７６
３）。As a method for solving the above problems, the gate electrode is formed by heat treatment in an atmosphere containing a reducing gas (for example, hydrogen) and an oxidizing gas (for example, water vapor) and further a gas containing nitrogen as a diluting gas. There is well known a silicon selective oxidation technique capable of forming a silicon oxide film without inducing oxidation of a metal layer and a metal nitride layer constituting a gate and improving a gate breakdown voltage (Japanese Patent Laid-Open No. 3-111976).
3).
【０００８】この選択酸化技術においては、上記還元性
気体としてＨ2 を、酸化性気体として水蒸気（Ｈ2 Ｏ）
を、窒素を含む気体としてＮ2 を用いた場合には、それ
らの混合比率を次のように設定することが望ましいと言
われている。即ち、Ｈ2 、Ｈ2 Ｏ、Ｎ2 の分圧をＰH2，
ＰH2O 、ＰN2とすると、ＰH2／ＰH2O を０．５以上、
１．０×１０9 以下にし、かつｌｏｇＰN2を−２２以
上、１４以下にする。更に、より好ましい条件としては
前記温度を８００〜９００℃にすることがよく、この
際、ＰH2／ＰH2O を１．０×１０3 以上、１．０×１０
4 以下にし、かつｌｏｇＰN2を−２以上、２以下にす
る。この雰囲気条件で熱処理することにより、ゲート電
極を構成する金属層及び窒化金属層を酸化させずにシリ
コンのみを酸化することが可能となっている。In this selective oxidation technique, H 2 is used as the reducing gas and water vapor (H 2 O) is used as the oxidizing gas.
When N 2 is used as the gas containing nitrogen, it is said that it is desirable to set the mixing ratio thereof as follows. That, H 2, H 2 O, the partial pressure of N 2 P H2,
If P H2O and P N2 , then P H2 / P H2O is 0.5 or more,
It is 1.0 × 10 9 or less, and logP N2 is −22 or more and 14 or less. Furthermore, as a more preferable condition, the temperature is preferably 800 to 900 ° C., and in this case, P H2 / P H2O is 1.0 × 10 3 or more, 1.0 × 10 3.
It is 4 or less, and logP N2 is −2 or more and 2 or less. By performing the heat treatment under this atmospheric condition, it is possible to oxidize only silicon without oxidizing the metal layer and the metal nitride layer forming the gate electrode.
【０００９】しかしながら、最近の精力的な研究により
この種の方法にあっては以下のような問題の生じること
が明らかとなった。まず、上記選択酸化条件だとＰH2O
が低いためシリコンの酸化速度が非常に遅く、ゲート電
極の耐圧性向上に必要なシリコン酸化膜を得るためには
高温長時間加熱する必要があることが明らかになった。However, recent energetic research has revealed that the following problems occur in this type of method. First, under the above selective oxidation conditions, PH2O
It was revealed that the oxidation rate of silicon is very slow because of low temperature, and it is necessary to heat at high temperature for a long time in order to obtain a silicon oxide film necessary for improving the withstand voltage of the gate electrode.
【００１０】例として、ゲート電極８を選択酸化雰囲気
（９１６℃、Ｈ2 ／Ｈ2 Ｏ／Ｎ2 ＝０．１６４／１×１
０-4／０．８３６ａｔｍ）で１２０分加熱を行っても、
ＳｉＯ2 膜厚は約２〜３ｎｍしか形成されない（図７
（ｂ））。そのため、９１６℃という高温加熱を長時間
行うと必要があり、加熱が長時間に及ぶと、ゲート電極
７８の多結晶シリコン層７５中のドーパント７５´がゲ
ート酸化膜７４中に拡散し、ゲート電極の耐圧性を劣化
させることが明らかになった。As an example, the gate electrode 8 is formed in a selective oxidizing atmosphere (916 ° C., H 2 / H 2 O / N 2 = 0.164 / 1 × 1).
Be heated 120 min 0 -4 /0.836atm),
The SiO 2 film thickness is only about 2 to 3 nm (FIG. 7).
(B)). Therefore, it is necessary to perform heating at a high temperature of 916 ° C. for a long time, and if the heating is performed for a long time, the dopant 75 ′ in the polycrystalline silicon layer 75 of the gate electrode 78 diffuses into the gate oxide film 74 and the gate electrode It has been revealed that the pressure resistance of the device deteriorates.
【００１１】上記問題以外に、金属層上のレジストを剥
離する工程において、金属層表面が改質される問題が生
じている。例として、Ｗゲート電極の加工後のＷ上面の
レジストを剥離する工程においては、ＳＨ処理（Ｈ2 Ｓ
Ｏ4 ＋Ｈ2 Ｏ2 ）によるとＷを溶かしてしまうため、Ｏ
2 アッシャーによりレジスト剥離を行っている。このと
きＷ表面の酸化が起こるため、表面の酸化物を還元する
必要がある。またレジスト剥離方法としてＣＦ4 ＋Ｈ2
Ｏのダウンフロープラズマ処理があるが、レジスト剥離
後の表面がＦで汚染されてしまう問題が生じている。In addition to the above problems, there is a problem that the surface of the metal layer is modified in the step of removing the resist on the metal layer. As an example, in the step of stripping the resist on the upper surface of W after processing the W gate electrode, the SH treatment (H 2 S
O 4 + H 2 O 2 ) dissolves W, so O
2 The resist is removed with an asher. At this time, since the W surface is oxidized, it is necessary to reduce the surface oxide. Also, as a resist stripping method, CF 4 + H 2
There is a down-flow plasma treatment of O, but there is a problem that the surface after resist stripping is contaminated with F.
【００１２】さらにまた、上記した問題は、ゲート電極
に限らず金属配線上のレジストマスク、スルーホール開
口のマスクとなるレジストマスクに関しても同様に生じ
ている。Furthermore, the above-mentioned problems occur not only in the gate electrode but also in the resist mask on the metal wiring and the resist mask used as the mask for the through hole opening.
【００１３】[0013]
【発明が解決しようとする課題】以上述べたように、従
来のゲート後酸化工程や酸化雰囲気におけるレジストの
剥離工程等においては、ゲート電極の耐圧性が減少する
など半導体素子の特性が劣化してしまう問題や、電極配
線となる金属又は金属化合物層が容易に酸化され、形成
された酸化物を再度還元しなくてはならず、工程数が増
加してしまう問題等が生じていた。本発明は、上記実情
に鑑みてなされたものであり、酸化雰囲気における処理
工程を改良した半導体装置の製造方法を提供することを
目的とする。As described above, in the conventional post-gate oxidation step, resist stripping step in an oxidizing atmosphere, etc., the characteristics of the semiconductor element are deteriorated such that the pressure resistance of the gate electrode is reduced. The metal or metal compound layer to be the electrode wiring is easily oxidized and the formed oxide has to be reduced again, resulting in an increase in the number of steps. The present invention has been made in view of the above circumstances, and an object of the present invention is to provide a method of manufacturing a semiconductor device with an improved processing step in an oxidizing atmosphere.
【００１４】[0014]
【課題を解決するための手段】前述した問題を解決する
ために本発明は、酸素及び水素を含むガスを励起して該
ガスをプラズマ化することによりＨ及びＯＨを生成し、
シリコンからなる領域と金属又は金属化合物からなる領
域とが混在した基板に対して前記Ｈ及びＯＨを供給し、
シリコンからなる領域を選択的に酸化することを特徴と
する半導体装置の製造方法を提供する。In order to solve the above problems, the present invention produces H and OH by exciting a gas containing oxygen and hydrogen and converting the gas into plasma,
The H and OH are supplied to a substrate in which a region made of silicon and a region made of a metal or a metal compound are mixed,
Provided is a method for manufacturing a semiconductor device, which comprises selectively oxidizing a region made of silicon.
【００１５】また本発明は、シリコン層上にゲート絶縁
膜を介して金属又は金属化合物からなる層を含むゲート
電極を形成する工程と、酸素及び水素を含むガスを励起
して該ガスをプラズマ化する工程と、プラズマ化した前
記酸素及び水素を含むガスを用いて、前記シリコン層を
選択的に酸化する工程とを含むことを特徴とする半導体
装置の製造方法を提供する。The present invention also provides a step of forming a gate electrode including a layer made of a metal or a metal compound on a silicon layer via a gate insulating film, and exciting a gas containing oxygen and hydrogen into plasma. And a step of selectively oxidizing the silicon layer using the gas containing oxygen and hydrogen that has been turned into plasma, and a method for manufacturing a semiconductor device are provided.
【００１６】また本発明は、シリコン層上にゲート絶縁
膜を形成する工程と、このゲート絶縁膜上に金属又は金
属化合物からなる層を形成する工程と、この金属又は金
属化合物からなる層上にレジストパターンを形成する工
程と、このレジストパターンをマスクとして前記金属又
は金属化合物からなる層をエッチングすることにより、
ゲート電極を形成する工程と、酸素及び水素を含むガス
を励起して該ガスをプラズマ化する工程と、前記レジス
トパターンを除去する工程と、この酸素及び水素を含む
ガスを励起して該ガスをプラズマ化する工程と、プラズ
マ化した前記酸素及び水素を含むガスを用いて、前記レ
ジストパターンを除去した後の前記シリコン層を選択的
に酸化する工程とを含むことを特徴とする半導体装置の
製造方法を提供する。The present invention also provides a step of forming a gate insulating film on the silicon layer, a step of forming a layer made of a metal or a metal compound on the gate insulating film, and a step of forming a layer made of the metal or the metal compound on the gate insulating film. By the step of forming a resist pattern and etching the layer made of the metal or metal compound using the resist pattern as a mask,
Forming a gate electrode; exciting a gas containing oxygen and hydrogen to turn the gas into plasma; removing the resist pattern; exciting the gas containing oxygen and hydrogen to generate the gas; Manufacture of a semiconductor device comprising: a step of turning into plasma; and a step of selectively oxidizing the silicon layer after removing the resist pattern by using the gas containing oxygen and hydrogen turned into plasma. Provide a way.
【００１７】また本発明は、シリコン層上にゲート絶縁
膜を形成する工程と、このゲート絶縁膜上に金属又は金
属化合物からなる層を形成する工程と、この金属又は金
属化合物からなる層上にレジストパターンを形成する工
程と、このレジストパターンをマスクとして前記金属又
は金属化合物からなる層をエッチングすることにより、
ゲート電極を形成する工程と、酸素及び水素を含むガス
を励起して該ガスをプラズマ化する工程と、プラズマ化
した前記酸素及び水素を含むガスを用いて、前記レジス
トパターンを除去するとともに前記シリコン層を選択的
に酸化する工程とを含むことを特徴とする半導体装置の
製造方法を提供する。The present invention also provides a step of forming a gate insulating film on the silicon layer, a step of forming a layer made of a metal or a metal compound on the gate insulating film, and a step of forming a layer made of the metal or the metal compound on the gate insulating film. By the step of forming a resist pattern and etching the layer made of the metal or metal compound using the resist pattern as a mask,
A step of forming a gate electrode; a step of exciting a gas containing oxygen and hydrogen to turn the gas into plasma; and a step of removing the resist pattern and removing the silicon by using the gas containing the plasma and the oxygen and hydrogen. And a step of selectively oxidizing the layer.
【００１８】上記した本発明において、以下の態様が特
に好ましい。 （１）前記レジストパターンを除去する工程は、酸素及
び水素を含むガスを励起して該ガスをプラズマ化し、プ
ラズマ化した前記酸素及び水素を含むガスを用いて行う
こと。In the present invention described above, the following embodiments are particularly preferable. (1) The step of removing the resist pattern is performed using a gas containing oxygen and hydrogen, which is excited by exciting a gas containing oxygen and hydrogen into the plasma.
【００１９】（２）前記レジストパターンを除去する工
程及び前記シリコン層を選択的に酸化する工程は、同一
の真空チャンバー内で連続的に行うこと。 （３）前記レジストパターンを除去した後、さらに加熱
を行い、前記レジストパターンを除去する工程の温度よ
り高い温度で、前記シリコン層を選択的に酸化するこ
と。(2) The step of removing the resist pattern and the step of selectively oxidizing the silicon layer should be continuously performed in the same vacuum chamber. (3) After removing the resist pattern, further heating is performed to selectively oxidize the silicon layer at a temperature higher than the temperature of the step of removing the resist pattern.
【００２０】（４）前記シリコンからなる領域又は前記
シリコン層を選択的に酸化する場所と離れた場所におい
て、前記酸素及び水素を含むガスをプラズマ化し、プラ
ズマ化した該ガスを前記シリコンからなる領域又は前記
シリコン層に供給すること。(4) A gas containing oxygen and hydrogen is made into plasma in a region distant from a region made of the silicon or a region where the silicon layer is selectively oxidized, and the gas made into plasma is made a region made of the silicon. Alternatively, supply to the silicon layer.
【００２１】（５）前記酸素及び水素を含むガスとして
水（Ｈ2 Ｏ）を用いること。 （６）前記金属又は金属化合物からなる領域又は層とし
てタングステン、モリブデン、白金、パラジウム、ロジ
ウム、ルテニウム、ニッケル、コバルト、タンタル、チ
タン等、又はこれらの化合物を用いること。また、アル
ミニウム、銅やこれらの化合物を用いても良い。(5) Using water (H 2 O) as the gas containing oxygen and hydrogen. (6) Tungsten, molybdenum, platinum, palladium, rhodium, ruthenium, nickel, cobalt, tantalum, titanium, or the like or a compound thereof is used as the region or layer formed of the metal or the metal compound. Moreover, you may use aluminum, copper, or these compounds.
【００２２】（７）ゲート電極を、金属層単層構造、金
属層／反応障壁層、及び金属層／反応障壁層／多結晶シ
リコン層等の積層構造とすること。 （８）反応障壁層として、チタン、ジルコニウム、ハフ
ニウム、タングステン、バナジウム、ニオブ、タンタ
ル、クロム、レニウム、シリコン等の窒化物、酸化物、
窒化酸化物を用いること。(7) The gate electrode has a laminated structure of a metal layer single layer structure, a metal layer / reaction barrier layer, and a metal layer / reaction barrier layer / polycrystalline silicon layer. (8) As a reaction barrier layer, titanium, zirconium, hafnium, tungsten, vanadium, niobium, tantalum, chromium, rhenium, nitrides such as silicon, oxides,
Use oxynitride.
【００２３】（９）前記酸素及び水素を含むガス、例え
ば水と希ガス（ＡｒやＫｒ等）とを混合し、その混合ガ
スを用いて前記シリコンからなる領域又は前記シリコン
層を選択的に酸化すること。(9) A gas containing oxygen and hydrogen, for example, water and a rare gas (Ar, Kr, etc.) are mixed, and the mixed gas is used to selectively oxidize the region made of silicon or the silicon layer. To do.
【００２４】[0024]
【作用】本発明によれば、酸素及び水素を含むガスを励
起して該ガスをプラズマ化することによりＨ及びＯＨを
生成し、シリコンからなる領域と金属又は金属化合物か
らなる領域とが混在した基板に対して前記Ｈ及びＯＨを
供給するので、ＯＨ等によりシリコンからなる領域の酸
化を行うとともに、同時に酸化される金属又は金属化合
物からなる領域をＨにより効果的に還元することができ
る。なおこの場合、Ｈはシリコン酸化物を還元する能力
が弱いので、酸化されたシリコンからなる領域をシリコ
ンへ還元することはない。According to the present invention, H and OH are generated by exciting a gas containing oxygen and hydrogen into plasma, and a region made of silicon and a region made of a metal or a metal compound are mixed. Since H and OH are supplied to the substrate, the region made of silicon can be oxidized by OH or the like, and the region made of a metal or a metal compound that is simultaneously oxidized can be effectively reduced by H. In this case, H has a weak ability to reduce silicon oxide, and therefore does not reduce the region made of oxidized silicon to silicon.
【００２５】したがって、プラズマ化した酸素及び水素
を含むガスを用いることにより、シリコン層上にゲート
絶縁膜を介して形成されたゲート電極中の金属又は金属
化合物からなる層を酸化させずに、前記シリコン層を選
択的に酸化することを簡単な工程で行うことが可能であ
る。Therefore, by using the gas containing oxygen and hydrogen which are turned into plasma, the layer formed of the metal or the metal compound in the gate electrode formed on the silicon layer via the gate insulating film is not oxidized, and It is possible to selectively oxidize the silicon layer in a simple process.
【００２６】即ち、ゲート電極を構成する金属層等の酸
化を抑制しつつ、レジスト剥離あるいはゲート後酸化の
工程を容易に行うことができ、さらに低温でＳｉＯ2 膜
を形成することができるので、熱的負荷の軽減が可能と
なり、ゲート耐圧の向上を達成することができる。That is, the steps of resist stripping or post-gate oxidation can be easily carried out while suppressing the oxidation of the metal layer forming the gate electrode, and the SiO 2 film can be formed at a lower temperature. The thermal load can be reduced, and the gate breakdown voltage can be improved.
【００２７】また、本発明の方法における酸素及び水素
を含むガスのプラズマ化、例えば水の放電処理の工程に
おいては、水の分圧、印可電力、印可周波数、基板温度
を変化させることにより、金属層等とシリコン層の酸化
の選択性を変えることが可能である。In the process of plasma conversion of a gas containing oxygen and hydrogen in the method of the present invention, for example, in the process of electric discharge treatment of water, the partial pressure of water, the applied power, the applied frequency, and the substrate temperature are changed to change the metal. It is possible to change the oxidation selectivity of the layer and the like and the silicon layer.
【００２８】さらに、前記シリコンからなる領域又は前
記シリコン層を選択的に酸化する場所と離れた場所にお
いて、前記酸素及び水素を含むガスをプラズマ化し、プ
ラズマ化した該ガスを前記シリコンからなる領域又は前
記シリコン層に供給することによって、前記ゲート絶縁
膜に対してダメ−ジを与えることなく、効果的にシリコ
ンの選択的酸化を行うことができる。Furthermore, the gas containing oxygen and hydrogen is made into plasma in a region distant from the region made of the silicon or at the place where the silicon layer is selectively oxidized, and the gas made into plasma is made in the region made of the silicon or By supplying to the silicon layer, selective oxidation of silicon can be effectively performed without damaging the gate insulating film.
【００２９】[0029]
【実施例】以下、図面を参照して、本発明の実施例につ
いて詳細に説明する。図１（ａ）〜（ｄ）は、本発明の
第１の実施例に係るゲート電極の形成工程を示す断面図
である。Embodiments of the present invention will now be described in detail with reference to the drawings. 1A to 1D are cross-sectional views showing the steps of forming a gate electrode according to the first embodiment of the present invention.
【００３０】まず、図１（ａ）に示すように、例えばｐ
型シリコン基板１１表面に選択酸化によりフィールド酸
化膜１２を形成した後、熱酸化処理を施してフィールド
酸化膜１２で分離されたシリコン基板１１に厚さ５〜３
０ｎｍのシリコン酸化膜１３を形成した。First, as shown in FIG. 1A, for example, p
After forming the field oxide film 12 on the surface of the type silicon substrate 11 by selective oxidation, the silicon substrate 11 separated by the field oxide film 12 is thermally oxidized to have a thickness of 5 to 3
A 0 nm silicon oxide film 13 was formed.
【００３１】次いで、シリコン酸化膜１３上に導電性不
純物が添加された厚さ５０ｎｍの多結晶シリコン層１４
を堆積した後、基板１１を４７３Ｋの温度に保持した状
態で、ＴｉをターゲットとしてＮ2 とＡｒの混合ガス中
でスパッタリングすることにより、多結晶シリコン層１
４上に厚さ５０ｎｍのＴｉＮ層１５を堆積した。つづい
て、ＬＰＣＶＤ法により水素（Ｈ2 ）、モノシラン（Ｓ
ｉＨ4 ）、及び六フッ化タングステン（ＷＦ6 ）の混合
ガスを用い、Ｈ2 を０．１７３Ｔｏｒｒ、ＳｉＨ4 を
０．０１３Ｔｏｒｒ、ＷＦ6 を０．０６５Ｔｏｒｒの各
分圧に保持し、４２０℃の基板温度でＴｉＮ層１５上に
厚さ約１５０ｎｍのＷ層１６を堆積した（図１
（ｂ））。Then, a polycrystalline silicon layer 14 having a thickness of 50 nm, to which conductive impurities are added, is formed on the silicon oxide film 13.
After depositing, the polycrystalline silicon layer 1 was formed by sputtering in a mixed gas of N 2 and Ar with Ti as a target while the substrate 11 was kept at a temperature of 473K.
A TiN layer 15 having a thickness of 50 nm was deposited on No. 4. Then, by the LPCVD method, hydrogen (H 2 ) and monosilane (S
iH 4 ) and tungsten hexafluoride (WF 6 ), a mixed gas of H 2 of 0.173 Torr, SiH 4 of 0.013 Torr and WF 6 of 0.065 Torr is maintained at 420 ° C. A W layer 16 having a thickness of about 150 nm was deposited on the TiN layer 15 at the substrate temperature (see FIG. 1).
(B)).
【００３２】ひきつづき、前記Ｗ層１６、ＴｉＮ層１５
及び多結晶シリコン層１４を通常のフォトリソグラフィ
と反応性イオンエッチング（ＲＩＥ）を用いて順次選択
的にエッチングし、Ｏ2 アッシャーによりレジストを剥
離することで図１（ｃ）に示すゲート電極１８を形成し
た。Subsequently, the W layer 16 and the TiN layer 15 will be described.
Then, the polycrystalline silicon layer 14 is sequentially and selectively etched using ordinary photolithography and reactive ion etching (RIE), and the resist is stripped by an O 2 asher to form the gate electrode 18 shown in FIG. Formed.
【００３３】次に、水蒸気（Ｈ2 Ｏ）分圧を２５．６ｍ
Ｔｏｒｒ、基板温度を５３０℃とし、マイクロ波放電
（２４５０ＭＨｚ、印可電力１００Ｗ）によりＨ2 Ｏを
プラズマ化して、これをダウンフローでシリコン基板１
１に供給した。このプラズマ処理は３０分行った。Next, the partial pressure of water vapor (H 2 O) is set to 25.6 m.
Torr, substrate temperature was 530 ° C., H 2 O was made into plasma by microwave discharge (2450 MHz, applied power 100 W), and this was down-flowed to the silicon substrate 1
1 was supplied. This plasma treatment was performed for 30 minutes.
【００３４】図２は、上記マイクロ波放電を用いた処理
装置の概略構成を示す断面図である。この図に示される
ように、反応容器（石英管）２７内には試料２８（ここ
ではシリコン基板１１）が収容され、試料２８はセラミ
ックヒーター２９により所望の温度に加熱されるように
なっている。一方、２１は水を収容する原料容器であ
り、この原料容器２１中の水は、水の分圧を制御するニ
ードルバルブ２２、２３、及び水の分圧を測定する水分
計２４の設けられたガス導入管を通って、マイクロ波放
電部２５に供給される。このマイクロ波放電部２５にお
いて、水がマイクロ波放電によって励起され、プラズマ
２６となる。プラズマ化された水は上記反応容器２７内
に設けられた試料２８に対して供給される。なお、３
０、３１はそれぞれターボ分子ポンプ、ロータリーポン
プである。FIG. 2 is a sectional view showing a schematic structure of a processing apparatus using the microwave discharge. As shown in this figure, a sample 28 (here, the silicon substrate 11) is housed in a reaction container (quartz tube) 27, and the sample 28 is heated to a desired temperature by a ceramic heater 29. . On the other hand, 21 is a raw material container for containing water, and the water in the raw material container 21 is provided with needle valves 22 and 23 for controlling the partial pressure of water and a moisture meter 24 for measuring the partial pressure of water. It is supplied to the microwave discharge part 25 through the gas introduction pipe. In the microwave discharge part 25, water is excited by the microwave discharge and becomes plasma 26. The plasmatized water is supplied to the sample 28 provided in the reaction container 27. 3
Reference numerals 0 and 31 are a turbo molecular pump and a rotary pump, respectively.
【００３５】以上の条件の下での酸化処理によると、図
１（ｄ）に示すように多結晶シリコン層１４の側壁部と
シリコン基板１１が酸化されるとともに、Ｗ表面は酸化
されず、且つ露出したＴｉＮ層１５の側壁がわずかに酸
化されて約０．５ｎｍのＴｉＯ2 膜１７が形成されてい
ることが確認された。これは従来の方法に比べ、プロセ
ス温度が９１６℃から５３０℃にまで低温化でき、且つ
Ｗ層及びＴｉＮ層の酸化抑制に有効であることが明らか
となった。更に、レジスト剥離アッシングによって酸化
されたＷ表面は還元され良好な膜になる。また、本実施
例の方法によりゲート電極１８の下部エッジ領域の酸化
膜が約５ｎｍ厚くなっていることを確認した。According to the oxidation treatment under the above conditions, as shown in FIG. 1D, the side wall portion of the polycrystalline silicon layer 14 and the silicon substrate 11 are oxidized, the W surface is not oxidized, and It was confirmed that the exposed sidewall of the TiN layer 15 was slightly oxidized to form a TiO 2 film 17 of about 0.5 nm. It has been clarified that this can lower the process temperature from 916 ° C. to 530 ° C. as compared with the conventional method and is effective in suppressing the oxidation of the W layer and the TiN layer. Further, the W surface oxidized by the resist peeling ashing is reduced and becomes a good film. Further, it was confirmed that the oxide film in the lower edge region of the gate electrode 18 was thickened by about 5 nm by the method of this embodiment.
【００３６】つづいて、フィールド酸化膜１２及びゲー
ト電極１８をマスクとしてｎ型不純物、例えば砒素をイ
オン注入し、活性化することによりシリコン基板１１表
面にソース、ドレインとなるｎ+ 型拡散層１９ａ、１９
ｂを形成した（図１（ｅ））。Next, by using the field oxide film 12 and the gate electrode 18 as a mask, an n-type impurity such as arsenic is ion-implanted and activated to activate the n + -type diffusion layer 19a serving as a source and a drain on the surface of the silicon substrate 11. 19
b was formed (FIG. 1 (e)).
【００３７】本実施例によれば、ゲート電極構造におけ
るＷ層、ＴｉＮ層の酸化を最小にとどめると共に、プロ
セス温度の低下により良好なゲート電極絶縁耐性を有す
る半導体装置を製造することができることが確認され
た。According to the present embodiment, it is confirmed that the oxidation of the W layer and the TiN layer in the gate electrode structure can be minimized and a semiconductor device having good gate electrode insulation resistance can be manufactured due to the lowering of the process temperature. Was done.
【００３８】図３（ａ）〜（ｃ）はそれぞれ印加電力、
基板温度、水分圧に対するＳｉＯ2膜及びＷＯ3 膜の膜
厚を示す特性図である。本実施例に示した水の放電は、
図３（ａ）〜（ｃ）の条件の範囲内で変化させることが
可能である。斜線領域は、Ｗが酸化せずＳｉのみ酸化す
る選択酸化領域であり、傾向として印加電力と基板温度
は高いほど選択性がよく、また水分圧は低いほど選択性
が良い。このそれぞれの選択酸化領域は水分圧、基板温
度、印加電力の３つのパラメーターの増減により種々変
化するものであり、また金属の種類によっても選択酸化
領域は異なる。ここで水の放電条件は、水分圧１〜２０
００ｍＴｏｒｒ、印加電力１０〜５００Ｗが好ましく、
基板温度としては室温から１０００℃の範囲において有
効である。更に好ましくは、水分圧１０〜１０００ｍＴ
ｏｒｒ、１０〜５０ｍＴｏｒｒ、更には２５ｍＴｏｒｒ
が良い。また、印加電力１００Ｗ以上、基板温度３００
〜８００℃の範囲において、より良好な結果が得られ
る。さらにまた、放電方法はマイクロ波によるもの以外
に、ＲＦを用いた平行平板型によるもの、磁石や電磁石
を用いたマグネトロン型のもの、あるいはヘリコン波を
用いたもの等がある。3 (a) to 3 (c) respectively show applied power,
Substrate temperature is a characteristic diagram showing the film thickness of the SiO 2 film and the WO 3 film to moisture pressure. The discharge of water shown in this example is
It can be changed within the range of the conditions of FIGS. The shaded region is a selective oxidation region in which W is not oxidized but only Si is oxidized. The tendency is that the higher the applied power and the substrate temperature, the better the selectivity, and the lower the water pressure, the better the selectivity. The respective selective oxidation regions are variously changed by increasing / decreasing three parameters of the water pressure, the substrate temperature, and the applied power, and the selective oxidation regions are different depending on the kind of metal. Here, the water discharge conditions are water pressure 1 to 20.
00mTorr, applied power 10-500W is preferable,
The substrate temperature is effective in the range of room temperature to 1000 ° C. More preferably, the water pressure is 10 to 1000 mT.
orr, 10 to 50 mTorr, and further 25 mTorr
Is good. Also, applied power of 100 W or more, substrate temperature of 300
Better results are obtained in the range of ~ 800 ° C. In addition to the microwave discharge method, there are a parallel plate type using RF, a magnetron type using a magnet or an electromagnet, and a helicon wave.
【００３９】次に、本発明の第２の実施例に係る半導体
装置の製造工程について、図４（ａ）〜（ｃ）を参照し
て説明する。まず、第１の実施例と同様にしてＷ層１６
を堆積する工程まで行った後、Ｗ層１６上にレジスト膜
２０を塗布してこれを通常のフォトリソグラフィーによ
ってパターニングした。次に、レジストパターン２０を
マスクとして、Ｗ層１６、ＴｉＮ層１５、及び多結晶シ
リコン層１４を反応性イオンエッチング（ＲＩＥ）によ
り順次選択的にエッチングすることにより、図４（ａ）
に示すゲート電極１８を形成した。Next, a manufacturing process of the semiconductor device according to the second embodiment of the present invention will be described with reference to FIGS. First, the W layer 16 is formed in the same manner as in the first embodiment.
After the step of depositing, a resist film 20 was applied on the W layer 16 and patterned by ordinary photolithography. Next, using the resist pattern 20 as a mask, the W layer 16, the TiN layer 15, and the polycrystalline silicon layer 14 are sequentially and selectively etched by reactive ion etching (RIE), so that FIG.
The gate electrode 18 shown in was formed.
【００４０】次いで、ゲート電極１８上部の１μｍのレ
ジストパターン２０を剥離するために水の放電を行っ
た。放電条件としては、水蒸気（Ｈ2 Ｏ）分圧を２５．
６ｍＴｏｒｒ、基板温度を５３０℃とし、第１の実施例
と同様にマイクロ波放電によりＨ2 Ｏをプラズマ化し
て、これをダウンフローでシリコン基板１１に供給し
た。このプラズマ処理は３０分行った。Next, water was discharged to remove the 1 μm resist pattern 20 above the gate electrode 18. As the discharge condition, a partial pressure of water vapor (H 2 O) of 25.
At 6 mTorr, the substrate temperature was 530 ° C., H 2 O was made into plasma by microwave discharge in the same manner as in the first embodiment, and this was supplied to the silicon substrate 11 by downflow. This plasma treatment was performed for 30 minutes.
【００４１】この水の放電による処理により、図４
（ｂ）に示すように、Ｗ層１６上のレジスト膜２０は剥
離された。この時、Ｗ層１６の表面は酸化されていなか
った。また、この時、ゲート電極１８の多結晶シリコン
層１４の側壁部、ＴｉＮ層１５の側壁部がわずかに酸化
され、且つゲート電極１８の下部エッジ領域の酸化膜が
約５ｎｍ厚くなっていることが確認された。By the treatment with this discharge of water, FIG.
As shown in (b), the resist film 20 on the W layer 16 was peeled off. At this time, the surface of the W layer 16 was not oxidized. At this time, the side wall of the polycrystalline silicon layer 14 of the gate electrode 18 and the side wall of the TiN layer 15 are slightly oxidized, and the oxide film in the lower edge region of the gate electrode 18 is about 5 nm thick. confirmed.
【００４２】続いて、フィールド酸化膜１２及びゲート
電極１８をマスクとして、ｎ型不純物、例えば砒素をイ
オン注入し、活性化することによりシリコン基板１１表
面にソース、ドレインとなるｎ+ 型拡散層１９ａ、１９
ｂを形成した（図４（ｃ））。Subsequently, by using the field oxide film 12 and the gate electrode 18 as a mask, n-type impurities such as arsenic are ion-implanted and activated to activate the n + -type diffusion layer 19a serving as a source and a drain on the surface of the silicon substrate 11. , 19
b was formed (FIG. 4 (c)).
【００４３】また、金属層上のマスクはレジストだけで
なく、カーボンにおいても同様の効果が得られた。本実
施例に示した水の放電は、第１の実施例で示した条件の
範囲内で変化させることが可能である。Further, not only the resist but also carbon was used as the mask on the metal layer, and the same effect was obtained. The discharge of water shown in this embodiment can be changed within the range of the conditions shown in the first embodiment.
【００４４】本実施例によれば、水の放電処理工程にお
いて、レジスト剥離工程と同時にゲート後酸化工程を行
うことができ、工程短縮と同時にプロセス温度の低下が
可能である。更に、良好なゲート電極絶縁耐性を有する
ＭＯＳ型半導体装置を製造することができることが確認
された。According to the present embodiment, in the water discharge treatment step, the post-gate oxidation step can be carried out at the same time as the resist stripping step, and the process temperature can be lowered at the same time as the step is shortened. Further, it was confirmed that it is possible to manufacture a MOS type semiconductor device having a good gate electrode insulation resistance.
【００４５】次に、本発明の第３の実施例に係る半導体
装置の製造工程について、図５（ａ）〜（ｃ）を参照し
て説明する。まず、第１、第２の実施例と同様にしてＷ
層１６を堆積する工程まで行った後、Ｗ層１６上にレジ
スト膜２０を塗布してこれを通常のフォトリソグラフィ
ーによってパターニングした。次に、レジストパターン
２０をマスクとして、Ｗ層１６、ＴｉＮ層１５、及び多
結晶シリコン層１４を反応性イオンエッチング（ＲＩ
Ｅ）により順次選択的にエッチングすることにより、図
５（ａ）に示すゲート電極１８を形成した。Next, a manufacturing process of the semiconductor device according to the third embodiment of the present invention will be described with reference to FIGS. First, in the same manner as in the first and second embodiments, W
After performing the process of depositing the layer 16, a resist film 20 was applied on the W layer 16 and patterned by ordinary photolithography. Next, using the resist pattern 20 as a mask, the W layer 16, the TiN layer 15, and the polycrystalline silicon layer 14 are subjected to reactive ion etching (RI).
The gate electrode 18 shown in FIG. 5A was formed by sequentially and selectively etching according to E).
【００４６】次いで、ゲート電極１８上部の１μｍのレ
ジスト膜２０を剥離するため水の放電を行った。放電条
件として、水蒸気（Ｈ2 Ｏ）分圧を２５．６ｍＴｏｒ
ｒ、基板温度を１００℃とし、マイクロ波放電（２４５
０ＭＨｚ、印可電力１００Ｗ）によるＨ2 Ｏダウンフロ
ープラズマ処理を３０分行った。この結果、図５（ｂ）
に示すように、Ｗ層１６上のレジスト膜２０は剥離され
た。この時、Ｗ層１６の表面は酸化されていなかった。
更に、ゲート電極１８の下部エッジ領域の酸化膜を厚く
するために、基板１１を反応容器２７内に配置した状態
で連続して、かつマイクロ波放電条件を上記条件に維持
しつつ、基板温度を５３０℃に昇温し３０分間保持した
後、降温した。この水放電処理により、ゲート電極１８
の下部エッジ領域の酸化膜が約５ｎｍ厚くなっているこ
とが確認された。この時も、Ｗ層１６の表面は酸化され
ていなかった。（図５（ｃ））。Then, water was discharged to remove the 1 μm resist film 20 on the gate electrode 18. As the discharge condition, the partial pressure of water vapor (H 2 O) is 25.6 mTorr.
r, the substrate temperature was 100 ° C., and microwave discharge (245
A H 2 O downflow plasma treatment with 0 MHz and an applied power of 100 W) was performed for 30 minutes. As a result, FIG. 5 (b)
As shown in, the resist film 20 on the W layer 16 was peeled off. At this time, the surface of the W layer 16 was not oxidized.
Further, in order to increase the thickness of the oxide film in the lower edge region of the gate electrode 18, the substrate temperature is continuously maintained in the state where the substrate 11 is placed in the reaction vessel 27, and the microwave discharge condition is maintained at the above condition. The temperature was raised to 530 ° C., held for 30 minutes, and then lowered. By this water discharge treatment, the gate electrode 18
It was confirmed that the oxide film in the lower edge region of was thickened by about 5 nm. At this time as well, the surface of the W layer 16 was not oxidized. (FIG.5 (c)).
【００４７】続いて、フィールド酸化膜１２及びゲート
電極１８をマスクとしてｎ型不純物、例えば砒素をイオ
ン注入し、活性化することにより、シリコン基板１１表
面にソース、ドレインとなるｎ+ 型拡散層１９ａ、１９
ｂを形成した（図５（ｄ））。Subsequently, by using the field oxide film 12 and the gate electrode 18 as a mask, an n-type impurity such as arsenic is ion-implanted and activated to activate the n + -type diffusion layer 19a serving as a source and a drain on the surface of the silicon substrate 11. , 19
b was formed (FIG. 5 (d)).
【００４８】本実施例においては、低温でレジスト膜を
剥離した後、高温で選択酸化を行うため、レジスト膜剥
離による雰囲気中の残留有機物が基板と反応しにくく、
且つ速やかに排気される。この方法により、有機物汚染
の影響を受けない良好なゲート酸化膜を形成することが
でき、信頼性の高いゲート電極を得ることが可能とな
る。In this embodiment, since the resist film is stripped at a low temperature and the selective oxidation is carried out at a high temperature, the residual organic substances in the atmosphere due to the stripping of the resist film hardly react with the substrate.
And it is quickly exhausted. By this method, it is possible to form a good gate oxide film that is not affected by organic contaminants, and it is possible to obtain a highly reliable gate electrode.
【００４９】また、本実施例に示したレジスト膜剥離時
の基板温度は室温〜５００℃の範囲において有効であ
り、その後の選択酸化時の基板温度は５００〜１０００
℃の範囲において良好な結果が得られる。また水分圧、
印加電力の条件は第１の実施例で示した条件の範囲内で
変化させることが可能である。The substrate temperature at the time of peeling the resist film shown in this embodiment is effective in the range of room temperature to 500 ° C., and the substrate temperature at the subsequent selective oxidation is 500 to 1000.
Good results are obtained in the range of ° C. Also water pressure,
The condition of the applied power can be changed within the range of the conditions shown in the first embodiment.
【００５０】更に本実施例では、同一真空チャンバー内
において基板を連続処理するので、異なるチャンバー間
を移動させるなど、工程が複雑となることはなく、簡単
な工程でレジスト剥離処理、選択酸化処理を行うことが
できる。なお、工程の複雑化がある程度許される状況下
においては、レジスト剥離処理、選択酸化処理を異なる
真空チャンバー内において行うこともできる。この場
合、基板のチャンバー間搬送を真空中で行うことが好ま
しく、これにより、選択酸化処理に与える残留有機物の
影響を最小限に抑えることが可能である。Furthermore, in this embodiment, since the substrates are continuously processed in the same vacuum chamber, the process is not complicated such as moving between different chambers, and the resist stripping process and the selective oxidation process are performed in a simple process. It can be carried out. Note that the resist stripping process and the selective oxidation process can be performed in different vacuum chambers under a situation where the process is allowed to be complicated to some extent. In this case, it is preferable to carry out the substrate transfer between the chambers in a vacuum, and thereby it is possible to minimize the influence of the residual organic matter on the selective oxidation process.
【００５１】次に、他の例に係る半導体装置の製造工程
について、図６（ａ）及び（ｂ）を参照して説明する。
この例は、金属又は金属化合物からなる層を形成し、こ
の金属又は金属化合物からなる層上にレジストパターン
を形成し、このレジストパターンをマスクとして前記金
属又は金属化合物からなる層をエッチングすることによ
り、電極又は配線を形成し、その後、図２に示したダウ
ンフロー方式の装置により水のみからなるガスを励起し
てプラズマ化し、このガスを基板に供給することによっ
て前記レジストパターンを除去する方法である。Next, a manufacturing process of a semiconductor device according to another example will be described with reference to FIGS. 6 (a) and 6 (b).
In this example, a layer made of a metal or a metal compound is formed, a resist pattern is formed on the layer made of the metal or a metal compound, and the resist pattern is used as a mask to etch the layer made of the metal or the metal compound. , Electrodes or wirings are formed, and then the downflow type apparatus shown in FIG. 2 excites a gas consisting of only water into plasma, and the gas is supplied to the substrate to remove the resist pattern. is there.
【００５２】まず、（００１）を主面とするｎ型シリコ
ン基板３２にフィールド酸化膜３３、ｐ+ 拡散層３４を
順次形成する。次に、層間絶縁膜としてＣＶＤ−ＳｉＯ
2 膜３５、ＢＰＳＧ膜３６の積層膜を全面に堆積した
後、拡散層上にコンタクトホールを設け、このコンタク
トホール底部にＴｉＳｉ2 層３７を選択的に形成し、さ
らに該コンタクトホール内にＷ層３８を選択的に埋め込
む。この後、Ｔｉ膜３９／ＴｉＮ膜４０／Ａｌ膜４１を
順次積層形成し、この上にレジスト膜４２を塗布してこ
れを通常のフォトリソグラフィーによってパターニング
した。次に、レジストパターン４２をマスクとして、Ａ
ｌ膜４１、ＴｉＮ膜４０、Ｔｉ膜３９を反応性イオンエ
ッチング（ＲＩＥ）により順次選択的にエッチングする
ことにより、図６（ａ）に示す配線層４３をパタ−ン形
成した。First, a field oxide film 33 and ap + diffusion layer 34 are sequentially formed on an n-type silicon substrate 32 whose main surface is (001). Next, as an interlayer insulating film, CVD-SiO
After depositing a laminated film of the 2 film 35 and the BPSG film 36 on the entire surface, a contact hole is provided on the diffusion layer, a TiSi 2 layer 37 is selectively formed at the bottom of the contact hole, and a W layer is formed in the contact hole. 38 is selectively embedded. After that, a Ti film 39 / TiN film 40 / Al film 41 was sequentially laminated, a resist film 42 was applied thereon, and this was patterned by ordinary photolithography. Next, using the resist pattern 42 as a mask, A
The I film 41, the TiN film 40, and the Ti film 39 are sequentially selectively etched by reactive ion etching (RIE) to form a wiring layer 43 shown in FIG. 6A.
【００５３】次いで、Ａｌ膜４１上のレジスト膜４２を
剥離するため水の放電を行った。放電条件として、水蒸
気（Ｈ2 Ｏ）分圧を１０ｍＴｏｒｒ、基板温度を１００
℃とし、マイクロ波放電（２４５０ＭＨｚ、印可電力１
００Ｗ）によるＨ2 Ｏダウンフロープラズマ処理を３０
分行った。Next, water was discharged to remove the resist film 42 on the Al film 41. As the discharge conditions, water vapor (H 2 O) partial pressure is 10 mTorr and substrate temperature is 100
℃, microwave discharge (2450MHz, applied power 1
00W) H 2 O downflow plasma treatment for 30
I went for a minute.
【００５４】この水放電処理により、図６（ｂ）に示す
ようにＡｌ膜４１上のレジスト膜４２は剥離された。こ
の時、配線層４３中のＡｌ膜４１の表面は酸化されず、
また配線層４３中のＴｉＮ膜４０、Ｔｉ膜３９の側面に
は約０．５ｎｍのＴｉＯ2 膜４４が形成されていること
が確認された。By this water discharge treatment, the resist film 42 on the Al film 41 was peeled off as shown in FIG. 6 (b). At this time, the surface of the Al film 41 in the wiring layer 43 is not oxidized,
It was also confirmed that the TiN film 40 and the Ti film 39 in the wiring layer 43 had a TiO 2 film 44 of about 0.5 nm formed on the side surfaces thereof.
【００５５】従来のＯ2 アッシャーによるレジスト剥離
の方法では、剥離工程中にＡｌ配線表面も酸化されてＡ
ｌ2 Ｏ3 が形成されるので、次の工程においてこのＡｌ
2 Ｏ3 を除去することが必須となる。本実施例によれ
ば、レジスト剥離時にＡｌ配線表面が酸化されないの
で、Ａｌ2 Ｏ3 の除去工程は必要なく、工程数削減につ
ながり信頼性の高い半導体装置を製造することができ
る。In the conventional resist stripping method using an O 2 asher, the Al wiring surface is also oxidized during the stripping step and
Since l 2 O 3 is formed, the Al 2 O 3 is formed in the next step.
It is essential to remove 2 O 3 . According to the present embodiment, since the surface of the Al wiring is not oxidized when the resist is stripped off, the step of removing Al 2 O 3 is not required, and the number of steps can be reduced, and a highly reliable semiconductor device can be manufactured.
【００５６】なお、上記例においてはＡｌ配線について
述べたが、これに限らずＣｕ等の金属配線全般、あるい
は金属電極全般においても適用可能である。さらに、金
属化合物層（ＴｉＮやＴｉＳｉ2 等）上のレジスト剥離
に対しても適用可能である。Although the Al wiring has been described in the above example, the present invention is not limited to this and can be applied to all metal wiring such as Cu or all metal electrodes. Further, it is also applicable to resist stripping on a metal compound layer (TiN, TiSi 2, etc.).
【００５７】また、上記例に示した水の放電において、
基板温度範囲が室温〜５００℃の時良好な結果が得ら
れ、印加電力、水分圧の条件は第１の実施例で示した範
囲内で変化させる事が可能である。In the water discharge shown in the above example,
Good results are obtained when the substrate temperature range is room temperature to 500 ° C., and the conditions of applied power and water pressure can be changed within the ranges shown in the first embodiment.
【００５８】また、レジスト剥離工程に限らず、例えば
従来のレジスト剥離工程後に金属層や金属化合物層等の
上に残留する有機物を除去する工程に対しても本発明は
適用可能であり、同様の効果が得られた。The present invention is applicable not only to the resist stripping step, but also to the step of removing the organic substances remaining on the metal layer, the metal compound layer, etc., for example, after the conventional resist stripping step. The effect was obtained.
【００５９】なお、本発明は上記実施例に限定されな
い。例えば、酸素及び水素を含むガスとしては、水以外
に、過酸化水素、水素、酸素等を用いることができる。
特に、水と水素、あるいは過酸化水素と水素を組み合わ
せて使用すると選択酸化の効果が著しい。The present invention is not limited to the above embodiment. For example, as the gas containing oxygen and hydrogen, hydrogen peroxide, hydrogen, oxygen or the like can be used in addition to water.
In particular, when water and hydrogen or hydrogen peroxide and hydrogen are used in combination, the effect of selective oxidation is remarkable.
【００６０】さらに、酸素及び水素を含むガス、例えば
水と希ガス（ＡｒやＫｒ等）とを混合し、その混合ガス
を用いてシリコンを選択的に酸化しても良く、これによ
りシリコンの酸化速度を上げることも可能である。Further, a gas containing oxygen and hydrogen, for example, water and a rare gas (Ar, Kr, etc.) may be mixed, and the mixed gas may be used to selectively oxidize silicon, whereby the silicon is oxidized. It is also possible to increase the speed.
【００６１】また、金属層としてＡｌ膜やＷ層を挙げた
が、他の金属層、例えばモリブデン、白金、パラジウ
ム、ロジウム、ルテニウム、ニッケル、コバルト、タン
タル、チタン、銅等の層でも良い。さらに、金属層以
外、例えば金属化合物層（ＴｉＮやＴｉＳｉ2 等）でも
良い。Although the Al film and the W layer are mentioned as the metal layer, other metal layers such as molybdenum, platinum, palladium, rhodium, ruthenium, nickel, cobalt, tantalum, titanium and copper may be used. Further, other than the metal layer, for example, a metal compound layer (TiN, TiSi 2, etc.) may be used.
【００６２】また、金属層と多結晶シリコン層の間等に
挟む反応障壁層としては、窒化チタン以外に、ジルコニ
ウム、ハフニウム、タングステン、バナジウム、ニオ
ブ、タンタル、クロム、レニウム、シリコン等の窒化
物、さらにチタン、ジルコニウム、ハフニウム、タング
ステン、バナジウム、ニオブ、タンタル、クロム、レニ
ウム、シリコン等の酸化物、窒化酸化物等を用いても良
い。As the reaction barrier layer sandwiched between the metal layer and the polycrystalline silicon layer and the like, in addition to titanium nitride, nitrides such as zirconium, hafnium, tungsten, vanadium, niobium, tantalum, chromium, rhenium and silicon, Further, oxides such as titanium, zirconium, hafnium, tungsten, vanadium, niobium, tantalum, chromium, rhenium and silicon, nitride oxides and the like may be used.
【００６３】さらにまた、シリコン層としては、シリコ
ン基板表面の層、ＳＯＩ（SiliconOn Insulator）基板
表面のシリコン層、あるいは絶縁基板上のシリコン層等
が考えられる。その他、本発明はその要旨を逸脱しない
範囲で種々変形して実施することが可能である。Furthermore, as the silicon layer, a layer on the surface of the silicon substrate, a silicon layer on the surface of the SOI (Silicon On Insulator) substrate, a silicon layer on the insulating substrate, or the like can be considered. In addition, the present invention can be variously modified and implemented without departing from the scope of the invention.
【００６４】[0064]
【発明の効果】本発明によれば、プラズマ化した酸素及
び水素を含むガスを用いることにより、金属又は金属化
合物からなる層に対してシリコン層を選択的に酸化する
ことを簡単な工程で行うことが可能である。According to the present invention, selective oxidation of a silicon layer with respect to a layer made of a metal or a metal compound is performed in a simple process by using a gas containing oxygen and hydrogen which have been turned into plasma. It is possible.
【００６５】したがって、ゲート電極を構成する金属層
等の酸化を抑制しつつ、レジスト剥離あるいはゲート後
酸化の工程を容易に行うことができ、さらに低温でＳｉ
Ｏ2膜を形成することができるので、熱的負荷の軽減が
可能となり、ゲート耐圧の向上を達成することができ
る。Therefore, the steps of resist stripping or post-gate oxidation can be easily performed while suppressing the oxidation of the metal layer or the like which constitutes the gate electrode, and Si can be further processed at a low temperature.
Since the O 2 film can be formed, the thermal load can be reduced and the gate breakdown voltage can be improved.
【図１】 本発明による半導体装置の製造方法に係わる
第１の実施例を示す工程断面図。FIG. 1 is a process sectional view showing a first embodiment of a method of manufacturing a semiconductor device according to the present invention.
【図２】 上記第１の実施例において使用するマイクロ
波放電を用いた処理装置の概略構成を示す断面図。FIG. 2 is a sectional view showing a schematic configuration of a processing apparatus using microwave discharge used in the first embodiment.
【図３】 印加電力、基板温度、水分圧に対するＳｉＯ
2 膜及びＷＯ3 膜の膜厚を示す特性図FIG. 3 SiO against applied power, substrate temperature, and water pressure
Characteristic diagram showing film thickness of 2 film and WO 3 film
【図４】 本発明による半導体装置の製造方法に係わる
第２の実施例を示す工程断面図。FIG. 4 is a process sectional view showing a second embodiment of the method of manufacturing a semiconductor device according to the present invention.
【図５】 本発明による半導体装置の製造方法に係わる
第３の実施例を示す工程断面図。FIG. 5 is a process sectional view showing a third embodiment of the method of manufacturing a semiconductor device according to the present invention.
【図６】 他の例を示す工程断面図。FIG. 6 is a process cross-sectional view showing another example.
【図７】 従来例の半導体装置の製造方法を示す工程断
面図。FIG. 7 is a process cross-sectional view showing a method of manufacturing a semiconductor device of a conventional example.
１１：ｐ型シリコン基板 １２：フィールド酸化膜 １３：シリコン酸化膜 １４：多結晶シリコン層 １５：ＴｉＮ層 １６：Ｗ層 １７：ＴｉＯ2 膜 １８：ゲート電極 １９ａ、１９ｂ：ｎ+ 型拡散層 ２０：レジスト膜 ２１：原料容器 ２２：ニードルバルブ ２３：ニードルバルブ ２４：水分計 ２５：マイクロ波放電部 ２６：プラズマ ２７：反応容器（石英管） ２８：試料（基板） ２９：セラミックヒーター ３０：ターボ分子ポンプ ３１：ロータリーポンプ ３２：ｎ型シリコン基板 ３３：フィールド酸化膜 ３４：ｐ+ 拡散層 ３５：ＣＶＤ−ＳｉＯ2 膜 ３６：ＢＰＳＧ膜 ３７：ＴｉＳｉ2 層 ３８：Ｗ層 ３９：Ｔｉ膜 ４０：ＴｉＮ膜 ４１：Ａｌ膜 ４２：レジストパターン ４３：配線層 ４４：ＴｉＯ2 膜 ７１：ｐ型シリコン基板 ７２：フィールド絶縁膜 ７３ａ、７３ｂ：ｎ+ 型拡散層 ７４：ゲート酸化膜 ７５：多結晶シリコン ７５’：ドーパント ７６：窒化金属層 ７７：Ｗ層 ７８：ゲート電極11: p-type silicon substrate 12: field oxide film 13: silicon oxide film 14: polycrystalline silicon layer 15: TiN layer 16: W layer 17: TiO 2 film 18: gate electrode 19a, 19b: n + type diffusion layer 20: Resist film 21: Raw material container 22: Needle valve 23: Needle valve 24: Moisture meter 25: Microwave discharge part 26: Plasma 27: Reaction container (quartz tube) 28: Sample (substrate) 29: Ceramic heater 30: Turbo molecular pump 31: rotary pump 32: n-type silicon substrate 33: field oxide film 34: p + diffusion layer 35: CVD-SiO 2 film 36: BPSG film 37: TiSi 2 layer 38: W layer 39: Ti film 40: TiN film 41 : Al film 42: resist pattern 43: wiring layer 44: TiO 2 film 71: p-type silicon substrate 72: Fi Field insulating films 73a, 73b: n + -type diffusion layer 74: gate oxide film 75: polycrystalline silicon 75 ': dopant 76: metal nitride layer 77: W layer 78: Gate electrode
Claims (10)
スをプラズマ化することによりＨ及びＯＨを生成し、シ
リコンからなる領域と金属又は金属化合物からなる領域
とが混在した基板に対して前記Ｈ及びＯＨを供給し、シ
リコンからなる領域を選択的に酸化することを特徴とす
る半導体装置の製造方法。1. A substrate in which a region containing silicon and a region containing a metal or a metal compound are mixed to generate H and OH by exciting a gas containing oxygen and hydrogen into a plasma of the gas. A method for manufacturing a semiconductor device, comprising supplying the H and OH to selectively oxidize a region made of silicon.
属又は金属化合物からなる層を含むゲート電極を形成す
る工程と、酸素及び水素を含むガスを励起して該ガスを
プラズマ化する工程と、プラズマ化した前記酸素及び水
素を含むガスを用いて、前記シリコン層を選択的に酸化
する工程とを含むことを特徴とする半導体装置の製造方
法。2. A step of forming a gate electrode including a layer made of a metal or a metal compound on a silicon layer via a gate insulating film, and a step of exciting a gas containing oxygen and hydrogen to turn the gas into plasma. And a step of selectively oxidizing the silicon layer by using the gas containing oxygen and hydrogen that has been turned into plasma.
工程と、このゲート絶縁膜上に金属又は金属化合物から
なる層を形成する工程と、この金属又は金属化合物から
なる層上にレジストパターンを形成する工程と、このレ
ジストパターンをマスクとして前記金属又は金属化合物
からなる層をエッチングすることにより、ゲート電極を
形成する工程と、前記レジストパターンを除去する工程
と、この酸素及び水素を含むガスを励起して該ガスをプ
ラズマ化する工程と、プラズマ化した前記酸素及び水素
を含むガスを用いて、前記レジストパターンを除去した
後の前記シリコン層を選択的に酸化する工程とを含むこ
とを特徴とする半導体装置の製造方法。3. A step of forming a gate insulating film on a silicon layer, a step of forming a layer made of a metal or a metal compound on this gate insulating film, and a resist pattern on the layer made of this metal or a metal compound. A step of forming, a step of forming a gate electrode by etching a layer made of the metal or a metal compound using the resist pattern as a mask, a step of removing the resist pattern, and a gas containing oxygen and hydrogen. And a step of exciting the gas into plasma, and a step of selectively oxidizing the silicon layer after removing the resist pattern by using the gas containing plasma and oxygen and hydrogen. And a method for manufacturing a semiconductor device.
は、酸素及び水素を含むガスを励起して該ガスをプラズ
マ化し、プラズマ化した前記酸素及び水素を含むガスを
用いて行うことを特徴とする請求項３記載の半導体装置
の製造方法。4. The step of removing the resist pattern is performed by exciting a gas containing oxygen and hydrogen to generate a plasma of the gas and using the gas containing the oxygen and hydrogen plasmatized. Item 3. A method of manufacturing a semiconductor device according to item 3.
び前記シリコン層を選択的に酸化する工程は、同一の真
空チャンバー内で連続的に行うことを特徴とする請求項
４記載の半導体装置の製造方法。5. The method of manufacturing a semiconductor device according to claim 4, wherein the step of removing the resist pattern and the step of selectively oxidizing the silicon layer are continuously performed in the same vacuum chamber. .
らに加熱を行い、前記レジストパターンを除去する工程
の温度より高い温度で、前記シリコン層を選択的に酸化
することを特徴とする請求項４記載の半導体装置の製造
方法。6. The method according to claim 4, wherein after the resist pattern is removed, further heating is performed to selectively oxidize the silicon layer at a temperature higher than the temperature of the step of removing the resist pattern. Of manufacturing a semiconductor device of.
工程と、このゲート絶縁膜上に金属又は金属化合物から
なる層を形成する工程と、この金属又は金属化合物から
なる層上にレジストパターンを形成する工程と、このレ
ジストパターンをマスクとして前記金属又は金属化合物
からなる層をエッチングすることにより、ゲート電極を
形成する工程と、酸素及び水素を含むガスを励起して該
ガスをプラズマ化する工程と、プラズマ化した前記酸素
及び水素を含むガスを用いて、前記レジストパターンを
除去するとともに前記シリコン層を選択的に酸化する工
程とを含むことを特徴とする半導体装置の製造方法。7. A step of forming a gate insulating film on a silicon layer, a step of forming a layer made of a metal or a metal compound on this gate insulating film, and a resist pattern on the layer made of this metal or a metal compound. Forming step, forming a gate electrode by etching the layer made of the metal or metal compound using the resist pattern as a mask, and exciting the gas containing oxygen and hydrogen to turn the gas into plasma And a step of selectively oxidizing the silicon layer while removing the resist pattern by using the gas containing oxygen and hydrogen which are turned into plasma.
コン層を選択的に酸化する場所と離れた場所において、
前記酸素及び水素を含むガスをプラズマ化し、プラズマ
化した該ガスを前記シリコンからなる領域又は前記シリ
コン層に供給することを特徴とする請求項１、２、３、
又は７記載の半導体装置の製造方法。8. A region formed of the silicon or a place separated from a place where the silicon layer is selectively oxidized,
The gas containing the oxygen and hydrogen is turned into plasma, and the gas turned into plasma is supplied to the region made of the silicon or the silicon layer.
Alternatively, the method of manufacturing the semiconductor device according to the above item 7.
（Ｈ2 Ｏ）を用いることを特徴とする請求項１、２、
３、又は７記載の半導体装置の製造方法。9. Water (H 2 O) is used as the gas containing oxygen and hydrogen, 1.
3. The method for manufacturing a semiconductor device according to 3 or 7.
又は層としてタングステン、モリブデン、白金、パラジ
ウム、ロジウム、ルテニウム、ニッケル、コバルト、タ
ンタル、チタン、アルミニウム、銅、又はこれらの化合
物を用いることを特徴とする請求項１、２、３、又は７
記載の半導体装置の製造方法。10. A tungsten or molybdenum, platinum, palladium, rhodium, ruthenium, nickel, cobalt, tantalum, titanium, aluminum, copper, or compound thereof is used as the region or layer made of the metal or the metal compound. Claims 1, 2, 3, or 7
The manufacturing method of the semiconductor device described in the above.
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Cited By (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0896366A1 (en) * | 1997-07-31 | 1999-02-10 | STMicroelectronics, Inc. | EEPROM cell structure and fabrication process |
| WO2004073073A1 (en) * | 2003-02-13 | 2004-08-26 | Tokyo Electron Limited | Method for manufacturing semiconductor device and apparatus for manufacturing semiconductor device |
| US6893980B1 (en) | 1996-12-03 | 2005-05-17 | Kabushiki Kaisha Toshiba | Semiconductor device and manufacturing method therefor |
| WO2005083795A1 (en) * | 2004-03-01 | 2005-09-09 | Tokyo Electron Limited | Method for manufacturing semiconductor device and plasma oxidation method |
| JP2005277386A (en) * | 2004-02-25 | 2005-10-06 | Tokyo Electron Ltd | Process for oxidizing object, oxidation apparatus and storage medium |
| WO2006016642A1 (en) * | 2004-08-13 | 2006-02-16 | Tokyo Electron Limited | Semiconductor device manufacturing method and plasma oxidation treatment method |
| WO2006082730A1 (en) * | 2005-02-01 | 2006-08-10 | Tokyo Electron Limited | Semiconductor device manufacturing method and plasma oxidation method |
| JP2006303404A (en) * | 2005-04-22 | 2006-11-02 | Hynix Semiconductor Inc | Manufacturing method of semiconductor device |
| JP2007165788A (en) * | 2005-12-16 | 2007-06-28 | Tokyo Electron Ltd | Method for decarbonizing metal film, film forming method, and method for manufacturing semiconductor device |
| JP2007531268A (en) * | 2004-03-26 | 2007-11-01 | フリースケール セミコンダクター インコーポレイテッド | Notch control electrode and method for manufacturing semiconductor device having structure of electrode |
| JP2008529314A (en) * | 2005-02-02 | 2008-07-31 | アプライド マテリアルズ インコーポレイテッド | Selective plasma reoxidation process using pulsed radio frequency source power |
| JP2008530783A (en) * | 2005-02-02 | 2008-08-07 | アプライド マテリアルズ インコーポレイテッド | Plasma gate oxidation process using pulsed radio frequency source power |
| KR100935380B1 (en) * | 2004-03-01 | 2010-01-08 | 도쿄엘렉트론가부시키가이샤 | Manufacturing Method and Semiconductor Oxidation Processing Method of Semiconductor Device |
| JP2010118489A (en) * | 2008-11-13 | 2010-05-27 | Hitachi Kokusai Electric Inc | Method for manufacturing semiconductor device |
| US8066894B2 (en) | 2005-03-16 | 2011-11-29 | Hitachi Kokusai Electric Inc. | Substrate processing method and substrate processing apparatus |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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1994
- 1994-09-30 JP JP23625794A patent/JP3350246B2/en not_active Expired - Fee Related
Cited By (32)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7232751B2 (en) | 1996-12-03 | 2007-06-19 | Kabushiki Kaisha Toshiba | Semiconductor device and manufacturing method therefor |
| US6893980B1 (en) | 1996-12-03 | 2005-05-17 | Kabushiki Kaisha Toshiba | Semiconductor device and manufacturing method therefor |
| EP0896366A1 (en) * | 1997-07-31 | 1999-02-10 | STMicroelectronics, Inc. | EEPROM cell structure and fabrication process |
| WO2004073073A1 (en) * | 2003-02-13 | 2004-08-26 | Tokyo Electron Limited | Method for manufacturing semiconductor device and apparatus for manufacturing semiconductor device |
| KR100871465B1 (en) * | 2003-02-13 | 2008-12-03 | 도쿄엘렉트론가부시키가이샤 | Method for manufacturing semiconductor device and forming silicon oxide film, and apparatus for manufacturing semiconductor device |
| JPWO2004073073A1 (en) * | 2003-02-13 | 2006-06-01 | 東京エレクトロン株式会社 | Semiconductor device manufacturing method and semiconductor manufacturing apparatus |
| JP2005277386A (en) * | 2004-02-25 | 2005-10-06 | Tokyo Electron Ltd | Process for oxidizing object, oxidation apparatus and storage medium |
| JPWO2005083795A1 (en) * | 2004-03-01 | 2008-01-17 | 東京エレクトロン株式会社 | Method of manufacturing semiconductor device and method of plasma oxidation treatment |
| WO2005083795A1 (en) * | 2004-03-01 | 2005-09-09 | Tokyo Electron Limited | Method for manufacturing semiconductor device and plasma oxidation method |
| US7981785B2 (en) | 2004-03-01 | 2011-07-19 | Tokyo Electron Limited | Method for manufacturing semiconductor device and plasma oxidation method |
| KR100935380B1 (en) * | 2004-03-01 | 2010-01-08 | 도쿄엘렉트론가부시키가이샤 | Manufacturing Method and Semiconductor Oxidation Processing Method of Semiconductor Device |
| JP2007531268A (en) * | 2004-03-26 | 2007-11-01 | フリースケール セミコンダクター インコーポレイテッド | Notch control electrode and method for manufacturing semiconductor device having structure of electrode |
| WO2006016642A1 (en) * | 2004-08-13 | 2006-02-16 | Tokyo Electron Limited | Semiconductor device manufacturing method and plasma oxidation treatment method |
| JPWO2006016642A1 (en) * | 2004-08-13 | 2008-05-01 | 東京エレクトロン株式会社 | Semiconductor device manufacturing method and plasma oxidation processing method |
| TWI449106B (en) * | 2004-08-13 | 2014-08-11 | Tokyo Electron Ltd | A semiconductor device manufacturing method, a plasma oxidation treatment method, and a plasma processing apparatus |
| US8105958B2 (en) | 2004-08-13 | 2012-01-31 | Tokyo Electron Limited | Semiconductor device manufacturing method and plasma oxidation treatment method |
| JP4633729B2 (en) * | 2004-08-13 | 2011-02-16 | 東京エレクトロン株式会社 | Semiconductor device manufacturing method and plasma oxidation processing method |
| JP5252913B2 (en) * | 2005-02-01 | 2013-07-31 | 東京エレクトロン株式会社 | Semiconductor device manufacturing method and plasma oxidation processing method |
| US7906440B2 (en) | 2005-02-01 | 2011-03-15 | Tokyo Electron Limited | Semiconductor device manufacturing method and plasma oxidation method |
| WO2006082730A1 (en) * | 2005-02-01 | 2006-08-10 | Tokyo Electron Limited | Semiconductor device manufacturing method and plasma oxidation method |
| JP2008529314A (en) * | 2005-02-02 | 2008-07-31 | アプライド マテリアルズ インコーポレイテッド | Selective plasma reoxidation process using pulsed radio frequency source power |
| JP2008530783A (en) * | 2005-02-02 | 2008-08-07 | アプライド マテリアルズ インコーポレイテッド | Plasma gate oxidation process using pulsed radio frequency source power |
| EP1851788A4 (en) * | 2005-02-02 | 2009-06-17 | Applied Materials Inc | PLASMA GATE OXIDATION PROCESS WITH PULSED RF SOURCE POWER |
| EP1851795A4 (en) * | 2005-02-02 | 2009-06-17 | Applied Materials Inc | SELECTIVE PLASMA NEUOXIDATION PROCESS WITH PULSED RF SOURCE POWER |
| US8066894B2 (en) | 2005-03-16 | 2011-11-29 | Hitachi Kokusai Electric Inc. | Substrate processing method and substrate processing apparatus |
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| JP2006303404A (en) * | 2005-04-22 | 2006-11-02 | Hynix Semiconductor Inc | Manufacturing method of semiconductor device |
| JP2007165788A (en) * | 2005-12-16 | 2007-06-28 | Tokyo Electron Ltd | Method for decarbonizing metal film, film forming method, and method for manufacturing semiconductor device |
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Also Published As
| Publication number | Publication date |
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